JPH0612822B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0612822B2 JPH0612822B2 JP59155223A JP15522384A JPH0612822B2 JP H0612822 B2 JPH0612822 B2 JP H0612822B2 JP 59155223 A JP59155223 A JP 59155223A JP 15522384 A JP15522384 A JP 15522384A JP H0612822 B2 JPH0612822 B2 JP H0612822B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0156—Manufacturing their doped wells
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特に高耐圧特性と高い電流
駆動能力を製造歩留りよく実現できる超微細ＭＯＳ型電
界効果トランジスタに関する。
駆動能力を製造歩留りよく実現できる超微細ＭＯＳ型電
界効果トランジスタに関する。
１μｍ以下の実効チヤネル長を有する従来の超微細ＭＯ
Ｓ（Metal-Otied-Semiconductor）型電界効果トランジ
スタ（以降単にＭＯＳと略記する）は５Ｖ電源で動作を
可能にする為、第１図のごとき高耐圧構造を有してお
り、Lightly Doped Drain（ＬＤＤ）構造と称されてい
る。この構成は、Ｓ．OGURA et al IEEE Trans,Electro
n Derrices,Vol,ＥＤ−２７，No８，ｐ1359に開示され
ている。第１図に於て、１はＰ導電型シリコン基板、２
は素子間分離用の厚いフイルド酸化膜、３は薄いゲート
酸化膜、４はゲート電極、５はゲート保護絶縁膜、６及
び７はＮ導電型のソース及びドレイン低濃度不純物拡散
層で、ゲート電極４をマスクにし、イオン打込み法等で
形成される。８はゲート側壁絶縁膜、９及び１０はＮ導
電型のソース及びドレイン高濃度不純物拡散層であり、
ゲート側壁絶縁膜８をマスクにして形成される。１１は
表面保護絶縁膜、１２及ご１３は各々ソース及びドレイ
ン電極である。第１図で示される従来構造の超微細ＭＯ
Ｓに於いてドレイン印加電圧はソース及びドレイン低濃
度不純物拡散層（Ｎ−層）６及び７内で降下する。した
がつて、Ｎ−層の不純物濃度、又は幅を任意に制御する
ことにより実効チヤネル長が１μｍ以下の超微細ＭＯＳ
に於ても５Ｖなるドレイン電圧印加に対しても雪崩降服
を生じない高耐圧化が可能となる。ソース及びドレイン
高濃度不純物拡散層（Ｎ＋層）９及び１０と上記Ｎ層６
及び７の不純物導入境界は異なる為、ゲート側壁絶縁膜
８幅を広げればＮ−層幅も拡大され、高耐圧化は原理的
にどこまでも可能となる。しかしながらＬＤＤ構造にお
けるＮ−層６及び７領域の一部はゲート電極で覆われて
いない為、上記Ｎ−領域はゲート電圧で制御されない欠
点を有している。すなわち、ＬＤＤ構造に於けるＮ−層
６及び７は直列抵抗として作用し、高耐圧化のためＮ−
層６及び７幅を増大させるほど電流の低下、すなわち電
流駆動能力を低下する欠点が生ずる。この欠点は半導体
装置の微細化に伴い可能となる高速動作化は著しく阻害
するものでありＭＯＳの超微細化の目的自体を不定する
に等しい重大な問題である。ＬＤＤ構造の他の欠点はＮ
−層６及び７とＮ＋層９及び１０の不純物導入境界が異
なることにより生ずる。すなわち、ＬＤＤ構造に於いて
は、ゲート電極４をマスクにしてＮ−層６及び７を形成
した後、ゲート側壁絶縁膜８を形成し、その後上記絶縁
膜８をマスクにしてＮ＋層９及び１０を形成する。上記
製造工程に於いて、ゲート側壁絶縁膜８の残置形成は通
常異方性ドライエツチング法によるが、上記エツチング
は制御性に問題がある。したがつて最終的なＮ−層６及
び７領域幅はゲート側壁絶縁幅の変動にともなって変動
する。上記変動はソース・ドレイン間耐圧特性、及び電
流駆動能力の変動となつて表われ、製造歩留りを著しく
低下させる欠点を生ずる。
Ｓ（Metal-Otied-Semiconductor）型電界効果トランジ
スタ（以降単にＭＯＳと略記する）は５Ｖ電源で動作を
可能にする為、第１図のごとき高耐圧構造を有してお
り、Lightly Doped Drain（ＬＤＤ）構造と称されてい
る。この構成は、Ｓ．OGURA et al IEEE Trans,Electro
n Derrices,Vol,ＥＤ−２７，No８，ｐ1359に開示され
ている。第１図に於て、１はＰ導電型シリコン基板、２
は素子間分離用の厚いフイルド酸化膜、３は薄いゲート
酸化膜、４はゲート電極、５はゲート保護絶縁膜、６及
び７はＮ導電型のソース及びドレイン低濃度不純物拡散
層で、ゲート電極４をマスクにし、イオン打込み法等で
形成される。８はゲート側壁絶縁膜、９及び１０はＮ導
電型のソース及びドレイン高濃度不純物拡散層であり、
ゲート側壁絶縁膜８をマスクにして形成される。１１は
表面保護絶縁膜、１２及ご１３は各々ソース及びドレイ
ン電極である。第１図で示される従来構造の超微細ＭＯ
Ｓに於いてドレイン印加電圧はソース及びドレイン低濃
度不純物拡散層（Ｎ−層）６及び７内で降下する。した
がつて、Ｎ−層の不純物濃度、又は幅を任意に制御する
ことにより実効チヤネル長が１μｍ以下の超微細ＭＯＳ
に於ても５Ｖなるドレイン電圧印加に対しても雪崩降服
を生じない高耐圧化が可能となる。ソース及びドレイン
高濃度不純物拡散層（Ｎ＋層）９及び１０と上記Ｎ層６
及び７の不純物導入境界は異なる為、ゲート側壁絶縁膜
８幅を広げればＮ−層幅も拡大され、高耐圧化は原理的
にどこまでも可能となる。しかしながらＬＤＤ構造にお
けるＮ−層６及び７領域の一部はゲート電極で覆われて
いない為、上記Ｎ−領域はゲート電圧で制御されない欠
点を有している。すなわち、ＬＤＤ構造に於けるＮ−層
６及び７は直列抵抗として作用し、高耐圧化のためＮ−
層６及び７幅を増大させるほど電流の低下、すなわち電
流駆動能力を低下する欠点が生ずる。この欠点は半導体
装置の微細化に伴い可能となる高速動作化は著しく阻害
するものでありＭＯＳの超微細化の目的自体を不定する
に等しい重大な問題である。ＬＤＤ構造の他の欠点はＮ
−層６及び７とＮ＋層９及び１０の不純物導入境界が異
なることにより生ずる。すなわち、ＬＤＤ構造に於いて
は、ゲート電極４をマスクにしてＮ−層６及び７を形成
した後、ゲート側壁絶縁膜８を形成し、その後上記絶縁
膜８をマスクにしてＮ＋層９及び１０を形成する。上記
製造工程に於いて、ゲート側壁絶縁膜８の残置形成は通
常異方性ドライエツチング法によるが、上記エツチング
は制御性に問題がある。したがつて最終的なＮ−層６及
び７領域幅はゲート側壁絶縁幅の変動にともなって変動
する。上記変動はソース・ドレイン間耐圧特性、及び電
流駆動能力の変動となつて表われ、製造歩留りを著しく
低下させる欠点を生ずる。
本発明の目的は上述した従来技術の欠点を解消し、ソー
ス・ドレイン間耐圧が十分に高く、かつ電流駆動能力の
低下が無視できる超微細ＭＯＳを提供することにある。
本発明の他の目的は製造精度の変動に特性が依存しにく
く、良品歩留り高い構造を有するＭＯＳを提供すること
にある。
ス・ドレイン間耐圧が十分に高く、かつ電流駆動能力の
低下が無視できる超微細ＭＯＳを提供することにある。
本発明の他の目的は製造精度の変動に特性が依存しにく
く、良品歩留り高い構造を有するＭＯＳを提供すること
にある。
本発明は超微細ＭＯＳの高耐圧化構造に於てみられる電
流駆動能力の低下が１０18cm-3以下の低不純物濃度を有
するソース・及びドレイン拡散層領域上をゲート電極が
覆うか否かに極めて大きく依存することを見出したこと
に基づく。
流駆動能力の低下が１０18cm-3以下の低不純物濃度を有
するソース・及びドレイン拡散層領域上をゲート電極が
覆うか否かに極めて大きく依存することを見出したこと
に基づく。
すなわち、実効チヤネル長が０．３μｍ、ソース・ドレ
イン拡散層が１０20cm-3以上の高不純物表面濃度を有す
る通常構造の超微細ＭＯＳにおいてもゲート電極が１０
18cm-3以下の不純物濃度を有するソース・ドレイン拡散
層上を覆う構造にした場合、及び１０17cm-3以下の低不
純物濃度ソース・ドレイン拡散層上しかゲート電極が覆
わぬ構造にした場合の各ソース・ドレイン電流値を比較
すると前者は通常構造ＭＯＳの電流値より１％以下の電
流低下にしかならないのに対し、後者に於ては約５％の
電流低下が生じた。尚、上記の各ゲート構造はゲート側
壁部に絶縁膜を任意の膜厚残置させ、上記ゲート側壁絶
縁膜をソース・ドレイン拡散層形成のマスクとして用い
ることにより実現した。さらに本発明はソース、及びド
レイン拡散層領域１０18cm-3以上の不純物濃度分布で構
成されていれば１０20cm-3以上の高濃度不純物分布を有
しなくとも電流駆動能力の低下が極めて小さい事実、及
び１０18cm-3以上の不純物濃度を有するソース，及びド
レイン拡散層領域内に於いてはソース・ドレイン間電流
経路はドレイン・ソース拡散層内の比較的深部にまで及
び上記拡散層の接合深さが深いほど電流駆動能力は増大
する事実を見出した事に基づく。本発明は上記諸事実に
基づき、高耐圧特性を損わぬ範囲でドレイン・ソース低
不純物濃度分布を拡散層深部に於いても低濃度化するこ
となく拡散層内部も均一濃度化する最適不純物分布を実
現し、高耐圧構造を有する超微細ＭＯＳの電流駆動能力
を飛躍的に向上するものである。上記目的を実現する一
手法として本発明に於ては基板内部に於いて最大不純物
濃度分布を構成するイオン打込み法と、上記不純物分布
形状を保持してまま活性化できる高温・短時間熱処理
法、又は低温・長時間熱処理法の組合せを用いた。
イン拡散層が１０20cm-3以上の高不純物表面濃度を有す
る通常構造の超微細ＭＯＳにおいてもゲート電極が１０
18cm-3以下の不純物濃度を有するソース・ドレイン拡散
層上を覆う構造にした場合、及び１０17cm-3以下の低不
純物濃度ソース・ドレイン拡散層上しかゲート電極が覆
わぬ構造にした場合の各ソース・ドレイン電流値を比較
すると前者は通常構造ＭＯＳの電流値より１％以下の電
流低下にしかならないのに対し、後者に於ては約５％の
電流低下が生じた。尚、上記の各ゲート構造はゲート側
壁部に絶縁膜を任意の膜厚残置させ、上記ゲート側壁絶
縁膜をソース・ドレイン拡散層形成のマスクとして用い
ることにより実現した。さらに本発明はソース、及びド
レイン拡散層領域１０18cm-3以上の不純物濃度分布で構
成されていれば１０20cm-3以上の高濃度不純物分布を有
しなくとも電流駆動能力の低下が極めて小さい事実、及
び１０18cm-3以上の不純物濃度を有するソース，及びド
レイン拡散層領域内に於いてはソース・ドレイン間電流
経路はドレイン・ソース拡散層内の比較的深部にまで及
び上記拡散層の接合深さが深いほど電流駆動能力は増大
する事実を見出した事に基づく。本発明は上記諸事実に
基づき、高耐圧特性を損わぬ範囲でドレイン・ソース低
不純物濃度分布を拡散層深部に於いても低濃度化するこ
となく拡散層内部も均一濃度化する最適不純物分布を実
現し、高耐圧構造を有する超微細ＭＯＳの電流駆動能力
を飛躍的に向上するものである。上記目的を実現する一
手法として本発明に於ては基板内部に於いて最大不純物
濃度分布を構成するイオン打込み法と、上記不純物分布
形状を保持してまま活性化できる高温・短時間熱処理
法、又は低温・長時間熱処理法の組合せを用いた。
上記イオン打込み法により得られる不純物濃度分布は半
導体基板表面に於て、より低不純物濃度となる。したが
つて上記不純物濃度分布によつてのみソース，又はドレ
イン領域が構成された場合半導体基板表面近傍における
ソース，又はドレイン拡散層抵抗が増大したり、極端な
場合はチヤネル領域とソース又はドレイン領域が接続さ
れない事も生ずる恐れがある。本発明に於いては上記事
体を防止し、ソース・ドレイン表面領域の抵抗が増大す
ることがない様、表面不純物濃度が１０18cm-3以上に構
成されるごとく別途に低不純物濃度領域を導入した。
導体基板表面に於て、より低不純物濃度となる。したが
つて上記不純物濃度分布によつてのみソース，又はドレ
イン領域が構成された場合半導体基板表面近傍における
ソース，又はドレイン拡散層抵抗が増大したり、極端な
場合はチヤネル領域とソース又はドレイン領域が接続さ
れない事も生ずる恐れがある。本発明に於いては上記事
体を防止し、ソース・ドレイン表面領域の抵抗が増大す
ることがない様、表面不純物濃度が１０18cm-3以上に構
成されるごとく別途に低不純物濃度領域を導入した。
以下、本発明は実施例によつてさらに詳細に説明する。
説明の都合上、図面をもつて説明するが要部が拡大して
示されているので注意を要する。
説明の都合上、図面をもつて説明するが要部が拡大して
示されているので注意を要する。
実施例１ 第２図乃至第４図は本発明による半導体装置の一実施例
を示した図で１はＰ導電型比抵抗１Ω−cmのシリコン基
板である。半導体基体１に公知の素子分離技術を利用し
て０．６μｍなる厚いフイルド酸化膜２を選択的に形成
した後、活性領域の半導体表面を露出し、１０μｍの清
浄なケート酸化膜３を形成する。しかる後、約０．３μ
ｍのタングステン（Ｗ）薄膜とわずかに燐を添加した
０．２μｍ厚のゲート保護シリコン酸化膜を遂次ゲート
酸化膜３上に堆積した。上記２層重合せ膜を写真蝕刻法
により加工し、Ｗゲート電極４及びゲート電極と自己整
合のゲート保護酸化膜５を形成した。上記の写真蝕刻時
に所望の回路構成に従い、外部接続配線も同時に形成し
た。なお上記写真蝕刻後のゲート長は０．５μｍであつ
た。次に加工したゲート電極４、及びゲート保護酸化膜
をマスクにして隣イオンを３０ＫｅＶなる加速エネルギ
ーによりイオン打込みし、続いて１０００℃の熱処理に
より注入イオンの活性化を行い第１のソース拡散層１
４、及び第１のドレイン拡散層１５を形成した。上記熱
処理は第１のソース，及びドレイン拡散層の接合深さが
約０．２μｍになるごとく処理時間を設定した。またイ
オン打込み条件は上記拡散層１４、及び１５の不純物濃
度が上記熱処理後半導体基板表面で最大となりその表面
不純物濃度が１×１０18cm-3乃至５×１０18cm-3なる範
囲の種々の条件になるごとく設定した（第２図）。次に
第２の燐イオン打込みを９０ＫｅＶなる条件でおこなつ
た後１１００℃３０秒なる条件の短時間高温熱処理を施
し、注入イオンの活性化を行い第２のソース不純物領域
１６、及び第２のドレイン不純物領域１７を形成した。
上記条件の短時間熱処理に於いては不純物の拡散はほと
んど無視でき、第１のソース拡散層１４及びドレイン拡
散層１５の分布状態、及び第２のイオン打込みにおける
不純物分布状態を保持したまま活性化できる。上記単時
間熱処理後の第２のソース不純物領域１６、及びドレイ
ン不純物領域１７の最大不純物濃度点は半導体基板表面
より約０．１μｍなる深さに位置した。またその最大不
純物濃度は５×１０17cm-3乃至５×１０18cm-3の範囲の
種々の条件になるごとく第２の燐イオン打込み量を設定
した。上記の短時間熱処理工程の後、燐をわずかに添加
したシリコン酸化膜（ＰＳＧ）を４５０℃なる低温の化
学気相反応により全面に堆積した。上記シリコン酸化膜
の堆積は０．２μｍ、及び０．４μｍなる２種類の条件
について行つた。次に反応性イオンエツチング（異方性
エツチング）により上記堆積酸化膜を半導体基板表面と
垂直方向にエツチングし、平坦部に堆積されたシリコン
酸化膜を除去した。上記エツチングにより堆積したシリ
コン酸化膜はゲート電極４、及びゲート保護絶縁膜５の
各側壁部にのみ残置されゲート側壁絶縁膜１８が形成さ
れる。残置されるゲート側壁絶縁膜１８の膜厚は堆積時
の膜厚により設定され各々０．２μｍ、及び０．４μｍ
であつた。上記の反応性イオンエツチングに於いてソー
ス拡散層１４及びドレイン拡散層１５上に残置されてい
たゲート酸化膜３も多少エツチされわずかに残置される
が、残置したゲート酸化膜３をフッ酸（ＨＦ）の水溶液
により完全に除去し、半導体基板表面を露出させた（第
３図）。次に０．１μｍ厚のチタン（Ｔｉ）膜を全面に
被着させた後、打込みイオン量５×１０15cm-3、加速エ
ネルギー５０ＫｅＶなる条件で燐イオンをイオン注入し
た。当該注入は、後述するように、ソース・ドレイン領
域とのオーミツクコンタクトを良好にする為に行つた。
上記条件のイオン注入に於て、燐イオンはほぼ完全にＴ
ｉ膜内で阻止され、下地の半導体基板内には注入されな
い。次に６００℃の水素雰囲気中で熱処理して露出され
た半導体基板表面部にチタンシリサイド（ＴｉＳｉ2）
層１９及び２０を形成した。上記の熱処理に於てゲート
保護絶縁膜５、ゲート側壁絶縁膜１８、及びフイルド酸
化膜２上ではＴｉ膜は反応せずＴｉＳｉ層は形成されな
い。したがつて上記熱処理の後、過酸化水素水とアンモ
ニア水溶液の混合液で未反応のＴｉ膜を除去すると上記
混合液でエツチングされないＴｉＳｉ２膜１９及び２０
はソース拡散層１４、及びドレイン拡散層１５の表面露
出部分にのみ選択的（自己整合的に）に残置された。Ｔ
ｉ膜内に多量に注入された燐は上記シリサイド形成時に
シリサイド膜下部の半導体基板との界面部に析出し低不
純物濃度のソース拡散層１４、及びドレイン拡散層１５
とＴｉＳｉ２層１９及び２０間の良好なオーミツク接触
を可能にさせた。尚、上記シリサイド形成熱処理温度で
はシリコン基板内の燐の熱拡散は無視できる。したがつ
て、シリサイド形成時に形成される高濃度燐析出層は１
０乃至２０μｍ以下の厚さでシリコン基板内に存在する
ものと推定される。シリサイド層１９、及び２０形成の
後、燐がわずかに添付されたシリコン酸化膜を全面に堆
積して表面保護絶縁膜１１とした。しかる後、シリサイ
ド層１９及ご２０上の上記表面保護絶縁膜１１の所望箇
所に写真蝕刻法を用いて開孔した。続いてタングステン
（Ｗ）とアルミニウム（Ａｌ）膜を蒸着し、ソース電極
１２及びドレイン電極１３を含む電極・配線を所望の回
路構成に従つて形成した。上記の電極１２及び１３はＡ
ｌ膜で構成したがＡｌ電極と前記シリサイド層１９、及
び２０とが反応するのを防止する為、表面保護絶縁膜１
１の開孔部分ではＷ膜２１及ご２２を介してＡｌ電極と
シリサイド層が接する構成をとつた（第４図）。
を示した図で１はＰ導電型比抵抗１Ω−cmのシリコン基
板である。半導体基体１に公知の素子分離技術を利用し
て０．６μｍなる厚いフイルド酸化膜２を選択的に形成
した後、活性領域の半導体表面を露出し、１０μｍの清
浄なケート酸化膜３を形成する。しかる後、約０．３μ
ｍのタングステン（Ｗ）薄膜とわずかに燐を添加した
０．２μｍ厚のゲート保護シリコン酸化膜を遂次ゲート
酸化膜３上に堆積した。上記２層重合せ膜を写真蝕刻法
により加工し、Ｗゲート電極４及びゲート電極と自己整
合のゲート保護酸化膜５を形成した。上記の写真蝕刻時
に所望の回路構成に従い、外部接続配線も同時に形成し
た。なお上記写真蝕刻後のゲート長は０．５μｍであつ
た。次に加工したゲート電極４、及びゲート保護酸化膜
をマスクにして隣イオンを３０ＫｅＶなる加速エネルギ
ーによりイオン打込みし、続いて１０００℃の熱処理に
より注入イオンの活性化を行い第１のソース拡散層１
４、及び第１のドレイン拡散層１５を形成した。上記熱
処理は第１のソース，及びドレイン拡散層の接合深さが
約０．２μｍになるごとく処理時間を設定した。またイ
オン打込み条件は上記拡散層１４、及び１５の不純物濃
度が上記熱処理後半導体基板表面で最大となりその表面
不純物濃度が１×１０18cm-3乃至５×１０18cm-3なる範
囲の種々の条件になるごとく設定した（第２図）。次に
第２の燐イオン打込みを９０ＫｅＶなる条件でおこなつ
た後１１００℃３０秒なる条件の短時間高温熱処理を施
し、注入イオンの活性化を行い第２のソース不純物領域
１６、及び第２のドレイン不純物領域１７を形成した。
上記条件の短時間熱処理に於いては不純物の拡散はほと
んど無視でき、第１のソース拡散層１４及びドレイン拡
散層１５の分布状態、及び第２のイオン打込みにおける
不純物分布状態を保持したまま活性化できる。上記単時
間熱処理後の第２のソース不純物領域１６、及びドレイ
ン不純物領域１７の最大不純物濃度点は半導体基板表面
より約０．１μｍなる深さに位置した。またその最大不
純物濃度は５×１０17cm-3乃至５×１０18cm-3の範囲の
種々の条件になるごとく第２の燐イオン打込み量を設定
した。上記の短時間熱処理工程の後、燐をわずかに添加
したシリコン酸化膜（ＰＳＧ）を４５０℃なる低温の化
学気相反応により全面に堆積した。上記シリコン酸化膜
の堆積は０．２μｍ、及び０．４μｍなる２種類の条件
について行つた。次に反応性イオンエツチング（異方性
エツチング）により上記堆積酸化膜を半導体基板表面と
垂直方向にエツチングし、平坦部に堆積されたシリコン
酸化膜を除去した。上記エツチングにより堆積したシリ
コン酸化膜はゲート電極４、及びゲート保護絶縁膜５の
各側壁部にのみ残置されゲート側壁絶縁膜１８が形成さ
れる。残置されるゲート側壁絶縁膜１８の膜厚は堆積時
の膜厚により設定され各々０．２μｍ、及び０．４μｍ
であつた。上記の反応性イオンエツチングに於いてソー
ス拡散層１４及びドレイン拡散層１５上に残置されてい
たゲート酸化膜３も多少エツチされわずかに残置される
が、残置したゲート酸化膜３をフッ酸（ＨＦ）の水溶液
により完全に除去し、半導体基板表面を露出させた（第
３図）。次に０．１μｍ厚のチタン（Ｔｉ）膜を全面に
被着させた後、打込みイオン量５×１０15cm-3、加速エ
ネルギー５０ＫｅＶなる条件で燐イオンをイオン注入し
た。当該注入は、後述するように、ソース・ドレイン領
域とのオーミツクコンタクトを良好にする為に行つた。
上記条件のイオン注入に於て、燐イオンはほぼ完全にＴ
ｉ膜内で阻止され、下地の半導体基板内には注入されな
い。次に６００℃の水素雰囲気中で熱処理して露出され
た半導体基板表面部にチタンシリサイド（ＴｉＳｉ2）
層１９及び２０を形成した。上記の熱処理に於てゲート
保護絶縁膜５、ゲート側壁絶縁膜１８、及びフイルド酸
化膜２上ではＴｉ膜は反応せずＴｉＳｉ層は形成されな
い。したがつて上記熱処理の後、過酸化水素水とアンモ
ニア水溶液の混合液で未反応のＴｉ膜を除去すると上記
混合液でエツチングされないＴｉＳｉ２膜１９及び２０
はソース拡散層１４、及びドレイン拡散層１５の表面露
出部分にのみ選択的（自己整合的に）に残置された。Ｔ
ｉ膜内に多量に注入された燐は上記シリサイド形成時に
シリサイド膜下部の半導体基板との界面部に析出し低不
純物濃度のソース拡散層１４、及びドレイン拡散層１５
とＴｉＳｉ２層１９及び２０間の良好なオーミツク接触
を可能にさせた。尚、上記シリサイド形成熱処理温度で
はシリコン基板内の燐の熱拡散は無視できる。したがつ
て、シリサイド形成時に形成される高濃度燐析出層は１
０乃至２０μｍ以下の厚さでシリコン基板内に存在する
ものと推定される。シリサイド層１９、及び２０形成の
後、燐がわずかに添付されたシリコン酸化膜を全面に堆
積して表面保護絶縁膜１１とした。しかる後、シリサイ
ド層１９及ご２０上の上記表面保護絶縁膜１１の所望箇
所に写真蝕刻法を用いて開孔した。続いてタングステン
（Ｗ）とアルミニウム（Ａｌ）膜を蒸着し、ソース電極
１２及びドレイン電極１３を含む電極・配線を所望の回
路構成に従つて形成した。上記の電極１２及び１３はＡ
ｌ膜で構成したがＡｌ電極と前記シリサイド層１９、及
び２０とが反応するのを防止する為、表面保護絶縁膜１
１の開孔部分ではＷ膜２１及ご２２を介してＡｌ電極と
シリサイド層が接する構成をとつた（第４図）。
上記の製造工程を経て製造された０．１及び０．２μｍ
厚に設計したゲート側壁絶縁膜１８を有する各種ＭＯＳ
に関してソース及び基板電圧ＯＶ、ゲート及びドレイン
電圧５Ｖにおけるソース・ドレイン間電流ＩDSを測定し
たところゲート側壁絶縁膜によらず約５．５ｍＡとなつ
た。尚、上記測定ＭＯＳの実効チヤネル長は０．３μ
ｍ、ソート・ドレイン拡散層形成に関する第１のイオン
注入により得られたドレイン表面不純物濃度は１×１０
１８ｃｍ-3、第２のソース・ドレイン層形成により得ら
れたドレイン最大不純物濃度は約２×１０１８ｃｍ-3の
条件であつた。本実施例に従つて得られたＭＯＳと同一
の実効チヤネル長、及びソース・ドレイン間耐圧特性を
有する従来のＬＤＤ構造ＭＯＳにおけるＬDS値は同一測
定条件に於て最大５ｍＡであり、かつＬDS値、及びソー
ス・ドレイン間耐圧共約１０％程度のバラツキが同一ウ
エーハ内で観測された。上記、両特性の比較より本実施
例に基づけば従来の高耐圧構造超微細ＭＯＳに比べて特
性バラツキに大きく影響するゲート側壁絶縁膜厚の製造
バラツキにまつたく影響されず、かつ従来特性より約１
割も電流値が増大した、すなわち電流駆動能力の大きい
高耐圧構造・超微細ＭＯＳが得られたことがわかる。
厚に設計したゲート側壁絶縁膜１８を有する各種ＭＯＳ
に関してソース及び基板電圧ＯＶ、ゲート及びドレイン
電圧５Ｖにおけるソース・ドレイン間電流ＩDSを測定し
たところゲート側壁絶縁膜によらず約５．５ｍＡとなつ
た。尚、上記測定ＭＯＳの実効チヤネル長は０．３μ
ｍ、ソート・ドレイン拡散層形成に関する第１のイオン
注入により得られたドレイン表面不純物濃度は１×１０
１８ｃｍ-3、第２のソース・ドレイン層形成により得ら
れたドレイン最大不純物濃度は約２×１０１８ｃｍ-3の
条件であつた。本実施例に従つて得られたＭＯＳと同一
の実効チヤネル長、及びソース・ドレイン間耐圧特性を
有する従来のＬＤＤ構造ＭＯＳにおけるＬDS値は同一測
定条件に於て最大５ｍＡであり、かつＬDS値、及びソー
ス・ドレイン間耐圧共約１０％程度のバラツキが同一ウ
エーハ内で観測された。上記、両特性の比較より本実施
例に基づけば従来の高耐圧構造超微細ＭＯＳに比べて特
性バラツキに大きく影響するゲート側壁絶縁膜厚の製造
バラツキにまつたく影響されず、かつ従来特性より約１
割も電流値が増大した、すなわち電流駆動能力の大きい
高耐圧構造・超微細ＭＯＳが得られたことがわかる。
実施例２ 第５図乃至第７図は本発明の他の実施例を示した図であ
る。第１の実施例を示す図の符号と同一の符号は、第２
の実施例の同一又は均等部分を示す。前記第１の実施例
に於て、第２のイオン打込みにより半導体基板内で最大
不純物濃度を有するごとく第２のソース不純物領域１６
及び第２のドレイン不純物領域１７を形成した後、短時
間高温熱処理を施すことなく表面保護絶縁膜１１を堆積
し、所望箇所に開孔した。続いて上記開孔筒所に５×１
０15cm-3なる注入量により７０、及び３０ＫｅＶの各加
速エネルギーで第３の燐イオン注入を施した。上記第３
のイオン注入の後、１１００℃、３０秒なる条件の短時
間高温熱処理を施し第３のイオン注入によるソース高濃
度不純物領域２３、及びドレイン高濃度不純物領域２４
を形成した。上記の短時間高温熱処理に於て、第２及び
第３のイオン打込みによる注入燐イオンは注入時と不純
物分布が再分布することなく活性化される。尚、第３の
イオン打込み条件は第２のイオン打込みによる最大不純
物濃度領域と半導体基板表面間が高不純物濃度領域で接
続される条件である（第５図）。ソース高不純物濃度領
域２３、及びドレイン高不純物濃度領域２４の形成の
後、Ａｌ膜の蒸着とその写真蝕刻によりソース電極１
２、及びドレイン電極１３を含む電極、配線を所望の回
路構成に従い形成した（第６図）。
る。第１の実施例を示す図の符号と同一の符号は、第２
の実施例の同一又は均等部分を示す。前記第１の実施例
に於て、第２のイオン打込みにより半導体基板内で最大
不純物濃度を有するごとく第２のソース不純物領域１６
及び第２のドレイン不純物領域１７を形成した後、短時
間高温熱処理を施すことなく表面保護絶縁膜１１を堆積
し、所望箇所に開孔した。続いて上記開孔筒所に５×１
０15cm-3なる注入量により７０、及び３０ＫｅＶの各加
速エネルギーで第３の燐イオン注入を施した。上記第３
のイオン注入の後、１１００℃、３０秒なる条件の短時
間高温熱処理を施し第３のイオン注入によるソース高濃
度不純物領域２３、及びドレイン高濃度不純物領域２４
を形成した。上記の短時間高温熱処理に於て、第２及び
第３のイオン打込みによる注入燐イオンは注入時と不純
物分布が再分布することなく活性化される。尚、第３の
イオン打込み条件は第２のイオン打込みによる最大不純
物濃度領域と半導体基板表面間が高不純物濃度領域で接
続される条件である（第５図）。ソース高不純物濃度領
域２３、及びドレイン高不純物濃度領域２４の形成の
後、Ａｌ膜の蒸着とその写真蝕刻によりソース電極１
２、及びドレイン電極１３を含む電極、配線を所望の回
路構成に従い形成した（第６図）。
上記の製造工程に於て、ソース、及びドレイン不純物領
域形成に関する第１及び第２のイオン打込みを種々の条
件により製造した各種ＭＯＳのソース・ドレイン間耐
圧、電流ＩDS、及び伝達コンダクタンスｇｍを測定し
た。ソース・ドレイン間耐圧はソース、基板、及びゲー
トを各々零電位に保ち測定した。ＩDS、及びｇｍはソー
ス、基板は零電位、ゲート、及びドレイン電圧は５Ｖの
条件で測定した。第１のイオン注入により得られたドレ
イン拡散層１５の表面不純物濃度が１×１０18cm-3、第
２のイオン打込みによる得られたドレイン不純物領域１
７の最大不純物濃度が２×１０18cm-3、実効チヤネル長
０．３μｍなる条件で構成される本実施例に基づくＭＯ
Ｓのソース・ドレイン間耐圧は約９ＶでありＩDS値は約
５．９ｍＡであつた。上記ＩDS値、及び耐圧はゲート側
壁絶縁膜厚によらずほぼ一定でバラツキもほぼ無視でき
た。上記結果は前記第一の実施例に基づくMOSの特性よ
りさらに優れており、ソース・ドレイン間耐圧、及び実
効チヤネル長が同一の公知のLDD構造ＭＯＳにくらべて
ＩDS値で約２０％も改善されていることがわかる。高耐
圧構造を有する超微細ＭＯＳに於て、ソース・ドレイン
間耐圧とｇｍ値の間には相反する関連がある。第７図は
実効チヤネル長が０．３μｍなる条件のもとで従来構造
ＭＯＳ２５、公知のＬＤＤ構造ＭＯＳ２６、及び本実施
例に基づくＭＯＳ２７の各構造に関し、伝達コンダクタ
ンスｇｍとソース・ドレイン間耐圧の関係を実測し、示
したものである。第７図に於て、ＬＤＤ構造ＭＯＳにお
けるソース・ドレイン間耐圧はソース・ドレイン低濃度
拡散層の不純物濃度を変化させることにより各種の値を
得ている。また本実施例に基づくＭＯＳの場合は第１の
イオン打込みにより得られるドレイン拡散層表面不純物
濃度を１×１０18cm-3に設定し、第２のイオン打込みに
よるドレイン最大不純物濃度を各種の値に設定すること
により任意のソース・ドレイン間耐圧を得ている。第７
図から明らかなごとく本実施例に基づけば０．３μｍな
る実効チヤネル長を有する超微細ＭＯＳに於ても９Ｖ以
上のソース・ドレイン間耐圧を得ることができ、かつｇ
ｍ値に関してもソース・ドレイン間耐圧が４．８Ｖにし
か達しない通常構造ＭＯＳのｇｍ値よりわずかに４％し
か低下しない高電流駆動能力を実現したことがわかる。
上記結果に対し、従来のＬＤＤ構造ＭＯＳに於てはソー
ス・ドレイン間耐圧９Ｖの条件に於て、そのｇｍ値は通
常構造ＭＯＳのｇｍ値に比べ２０％も劣化している。第
７図に示されるごとく、本実施例に基づくＭＯＳに於て
は従来のＬＤＤ構造ＭＯＳと比較して、いかなる耐圧条
件の下に於ても伝達コンダクタンスが大きく電流駆動能
力に優れていることが明らかになつた。
域形成に関する第１及び第２のイオン打込みを種々の条
件により製造した各種ＭＯＳのソース・ドレイン間耐
圧、電流ＩDS、及び伝達コンダクタンスｇｍを測定し
た。ソース・ドレイン間耐圧はソース、基板、及びゲー
トを各々零電位に保ち測定した。ＩDS、及びｇｍはソー
ス、基板は零電位、ゲート、及びドレイン電圧は５Ｖの
条件で測定した。第１のイオン注入により得られたドレ
イン拡散層１５の表面不純物濃度が１×１０18cm-3、第
２のイオン打込みによる得られたドレイン不純物領域１
７の最大不純物濃度が２×１０18cm-3、実効チヤネル長
０．３μｍなる条件で構成される本実施例に基づくＭＯ
Ｓのソース・ドレイン間耐圧は約９ＶでありＩDS値は約
５．９ｍＡであつた。上記ＩDS値、及び耐圧はゲート側
壁絶縁膜厚によらずほぼ一定でバラツキもほぼ無視でき
た。上記結果は前記第一の実施例に基づくMOSの特性よ
りさらに優れており、ソース・ドレイン間耐圧、及び実
効チヤネル長が同一の公知のLDD構造ＭＯＳにくらべて
ＩDS値で約２０％も改善されていることがわかる。高耐
圧構造を有する超微細ＭＯＳに於て、ソース・ドレイン
間耐圧とｇｍ値の間には相反する関連がある。第７図は
実効チヤネル長が０．３μｍなる条件のもとで従来構造
ＭＯＳ２５、公知のＬＤＤ構造ＭＯＳ２６、及び本実施
例に基づくＭＯＳ２７の各構造に関し、伝達コンダクタ
ンスｇｍとソース・ドレイン間耐圧の関係を実測し、示
したものである。第７図に於て、ＬＤＤ構造ＭＯＳにお
けるソース・ドレイン間耐圧はソース・ドレイン低濃度
拡散層の不純物濃度を変化させることにより各種の値を
得ている。また本実施例に基づくＭＯＳの場合は第１の
イオン打込みにより得られるドレイン拡散層表面不純物
濃度を１×１０18cm-3に設定し、第２のイオン打込みに
よるドレイン最大不純物濃度を各種の値に設定すること
により任意のソース・ドレイン間耐圧を得ている。第７
図から明らかなごとく本実施例に基づけば０．３μｍな
る実効チヤネル長を有する超微細ＭＯＳに於ても９Ｖ以
上のソース・ドレイン間耐圧を得ることができ、かつｇ
ｍ値に関してもソース・ドレイン間耐圧が４．８Ｖにし
か達しない通常構造ＭＯＳのｇｍ値よりわずかに４％し
か低下しない高電流駆動能力を実現したことがわかる。
上記結果に対し、従来のＬＤＤ構造ＭＯＳに於てはソー
ス・ドレイン間耐圧９Ｖの条件に於て、そのｇｍ値は通
常構造ＭＯＳのｇｍ値に比べ２０％も劣化している。第
７図に示されるごとく、本実施例に基づくＭＯＳに於て
は従来のＬＤＤ構造ＭＯＳと比較して、いかなる耐圧条
件の下に於ても伝達コンダクタンスが大きく電流駆動能
力に優れていることが明らかになつた。
本発明によれば超微細ＭＯＳの高耐圧化構造に用いられ
る低不純物濃度領域をゲート電極のみをマスクとして構
成する構造になつている為、側壁絶縁膜の形成バラツキ
の影響をほとんどうけず、特性バラツキが極めて少ない
高耐圧・高電流利得の超微細ＭＯＳを得られる効果があ
る。さらに本発明によれば高耐圧特性を損なわぬ範囲で
ソース・ドレイン低不純物濃度領域の深部まで相対的に
高濃度化できる為、ソース・ドレイン間電流経路をより
広く活用できる。したがつて従来のＬＤＤ構造に比較
し、同一ソース・ドレイン間耐圧の条件下で伝達コンダ
クタンスを約２０％も向上する効果がある。上記は高耐
圧化しない従来構造ＭＯＳの伝達コンダクタンスに対し
わずか４％の劣化にしか相当しない優れたものである。
る低不純物濃度領域をゲート電極のみをマスクとして構
成する構造になつている為、側壁絶縁膜の形成バラツキ
の影響をほとんどうけず、特性バラツキが極めて少ない
高耐圧・高電流利得の超微細ＭＯＳを得られる効果があ
る。さらに本発明によれば高耐圧特性を損なわぬ範囲で
ソース・ドレイン低不純物濃度領域の深部まで相対的に
高濃度化できる為、ソース・ドレイン間電流経路をより
広く活用できる。したがつて従来のＬＤＤ構造に比較
し、同一ソース・ドレイン間耐圧の条件下で伝達コンダ
クタンスを約２０％も向上する効果がある。上記は高耐
圧化しない従来構造ＭＯＳの伝達コンダクタンスに対し
わずか４％の劣化にしか相当しない優れたものである。
本発明の第１の実施例に於てはＴｉＳｉ２層１９、及び
２０をソース・ドレイン拡散層１４及び１５に形成する
例について示したが上記のＴｉＳｉ２層はＰｔ，Ｐｄ，
Ｍｏ，Ｗ，Ｎｉ，Ｔａ，Ｎｂ，Ｃｒ，Ｐｒ等の他の高融
点金属又は遷移金属のシリサイド膜で置換えて構成して
もさしつかえない。本発明の第１の実施例に於て、Ｔｉ
Ｓｉ2層とＡｌ電極間にＷ膜２１、及び２２を設置する
構造につき説明したが上記Ｗ膜は都合により省略しても
さしつかえない。
２０をソース・ドレイン拡散層１４及び１５に形成する
例について示したが上記のＴｉＳｉ２層はＰｔ，Ｐｄ，
Ｍｏ，Ｗ，Ｎｉ，Ｔａ，Ｎｂ，Ｃｒ，Ｐｒ等の他の高融
点金属又は遷移金属のシリサイド膜で置換えて構成して
もさしつかえない。本発明の第１の実施例に於て、Ｔｉ
Ｓｉ2層とＡｌ電極間にＷ膜２１、及び２２を設置する
構造につき説明したが上記Ｗ膜は都合により省略しても
さしつかえない。
本発明の第２の実施例に於て、第２のイオン打込みによ
り形成されたソース・ドレイン不純物領域の最大不純物
濃度領域と半導体表面間を接続する手法として高濃度イ
オン打込み法を用いる場合につき説明したが、上記接続
として、高濃度イオン打込みを行うかわりに前記した各
種高融点金属のシリサイド膜を半導体基板内部にまで深
く形成することにより接続してさしつかえない。
り形成されたソース・ドレイン不純物領域の最大不純物
濃度領域と半導体表面間を接続する手法として高濃度イ
オン打込み法を用いる場合につき説明したが、上記接続
として、高濃度イオン打込みを行うかわりに前記した各
種高融点金属のシリサイド膜を半導体基板内部にまで深
く形成することにより接続してさしつかえない。
前記第１乃至第２の実施例に於ては短時間高温熱処理と
して高温炉が用いる方法につき述べたが上記の工程はラ
ンプ加熱法、レーザー照射法、電子線照射法等の手法、
あるいは長時間低温熱処理など他の手法に基づいてもよ
い。
して高温炉が用いる方法につき述べたが上記の工程はラ
ンプ加熱法、レーザー照射法、電子線照射法等の手法、
あるいは長時間低温熱処理など他の手法に基づいてもよ
い。
また本発明の各実施例に於てはソース・ドレイン領域を
燐イオンにより形成する例につき示したが砒素イオン等
によつてもさしつかえない。さらに前記の各実施例にお
いては説明の都合上、Ｐ導電型の半導体基板にＮ導電型
不純物のソース・ドレイン領域を構成するいわゆるＮチ
ヤネル型ＭＯＳについて示したが本発明に基づく半導体
装置は上記のごときＮチヤネル型に限定されることな
く、Ｎ導電型の半導体基板とＰ導電型ソース・ドレイン
領域で構成されるいわゆるＰチヤネル型ＭＯＳにも適用
できる。本発明の適用は単体MOSに限定されることなく
半導体集積回路装置にも適用されることは言うまでもな
い。
燐イオンにより形成する例につき示したが砒素イオン等
によつてもさしつかえない。さらに前記の各実施例にお
いては説明の都合上、Ｐ導電型の半導体基板にＮ導電型
不純物のソース・ドレイン領域を構成するいわゆるＮチ
ヤネル型ＭＯＳについて示したが本発明に基づく半導体
装置は上記のごときＮチヤネル型に限定されることな
く、Ｎ導電型の半導体基板とＰ導電型ソース・ドレイン
領域で構成されるいわゆるＰチヤネル型ＭＯＳにも適用
できる。本発明の適用は単体MOSに限定されることなく
半導体集積回路装置にも適用されることは言うまでもな
い。
第１図は本発明のＬＤＤ構造を有するＭＯＳ型電界効果
トランジスタを示す断面図、第２図乃至第４図は本発明
の第１の実施例を示す断面図、第５図乃至第６図は本発
明の第２の実施例を示す断面図、第７図は本発明の第２
の実施域によるMOS型電界効果トランジスタと従来のＬ
ＤＤ構造MOS型電界効果トランジスタ、及び通常構造Ｍ
ＯＳ電界効果トランジスタの各伝達コンダクタンスとソ
ース・ドレイン間耐圧の関係を示した図である。 １……半導体基板、２……素子分離用絶縁膜、３……ゲ
ート絶縁膜、４……ゲート電極、５……ゲート保護絶縁
膜、６，９，１４，１６，２３……ソース領域、７，１
０，１５，１７，２４……ドレイン領域、１１……保護
膜、１８……ゲート側壁絶縁膜、１９……シリサイド
膜、２１……タングステン膜。
トランジスタを示す断面図、第２図乃至第４図は本発明
の第１の実施例を示す断面図、第５図乃至第６図は本発
明の第２の実施例を示す断面図、第７図は本発明の第２
の実施域によるMOS型電界効果トランジスタと従来のＬ
ＤＤ構造MOS型電界効果トランジスタ、及び通常構造Ｍ
ＯＳ電界効果トランジスタの各伝達コンダクタンスとソ
ース・ドレイン間耐圧の関係を示した図である。 １……半導体基板、２……素子分離用絶縁膜、３……ゲ
ート絶縁膜、４……ゲート電極、５……ゲート保護絶縁
膜、６，９，１４，１６，２３……ソース領域、７，１
０，１５，１７，２４……ドレイン領域、１１……保護
膜、１８……ゲート側壁絶縁膜、１９……シリサイド
膜、２１……タングステン膜。
Claims (3)
- 【請求項１】第１導電型を有する半導体基板の表面領域
に所定の間隔を介して形成された上記第１導電型とは逆
の第２導電型を有するソースおよびドレイン領域と、当
該ソースおよびドレイン領域の間の上記半導体基板の表
面上に絶縁膜を介して形成されたゲート電極を有し、上
記ドレイン領域は、上記半導体基板の表面に最大不純物
濃度１×１０18cm-3乃至５×１０18cm-3を有する第１の
領域と、当該第１の領域内に形成された、上記半導体基
板内に最大不純物濃度５×１０17cm-3乃至５×１０18cm
-3を有する第２の領域からなり、上記第１の領域のう
ち、上記第２の領域が形成されていない部分が上記ゲー
ト電極の下方に形成されていることを特徴とする半導体
装置。 - 【請求項２】上記ドレイン領域上には、低抵抗の導電性
膜が形成されていることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - 【請求項３】上記導電性膜は、高有点金属若しくは遷移
金属のシリサイド膜であることを特徴とする特許請求の
範囲第２項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155223A JPH0612822B2 (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
| KR1019850004859A KR860001489A (ko) | 1984-07-27 | 1985-07-08 | 반도체장치 |
| EP85109416A EP0171003A3 (en) | 1984-07-27 | 1985-07-26 | Field effect transistor with composite drain region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155223A JPH0612822B2 (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135562A JPS6135562A (ja) | 1986-02-20 |
| JPH0612822B2 true JPH0612822B2 (ja) | 1994-02-16 |
Family
ID=15601214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155223A Expired - Lifetime JPH0612822B2 (ja) | 1984-07-27 | 1984-07-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0171003A3 (ja) |
| JP (1) | JPH0612822B2 (ja) |
| KR (1) | KR860001489A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834309B2 (ja) * | 1986-11-25 | 1996-03-29 | セイコーエプソン株式会社 | Ｍｏｓ型半導体装置の製造方法 |
| US4844776A (en) * | 1987-12-04 | 1989-07-04 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making folded extended window field effect transistor |
| JP2507557B2 (ja) * | 1988-09-29 | 1996-06-12 | 三菱電機株式会社 | 半導体装置の製造方法 |
| EP1396028A2 (de) * | 2001-05-26 | 2004-03-10 | IHP GmbH-Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Transistor, verfahren zur herstellung einer integrierten schaltung und verfahren zur herstellung einer metallsilizidschicht |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4028717A (en) * | 1975-09-22 | 1977-06-07 | Ibm Corporation | Field effect transistor having improved threshold stability |
| DE2834724A1 (de) * | 1978-08-08 | 1980-02-14 | Siemens Ag | Mos-feldeffekttransistoren fuer hoehere spannungen |
| JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-07-27 JP JP59155223A patent/JPH0612822B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-08 KR KR1019850004859A patent/KR860001489A/ko not_active Application Discontinuation
- 1985-07-26 EP EP85109416A patent/EP0171003A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0171003A2 (en) | 1986-02-12 |
| KR860001489A (ko) | 1986-02-26 |
| JPS6135562A (ja) | 1986-02-20 |
| EP0171003A3 (en) | 1987-04-22 |
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