KR100281889B1 - 필드 실드 분리영역을 갖는 반도체장치 및 그 제조방법 - Google Patents

Abstract

개선된 필드 실드 분리를 갖는 반도체장치 및 그 제조방법이 개시되어 있다. 반도체기판 상의 소자분리 영역이 형성될 영역에 종방향으로 제1두께를 가지며 절연막이 형성되고, 절연막 상에 필드 실드 전극이 형성된다. 필드 실드 전극의 상부에 제1산화막이 형성되고, 필드 실드 전극의 측벽에는 횡방향으로 제2두께를 가지면서 제1산화막에 연결되어 제2산화막이 형성된다. 필드 실드 전극 양측벽의 하부에서 상기 반도체기판의 벌크쪽으로는, 종방향으로 절연막의 제1두께보다 두꺼운 제3두께를 가지고 횡방향으로 제2산화막의 제2두께보다 두꺼운 제4두께를 가지는 제3산화막이 형성된다. 분리 특성을 악화시키지 않으면서 소자분리 영역의 크기를 축소시킬 수 있다.

Description

필드 실드 분리영역을 갖는 반도체장치 및 그 제조방법

제1도는 활성영역 및 게이트전극의 레이아웃을 도시한 반도체장치의 평면도.

제2도는 제1도의 절단선 AA'에 따른, 종래의 LOCOS 방법에 의해 소자 분리된 반도체장치의 단면도.

제3도 내지 제6도는 종래방법에 의한 필드 실드 분리의 구조를 갖는 반도체장치의 제조방법을 설명하기 위한 단면도들.

제7도는 제1도의 절단선 BB'에 따른, 씨.피.장 등에 의한 SEPOX 방법에 의해 소자 분리된 반도체장치의 단면도.

제8도는 제1도의 절단선 AA'에 따른, 본 발명의 소자 분리 방법에 의해 제조된 반도체장치의 단면도.

제9도 내지 제14도는, 제1도의 절단선 BB'에 따른, 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

제15도는 제14도의 "E" 부분을 도시한 확대도.

제16도 내지 제20도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

제21도는 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.

제22도 내지 제24도는 본 발명의 제4실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

제25도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도.

제26도 내지 제31도는 본 발명의 제6실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도 및 평면도들.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 개선된 필드 실드 분리(Field Shield Isolation)를 갖는 반도체장치 및 그 제조방법에 관한 것이다.

반도체 회로에서는 반도체기판 상에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다.

제1도는 활성영역과 게이트전극의 통상적인 레이아웃을 도시한 반도체장치의 평면도이다.

도시된 바와 같이, 활성영역(7)은 이웃하는 또다른 활성영역과 전기적으로 분리되게 되며, 이러한 활성영역(7)들 사이를 비활성영역(8)이라 정의한다. 여기서, 참조부호 9는 게이트전극을 나타낸다.

이러한 활성영역과 비활성영역을 구분하기 위한 소자 분리 방법은, 통상적으로 실리콘의 부분산화법(Local Oxidation of Silicon; 이하 "LOCOS 공정"이라 한다)이 가장 많이 사용되고 있다.

제2도는 제1도의 절단선 AA'에 따른, 상기 LOCOS 공정에 의해 소자 분리된 반도체장치의 단면도이다.

제2도를 참조하면, P형의 반도체기판(10) 상에 활성영역을 정의하기 위해 소정의 간격으로 분리산화막(11a, 11b)들이 형성되고, N형의 불순물영역들이 활성영역내에 소정 간격으로 형성된다. 게이트전극(13)은 상기 N형 불순물영역들 사이의 반도체기판 상에 게이트산화막(12)을 개재하여 형성되고, 상기 게이트전극을 절연시키기 위한 절연막(14)이 반도체기판 전면에 형성된다.

상기 LOCOS 공정에서는 분리산화막(11a, 11b)의 끝부분에 버즈 비크(bird's beak)가 발생하게 되는데, 이러한 버즈 비크에 의해 분리산화막은 길이 c만큼 활성영역으로 확장된다. 상기 길이 c만큼 활성영역으로 확장된 분리산화막이 트랜지스터의 채널 폭(width) 방향으로 형성되면, 채널 길이가 짧아짐에 따라 문턱전압(threshold voltage)이 증가하는 "좁은 채널 효과(narrow channel effect)"를 유발하여 트랜지스터의 전기적 특성을 악화사킨다. 또한, 고집적화되는 반도체장치에서는 메모리셀의 피치(pitch: 제1도의 a+b 길이)가 줄어듦에 따라, 활성영역 양편의 분리산화막이 붙어버림으로써 활성영역의 폭(제1도의 a)이 확보되지 않는 현상이 소자분리 특성이 가장 취약한 부분(제1도의 b)에서 발생하게 된다. 따라서, 상기 LOCOS 공정을 고집적 반도체장치의 제조공정에 적용하기가 어렵다.

상술한 LOCOS 공정의 문제점을 해결하기 위하여 필드 실드 분리(field shield isolation)를 이용한 소자 분리 방법이 개발되었다. 필드 실드 분리란, LOCOS 공정에서 분리산화막이 형성될 부분에 필드 실드 전극을 형성하여 게이트전극 바이어스와 반대의 전위(potential)로 유지시키거나 플로팅(floating)시킴으로써 소자분리를 하는 것으로, 트랜지스터를 소자분리에 응용한 기술이다.

미국특허 제5,067,000호에 개시되어 있는, 필드 실드 분리를 갖는 반도체장치의 제조방법을 첨부도면 제3도 내지 제6도를 참조하여 설명한다.

제3도를 참조하면, P형의 반도체기판(15) 상에 제1산화막(16)을 얇게 침적한 후, 상기 제1산화막(16) 상에 제1폴리실리콘막(17)을 저압화학기상증착 방식으로 증착한 다음, 상기 제1폴리실리콘막(17) 상에 제2산화막(18)을 화학증착 공정으로 두껍게 증착한다.

제4도를 참조하면, 상기 제2산화막(18)을 사진식각 공정에 의해 소정 크기로 패터닝하여 산화막패턴(18a)을 형성한 다음, 상기 산화막패턴(18a)을 마스크로 하여 상기 제1폴리실리콘막(17)을 식각함으로써 필드 실드 전극(17a)을 형성한다. 계속해서, 결과물 전면에 HTO막(19)을 두껍게 형성한다.

제5도를 참조하면, 반응성이온식각 공정으로 상기 HTO막을 이방성식각하여 산화막패턴(18a) 및 필드 실드 전극(17a)의 측벽에 스페이서(20)를 형성한다. 이때, 상기 이방성식각시, 제1산화막도 함께 식각된다.

제6도를 참조하면, 결과물 전면에 제3산화막 및 제2폴리실리콘막(도시되지 않음)을 차례로 적층한 다음, 이를 사진식각 공정으로 패터닝하여 게이트산화막(21) 및 게이트전극(22)을 형성한다. 다음에, 결과물 전면에 N형 불순물을 이온주입하여 불순물층(N)을 형성한다.

상술한 종래방법은, 필드 실드 전극을 형성하기 위한 상기 산화막패턴(제4도의 18a)의 패터닝시, 한계 해상도에 의해 그 크기를 제한받게 된다. 따라서, 0.3㎛ 이하의 소자분리가 요구되는 고집적 반도체장치에서는 패터닝이 거의 불가능하게 된다. 또한, 필드 실드 전극과 불순물층과의 오버랩을 막기 위하여 필드 실드 전극 측벽의 스페이서 길이(제6도의 b)를 일정 크기 이상으로 정해야 한다. 따라서, 실제 소자분리 영역의 크기(size)가 필드 실드 전극과 양 측벽의 스페이서를 합친 크기가 되므로, 상기 스페이서 크기의 증가만큼 소자분리 영역의 크기가 증가하게 된다.

한편, 씨.피.장(C.P.CHang) 등은 소자분리 구조를 선택적 폴리실리콘 산화법(Selective Oxidation of Polysilicon: 이하 "SEPOX 방법"이라 한다)에 의해 형성하고, SEPOX 방법에 의한 소자분리 구조의 형성시에 사용되는 완충용 폴리실리콘층을 게이트전극용 폴리실리콘 층으로 사용하는 반도체장치의 제조방법을 개시하였다 (참조문헌: C.P.Chang et al., "An integrated isolation/gate process for sub-quater micron technologies" in 1993 Symposium on VLSI Technology, pp. 141-142).

제7도는 제1도의 절단선 BB'에 따른, 씨.피.장 등에 의한 SEPOX 방법에 의해 소자 분리된 반도체장치의 단면도이다.

제7도를 참조하면, 반도체기판(1) 상에 게이트산화막의 두께와 동일한 두께로 얇은 산화막(2)을 형성한 후, 상기 산화막(2) 상에 불순물이 도우프된 제1폴리실리콘층(3)을 형성한다. 여기서, 상기 제1폴리실리콘층(3)은 비활성영역에서는 완충용 폴리실리콘층의 역할을 하고 활성영역에서는 게이트전극용 폴리실리콘층의 역할을 한다. 상기 제1폴리실리콘층(3) 상에 질화막(도시되지 않음)을 형성한 후, 사진식각 공정에 의해 비활성영역이 될 영역의 질화막을 제거한다. 상기 질화막을 마스크로 이용하여 상기 비활성영역이 될 영역의 제1폴리실리콘층(3)을 열산화시켜 분리산화막(5)을 형성함으로써 반도체기판을 활성영역과 비활성영역으로 구분한다. 상기 질화막(4)을 제거한 다음, 결과물 상에 제2폴리실리콘층(6)을 형성한다. 폴리사이드(Policide) 게이트전극 구조를 형성하기 위하여 제2폴리실리콘층(6) 상에 텅스텐실리사이드(WSix)층(7)을 형성한 후, 절연물질을 증착하여 절연층(8)을 형성한다. 사진식각 공정에 의해 상기 절연층(8)을 패터닝한 다음, 패터닝된 절연층(8)을 마스크로 이용하여 텅스텐실리사이드층(7)과 제2 및 제1폴리실리콘층(6,3)을 패터닝한다. 이에 따라, 활성영역 상의 제1폴리실리콘층(3)은 분리산화막(5)에 의해 분리되고, 제2폴리실리콘층(6)과 텅스텐실리사이드층(7)이 상기 분리된 제1폴리실리콘층(3)을 연결함으로써 최종적인 게이트전극 구조가 완성된다.

상술한 씨.피.장 등에 의한 반도체장치의 제조방법은 크게 두부분으로 나누어 볼 수 있다. 첫째로는 분리산화막(5)을 SEPOX방법에 의해 형성한다는 것이고, 두번째는 분리산화막(5)의 형성시 사용된 완충용 폴리실리콘(3)을 게이트전극 물질로 사용하고, 분리산화막(3)에 의해 분리된 제1폴리실리콘층(3)을 저항이 낮은 텅스텐실리사이드층(7)으로 연결하여 최종적인 게이트전극 구조를 완성한다는 것이다.

따라서, 게이트산화막의 질이 향상되고, 트랜지스터의 전류구동 능력이 증가할 뿐만 아니라, 누설전류가 감소된다. 또한, 분리산화막의 형성시 사용되는 얇은 산화막을 게이트산화막의 두께로 형성하므로, 버즈비크가 줄고 분리산화막의 에치백 공정에 의해 분리산화막의 에지(edge)부위가 얇아지는 효과가 감소하게 된다. 더욱이, 게이트산화막과 분리산화막의 연결부위의 프로파일을 완만하게 가져갈 수 있다는 장점이 있다.

그러나, 상술한 씨.피.장 등의 방법은 다음과 같은 단점을 가진다.

첫째, SEPOX방법에 의해 분리산화막을 형성하므로 버즈 비크가 두곳에서 발생한다. 즉, 산화막(2)과 기판(1) 사이에 제1버즈비크("e" 참조)가 발생할 뿐만 아니라, 질화막과 제1폴리실리콘층(3) 사이에도 제2버즈비크("f" 참조)가 발생한다. 따라서, 제1폴리실리콘층(3)을 식각할 때, 제2버즈비크(f)와 제1버즈비크(e) 사이의 제1폴리실리콘층이 제거되지 않아서 게이트전극들간에 브리지(bridge)가 생기게 된다.

둘째, 포토레지스트 패턴의 폭에 의해 소자 분리 영역의 폭이 한정되므로 한계 해상도 이하의 크기, 즉 0.3㎛ 이하의 크기로 분리영역을 형성할 수가 없다.

셋째, 제1폴리실리콘층(3)이 먼저 산화된 후 기판(1)이 산화되므로 기판 레벨 이하의 분리산화막의 두께가 작게 형성된다. 따라서, 미세구조에서 소자들을 전기적으로 분리시키기 어려우며, 분리특성을 강화시키기 위하여 필드스톱층(Field stop layer)의 이온주입 도우즈를 크게 가져갈 경우 누설전류가 증가하여 소자특성이 악화된다.

따라서, 본 발명은 소자분리 영역의 크기를 감소시킬 수 있는, 필드 실드 분리를 갖는 반도체장치를 제공하는 것을 그 목적으로 한다.

본 발명의 다른 목적은, 소자분리 영역과 불순물층과의 오버랩을 방지할 수있는, 필드 실드 분리를 갖는 반도체장치를 제공하는데 있다.

또한, 본 발명의 또다른 목적은 상기 반도체장치를 제조하는데 특히 적합한 반도체장치의 제조방법을 제공하는데 있다.

본 발명의 또다른 목적은 게이트전극을 용이하게 형성할 수 있는 반도체장치의 제조방법을 제공하는데 있다.

본 발명의 또다른 목적은 셀프얼라인 콘택공정시 반도체기판에 발생하는 피팅(pitting)을 없앨 수 있는 반도체장치의 제조방법을 제공하는데 있다.

상기 목적 및 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상의 소자분리 영역이 형성될 영역에, 종방향으로 제1두께를 가지며 형성된 절연막; 상기 절연막 상에 형성된 필드 실드 전극; 상기 필드 실드 전극의 상부에 형성된 제1산화막; 상기 필드 실드 전극의 측벽에, 횡방향으로 제2두께를 가지면서, 상기 제1산화막에 연결되어 형성된 제2산화막; 및 상기 필드 실드 전극 양측벽의 하부에서 상기 반도체기판의 벌크쪽으로 형성되고, 종방향으로는 상기 절연막의 제1두께보다 두꺼운 제3두께를 가지며, 횡방향으로는 상기 제2산화막의 제2두께보다 두꺼운 제4두께를 가지는 제3산화막을 구비하여 필드 실드 소자분리 영역이 형성된 것을 특징으로 하는 반도체장치를 제공한다.

상기 또다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층 상에 제1물질층 및 제2물질층을 차례로 형성하는 단계; 소자분리 영역이 형성될 부분만이 개구되도록 상기 제2물질층 및 제1물질층을 패터닝하여, 제2물질패턴 및 제1물질패턴을 형성하는 단계; 상기 제1 및 제2물질패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 의해 노출된 상기 제1도전층을 산화시켜서 제1산화막을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 제2물질패턴 및 제1산화막을 식각마스크로 하여 상기 제1도전층을 식각함으로써 필드 실드 전극을 형성하는 단계; 상기 결과물에 열산화공정을 실시하여, 상기 필드 실드 전극과 제1도전층 사이를 제2산화막으로 매립함과 동시에, 상기 반도체기판의 노출된 영역에 제3산화막을 형성하는 단계; 및 상기 제1 및 제2물질패턴을 제거하는 단계를 구비하여 필드 실드 분리 영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.

상기 또다른 목적들을 달성하기 위하여 본 발명은, 반도체기판 상에 절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층 상에 제1물질층을 형성하는 단계; 소자 분리 영역이 형성될 부분만이 개구되도록 상기 제1물질층을 패터닝하여 제1물질패턴을 형성하는 단계; 상기 제1물질패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 의해 노출된 상기 제1도전층을 산화시켜서 제1산화막을 형성하는 단계; 상기 제1물질패턴, 스페이서 및 제1산화막의 일부분을 식각하는 단계; 상기 제1물질패턴, 스페이서 및 제1산화막을 마스크로 하여 상기 제1도전층을 식각함으로써 필드 실드 전극을 형성하는 단계; 상기 결과물에 열산화공정을 실시하여, 상기 필드 실드 전극과 제1도전층 사이를 제2산화막으로 매립함과 동시에 상기 반도체기판의 노출된 영역에 제3산화막을 형성하는 단계; 상기 제1물질패턴 및 스페이서를 제거하는 단계; 상기 결과물 상에 제2도전층, 제3도전층 및 제2물질층을 차례로 형성하는 단계; 상기 제2물질층을 패터닝하여 트랜지스터의 게이트전극이 형성될 영역에만 제2물질패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제3도전층 및 제2도전층을 식각함으로써 제3도전층패턴 및 제2도전층패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제1도전층을 식각하여 게이트전극을 형성하는 단계; 상기 게이트전극, 제2 및 제3도전층패턴 및 제2물질패턴의 측벽과 필드 실드 전극의 측벽에 절연스페이서를 형성함과 동시에, 상기 기판의 주표면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 상에 제4도전층을 형성하는 단계; 및 상기 제4도전층을 패터닝하여 상기 콘택홀을 통해 기판의 주표면에 접속되는 패드전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.

본 발명에 의하면, 필드 실드 전극으로 사용되는 제1도전층이 산화되어 그 크기가 줄어들기 때문에, 필드 실드 전극의 크기를 패터닝된 크기보다 작게 만들 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명을 상세하게 설명한다.

제8도는 본 발명의 소자 분리 방법에 의해 제조된 반도체장치의 단면도이다.

제8도를 참조하면, P형의 반도체기판(23)의 주표면 상에 소정의 간격으로 N형의 제1 및 제2불순물층(33, 34)이 형성되고, 상기 제1 및 제2불순물층들 사이에 게이트산화막(31)을 개재하여 게이트전극(32)이 형성된다. 상기 게이트전극(32)과 제1 및 제2불순물층(33, 34)들은 제1 및 제2트랜지스터를 구성하고, 제1 및 제2트랜지스터들은 제1불순물층(33)을 공유한다. 상기 제2불순물층(34)에 소정 간격만큼 떨어져서, 종방향으로 제1두께를 갖는 절연막(24)을 개재하여 필드 실드 전극(25a)이 형성된다. 상기 필드 실드 전극(25a)의 상부에는 제1산화막(30a)이 형성되고, 그 측벽에는 횡방향으로 제2두께를 가지면서 상기 제1산화막(30a)에 연결되는 제2산화막(30b)이 형성된다. 상기 필드 실드 전극(25a) 양측벽의 하부에는, 상기 반도체기판(23)의 벌크쪽으로 형성되고, 종방향으로는 상기 절연막의 제1두께보다 두꺼운 제3두께를 가지며, 횡방향으로는 상기 제2산화막의 제2두께보다 두꺼운 제4두께를 가지는 제3산화막(30c)이 형성된다.

상기 제8도에 도시된 바와 같이, 본 발명은 필드 실드 전극(25a) 양측벽의 하부에 형성되는 제3산화막(30c)에 의해 제2불순물층(34)과의 오버랩을 효과적으로 방지할 수 있으며, 상기 제3산화막(30c)이 반도체기판(23) 내부로도 형성되기 때문에 분리영역의 크기를 축소시킬 수 있다.

이하, 본 발명의 필드 실드 분리 구조를 제조하기 위한 바람직한 실시예들을 첨부한 도면을 참조하여 상세하게 설명한다.

제9도 내지 제14도는 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

제9도는 제1 및 제2물질패턴(26, 27)을 형성하는 단계를 도시한다. P형 반도체기판(23) 상에 열산화공정으로 필드 실드 전극의 유전체막으로 사용될 절연막(24)을 형성한 후, 상기 절연막(24) 상에 필드 실드 전극으로 사용될 제1도전층(25)으로, 예컨대 폴리실리콘을 저압화학증착(Low Pressure Chemical Vapor Deposition; 이하 "LPCVD"라 한다) 공정으로 증착하여 형성한다. 이어서, 상기 제1도전층(25) 상에 제1물질층(도시되지 않음)으로, 예컨대 실리콘질화막을 CVD 공정으로 형성한 다음, 상기 제1물질층 상에 제2물질층(도시되지 않음)으로, 예컨대 산화막이나 폴리실리콘막을 CVD 공정으로 형성한다. 여기서, 상기 제2물질층을 구성하는 물질로 임의의 이방성식각에 대해 상기 제1물질층을 구성하는 물질과는 식각선택성(etch selectivity)이 좋은, 즉 다른 식각율을 갖는 물질을 사용하는 것이 바람직하다. 다음에, 소자분리 영역이 형성될 부분만이 개구되도록, 사진식각 공정에 의해 상기 제2물질층 및 제1물질층을 차례로 패터닝하여 제2물질패턴(27) 및 제1물질패턴(26)을 형성한다.

제10도는 스페이서(28)를 형성하는 단계를 도시한다. 상기 제1 및 제2물질패턴(26, 27)이 형성된 결과물 전면에, 예컨대 실리콘질화막을 침적한 다음, 이방성식각 공정을 행하여 상기 제1 및 제2물질패턴(26, 27)의 측벽에 실리콘질화막으로 이루어진 스페이서(28)을 형성한다. 여기서, 상기 스페이서(28)의 크기는 필드 실드 전극의 크기와 후속 산화공정시 산화되는 양을 고려하여 결정하며, 0.3㎛로 활성영역을 패터닝하는 경우 500Å 이하로 형성하는 것이 바람직하다.

제11도는 제1산화막(29)을 형성하는 단계를 도시한다. 상기 스페이서(28)에 의해 노출된 제1도전층(25) 상부를 열산화공정으로 얇게 산화시켜 제1산화막(29)을 형성한다. 상기 제2물질패턴(27)을 구성하는 물질로 폴리실리콘을 사용하는 경우, 상기 열산화공정시 함께 산화되어 제1물질 패턴(26)의 상부에도 산화막이 형성된다. 여기서, 상기 제1물질패턴(26) 및 스페이서(28)를 구성하는 물질로, 임의의 열산화공정에 대해 상기 제1도전층(25)을 구성하는 물질보다 산화율이 작은 물질을 사용하는 것이 바람직하다. 본 발명의 실시예에서는, 상술한 바와 같이 제1물질패턴 및 스페이서를 구성하는 물질로 실리콘질화물을 사용하고, 제1도전층을 구성하는 물질로 다결정실리콘을 사용하였다.

제12도는 필드 실드 전극(25a)을 형성하는 단계를 도시한다. 상기 스페이서를 제거한 다음, 상기 제2물질패턴(27) 및 제1산화막(29)을 식각마스크로 하고 상기 절연막(24)을 식각저지층으로 하여 상기 제1도전층(25)을 식각함으로써 필드 실드 전극(25a)을 형성한다. 여기서 본 실시예서는, 상기 스페이서 및 제1물질패턴을 구성하는 물질로 동일한 실리콘질화막을 사용하기 때문에, 상기 제2물질패턴(27)을 식각마스크로 하여 스페이서만을 제거한다.

제13도는 제2 및 제3산화막(30b, 30c)을 형성하는 단계를 도시한다. 상기 필드 실드 전극(25a)이 형성된 결과물 전면에 열산화공정을 실시하여, 상기 필드 실드 전극(25a)과 제1도전층(25)이 소정부분 산화되면서 그 사이를 매립하도록 제2산화막(30b)이 형성되며, 동시에, 상기 반도체기판(23)의 노출된 영역에 제3산화막(30c)을 형성한다. 이때, 상기 필드 실드 전극(25a) 상부의 제1산화막도 함께 산화되어, 그 두께가 더욱 두꺼워진 제1산화막(30a)이 형성된다. 여기서, 상기 제3산화막(30c)은 필드 실드 전극(25a) 양측벽의 하부에서 반도체기판(23) 내부로 소정 두께만큼 형성되는데, 그 두께는 필드 실드 전극(25a) 하부의 절연막(24) 두께보다 두껍게 형성된다.

제14도는 게이트전극(32) 및 불순물층(33, 34)을 형성하는 단계를 도시한다. 상기 제1 및 제2물질패턴과 제1도전층을 모두 제거하여, 그 주위가 제1 내지 제3산화막(30a, 30b, 30c)으로 둘러싸인 필드 실드 전극(25a)으로 이루어진 소자분리 영역을 완성함으로써 활성영역 및 비활성영역을 구분한다. 이어서, 상기 소자분리 영역을 제외한 부분의 절연막(제12도의 24)을 제거한 다음, 결과물 전면에 열산화공정을 실시하여 활성영역의 반도체기판(23) 상에 게이트산화막(31)을 형성한다. 다음에, 상기 게이트산화막(31)이 형성된 결과물 전면에 폴리실리콘층(도시되지 않음)을 증착한 후, 사진식각 공정으로 상기 폴리실리콘층을 패터닝하여 게이트전극(32)을 형성한다. 이어서, 상기 게이트전극(32)이 형성된 결과물 전면에 N형 불순물을 이온주입함으로써 트랜지스터의 소오스 및 드레인영역이 되는 제1 및 제2불순물층(33, 34)들을 형성한다.

제15도는 상기 제14도의 "E" 부분을 도시한 확대도이다.

제15도를 참조하면, 본 발명의 필드 실드 분리 구조는 필드 실드 전극(25a) 양측벽의 하부에 형성되는 제3산화막(30c)에 의해 N형의 제2불순물층(34)과의 오버랩을 효과적으로 방지할 수 있으며(참조부호 L), 상기 제3산화막(30c)이 반도체기판(23) 내부로도 형성되기 때문에 상기 제2불순물층(34)의 확산경로를 증가시킬 수 있다. 따라서, 분리특성의 악화시키지 않으면서 소자분리 영역의 크기를 축소시킬 수 있다. 또한, 상기 필드 실드 전극(25a)으로 사용되는 제1도전층 자체가 산화되어 실제 패터닝된 크기(제12도의 25a 참조)보다 그 크기가 줄어들게 된다(제14도의 25a 참조). 따라서, 필드 실드 전극의 크기를 작게 만들 수 있으므로 소자분리 영역의 크기를 축소시킬 수 있다.

제16도 내지 제20도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

제16도는 제1물질패턴(35)을 형성하는 단계를 도시한다. P형 반도체기판(32) 상에 열산화공정으로 필드 실드 전극의 유전체막으로 사용될 절연막(33)을 형성한 후, 상기 절연막(33) 상에 필드 실드 전극으로 사용될 제1도전층(34)으로, 예컨대 폴리실리콘을 LPCVD 공정으로 증착하여 형성한다. 이어서, 상기 제1도전층(34) 상에 제1물질층(도시되지 않음)으로, 예컨대 실리콘질화막을 CVD 공정으로 형성한 다음, 소자분리 영역이 형성될 부분만이 개구되도록, 사진식각 공정에 의해 상기 제1물질층을 패터닝함으로써 제1물질패턴(35)을 형성한다.

제17도는 제2물질층(37)을 형성하는 단계를 도시한다. 상기 제1물질패턴(35)이 형성된 결과물 전면에 제2물질층(37)으로, 예컨대 폴리실리콘막을 얇게 증착한다. 여기서, 상기 제2물질층(37)을 구성하는 물질로, 임의의 이방성식각에 대해 상기 제1도전층(34)을 구성하는 물질과는 식각선택성이 좋은 물질을 사용하는 것이 바람직하다.

제18도는 제1스페이서(38) 및 제1산화막(40)을 형성하는 단계를 도시한다. 상기 제2물질층(37)이 형성된 결과물 전면에, 예컨대 실리콘질화막을 침적한 다음, 이방성식각 공정을 행하여 상기 제1물질패턴(35) 측벽의 제2물질층(37) 측벽에 제1스페이서(38)을 형성한다. 여기서, 상기 제1스페이서(38)의 크기는 필드 실드 전극의 크기와 후속 산화공정시 산화되는 양을 고려하여 결정한다. 상기 제1스페이서(38)를 구성하는 물질은 임의의 열산화공정에 대해 상기 제1도전층(34)을 구성하는 물질보다 산화율이 작은 물질을 사용하는 것이 바람직하다. 이어서, 상기 스페이서(38)에 의해 노출된 제1도전층(34) 상부를 열산화공정으로 얇게 산화시켜 제1산화막(40)을 형성한다. 이때, 상기 제1물질패턴(35) 상부의 제2물질층도 함께 산화되어 산화마스크층(39)을 형성한다.

제19도는 제1스페이서(38)를 제거하는 단계를 도시한다. 본 실시예에서는 상기 제1물질패턴 및 제1스페이서를 구성하는 물질로 모두 실리콘질화막을 사용하였으므로, 상기 산화마스크층(39)을 식각마스크로 하여 상기 제1스페이서를 제거한다.

제20도는 필드 실드 전극(34a)을 형성하는 단계를 도시한다. 상기 산화마스크층(39)을 식각마스크로 하고 절연막(33)을 식각저지층으로 하여, 제거된 상기 스페이서 영역에 있는 제2물질층 및 제1도전층을 식각함으로써 소자분리 영역이 형성될 부분에 필드 실드 전극(34a)을 형성한다. 이후의 공정들은 상기 제13도 및 제14도에서 설명한 방법에 의해 동일하게 진행된다.

제21도는 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도이다.

제21도를 참조하면, 상기 제2실시예의 제16도에서 설명한 방법과 같이 제1물질패턴(35)을 형성한 후, 결과물 전면에, 예컨대 실리콘 질화막을 침적하고 이를 이방성식각함으로써 상기 제1물질패턴(35)의 측벽에 제2스페이서(36)를 형성한다. 여기서, 상기 제2스페이서(36)를 구성하는 물질로는 임의의 열산화공정에 대해, 이후에 형성될 제2물질층 및 제1도전층을 구성하는 물질보다 산화율이 작은 물질을 사용하는 것이 바람직하다. 이어서, 상기 제2스페이서(36)가 형성된 결과물 전면에, 상기 제17도에서 설명한 방법과 같이 폴리실리콘막을 얇게 증착하여 제2물질층(37)을 형성한 다음, 상기 제16도 내지 제19도에서 설명한 방법들과 동일하게 이후의 공정들을 진행한다.

상술한 제3실시예에 의하면, 상기 제2스페이서의 두께만큼 필드실드 전극의 패터닝 크기를 줄일 수 있으므로, 상술한 제1 및 제2실시예보다 소자분리 영역의 크기를 더욱 축소시킬 수 있다.

제22도 내지 제24도는 본 발명의 제4실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.

제22도는 절연막(52), 제1도전층(54), 제1물질패턴(56), 스페이서(58) 및 제1산화막(60)을 형성하는 단계를 도시한다. P형의 반도체기판(50)상에 열산화 공정으로 필드 실드 전극의 유전체막과 게이트전극의 게이트산화막으로 사용될 절연막(52)을 80~100Å의 두께로 형성한다. 이어서, 상기 절연막(52) 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 약 1,000Å의 두께로 증착하여 필드 실드 전극과 게이트 전극으로 사용될 제1도전층(54)을 형성한다. 다음에, 상기 제1도전층(54)상에 실리콘질화막을 1,500~2,000Å의 두께로 증착하여 제1물질층을 형성한 후, 사진식각 공정으로 소자분리 영역이 형성될 부분의 상기 제1물질층을 제거해냄으로써 제1물질패턴(56)을 형성한다.

이어서, 상기 제1물질패턴(56)이 형성된 결과물 전면에, 예컨대 실리콘질화막을 500Å의 두께로 증착한 후 이를 이방성 식각함으로써 제1물질패턴(56)의 측벽에 실리콘질화막으로 이루어진 스페이서(58)를 형성한다. 여기서, 상기 스페이서(58)의 크기는 전(前)단계의 사진식각 공정에 의해 형성된 개구영역에 따라 결정하며, 한계 해상도 이하의 크기를 개구하고자 할 때 상기 스페이서가 유용하게 이용된다. 상기 제1물질패턴(56) 및 스페이서(68)를 구성하는 물질로, 임의의 열산화 공정에 대하여 상기 제1도전층(52)을 구성하는 물질보다 산화율이 훨씬 작은 물질을 사용하는 것이 바람직하다.

다음에, 열산화 공정으로 상기 스페이서(58)에 의해 노출된 제1도전층(52)의 상부표면을 얇게 산화시켜 300~500Å 두께의 제1산화막(60)을 형성한다. 이때, 불순물이 도우프된 상기 제1도전층(52)의 산화율이 크기 때문에 상기 산화공정의 조건을 적절하게 조절하여야 한다.

제23도는 상기 제1물질패턴(56), 스페이서(58) 및 제1산화막(60)의 일부분을 건식식각하는 단계를 도시한다. 상기 건식식각 공정은 식각시간을 조절하여 수행한다. 이때, 제1물질패턴(56) 및 스페이서(58)를 구성하는 실리콘질화막과 제1산화막(60)은 임의의 건식식각 공정에 대해 식각선택성이 나쁘기 때문에 거의 비슷한 식각율로 식각된다. 따라서, 상기 제23도에 도시된 바와 같이, 제1산화막(60)의 양끝부분이 일정한 크기로 식각된다. 이 크기는 필드 실드 전극을 둘러싸는 산화막의 크기, 즉, 전체 분리영역의 크기에 따라 결정되며 300~500Å 정도가 바람직하다.

제24도는 필드 실드 전극(54a)을 형성하는 단계를 도시한다. 상기 스페이서(58), 제1물질패턴(56) 및 제1산화막(60)을 식각마스크로 하고 절연막(52)을 식각저지층으로 이용하여 상기 제1도전층(54)을 이방성 식각함으로써 필드 실드 전극(54a)을 형성한다. 이어서, 도시되지는 않았지만, 열산화 공정을 실시하여 상기 필드 실드 전극(54a)과 제1도전층(54)의 표면을 일부 산화시킴으로써, 필드 실드 전극(54a)과 제1도전층(54)의 사이를 매립하는 제2산화막 및 노출된 반도체기판(50)의 표면에 제3산화막을 형성한다. 이후의 공정들은 상기 제1실시예의 제13도에서 설명한 방법과 동일하게 진행한다.

제25도는 본 발명의 제5실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도이다.

제25도를 참조하면, 상기 제4실시예의 제24도에서 설명한 방법에 의해 필드 실드 전극(54a)을 형성한 다음, 제1도전층(54)과 필드 실드 전극(54a) 사이의 노출된 절연막(52)을 제거하고, 계속해서 기판(50)을 소정깊이로 식각한다. 이어서, 도시되지는 않았지만, 열산화 공정으로 노출된 필드 실드 전극(54a), 제1도전층(54) 및 기판(50)의 표면을 일부 산화시킨다. 이후의 공정들은 상기 제1실시예의 제13도에서 설명한 방법과 동일하게 진행한다.

상술한 본 발명의 제5실시예에 의하면, 소자분리 영역의 크기가 미소화된다 해도 기판 레벨(level) 이하의 산화막 두께를 증가시킬 수 있으므로 안정된 소자분리 특성을 확보할 수 있다.

제26도 내지 제30도는 본 발명의 제6실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도 및 평면도들이다.

제26도는 게이트전극을 형성하는 단계를 도시하고, 제27도는 상기 제26도의 결과물을 위에서 바라본 평면도이다. 상기 제4실시예의 제24도에서 설명한 방법에 의해 필드 실드 전극(54a)을 형성한 다음, 열산화 공정을 실시하여 상기 필드 실드 전극(54a)과 제1도전층(54)의 표면을 일부 산화시킴으로써, 필드 실드 전극(54a)과 제1도전층(54)의 사이를 매립하는 제2산화막(62b) 및 노출된 반도체기판(50)의 표면에 제3산화막(62c)을 형성한다. 이때, 상기 필드 실드 전극(54a) 상부의 제1산화막도 함께 산화되어, 그 두께가 더욱 두꺼워진 제1산화막(60a)이 형성된다.

이어서, 상기 제1물질패턴 및 스페이서(제24도의 참조부호 56 및 58)를 제거하고, 결과물 상에 도전물질, 예컨대 폴리실리콘을 약 300Å의 두께로 증착하여 제2도전층(64)을 형성한다. 이때, 상기 제2도전층(64)은 불순물이 도우프된 폴리실리콘으로 형성할 수도 있고, 불순물이 도우프되지 않은 폴리실리콘을 증착한 후 POCl₃처리를 하여 형성할 수도 있다. 상기 제2도전층(64)은 이후에 형성될 텅스텐실리사이드층(WSix)의 리프팅(lifting)을 방지하기 위한 것이다.

다음에, 제2도전층(64) 상에 텅스텐실리사이드를 1,500~2,000Å의 두께로 증착하여 제3도전층(66)을 형성하고, 계속해서 절연물질, 예컨대 산화물을 증착하여 제2물질층(68)을 형성한다. 이어서, 게이트전극을 형성하기 위한 사진식각 공정으로 상기 제2물질층(68)을 패터닝하여 게이트전극이 형성될 영역에만 제2물질패턴(68a)을 형성한다. 다음에, 상기 제2물질패턴을 식각마스크로 이용하여 제3 및 제2도전층(66, 64)을 차례로 식각하여 제3도전응패턴 및 제2도전층패턴(도시되지 않음)을 형성하고, 계속해서 제1도전층(54)을 식각하여 게이트전극(도시되지 않음)을 형성한다. 여기서, 상기 게이트전극과 제2 및 제3도전층패턴은 제27도에 도시된 제2물질패턴(68a)의 하부에 형성되어 있다 (상기 제27도에서 참조부호 70은 활성영역을 나타낸다).

상술한 공정들에 의하여, 반도체기판(50) 위의 게이트전극은 필드 실드 전극(54a)을 둘러싸는 산화막들에 의해 분리된 제1도전층으로서 형성되고, 상기 분리된 제1도전층을 저항이 낮는 텅스텐실리사이드로 이루어진 제3도전층패턴으로 연결함으로써 최종적인 게이트전극 구조가 완성된다.

제28도는 절연스페이서(72a, 72b) 및 콘택홀(74)을 형성하는 단계를 도시하고, 제29도는 상기 제28도의 결과물의 사시도이다. 상기 게이트 전극이 형성된 결과물 전면에 절연물질, 예컨대 산화물을 증착하고 이를 이방성 식각함으로써 절연스페이서(72a, 72b)를 형성한다. 이때, 상기 절연스페이서(72a, 72b)는 제2물질패턴(68a) 및 그 하부에 형성되어 있는 제2 및 제3도전층패턴과 게이트전극의 측벽에 형성되고(72a 참조), 필드 실드 전극을 둘러싸는 제2산화막(62b)의 측벽에도 형성된다(72b 참조).

또한, 상기 절연스페이서(72a, 72b)의 형성시, 반도체기판(50)의 주표면(74 참조)을 노출시키는 콘택홀(H)들이 셀프얼라인(self-align) 방식으로 형성된다.

여기서, 소자분리 영역을 종래의 SEPOX 방법으로 형성할 경우 상기 절연스페이서의 형성시 분리산화막이 함께 식각되어 후속의 패드전극 식각공정시 반도체기판에 피팅(pitting)이 발생할 수 있다. 그러나, 본 발명은 필드 실드 분리영역의 측벽이 가파르게 형성되어 있기 때문에 상기 절연스페이서의 형성시 상기한 문제점이 발생하지 않는다.

제30도는 패드전극을 형성하는 단계를 도시하고, 제31도는 상기 제30도의 DD'선에 따른 단면도이다. 상기 절연스페이서 및 콘택홀들이 형성된 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제4도전층(도시되지 않음)을 형성한다. 이어서, 사진식각 공정으로 상기 제4도전층을 패터닝하여 콘택홀들을 통해 기판(50)의 주표면들에 각각 접속되는 패드전극(80)들을 형성한다. 여기서, 상기 패드전극들은 후속공정에서 형성될 커패시터의 스토리지전극과 접속될 제1그룹(76 참조)과 비트라인 전극과 접속될 제2그룹(78 참조)으로 구분된다.

다음에, 상기 패드전극(80)들이 형성된 결과물 전면에 절연물질을 증착하여 절연층(82)을 형성한 후, 통상적인 방법으로 비트라인 제조공정, 커패시터 제조공정 및 금속화공정들을 진행한다.

상술한 본 발명의 제6실시예에 의하면, 필드 실드 분리영역의 형성시 사용된 제1도전층을 저항이 낮은 텅스텐실리사이드층으로 연결함으로써 게이트전극을 용이하게 형성할 수 있다. 또한, 셀프얼라인콘택 형성공정시 발생하는 기판 피팅의 문제점을 해결할 수 있다. 또한, 게이트산화막의 질이 향상되고, 트랜지스터의 전류구동능력이 증가할 뿐만 아니라, 누설전류가 감소된다.

본 발명의 또다른 실시예에 의하면, 상기 제1, 제2 또는 제3실시예의 방법으로 필드 실드 전극을 형성한 다음에 제6실시예에서 설명한 게이트전극 형성공정 및 셀프얼라인 콘택 형성공정을 진행할 수 있다.

따라서, 상술한 바와 같이 본 발명에 의한 필드 실드 분리 구조는, 필드 실드 전극으로 사용되는 도전층 자체가 산화되기 때문에, 필드 실드 전극이 실제 패터닝된 크기보다 그 크기가 줄어들게 된다.

또한, 필드 실드 전극 양측벽의 하부에 형성되는 제3산화막에 의해 불순물층과의 오버랩을 효과적으로 방지할 수 있으며, 상기 제3산화막이 반도체기판 내부로도 형성되기 때문에 불순물층의 확산경로를 증가시킬 수 있다. 따라서, 분리 특성을 악화시키지 않으면서 소자분리 영역의 크기를 축소시킬 수 있다.

더욱이, 게이트전극을 용이하게 형성할 수 있으며, 셀프얼라인 콘택 형성시 반도체기판에 피팅이 발생하는 것을 방지할 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (18)

1. 반도체기판 상의 소자분리 영역이 형성될 영역에, 종방향으로 제1두께를 가지며 형성된 절연막; 상기 절연막 상에 형성된 필드 실드 전극; 상기 필드 실드 전극의 상부에 형성된 제1산화막; 상기 필드 실드 전극의 측벽에, 횡방향으로 제2두께를 가지면서, 상기 제1산화막에 연결되어 형성된 제2산화막; 및 상기 필드 실드 전극 양측벽의 하부에서 상기 반도체기판의 벌크쪽으로 형성되고, 종방향으로는 상기 절연막의 제1두께보다 두꺼운 제3두께를 가지며, 횡방향으로는 상기 제2산화막의 제2두께보다 두꺼운 제4두께를 가지는 제3산화막을 구비하여 필드 실드 분리 영역이 형성된 것을 특징으로 하는 반도체장치.
2. 고집적 반도체장치의 소자분리 영역 형성방법에 있어서, 반도체기판 상에 절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층 상에 제1물질층 및 제2물질층을 차례로 형성하는 단계; 상기 소자분리 영역이 형성될 부분만이 개구되도록 상기 제2물질층 및 제1물질층을 패터닝하여, 제2물질패턴 및 제1물질패턴을 형성하는 단계; 상기 제1 및 제2물질패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 의해 노출된 상기 제1도전층을 산화시켜서 제1산화막을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 제2물질패턴 및 제1산화막을 식각마스크로 하여 상기 제1도전층을 식각함으로써 필드 실드 전극을 형성하는 단계; 상기 결과물에 열산화공정을 실시하여, 상기 필드 실드 전극과 제1도전층 사이를 제2산화막으로 매립함과 동시에, 상기 반도체기판의 노출된 영역에 제3산화막을 형성하는 단계; 상기 제1 및 제2물질패턴을 제거하는 단계를 구비하여 필드 실드 분리 영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
3. 제2항에 있어서, 상기 제3산화막은 상기 필드 실드 전극 양측벽의 하부에서 상기 반도체기판 내부로 제1두께를 가지면서 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제2항 또는 제3항에 있어서, 상기 필드 실드 전극 양측벽의 하부에서의 제3산화막의 두께는, 상기 절연막보다 두껍게 형성하는 것을 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제2항에 있어서, 상기 제2물질층을 구성하는 물질로, 임의의 이방성식각에 대해 상기 제1물질층을 구성하는 물질과는 식각선택성이 좋은 물질을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제2항에 있어서, 상기 제1물질층 및 스페이서를 구성하는 물질로, 임의의 열산화공정에 대해 상기 제1도전층을 구성하는 물질보다 산화율이 작은 물질을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
7. 제2항에 있어서, 상기 제1 및 제2물질패턴을 제거하는 단계 후 상기 제1도전층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
8. 제2항에 있어서, 상기 제1 및 제2물질패턴을 제거하는 단계 후, 상기 결과물 상에 제2도전층, 제3도전층 및 제3물질층을 차례로 형성하는 단계; 상기 제3물질층을 패터닝하여 트랜지스터의 게이트전극이 형성될 영역에만 제3물질패턴을 형성하는 단계; 상기 제3물질패턴을 마스크로 하여 상기 제3도전층 및 제2도전층을 식각함으로써 제3도전층패턴 및 제2도전층패턴을 형성하는 단계; 상기 제3물질패턴을 마스크로 하여 상기 제1도전층을 식각하여 게이트전극을 형성하는 단계; 상기 게이트전극, 제2 및 제3도전층패턴 및 제3물질패턴의 측벽과 필드 실드 전극의 측벽에 절연스페이서를 형성함과 동시에, 상기 기판의 주표면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 상에 제4도전층을 형성하는 단계; 및 상기 제4도전층을 패터닝하여 상기 콘택홀을 통해 기판의 주표면에 접속되는 패드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제2항에 있어서, 상기 필드 실드 전극을 형성하는 단계 후, 상기 제2물질패턴 및 제1산화막을 마스크로 하여 상기 제1도전층과 필드 실드 전극 사이의 노출된 절연막을 제거하는 단계; 및 상기 반도체기판을 소정깊이로 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
10. 고집적 반도체장치의 소자분리 영역 형성방법에 있어서, 반도체기판 상에 절연막, 제1도전층 및 제1물질층을 차례로 형성하는 단계; 상기 소자분리 영역이 형성될 부분만이 개구되도록, 상기 제1물질층을 패터닝하여 제1물질패턴을 형성하는 단계; 상기 제1물질패턴이 형성된 결과물 상에 제2물질층을 형성하는 단계; 상기 제2물질층의 측벽에 제1스페이서를 형성하는 단계; 열산화공정으로, 상기 제1물질패턴 상부의 제2물질층을 산화시켜서 산화마스크층을 형성함과 동시에, 상기 제1스페이서에 의해 노출된 상기 제1도전층을 산화시켜서 제1산화막을 형성하는 단계; 상기 제1스페이서를 제거하는 단계; 상기 산화마스크층을 식각마스크로 하여 상기 제2물질층 및 제1도전층을 차례로 식각함으로써 필드 실드 전극을 형성하는 단계; 상기 결과물에 열산화공정을 행하여, 상기 필드 실드 전극과 제1도전층 사이를 제3산화막으로 매립함과 동시에, 상기 반도체기판의 노출된 영역에 제2산화막을 형성하는 단계; 및 상기 산화마스크층 및 제1물질패턴을 제거하는 단계를 구비하여 필드 실드 분리 영역을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
11. 제10항에 있어서, 상기 제2물질층을 구성하는 물질로, 임의의 이방성식각에 대해 상기 제1도전층을 구성하는 물질과는 식각선택성이 좋은 물질을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
12. 제10항에 있어서, 상기 제2물질층을 형성하는 단계 전에, 상기 제1물질패턴의 측벽에 제2스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
13. 제12항에 있어서, 상기 제2스페이서를 구성하는 물질로, 임의의 열산화공정에 대해 상기 제2물질층 및 제1도전층을 구성하는 물질보다 산화율이 작은 물질을 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
14. 제10항에 있어서, 상기 필드 실드 전극을 형성하는 단계 후, 상기 제1물질패턴 및 제1산화막을 마스크로 하여 상기 제1도전층과 필드 실드 전극 사이의 노출된 절연막을 제거하는 단계; 및 상기 반도체기판을 소정깊이로 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
15. 제10항에 있어서, 상기 산화마스크층 및 제1물질패턴을 제거하는 단계 후 상기 제1도전층을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
16. 제10항에 있어서, 상기 산화마스크층 및 제1물질패턴을 제거하는 단계 후, 상기 결과물 상에 제2도전층, 제3도전층 및 제3물질층을 차례로 형성하는 단계; 상기 제3물질층을 패터닝하여 트랜지스터의 게이트전극이 형성될 영역에만 제3물질패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제3도전층 및 제2도전층을 식각함으로써 제3도전층패턴 및 제2도전층패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제1도전층을 식각하여 게이트전극을 형성하는 단계; 상기 게이트전극, 제2 및 제3도전층패턴 및 제2물질패턴의 측벽과 필드 실드 전극의 측벽에 절연스페이서를 형성함과 동시에, 상기 기판의 주표면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 상에 제4도전층을 형성하는 단계; 및 상기 제4도전층을 패터닝하여 상기 콘택홀을 통해 기판의 주표면에 접속되는 패드전극을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
17. 반도체기판 상에 절연막 및 제1도전층을 차례로 형성하는 단계; 상기 제1도전층 상에 제1물질층을 형성하는 단계; 소자분리 영역이 형성될 부분만이 개구되도록 상기 제1물질층을 패터닝하여 제1물질패턴을 형성하는 단계; 상기 제1물질패턴의 측벽에 스페이서를 형성하는 단계; 상기 스페이서에 의해 노출된 상기 제1도전층을 산화시켜서 제1산화막을 형성하는 단계; 상기 제1물질패턴, 스페이서 및 제1산화막의 일부분을 식각하는 단계; 상기 제1물질패턴, 스페이서 및 제1산화막을 마스크로 하여 상기 제1도전층을 식각함으로써 필드 실드 전극을 형성하는 단계; 상기 결과물에 열산화 공정을 실시하여, 상기 필드 실드 전극과 제1도전층 사이를 제2산화막으로 매립함과 동시에 상기 반도체기판의 노출된 영역에 제3산화막을 형성하는 단계; 상기 제1물질패턴 및 스페이서를 제거하는 단계; 상기 결과물 상에 제2도전층, 제3도전층 및 제2물질층을 차례로 형성하는 단계; 상기 제2물질층을 패터닝하여 트랜지스터의 게이트전극이 형성될 영역에만 제2물질패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제3도전층 및 제2도전층을 식각함으로써 제3도전층패턴 및 제2도전층패턴을 형성하는 단계; 상기 제2물질패턴을 마스크로 하여 상기 제1도전층을 식각하여 게이트전극을 형성하는 단계; 상기 게이트전극, 제2 및 제3도전층패턴 및 제2물질패턴의 측벽과 필드 실드 전극의 측벽에 절연스페이서를 형성함과 동시에, 상기 기판의 주표면을 노출시키는 콘택홀을 형성하는 단계; 상기 결과물 상에 제4도전층을 형성하는 단계; 및 상기 제4도전층을 패터닝하여 상기 콘택홀을 통해 기판의 주표면에 접속되는 패드전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
18. 제17항에 있어서, 상기 필드 실드 전극을 형성하는 단계 후, 상기 제1물질패턴, 스페이서 및 제1산화막을 마스크로 하여 상기 제1도전층과 필드 실드 전극 사이의 노출된 절연막을 제거하는 단계; 및 상기 반도체기판을 소정깊이로 식각하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.