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KR950010090A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR950010090A
KR950010090A KR1019940022882A KR19940022882A KR950010090A KR 950010090 A KR950010090 A KR 950010090A KR 1019940022882 A KR1019940022882 A KR 1019940022882A KR 19940022882 A KR19940022882 A KR 19940022882A KR 950010090 A KR950010090 A KR 950010090A
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South Korea
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trench
forming
layer
insulator layer
capacitor electrode
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준이치로 이바
유스케 고야마
Original Assignee
사토 후미오
가부시키가이샤 도시바
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캐패시터의 면적을 감소시키지 않고 접합누설전류를 저감하기 위한 것으로, 접합누설의 근본이 되는 부분 아래쪽의 절연체층을 트렌치 안쪽으로 튀어 나오도록 두껍게 형성하여, 그 부분에서의 트렌치 바깥쪽에 연하는 반전을 차단하기 위한 것이다.
이를 위해 본 발명은, 기판 표면의 트랜지스터의 도전영역(18)에 연결되도록 형성된 트렌치(22)와, 트렌치(22)의 안쪽에 그 상연부가 도전영역(18)보다 아래쪽에 위치하는 캐패시터전극(5), 적어도 캐패시터전극의 상연부로부터 도전영역(18)에 이르기까지의 부분에서 트렌치의 내경을 좁히도록 안쪽으로 튀어 나와 두껍게 형성된 절연체층(9), 캐패시터전극(5)면을 덮는 캐패시터절연막(10), 캐패시터절연막에 접촉하며 트랜치를 충전하는 캐패시터전극(11, 14)을 구비하여 구성된 것을 특징으로 하는 반도체장치 및 그 제조방법을 제공한다.
선택도 : 제5도

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예방법을 공정순으로 나타낸 제1단면도.
제2도는 본 발명의 제1실시예방법을 공정순으로 나타낸 제2단면도.
제3도는 본 발명의 제1실시예방법을 공정순으로 나타낸 제3단면도.
제4도는 본 발명의 제1실시예방법을 공정순으로 나타낸 제4단면도.
제5도는 본 발명의 제1실시예방법을 공정순으로 나타낸 제5단면도.

Claims (7)

  1. 제1도전형의 반도체기체(21)와, 이 반도체기체의 표면에 형성된 제2도전형의 도전영역(16), 이 도전영역에 인접하여 상기 반도체기체에 개공되는 트렌치(22), 이 트렌치의 안쪽에 피복되고 그 상연부가 상기 도전영역보다 아래쪽에 위치하는 제1캐패시터전극(5), 적어도 상기 제1캐패시터전극의 상연부로부터 상기 도전영역에 이르기까지의 부분에서 트렌치의 내경을 좁히도록 안쪽으로 튀어 나와 두껍게 형성된 절연체층(9), 상기 제1캐패시터전극면을 덮는 캐패시터절연막(6, 10), 이 캐패시터절연막에 접촉하며 상기 트랜치를 충전하는 제2캐패시터전극(11)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 반도체기판에 있어서 그 벽면이 가산화층으로 되는 트렌치를 형성하는 공정과, 상기 트렌치 연부 부근의 얕은 부분을 제외하고 트렌치의 내벽을 내산화성 재료로 피복하는 공정, 상기 트렌치의 얕은 부분에 있어서 노출된 가산화층을 산화시킴으로써 선택적으로 트렌치 안쪽으로 튀어 나오는 두꺼운 절연체층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체기판에 트렌치를 형성하는 공정과, 상기 트렌치의 내벽에 적연막을 형성하는 공정, 상기 절연막상에 제1도전체층을 형성하는 공정, 상기 제1도전체층을 트렌치내의 얕은 부분에 있어서 선택적으로 산화시킴으로써 트렌치 안쪽으로 튀어 나오는 두꺼운 절연체층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서, 상기 선택적으로 산화시키는 트렌치내의 얕은 부분을 제외하는 트렌치내벽면은 내산화성막으로 덮여지는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제3항에 있어서, 상기 절연체층은 트렌치의 연부 부근에서 일부가 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 반도체기판에 트렌치를 형성하는 공정과, 상기 트렌치의 내벽에 제1도전체층을 형성하는 공정, 상기 제1도전체층을 트렌치내의 얕은 부분에 있어서 선택적으로 산화시킴으로써 트렌치의 안쪽으로 튀어 나오는 두꺼운 절연체층을 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 절연체층의 형성시에 그 부분에 있어서의 상기 트렌치 측벽의 반도체기판도 산화시키는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022882A 1993-09-16 1994-09-12 다이나믹 랜덤 액세스 메모리(dram)셀용의 트렌치캐패시터 및 그 제조방법과 트렌치캐태시터를 갖춘 다이나믹 랜덤에세스 메모리셀의 제조방법 KR100226591B1 (ko)

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