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JP2003179148A - 半導体基板およびその製造方法 - Google Patents

半導体基板およびその製造方法

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JP2003179148A
JP2003179148A JP2002009220A JP2002009220A JP2003179148A JP 2003179148 A JP2003179148 A JP 2003179148A JP 2002009220 A JP2002009220 A JP 2002009220A JP 2002009220 A JP2002009220 A JP 2002009220A JP 2003179148 A JP2003179148 A JP 2003179148A
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JP
Japan
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groove
semiconductor substrate
oxide film
void
manufacturing
Prior art date
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Pending
Application number
JP2002009220A
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English (en)
Inventor
Kazuhiro Tsuruta
和弘 鶴田
Nobuaki Kawahara
伸章 川原
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Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
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Priority to US10/259,580 priority patent/US6790751B2/en
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Abstract

(57)【要約】 【課題】半導体基板に能動素子と受動素子が形成された
半導体装置のため、新規な構成にて寄生容量及び寄生抵
抗等を十分に低減することができ、しかも十分な強度を
得ることが可能な絶縁物層を有する半導体基板およびそ
の製造方法を提供する。 【解決手段】モノリシックＩＣにおいて、受動素子とし
てのインダクタ３が絶縁物２の上に配置されるとともに
能動素子としてのトランジスタＱ１，Ｑ２が作り込まれ
ている。半導体基板１００において、受動素子が配置さ
れる部位Ａ１において厚さ１０μｍ以上の熱酸化物層２
が形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板および
その製造方法に関するものである。
【０００２】
【従来の技術】携帯電話など小型無線情報機器の普及に
より、搭載される高周波回路の小型、低消費電力化、低
コスト化のため、半導体基板、特にシリコン基板上に、
トランジスタ、ダイオード等の能動素子と、抵抗、キャ
パシタ、インダクタ等の受動素子を集積して、高周波の
発振器、アンプ、フィルタ等の回路を１チップ化したモ
ノリシックＩＣの開発が進んでいる。
【０００３】しかしながら、半導体基板上にインダクタ
を形成する場合、J.Y.C.Changらの論文“Large Suspen
ed Inductors on Silicon and Their Use in a
２−μｍ CMOS RF Amplifier，”IEEE Electron D
evice Letters，Vol．14，No．5，pp．246-248(1993)
に記載されているように、インダクタを構成する導電体
と半導体基板との間に寄生容量及び寄生抵抗（渦電流
損）が生じるという問題がある。従って、Ｑ値の高いイ
ンダクタを得るためには、寄生容量及び寄生抵抗を低減
する必要がある。
【０００４】この問題を解決する方法としてＣhangら
は、半導体基板の表面のインダクタの下方に溝（空洞）
を形成する方法を提案している。しかし、Ｃhangらの論
文により開示された解決法には以下の２つの問題点があ
る。
【０００５】１つは、インダクタの下のシリコンをエッ
チングで取り除くプロセスは、従来のシリコンＬＳＩプ
ロセスと相入れないものであることである。第２には、
上述した構造では、インダクタを空中配線構造にしてい
るため、十分な強度が得られないという問題である。
【０００６】そこで、上述の問題を解決する手段とし
て、特開２００１−７７３１５号公報では、半導体基板
の一部分に深さ２０μｍ以上の溝を形成し、その溝に絶
縁物を充填し、その絶縁物上にインダクタ等の受動素子
を形成することで、インダクタを構成する導電体と半導
体基板との間の寄生容量及び寄生抵抗を低減しつつ、従
来のシリコンＬＳＩプロセスとの融合を可能とし、しか
も十分な強度が確保できるというものが提案されてい
る。
【０００７】しかしながら、特開２００１−７７３１５
号公報で開示されている方法では、絶縁物は有機系の絶
縁性流体を用いており、以下のような問題がある。通
常、このような絶縁性流体は固体化する際、体積変化
（体積収縮）が起こり、能動素子を形成するための半導
体基板面と受動素子を形成するための絶縁物の上面を同
程度の高さにしたり、絶縁物の上面を平坦にすることが
困難であるとか、体積変化により基板に応力がかかり、
基板が反るという問題があった。また、ＣＭＰ（化学的
機械的研磨）法によって溝以外の余剰絶縁物を除去しつ
つ、絶縁物の上面を平坦化する方法も記載されている
が、プロセスが煩雑になるという問題があった。
【０００８】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、半導体基板に能動素子と
受動素子が形成された半導体装置のため、新規な構成に
て寄生容量及び寄生抵抗等を十分に低減することがで
き、しかも十分な強度を得ることが可能な絶縁物層を有
する半導体基板およびその製造方法を提供することを目
的としている。
【０００９】
【課題を解決するための手段】請求項１に記載の半導体
基板は、受動素子が配置される部位において厚さ１０μ
ｍ以上の熱酸化物層が形成されていることを特徴として
いる。よって、この厚い熱酸化物層にて受動素子に対す
る寄生容量及び寄生抵抗等を十分に低減することがで
き、しかも受動素子を空中配線構造としていないので十
分な機械的強度を得ることが可能となる。
【００１０】ここで、請求項２に記載のように、半導体
基板としてＳＯＩ基板を用いることができる。また、請
求項３に記載のように受動素子が高周波を取り扱うもの
である場合に適用するとよい。
【００１１】また、請求項４に記載のように、熱酸化物
層の内部に空隙を形成すると、例えば空隙部分の比誘電
率が約「１」と酸化シリコンの「３．９」に比べ小さい
ため、全て酸化物で充填した場合に比べて寄生容量を小
さくできる。その結果、薄い熱酸化物層で同様の伝送損
失低減効果を得ることができるようになる。
【００１２】請求項５に記載の半導体基板の製造方法に
おいては、半導体基板における受動素子が配置される部
位において深さ１０μｍ以上の溝を形成し、その後、熱
酸化により溝の内面から酸化膜を成長させて熱酸化膜に
よって溝を埋設することにより、請求項１に記載の半導
体基板が得られる。また、請求項６に記載の半導体基板
の製造方法においては、半導体基板における受動素子が
配置される部位において深さ１０μｍ以上の溝を隣接し
て形成した後、熱酸化により溝の内面から酸化膜を成長
させて溝を熱酸化膜にて埋設するとともに隣接する溝の
間を全て熱酸化膜とすることにより、請求項１に記載の
半導体基板が得られる。
【００１３】この請求項５，６の発明によれば、形成さ
れた熱酸化物層は、酸化物が空間を成長しながら埋めて
いくので、酸化膜が体積膨張する際に基板材料に応力が
加わることが無いため、基板が反るという問題が発生し
ない。さらに、厚い熱酸化物層は表面が半導体基板面と
ほぼ同じ高さでかつ平坦であり、所望の領域のみに形成
できるため、特別な平坦化の工程を必要としない。ま
た、本製造方法で製作させた半導体基板は、既存のＬＳ
Ｉの製造プロセスを変更することなく素子を形成でき、
安く、大量に高性能の半導体装置を実現できる。
【００１４】ここで、請求項７に記載のように、請求項
５または６に記載の半導体基板の製造方法において、溝
の幅を１μｍ以下とするとともに、溝の間の半導体材料
の幅を溝幅の８１．８％以上とすると、溝を熱酸化膜で
完全に埋設することが可能となる。
【００１５】さらに、請求項８に記載のように、請求項
５または７に記載の半導体基板の製造方法において、溝
を隣接して形成した後、当該隣接する溝の底部において
横方向に延び、かつ、隣接する溝をつなぐ空隙を形成
し、その後において熱酸化により溝および空隙の内面か
ら酸化膜を成長させて溝内を熱酸化膜によって埋設する
ともに空隙の内部に空隙を残すようにする。このように
すると、請求項４に記載の半導体基板が得られる。
【００１６】また、請求項９に記載のように、請求項６
または７に記載の半導体基板の製造方法において、溝を
隣接して形成した後、当該隣接する溝の底部において横
方向に延び、かつ、隣接する溝をつなぐ空隙を形成し、
その後において熱酸化により溝および空隙の内面から酸
化膜を成長させて溝内を熱酸化膜によって埋設するとも
に隣接する溝の間を全て熱酸化膜とし、かつ、空隙の内
部に空隙を残すようにする。このようにしても、請求項
４に記載の半導体基板が得られる。
【００１７】請求項１０に記載の半導体基板の製造方法
においては、半導体基板における受動素子が配置される
部位において深さ１０μｍ以上の溝を隣接して形成し、
その後、熱酸化により溝の内面から酸化膜を成長させて
溝内を熱酸化膜にて不完全に埋め込むとともに隣接する
溝の間を全て熱酸化膜とし、さらに、溝内の不完全埋め
込み部を絶縁物によって埋設することにより、請求項１
に記載の半導体基板が得られる。
【００１８】また、請求項１１に記載のように、請求項
１０に記載の半導体基板の製造方法において、溝を隣接
して形成した後、当該隣接する溝の底部において横方向
に延び、かつ、隣接する溝をつなぐ空隙を形成し、その
後において熱酸化により溝および空隙の内面から酸化膜
を成長させて溝内を熱酸化膜にて不完全に埋め込むとと
もに隣接する溝の間を全て熱酸化膜とし、かつ、空隙の
内部に空隙を残すようにすることにより、請求項４に記
載の半導体基板が得られる。
【００１９】ここで、請求項１２に記載のように、請求
項１０または１１に記載の半導体基板の製造方法におい
て、溝の間の半導体材料の幅を、溝の幅の８１．８％以
下とするとよい。
【００２０】また、請求項１３に記載のように、請求項
１０または１１に記載の半導体基板の製造方法におい
て、熱酸化は、半導体基板の上面に素子分離用の酸化膜
を形成するための熱酸化と同時に行われるものとすると
よい。
【００２１】また、請求項１４に記載のように、熱酸化
を、９６５℃以上、特に請求項１５に記載のように１１
００℃以上の水素を含む酸化性雰囲気で行うようにする
とよい。
【００２２】また、請求項１６に記載のように、溝の形
成工程において、反応性イオンエッチングまたはプラズ
マエッチングを用いるとよい。例えば、フッ素系ガスを
用いた反応性イオンエッチング、特に高密度プラズマエ
ッチング等の異方性エッチングを用いることにより、溝
は基板表面に対してほぼ垂直な側面を有し、幅１μｍ以
下の溝を深さ１０μｍ以上で形成することが可能とな
る。
【００２３】また、請求項１７に記載のように、請求項
５〜１６のいずれか１項に記載の半導体基板の製造方法
において半導体基板としてＳＯＩ基板を用いることもで
きる。
【００２４】また、請求項１８に記載のように、受動素
子が高周波を取り扱うものである場合に適用するとよ
い。
【００２５】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
【００２６】本実施の形態においては半導体装置として
高周波モノリシックＩＣに具体化しており、図１には高
周波モノリシックＩＣの一部分での縦断面図を示す。こ
のモノリシックＩＣでの半導体基板１００において、そ
の上に受動素子を配置するための絶縁物として、素子形
成面側の一部に厚い熱酸化物層２が形成されている。
【００２７】図１では、半導体基板１００に対し能動素
子としてのトランジスタＱ１，Ｑ２と、受動素子として
のインダクタ３を集積化しており、高周波の発振器、ア
ンプ、フィルタ等の回路を１チップ化している。
【００２８】詳しくは、図１において、シリコン基板１
上における受動素子形成領域Ａ１には１０μｍ以上の厚
さの熱酸化物層２が形成されており、その上には、受動
素子であるスパイラルインダクタ３が形成されている。
高周波回路等においてはスパイラルインダクタ３の直下
では強い電磁波が発生するため、熱酸化物層２の厚さｔ
１は１０μｍ以上であることが好ましく、本例では３０
μｍとしている。熱酸化物層２を構成するシリコン熱酸
化膜は、比誘電率が「３．９」程度である。スパイラル
インダクタ３は金属材料を用いて形成されており、本例
では配線材料でもあるアルミ（Ａｌ）を用いている。た
だし、材料はアルミ（Ａｌ）に限ったものではなく、Ｃ
ｕ、Ａｕ等を用いてもよい。一方、シリコン基板１上に
おける能動素子形成領域Ａ２には、ＮチャネルＭＯＳト
ランジスタＱ１とＰチャネルＭＯＳトランジスタＱ２が
形成されている。
【００２９】次に、モノリシックＩＣの製造プロセス
を、図２，３を用いて説明する。まず、図２（ａ）に示
すように、シリコン基板１を用意し、その上に酸化膜
（ＳｉＯ2）１３を形成する。そして、図２（ｂ）に示
すように、この酸化膜１３上にフォトレジスト１４を塗
布する。その後、所定の受動素子形成領域（厚い熱酸化
物層形成予定領域）Ａ１に、幅Ｗ１が１μｍ以下の縞状
のパターン１５を露光し、開口させる。この時、開口し
た縞状パターン１５の間における幅Ｗ２は、開口部１５
の幅Ｗ１の８１．８％以上に設定する（Ｗ２≧０．８１
８×Ｗ１）。図４（ａ）は縞状パターン１５を基板１の
上面から見た図である。
【００３０】その後、図３（ａ）に示すように、前記縞
状パターン１５で、酸化膜１３をエッチングした後、レ
ジスト１４を除去することで、酸化膜１３をパターニン
グする（マスクとなるようにパターニングする）。これ
により、シリコン基板１のエッチングされるべき部分が
露出した状態となる。
【００３１】引き続き、図３（ｂ）に示すように、異方
性エッチングを用いて、シリコン基板１をエッチングし
て、縞状の溝１６を形成する。本例では、深さＬ１が１
０μｍ以上の深い溝１６を形成しており、そのために、
フッ素系ガスを用いた反応性イオンエッチング、特に高
密度プラズマエッチングによる異方性エッチングを用い
ている。これにより、シリコン基板１の表面（上面）に
対してほぼ垂直な側面を有する深い溝１６を形成するこ
とができる。また、特開２０００−２９９３１０号公報
のエッチング技術を利用して、形成した溝の内面（側面
と底面）に保護酸化膜を形成し、底面の酸化膜を反応性
イオンエッチングにて除去し、この底面から引き続きシ
リコン基板のエッチングを行うというように保護酸化膜
の形成工程とトレンチ底部のエッチング工程を繰り返し
行い、トレンチが所定の深さ、例えば、アスペクト比が
「３０」以上の深い溝１６を形成することも可能であ
り、幅１μｍ以下の溝幅であっても、深さは３０μｍ以
上のほぼ垂直な溝１６を形成することができる。
【００３２】また、図３（ｂ）において、隣接する溝１
６の間におけるシリコン材料１７は、その幅Ｗ２が溝幅
Ｗ１の８１．８％程度かそれ以上で、高さＬ１が１０μ
ｍ以上の薄板状になる。
【００３３】次に、この基板を、９６５℃以上、ウェッ
トＯ2、スチームＯ2、Ｈ2およびＯ2混合燃焼気体中等の
酸化性雰囲気で酸化処理をする。その結果、図３（ｃ）
に示すように、熱酸化物層２が形成される。この酸化処
理において、図３（ｂ）での溝１６の間のシリコン材料
１７は酸化が進行していく時、酸化膜厚の４５％に相当
する厚さ分、内部のシリコン層が酸化シリコン化し、一
方、酸化膜厚の５５％に相当する厚さ分、酸化前のシリ
コン材料１７の側面より外側（溝１６内）に膨張する。
従って、酸化が進行するにつれて、溝１６は酸化膜で埋
められていき、溝１６の両側の側壁に成長した酸化膜が
互いに接触すると、その酸化膜同土で結合ができて、溝
１６内は酸化膜（シリコン酸化物）２で完全に埋設でき
る。つまり、図３（ｂ）での幅Ｗ２を（４５／５５）×
Ｗ１以上（≧０．８１８×Ｗ１）とすれば、溝１６が完
全に埋め込まれるまで酸化膜を成長させることができ
る。
【００３４】なお、側壁から成長した酸化膜が互いに接
触し、酸化膜同士で結合が形成される過程においては、
水素の関与が必要であるため、上記のような水素を含む
酸化性雰囲気での処理を行っているが、この水素を含む
酸化性雰囲気は酸化膜が互いに接触する直前から溝１６
が酸化物で完全に埋設されるまでの間のみで、それ以外
の時間は水素を含まないドライＯ2等の酸化性雰囲気で
あってもよい。また、縞状の溝１６が形成された領域内
の薄板状シリコン材１７は幅（板厚）Ｗ２が溝幅Ｗ１の
８１．８％程度の場合には、溝１６内が酸化物で完全に
埋設されると同時に、すべて酸化され、酸化シリコン化
するため、縞状の溝１６を形成した領域全域に渡り、厚
さが１０μｍ以上の厚い熱酸化物層２を形成できる。
【００３５】図４（ｂ）は、熱酸化物層２が形成された
基板１００を上面から見た図である。なお、本例では酸
化処理温度を９６５℃以上としているが、この温度以上
では、酸化工程中の酸化膜の粘性流動の効果により、シ
リコン基板１に対して低応力で酸化膜が形成され、かつ
酸化物が空間を成長しながら埋めていくので、酸化膜が
体積膨張する際にシリコン基板部分に応力が加わること
が無いため、１０μｍ以上の厚い酸化物層２を形成して
も基板が反るという問題は発生しない。
【００３６】なお、本工程の酸化処理は、図２（ａ）で
形成した酸化膜（マスク材）１３を残した状態で行った
例を示したが、図３（ｃ）の酸化処理の前に、酸化膜１
３をエッチングして除去した後に、酸化処理を行っても
よい。
【００３７】また、図３（ｂ）の溝形成工程の後では、
エッチング条件によっては、形成された溝１６の表面が
エッチング時のダメージにより微小な凹凸ができていた
り、溝１６の最上部の角部が鋭角になり、図３（ｃ）で
の溝面での酸化膜の成長が不均一になり、溝１６内が酸
化物で完全に埋設されず、空洞が残る場合がある。この
空洞は、後工程のＬＳＩプロセスに支障が無ければその
ままでもよいが、場合によっては空洞にプロセス途中の
薬液が残留して汚染源になったり、熱処理中に膨張して
破損したりすることもある。そのような問題を避けるた
め、図３（ｃ）の酸化処理の前に、溝表面に０．１μｍ
程度の酸化膜を形成し、その酸化膜をエッチングして除
去する工程等の溝形状を修正する工程を挿入して、溝１
６が熱酸化物で完全に埋設されやすくしてもよい。
【００３８】さらに、溝１６内を酸化物で完全に埋設し
やすくするための別の手段として、図３（ｂ）の溝１６
のエッチング工程において、溝幅Ｗ１がシリコン基板１
の表面（上面）に近づくほど広くなるような形状に形成
してもよい。
【００３９】また、図３（ｃ）の酸化処理温度を１１０
０℃以上にすると、酸化膜の粘性流動効果により、溝１
６内を酸化物で完全に埋設しやすくなる。また、図３
（ｃ）の酸化処理において、溝１６のアスペクト比が大
きい場合には、溝１６内に充填されている酸化処理前の
雰囲気（例えば、空気や窒素、アルゴンといった不活性
雰囲気）が充満しているため、溝１６の底部まで酸化性
雰囲気が行き渡らず、酸化が進行しない場合がある。そ
の場合には、図３（ｃ）の酸化処理前に基板１を真空中
に挿入した後、酸素雰囲気中に挿入し、溝１６内に酸素
を充満させるとよい。
【００４０】以上のように形成された１０μｍ以上の厚
い熱酸化物層２の表面は、ほぼ平坦で、十分な機械的強
度を有しているため、この半導体基板１００に対して、
通常のＬＳＩプロセスを用いて図１のようにモノリシッ
クＩＣ、即ち、シリコン基板１に能動素子Ｑ１，Ｑ２
（ＭＯＳトランジスタ）を、また、熱酸化物層２上に受
動素子３（スパイラルインダクタ）を形成することがで
きる。つまり、シリコン基板１の表層部にＰウエル領域
４とＮウエル領域５を形成するとともに、Ｐウエル領域
４上においてゲート絶縁膜を介してゲート電極６を配置
し、さらに、ソース領域７とドレイン領域８を形成す
る。同様に、Ｎウエル領域５上においてゲート絶縁膜を
介してゲート電極９を配置するとともに、ソース領域１
０とドレイン領域１１を形成する。その後、受動素子
（スパイラルインダクタ）３を含む金属配線、さらに基
板表面にパッシベーション膜１２を形成する。
【００４１】なお、図２，３の工程は一般的なシリコン
基板を用いた場合を示したが、基板としてＳＯＩ（Sili
con On Insulator）基板を用いた場合に適用してもよ
い。詳しくは、図５（ａ）に示すように、シリコン基板
２１の上にシリコン酸化膜２２を介して薄い単結晶シリ
コン層２３が形成されたＳＯＩ基板２０を用意する。こ
こで、シリコン酸化膜２２の厚さは１μｍ以下であり、
単結晶シリコン層２３の厚さは０．１μｍ程度である。
そして、図５（ｂ）に示すように、シリコン層２３の上
にマスク層として、例えば窒化シリコンのような非酸化
性材料を含む膜２４（酸化シリコン膜／窒化シリコン
膜、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜
等の多層膜）を形成する。さらに、図５（ｃ）に示すよ
うに、この膜２４上にフォトレジスト２５を塗布した
後、所定の受動素子形成領域（厚い熱酸化物形成予定領
域）Ａ１に、縞状のパターン２６を露光し、開口させ
る。そして、縞状パターン２６を用いて、図６（ａ）に
示すように、膜２４とＳＯＩ基板２０をエッチングして
深さ１０μｍ以上の縞状の溝２７を形成する。また、溝
２７は幅（Ｗ１）を１μｍ以下とするとともに、溝２７
の間のシリコン材料の幅（Ｗ２）を溝幅（Ｗ１）の８
１．８％以上とする。その後、膜２４を残した状態で熱
酸化を９６５℃以上、特に１１００℃以上の水素を含む
酸化性雰囲気で行うことにより、図６（ｂ）に示すよう
に熱酸化物層２を形成する。この半導体基板２００を用
いて素子を形成すると、図７のようなモノリシックＩＣ
が得られる。
【００４２】このように、熱酸化の際に能動素子を形成
する領域に窒化シリコン膜のような非酸化性材料を含む
膜２４をマスクとして形成することで、図６（ｂ）の熱
酸化工程で、ＳＯＩ基板における能動素子領域になる部
位が酸化されて０．１μｍ程度という薄いシリコン層が
消失することを防止でき、薄膜ＳＯＩ基板２０の一部に
も１０μｍ以上の厚い熱酸化物層２を形成できる。従
来、薄膜ＳＯＩ基板を用いた高周波回路では、一般のシ
リコン基板を用いた高周波回路に比べ、能動素子を低損
失（低消費電力）にすることが可能である反面、受動素
子部分の下の酸化膜層を厚くできなかったため、受動素
子形成領域Ａ１での寄生抵抗や寄生容量による損失の影
響が大きかったが、本実施形態により、受動素子部分の
損失を低減でき、より高周波、低損失（低消費電力）の
モノリシックＩＣが実現できる。
【００４３】図８は、酸化膜上に配置される配線（信号
線路）に印加される周波数ｆを２ＧＨｚとしたときの、
信号の伝送損失と酸化膜厚との関係を示したシミュレー
ション結果である。シミュレーションでは、シリコン基
板の比抵抗を４Ω・ｃｍ、線路の材料をアルミ（Ａ
ｌ）、厚さを１μｍ、幅を５０μｍ、グランド配線との
間隔を３０μｍ、全長を１ｍｍとした。
【００４４】図８から次のことが分かる。酸化膜厚が厚
いほど伝送損失は小さくなるが、酸化膜厚が１０μｍ以
上であると、酸化膜厚１μｍのときの１０分の１程度に
できる。また、酸化膜厚が２０μｍ以上でほぼ損失は飽
和している。損失が飽和する酸化膜厚は、信号の周波
数、線路の抵抗値、寸法で異なってくるが、１００ＭＨ
ｚ以上の高周波領域において、厚い酸化膜による伝送損
失低減効果を十分に得るためには酸化膜の膜厚を１０μ
ｍ以上にすることが好ましい。
【００４５】このように本実施形態は以下の特徴を有す
る。 （イ）図１での半導体基板１００は、受動素子３が配置
される部位Ａ１において厚さ１０μｍ以上の熱酸化物層
２が形成されている。よって、半導体基板の素子形成面
側の一部分に厚い熱酸化物層２を有しており、受動素子
３に対する寄生容量及び寄生抵抗を十分に低減すること
ができ、しかも受動素子３を空中配線構造としていない
ので十分な機械的強度を得ることが可能となる。つま
り、半導体基板上の一部に形成された厚さ１０μｍ以上
の熱酸化物層２上に受動素子３を形成することで、イン
ダクタ等の受動素子３の寄生容量及び寄生抵抗を十分に
低減することができるとともに、十分な機械的強度を得
ることができる。 （ロ）半導体基板の製造方法として、図３（ｂ）のごと
く半導体基板における受動素子が配置される部位（受動
素子形成領域）Ａ１において深さ１０μｍ以上の溝１６
を形成し、その後、図３（ｃ）のごとく熱酸化により溝
１６の内面から酸化膜を成長させて熱酸化膜によって溝
１６を埋設する。詳しくは、半導体基板における受動素
子が配置される部位Ａ１において深さ１０μｍ以上の溝
１６を隣接して形成した後、熱酸化により溝１６の内面
から酸化膜を成長させて溝１６を熱酸化膜にて埋設する
とともに隣接する溝１６の間を全て熱酸化膜とする。こ
れにより、半導体基板１００が得られる。
【００４６】ここで、形成された熱酸化物層２は、酸化
物が空間を成長しながら埋めていくので、酸化膜が体積
膨張する際にシリコン材料に応力が加わることが無いた
め、基板が反るという問題が発生しない。さらに、厚い
熱酸化物層２は表面が半導体基板面とほぼ同じ高さでか
つ平坦であり、所望の領域のみに形成できるため、特別
な平坦化の工程を必要としない。また、本製造方法で製
作させた半導体基板１００は、既存のＬＳＩの製造プロ
セスを変更することなく素子を形成でき、安く、大量に
高性能の高周波モノリシックＩＣを実現できる。このよ
うに、受動素子（インダクタ）３が高周波を取り扱うも
のである場合に適用するとより好ましいものとなる。 （ハ）半導体基板の製造方法において、図３（ｂ）での
溝１６の幅Ｗ１を１μｍ以下とするとともに、溝１６の
間の半導体材料（シリコン材料）１７の幅Ｗ２を溝幅Ｗ
１の８１．８％以上とすると（Ｗ２≧０．８１８×Ｗ
１）、溝１６を熱酸化膜で完全に埋設することができ
る。つまり、溝１６の表面を熱酸化して溝表面に酸化膜
を形成する工程において、溝１６内に酸化膜が成長し、
溝１６が酸化物で埋設されるまで行われ、隣接する溝１
６の間の半導体材料（シリコン材料）１７の幅Ｗ２が溝
幅Ｗ１の８１．８％程度に設定されている場合には、溝
１６の酸化の進行と共に、溝１６と溝１６との間に挟ま
れるシリコン材料１７が全て酸化されると同時に、溝１
６が熱酸化物で埋設される。そのため、溝１６を形成し
た領域全体にわたり広い面積で、厚さ１０μｍ以上の厚
い熱酸化物層２を形成することができる。
【００４７】なお、溝１６の間の半導体材料（シリコン
材料）１７の幅Ｗ２が溝幅Ｗ１の８１．８％よりも大き
い場合には、溝１６が酸化物で埋設された時に、シリコ
ン領域が残るが、溝１６に埋設された熱酸化物層の幅よ
りも、残存したシリコン材料の幅が十分小さければ、そ
の上部に形成されるインダクタ等の寄生容量及び寄生抵
抗は無視できるほど小さくできる。 （ニ）熱酸化を、９６５℃以上、特に１１００℃以上の
水素を含む酸化性雰囲気で行うようにするとよい。 （ホ）溝１６の形成工程において、反応性イオンエッチ
ングまたはプラズマエッチングを用いるとよい。フッ素
系ガスを用いた反応性イオンエッチング、特に高密度プ
ラズマエッチング等の異方性エッチングを用いることに
より、溝１６はシリコン基板１の表面（上面）に対して
ほぼ垂直な側面を有し、幅１μｍ以下の溝１６を深さ１
０μｍ以上で形成することが可能となる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００４８】図９，１０に、本実施形態におけるモノリ
シックＩＣの製造工程を示す。図１０に示すように、半
導体基板の素子形成面側の一部に厚い熱酸化物層２が形
成されており、かつその厚い熱酸化物層２の一部が空隙
４２になっている。
【００４９】以下、製造プロセスを、図２（ａ），
（ｂ）、図３（ａ），（ｂ）、および図９，１０を用い
て説明する。図２（ａ）に示すように、シリコン基板１
の上に酸化膜（ＳｉＯ2）１３を形成する。そして、図
２（ｂ）に示すように、この酸化膜１３上にフォトレジ
スト１４を塗布した後、所定の受動素子形成領域（厚い
熱酸化物層形成予定領域）Ａ１に、幅１μｍ以下の縞状
のパターン１５を露光し、開口させる。この時、開口し
た縞状パターン１５の間の幅Ｗ２は、開口部１５の幅Ｗ
１の８１．８％以上に設定する。
【００５０】そして、図３（ａ）に示すように、縞状パ
ターン１５で、酸化膜１３をエッチングした後、レジス
ト１４を除去することで、酸化膜１３をパターニングす
る。これにより、シリコン基板１のエッチングされるべ
き部分が露出した状態となる。
【００５１】引き続き、図３（ｂ）に示すように、異方
性エッチングを用いて、シリコン基板１をエッチングし
て、深さ５μｍ以上の縞状の溝１６を形成する。ここで
はフッ素系ガスを用いた反応性イオンエッチング、特に
高密度プラズマエッチングによる異方性エッチングを用
いることにより、基板１の表面（上面）に対してほぼ垂
直な側面を有する深い溝１６を形成することができる。
この時、隣接する溝１６の間におけるシリコン材料１７
は、その幅Ｗ２が溝幅Ｗ１の８１．８％程度かそれ以上
の厚さで、高さが５μｍ以上の薄板状になる。
【００５２】次に、図９（ａ）に示すように、溝１６の
内壁面（側面および底面）に、酸素プラズマ処理などに
より薄い酸化膜４０を形成し、さらに、溝１６の底面部
分における酸化膜４０のみを異方性エッチングにより除
去する。
【００５３】そして、図９（ｂ）に示すように、溝１６
の底面からシリコン基板１に対し等方的エッチング性を
強めた反応性イオンエッチングを行い、縦方向だけでな
く横方向にも広がる空隙（空洞）４１を形成する。この
時、エッチング深さを溝底面から例えば５μｍ程度にす
ると隣り合う溝１６から広がる空隙同士がつながり、溝
領域の下部に、連続する空隙４１が形成される。
【００５４】次に、図９（ｃ）に示すように、この基板
１を、９６５℃以上、ウェットＯ2、スチームＯ2、Ｈ2
およびＯ2混合燃焼気体中等の水素を含む酸化性雰囲気
で酸化処理をする。酸化が進行するにつれて溝１６は酸
化物で埋められていき、溝１６の両側の側壁に成長した
酸化膜が互いに接触すると、その酸化膜同士で結合がで
きて、溝１６内は酸化物で完全に埋設できる。この時、
図９（ｂ）において形成した空隙４１は、内壁表面が酸
化され、基板１内に密閉された空隙４２として残る。ま
た、溝１６の間における薄板状シリコン材料１７の幅
（板厚）Ｗ２が溝幅Ｗ１の８１．８％程度の場合には、
溝１６内が酸化物で完全に埋設されると同時に、すべて
酸化され、酸化シリコン化する。このようにして、縞状
の溝１６を形成した領域全域に渡り、厚さが１０μｍ以
上の厚い熱酸化物層２が形成できる。
【００５５】なお、本実施の形態では第１の実施形態と
同様、酸化処理温度を９６５℃以上としているが、この
温度以上では、酸化工程中の酸化膜の粘性流動の効果に
より、シリコン基板１に対して低応力で酸化膜が形成さ
れ、かつ酸化物が空間を成長しながら埋めていくので、
酸化膜が体積膨張する際にシリコン基板部分に応力が加
わることが無いため、空隙４２を内蔵した厚い熱酸化物
層２を形成しても基板が反るという問題は発生しない。
【００５６】なお、本工程の酸化処理は、第１の実施形
態と同様、図９（ｃ）の酸化処理の前に、図２（ａ）で
形成した酸化膜（マスク材）１３や図９（ａ）で形成し
た溝１６の側壁の酸化膜４０をエッチングして除去した
後に、酸化処理を行ってもよい。
【００５７】また、図９（ｃ）の酸化処理の前に、第１
の実施形態と同様、溝表面に０．１μｍ程度の酸化膜を
形成し、その酸化膜をエッチングして除去する等の溝形
状を修正する工程を挿入してもよい。
【００５８】さらに、第１の実施形態と同様、溝１６を
溝幅Ｗ１がシリコン基板１の表面に近づくほど広くなる
ような形状に形成してもよい。また、図９（ｃ）の酸化
処理温度を１１００℃以上にすると、酸化膜の粘性流動
効果により、溝１６内を酸化物で完全に埋設しやすくな
る。
【００５９】以上のように形成された１０μｍ以上の厚
い熱酸化物層（空隙４２を内蔵した熱酸化物層）２の表
面は、ほぼ平坦で、十分な機械的強度を有しているた
め、この半導体基板３００に対して、通常のＬＳＩプロ
セスを用いて、シリコン基板１に能動素子Ｑ１，Ｑ２
（ＭＯＳトランジスタ等）を、また、熱酸化物層２上に
受動素子３（スパイラルインダクタ等）を形成すること
が可能で、図１０のようなモノリシックＩＣを形成でき
る。
【００６０】なお、本実施形態においても第１の実施形
態と同様、薄膜ＳＯＩ基板を用いてもよい。このように
本実施形態は次の特徴を有する。 （イ）図１０のごとく熱酸化物層２の内部に空隙４２を
形成したので、空隙部分の比誘電率が約「１」と酸化シ
リコンの「３．９」に比べ小さいため、全て酸化物で充
填した場合に比べて寄生容量を小さくできる。その結
果、第１の実施の形態よりも薄い熱酸化物層で同様の伝
送損失低減効果を得ることができるようになる。 （ロ）そのための半導体基板の製造方法として、図９
（ａ）のごとく溝１６を隣接して形成した後、図９
（ｂ）のごとく、隣接する溝１６の底部において横方向
に延び、かつ、隣接する溝１６をつなぐ空隙４１を形成
し、その後において熱酸化により溝１６および空隙４１
の内面から酸化膜を成長させて溝１６内を熱酸化膜によ
って埋設するともに空隙４１の内部に空隙４２を残すよ
うにする。特に、溝１６を隣接して形成した後、隣接す
る溝１６の底部において横方向に延び、かつ、隣接する
溝１６をつなぐ空隙４１を形成し、その後において熱酸
化により溝１６および空隙４１の内面から酸化膜を成長
させて溝１６内を熱酸化膜によって埋設するともに隣接
する溝１６の間を全て熱酸化膜とし、かつ、空隙４１の
内部に空隙４２を残すようにする。 （第３の実施の形態）次に、第３の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００６１】図１１〜図１４に、本実施形態におけるモ
ノリシックＩＣの製造工程を示す。まず、図１１に示す
ように、シリコン基板１を用意し、シリコン基板１の上
面に酸化膜（ＳｉＯ2）５０をパターニングし、この酸
化膜５０をマスクとして異方性エッチングによりシリコ
ン基板１における上面での受動素子が配置される部位Ａ
１において深さＬ１が１０μｍ以上の溝５１を隣接して
形成する。このとき、溝５１の幅Ｗ１は１μｍ程度であ
る。また、溝５１の間のシリコン材料５２は、その幅Ｗ
２が溝５１の幅Ｗ１の８１．８％よりも小さく（Ｗ２＜
０．８１８×Ｗ１）、高さが１０μｍ以上の薄板状とな
る。
【００６２】そして、図１２に示すように、シリコン基
板１の上面を熱酸化して熱酸化により溝５１の内面から
酸化膜５３を成長させて溝５１内を熱酸化膜５３にて不
完全に埋め込むとともに隣接する溝５１の間のシリコン
材料を全て熱酸化膜５３とする。つまり、溝５１の内壁
においては表面に熱酸化膜を成長させるが溝幅を減少さ
せるにとどめ隙間５４を残す。
【００６３】詳しくは、溝５１内のシリコン基板１は酸
化が進行していく時、酸化膜厚の４５％に相当する厚さ
分だけ基板内部のシリコン層が酸化シリコン化し、酸化
膜厚の５５％に相当する厚さ分だけ酸化前のシリコン側
面より外側（溝内）に膨張する。従って、酸化が進行す
るにつれて薄板状シリコン材料５２は酸化シリコンに変
質していくとともに溝５１は膨張したシリコン酸化膜５
３で埋められていき、溝幅が減少していく。薄板状シリ
コン材料５２が完全に酸化シリコン化した時点で、溝５
１内の酸化膜の成長が停止して溝５１の内に隙間５４が
残る。
【００６４】さらに、図１３に示すように、溝５１内の
不完全埋め込み部５４を絶縁物５５によって埋設する。
つまり、溝５１に残った隙間５４を絶縁物５５で埋設す
る。詳しくは、シリコン基板１の上に、例えばＣＶＤ法
により、例えばシリコン酸化膜５５を３００ｎｍ程度堆
積する。これによって、溝５１の内部に残った隙間５４
は完全にシリコン酸化膜５５で埋設される。
【００６５】引き続き、この基板１の表面のシリコン酸
化膜５０，５５を、例えば反応性イオンエッチング法等
により、図１４に示すように、受動素子形成領域Ａ１以
外の基板表面が露出するまでエッチング除去する。これ
によって余剰のシリコン酸化膜が除去され、受動素子形
成領域Ａ１のみに１０μｍ以上の厚い絶縁物が形成でき
る。
【００６６】ここで、図１２での酸化工程は、１μｍ以
下の酸化膜形成工程であるため、通常のＬＳＩ工程で用
いられている例えばＬＯＣＯＳ工程のような素子分離用
酸化膜形成工程と同時に行うようにしてもよい。つま
り、熱酸化を、シリコン基板１の上面に素子分離用の酸
化膜を形成するための熱酸化と同時に行うようにする。
その場合、トランジスタ等の能動素子を形成する部分が
酸化されないように、シリコン基板１の上面に溝形成用
マスク材５０を形成する前に、薄い酸化膜と窒化シリコ
ン膜を形成するとともに能動素子領域のパターニングを
行っておく（能動素子領域以外の領域における両方の膜
を除去する）。この場合には、溝５１の酸化工程と、素
子分離工程とを共通化できるため、通常のＬＳＩプロセ
スに対する本実施形態に必要なプロセスの追加を最小限
にすることができる。
【００６７】また、図１２での酸化処理温度を１１００
℃以上にすると、酸化膜の粘性流動効果により、溝５１
の内面に均一な厚さのシリコン酸化膜が成長し、溝内に
空洞が残りにくくすることができる。
【００６８】以上のような工程により半導体基板４００
を製造することにより、通常のシリコンＬＳＩプロセス
で用いられている１μｍ以下の酸化膜を成長させる酸化
工程によって、溝５１と溝５１との間に挟まれるシリコ
ン領域を全て酸化物に変質できると同時に、溝幅は溝壁
面に成長する酸化物によって数百ｎｍ以下に減少するた
め、その後に通常のシリコンＬＳＩプロセスで用いられ
ているＣＶＤ法等の絶縁膜の堆積手段によって容易に溝
を埋めることができる。
【００６９】なお、溝５１は途中の工程で洗浄工程など
液体浸漬する工程が含まれる場合には、表面張力などの
作用により溝に挟まれたシリコン層同士が張り付いてし
まうことがある。詳しくは、図１５に示すように、シリ
コン基板１に平行なる複数の溝５１を延設すると、図１
６に示すように、洗浄液による表面張力によって溝５１
に挟まれたシリコン層同士が張り付き、乾燥後において
もこの状態が残ってしまい溝幅が部分的に広がってしま
う（図中のＷ１ａ＞Ｗ１）。その結果、この部分を埋め
るべく、厚いＣＶＤ−シリコン酸化膜を堆積させなけれ
ばならなくなる。
【００７０】このことを考慮して、図１７に示すよう
に、溝５１の形状として、溝の長さが所定長さ以上にな
らないように区切ったパターンにするとよい。また、図
１７の場合において、溝長さ方向において区切った箇所
でのシリコン材料の幅Ｗ３は並設した溝５１間のシリコ
ン材料幅Ｗ２と同じか小さくするとよい。
【００７１】あるいは、図１８に示すように、溝５１の
形状として、格子状のパターンとしたり、図１９に示す
ように、ハニカム形状のパターンとしてもよい。このよ
うに、溝５１の間に挟まれたシリコン材料の幅がほぼ一
定になるようなパターンであるとよい。
【００７２】また、図１１における溝５１の間のシリコ
ン材料５２の幅Ｗ２を、溝５１の幅Ｗ１の８１．８％に
してもよく、この場合（Ｗ２＝０．８１８×Ｗ１）にお
いては、熱酸化により溝５１内がシリコン酸化膜でほぼ
埋設され、溝５１は上部に数百ｎｍ以下のわずかの隙間
が残るだけとなる。この隙間を次工程での成膜にて埋め
るようにしてもよい。
【００７３】本工程の酸化処理(図１２の処理)は図１１
で形成した酸化膜（マスク材）５０を残した状態で行っ
た例を示したが、図１２の酸化処理の前に、酸化膜５０
をエッチングして除去した後に、酸化処理を行ってもよ
い。
【００７４】また、図１１の溝形成工程の後では、エッ
チング条件によっては、溝５１の最上部の角部が鋭角に
なったり溝幅が他の部分よりも狭くなったりし、図１２
または図１３での工程において溝最上部のみが酸化物で
埋設され、基板内部に空洞が残ることがある。この空洞
は、後工程のＬＳＩプロセスに支障が無ければそのまま
でもよいが、場合によっては空洞にプロセス途中の薬液
が残留して汚染源になったり、熱処理中に膨張して破損
したりすることもある。そのような問題を避けるため、
図１２の酸化処理の前に、例えば溝表面に０．１μｍ程
度の酸化膜を形成し、その酸化膜をエッチングして除去
する工程を挿入して、溝５１の最上部の幅を広げるよう
にしてもよい。また、ドライエッチング法等、その他の
方法を用いて溝最上部の幅を広げるようにしてもよい。
【００７５】なお、本実施形態においても第１の実施形
態と同様、薄膜ＳＯＩ基板を用いてもよい。また、溝５
１の形成工程において反応性イオンエッチングまたはプ
ラズマエッチングを用いたり、熱酸化を、９６５℃以上
（特に１１００℃以上）の水素を含む酸化性雰囲気で行
うとよい。 （第４の実施の形態）次に、第４の実施の形態を、第２
および第３の実施の形態との相違点を中心に説明する。
【００７６】図２０，２１，２２に、本実施形態におけ
るモノリシックＩＣの製造工程を示す。本実施形態は、
第２の実施形態のように溝底面に空隙を形成する場合で
あって、第３の実施形態で説明したように熱酸化により
不完全に溝を埋め込むとともにその後の工程において完
全に埋め込むようにしている。
【００７７】まず、図２０に示すように、パターニング
した酸化膜５０をマスクとした異方性エッチングにて、
基板１に溝５１を隣接して形成する。このとき、溝５１
の間のシリコン材料５２の幅Ｗ２は溝５１の幅Ｗ１の８
１．８％よりも小さい（Ｗ２＜０．８１８×Ｗ１）。ま
た、溝５１の幅Ｗ１は１μｍ程度であり、深さは５μｍ
以上である。
【００７８】その後、溝５１の内壁面（側面および底
面）に酸化膜６０を形成し、さらに、溝底面部分の酸化
膜６０のみを除去し、残った酸化膜６０をマスクとして
溝５１の底面からシリコンの等方性エッチングを行い、
縦方向だけでなく横方向にも広がる空隙（空洞）６１を
形成する。このとき、エッチング深さを溝底面から例え
ば５μｍ程度にすると隣り合う溝から広がる空洞同士が
つながる。このようにして、隣接する溝５１の底部にお
いて横方向に延び、かつ、隣接する溝５１をつなぐ空隙
６１を形成する。
【００７９】次に、図２１に示すように、シリコン基板
１を熱酸化処理する。酸化が進行するにつれて、溝５１
は酸化物で埋められていき、溝幅が減少するとともに、
薄板状シリコン材料５２は酸化シリコンに変質する。薄
板状シリコン材料５２が完全に酸化シリコン化した時点
で、溝５１内の酸化膜６２の成長を停止させる。する
と、溝５１の内には隙間６４が残る。また、図２０で形
成した空隙６１は、内壁表面が酸化され、シリコン基板
１内に空隙６３として残っている。
【００８０】このようにして、熱酸化により溝５１およ
び空隙６１の内面から酸化膜を成長させて溝５１内を熱
酸化膜にて不完全に埋め込むとともに隣接する溝５１の
間を全て熱酸化膜とし、かつ、空隙６１の内部に空隙６
３を残す。このとき、第３の実施形態で説明したよう
に、当該熱酸化を、シリコン基板１の上面に素子分離用
の酸化膜を形成するための熱酸化と同時に行うようにす
るとよい。
【００８１】引き続き、図２２に示すように、シリコン
基板１に例えばＣＶＤ法により、例えばシリコン酸化膜
６５を３００ｎｍ程度堆積する。これによって、溝内部
に残った隙間（不完全埋め込み部）６４は完全にシリコ
ン酸化膜６５で埋設される。そして、図２０で形成した
空隙６１は、シリコン基板１内に密閉された空隙６３と
して残る。
【００８２】ここで、図２０における溝５１の間のシリ
コン材料５２の幅Ｗ２を、溝５１の幅Ｗ１の８１．８％
にしてもよく、この場合（Ｗ２＝０．８１８×Ｗ１）に
おいては、熱酸化により、溝５１内がシリコン酸化膜６
２でほぼ埋設され、溝５１は上部に数百ｎｍ以下のわず
かの隙間が残るだけとなる。この隙間（不完全埋め込み
部）を次工程での成膜にて埋めるようにしてもよい。
【００８３】以上の工程により、半導体基板５００が得
られる。本実施形態においても第１の実施形態と同様、
薄膜ＳＯＩ基板を用いてもよい。また、溝５１の形成工
程において反応性イオンエッチングまたはプラズマエッ
チングを用いたり、熱酸化を、９６５℃以上（特に１１
００℃以上）の水素を含む酸化性雰囲気で行うとよい。
【００８４】なお、これまでの説明においてはトランジ
スタを能動素子とし、インダクタを受動素子とした場合
について述べてきたが、ダイオード等を能動素子とした
り、金属配線、抵抗、キャパシタ等を受動素子とした場
合に適用してもよい。
【図面の簡単な説明】
【図１】第１の実施の形態におけるモノリシックＩＣの
一部分を示す縦断面図。
【図２】モノリシックＩＣの製造プロセスを示す断面
図。
【図３】モノリシックＩＣの製造プロセスを示す断面
図。
【図４】モノリシックＩＣの製造プロセスを示す平面
図。
【図５】薄膜ＳＯＩ基板に適用した場合のモノリシック
ＩＣの製造プロセスを示す断面図。
【図６】モノリシックＩＣの製造プロセスを示す断面
図。
【図７】モノリシックＩＣの製造プロセスを示す断面
図。
【図８】信号の伝送損失と酸化膜厚についてのシミュレ
ーション結果を示す図。
【図９】第２の実施の形態におけるモノリシックＩＣの
製造プロセスを示す断面図。
【図１０】モノリシックＩＣの製造プロセスを示す断面
図。
【図１１】第３の実施の形態におけるモノリシックＩＣ
の製造プロセスを示す断面図。
【図１２】モノリシックＩＣの製造プロセスを示す断面
図。
【図１３】モノリシックＩＣの製造プロセスを示す断面
図。
【図１４】モノリシックＩＣの製造プロセスを示す断面
図。
【図１５】モノリシックＩＣの製造プロセスを説明する
ための図。
【図１６】モノリシックＩＣの製造プロセスを説明する
ための図。
【図１７】モノリシックＩＣの製造プロセスを説明する
ための平面図。
【図１８】モノリシックＩＣの製造プロセスを説明する
ための平面図。
【図１９】モノリシックＩＣの製造プロセスを説明する
ための平面図。
【図２０】第４の実施の形態におけるモノリシックＩＣ
の製造プロセスを示す断面図。
【図２１】モノリシックＩＣの製造プロセスを示す断面
図。
【図２２】モノリシックＩＣの製造プロセスを示す断面
図。
【符号の説明】
１…シリコン基板、２…熱酸化物層、３…インダクタ、
１６…溝、２０…ＳＯＩ基板、２１…シリコン基板、２
２…シリコン酸化膜、２３…シリコン層、２７…溝、４
１…空隙、４２…空隙、５１…溝、５３…シリコン酸化
膜、５５…シリコン酸化膜、６１…空隙、６２…シリコ
ン酸化膜、６３…空隙、６５…シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/06 １０２Ａ 27/06 Ｆターム(参考） 5F032 AA09 AA35 AA44 AA67 BA01 BB03 CA14 CA16 DA25 DA53 5F033 GG03 HH08 HH11 HH13 QQ08 RR04 VV08 WW01 WW03 XX24 5F038 AC00 AR00 AV04 AV06 AZ04 CA02 CA09 CA20 DF08 EZ06 EZ14 EZ15 EZ16 EZ17 EZ20 5F048 AC01 AC10 BA01 BA16 BB05 BG05 BG14

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 受動素子（３）を絶縁物の上に配置する
    とともに能動素子（Ｑ１，Ｑ２）を作り込んだ半導体装
    置に用いるための半導体基板であって、受動素子が配置
    される部位（Ａ１）において厚さ１０μｍ以上の熱酸化
    物層（２）が形成されていることを特徴とする半導体基
    板。
  2. 【請求項２】 前記半導体基板としてＳＯＩ基板を用い
    たことを特徴とする請求項１に記載の半導体基板。
  3. 【請求項３】 前記受動素子（３）は高周波を取り扱う
    ものであることを特徴とする請求項１または２に記載の
    半導体基板。
  4. 【請求項４】 前記熱酸化物層（２）の内部に空隙（４
    ２）を形成したことを特徴とする請求項１〜３のいずれ
    か１項に記載の半導体基板。
  5. 【請求項５】 受動素子（３）を絶縁物の上に配置する
    とともに能動素子（Ｑ１，Ｑ２）を作り込んだ半導体装
    置に用いるための半導体基板の製造方法であって、 半導体基板（１）における受動素子（３）が配置される
    部位（Ａ１）において深さ１０μｍ以上の溝（１６）を
    形成する工程と、熱酸化により前記溝（１６）の内面か
    ら酸化膜を成長させて熱酸化膜によって溝（１６）を埋
    設する工程と、 を備えたことを特徴とする半導体基板の製造方法。
  6. 【請求項６】 受動素子（３）を絶縁物の上に配置する
    とともに能動素子（Ｑ１，Ｑ２）を作り込んだ半導体装
    置に用いるための半導体基板の製造方法であって、 半導体基板（１）における受動素子（３）が配置される
    部位（Ａ１）において深さ１０μｍ以上の溝（１６）を
    隣接して形成する工程と、 熱酸化により前記溝（１６）の内面から酸化膜を成長さ
    せて溝（１６）を熱酸化膜にて埋設するとともに隣接す
    る溝（１６）の間を全て熱酸化膜とする工程と、を備え
    たことを特徴とする半導体基板の製造方法。
  7. 【請求項７】 前記溝（１６）の幅（Ｗ１）を１μｍ以
    下とするとともに、溝（１６）の間の半導体材料（１
    ７）の幅（Ｗ２）を溝幅（Ｗ１）の８１．８％以上とし
    たことを特徴とする請求項５または６に記載の半導体基
    板の製造方法。
  8. 【請求項８】 前記溝（１６）を隣接して形成した後、
    当該隣接する溝（１６）の底部において横方向に延び、
    かつ、隣接する溝（１６）をつなぐ空隙（４１）を形成
    し、その後において前記熱酸化により前記溝（１６）お
    よび空隙（４１）の内面から酸化膜を成長させて溝（１
    ６）内を熱酸化膜によって埋設するともに前記空隙（４
    １）の内部に空隙（４２）を残すようにしたことを特徴
    とする請求項５または７に記載の半導体基板の製造方
    法。
  9. 【請求項９】 前記溝（１６）を隣接して形成した後、
    当該隣接する溝（１６）の底部において横方向に延び、
    かつ、隣接する溝（１６）をつなぐ空隙（４１）を形成
    し、その後において前記熱酸化により前記溝（１６）お
    よび空隙（４１）の内面から酸化膜を成長させて溝（１
    ６）内を熱酸化膜によって埋設するともに隣接する溝
    （１６）の間を全て熱酸化膜とし、かつ、前記空隙（４
    １）の内部に空隙（４２）を残すようにしたことを特徴
    とする請求項６または７に記載の半導体基板の製造方
    法。
  10. 【請求項１０】 受動素子（３）を絶縁物の上に配置す
    るとともに能動素子（Ｑ１，Ｑ２）を作り込んだ半導体
    装置に用いるための半導体基板の製造方法であって、 半導体基板（１）における受動素子（３）が配置される
    部位（Ａ１）において深さ１０μｍ以上の溝（５１）を
    隣接して形成する工程と、 熱酸化により前記溝（５１）の内面から酸化膜を成長さ
    せて溝（５１）内を熱酸化膜にて不完全に埋め込むとと
    もに隣接する溝（５１）の間を全て熱酸化膜とする工程
    と、 前記溝（５１）内の不完全埋め込み部（５４）を絶縁物
    （５５）によって埋設する工程と、 を備えたことを特徴とする半導体基板の製造方法。
  11. 【請求項１１】 前記溝（５１）を隣接して形成した
    後、当該隣接する溝（５１）の底部において横方向に延
    び、かつ、隣接する溝（５１）をつなぐ空隙（６１）を
    形成し、その後において前記熱酸化により前記溝（５
    １）および空隙（６１）の内面から酸化膜を成長させて
    溝（５１）内を熱酸化膜にて不完全に埋め込むとともに
    隣接する溝（５１）の間を全て熱酸化膜とし、かつ、前
    記空隙（６１）の内部に空隙（６３）を残すようにした
    ことを特徴とする請求項１０に記載の半導体基板の製造
    方法。
  12. 【請求項１２】 前記溝（５１）の間の半導体材料（５
    ２）の幅（Ｗ２）を、溝（５１）の幅（Ｗ１）の８１．
    ８％以下としたことを特徴とする請求項１０または１１
    に記載の半導体基板の製造方法。
  13. 【請求項１３】 前記熱酸化は、半導体基板（１）の上
    面に素子分離用の酸化膜を形成するための熱酸化と同時
    に行われるものであることを特徴とする請求項１０また
    は１１に記載の半導体基板の製造方法。
  14. 【請求項１４】 前記熱酸化を、９６５℃以上の水素を
    含む酸化性雰囲気で行うようにしたことを特徴とする請
    求項５〜１３のいずれか１項に記載の半導体基板の製造
    方法。
  15. 【請求項１５】 前記熱酸化を、１１００℃以上の水素
    を含む酸化性雰囲気で行うようにしたことを特徴とする
    請求項５〜１３のいずれか１項に記載の半導体基板の製
    造方法。
  16. 【請求項１６】 溝（１６，５１）の形成工程におい
    て、反応性イオンエッチングまたはプラズマエッチング
    を用いたことを特徴とする請求項５〜１３のいずれか１
    項に記載の半導体基板の製造方法。
  17. 【請求項１７】 前記半導体基板としてＳＯＩ基板を用
    いたことを特徴とする請求項５〜１６のいずれか１項に
    記載の半導体基板の製造方法。
  18. 【請求項１８】 前記受動素子（３）は高周波を取り扱
    うものであることを特徴とする請求項５〜１７のいずれ
    か１項に記載の半導体基板の製造方法。
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