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TW202501717A - 半導體結構 - Google Patents

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TW202501717A
TW202501717A TW113124346A TW113124346A TW202501717A TW 202501717 A TW202501717 A TW 202501717A TW 113124346 A TW113124346 A TW 113124346A TW 113124346 A TW113124346 A TW 113124346A TW 202501717 A TW202501717 A TW 202501717A
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盧超群
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日日新半導體架構股份有限公司
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Abstract

半導體結構包含一半導體基板、一半導體島、一淺溝槽隔離區、一第一埋入層，及一第二埋入層。該半導體基板具有一原始表面。該半導體島是以該半導體基板為基礎形成。該淺溝槽隔離區圍繞該半導體島。該第一埋入層為該半導體島下方的局部層，且該第一埋入層的材料與該半導體基板的材料不同。該第二埋入層為該第一埋入層下方的局部層，且該第二埋入層的材料與該半導體基板的材料不同。

Description

半導體結構
本發明有關於一種半導體結構，尤指一種通過使用較便宜的本體矽晶圓基板而不是使用較昂貴的整個絕緣體上矽(SOI)晶圓來實現絕緣或功能的半導體結構。
目前矽積體電路(Integrated Circuit, IC)產業可以在一個矽晶粒(silicon die)中整合超過數十億個電晶體。大多數積體電路都內建在「本體(bulk)」矽基板的晶圓中。本體(bulk)一詞通常意味著使用共同的矽基板材料來容納通過單一製造方法所製造的所有電晶體，且電晶體本體通常連接和偏壓在共同的基板電壓下(例如，在該本體矽基板的p井中的N型金氧半場效電晶體(metal-oxide-semiconductor filed effect transistor, MOSFET)以及在該本體矽基板的n井中的P型金氧半場效電晶體)。
與使用該本體矽基板相反的是有所謂的絕緣層上覆矽(silicon On Insulator, SOI)基板。最先進的絕緣層上覆矽電晶體是以事先製備的整個絕緣層上覆矽晶圓的矽基板為基礎製造以用於某些特殊應用。因為絕緣層上覆矽電晶體比在該本體矽基板中製造的電晶體更昂貴，其中該本體矽基板連接至整個本體矽晶圓，而該本體矽晶圓更被普遍使用在製造大多數積體電路，所以絕緣層上覆矽電晶體技術的主要缺點在於該絕緣層上覆矽晶圓中製造的每個電晶體的成本遠高於在該本體矽晶圓中製造的每個電晶體的成本，導致每代絕緣層上覆矽電晶體的成本降低很難滿足摩爾定律對每位元成本降低的嚴格要求。因此，現有的絕緣層上覆矽技術並沒有成為主流的商品製程技術，其中主流的商品製程技術一直以來是由本體矽基板技術佔據主導地位。然而，由於絕緣層上覆矽技術在一些特殊應用(例如高頻、低雜訊、抗輻射或微波設備)中具有高性能優勢，所以仍需要絕緣層上覆矽技術。
現有技術已經開發出幾種製備整個絕緣層上覆矽晶圓的新方法，例如(1)將兩個矽晶圓黏合在一起，每個矽晶圓的本體矽基板的表面上都覆蓋有二氧化矽，然後將一個矽晶圓翻轉到另一個矽晶圓上，且由於相互的二氧化矽分子間的結合力可使這兩個矽晶圓很好地連接，從而導致這兩個氧化物覆蓋的矽晶圓之間夾有一層氧化物。然後將其中一個矽晶圓研磨至特定厚度以形成在作為基板載體的矽晶圓上的氧化層之上具有單晶矽層的絕緣層上覆矽晶圓，或(2)整個絕緣層上覆矽晶圓的另一種形成方法是通過矽晶圓表面注入氧化物原子，並使用熱處理來形成嵌入式二氧化矽層，也就是說由於該注入的氧化層嵌入至該原始的矽晶圓中，所以會在該二氧化矽層上形成一層矽薄膜。上述兩種方法都可以用來製造整個絕緣層上覆矽晶圓，但成本比使用本體矽晶圓高得多，特別是對於具有大尺寸(例如8英寸或12英寸)的矽晶圓。之後眾所周知的矽製程可以在整個絕緣層上覆矽晶圓中創建金氧半場效電晶體甚至雙載子互補式金氧半場效電晶體(BiCMOS)。
對於本體矽技術和絕緣層上覆矽技術而言，矽晶圓被用作基本載體材料，其偏壓為p型晶圓的接地電壓或n型晶圓的正供電電壓。另外，為了獲得更好的導電性，矽晶圓的背面會被拋光，然後在矽晶圓的背面上放置一些金屬層。
近年來，迫切需要在積體電路製程完成後通過一些特殊的「薄型化技術」使矽晶圓變得更薄。例如，原始矽晶圓的厚度可能約為300至500微米，而薄型化的矽晶圓可薄至50微米。然而薄型化矽晶圓面臨的挑戰是如何在後續的組裝/封裝製程中不會出現破裂或斷裂問題。
因此，本發明提供了一種以矽和矽之外的不同材料來建構異質晶圓基板的方法，從而通過使用「Z」作為特殊材料的代表術語來創建術語「SOZ」以描述其一般特徵。例如，如果絕緣層上覆矽需要以氧化物作為電晶體的基板，則本發明稱SOZ=SOI。但Z可以是導電材料(例如鎢等金屬)以提供一些高需求的特殊功能(例如更高的導電率、更高的熱傳導率和薄型化晶圓基板的更強支撐物)，或是像鑽石這樣的絕緣體以為薄型化晶圓基板提供更高的熱傳導率和機械支撐。本發明的另一個新的發明特徵是這種Z材料是以局部形成的方式插入到矽基板的原始表面下方，而不是使用整個矽晶圓形成。例如，SOZ(Z = 氧化物)適用於單一電晶體，無需在最先進的絕緣層上覆矽技術中使用昂貴的整個絕緣層上覆矽晶圓。因此，SOZ從本體矽晶圓開始，然後形成局部SOZ電晶體(例如 SOI元件、SO-鎢或 SO-鑽石元件)，但其他元件仍可以採用具有共同連接基板的本體電晶體形式或用作深接面型靜電保護(deep junction-type electrostatic discharge protection)裝置等。
本發明的一實施例提供一種半導體結構。該半導體結構包含一半導體基板、一半導體島(semiconductor island)、一淺溝槽隔離(shallow trench isolation, STI)區、一第一埋入層(buried layer)，及一第二埋入層。該半導體基板具有一原始表面。該半導體島(semiconductor island)是以該半導體基板為基礎形成。該淺溝槽隔離(shallow trench isolation, STI)區圍繞該半導體島。該第一埋入層為該半導體島下方的局部層(localized layer)，且該第一埋入層的材料與該半導體基板的材料不同。該第二埋入層為該第一埋入層下方的局部層，且該第二埋入層的材料與該半導體基板的材料不同。
在本發明的一實施例中，該第二埋入層的材料與所述第一埋入層的材料不同。
在本發明的一實施例中，該第一埋入層是一埋入絕緣層，且該第二埋入層是一含金屬層。
在本發明的一實施例中，該第一埋入絕緣層包含一熱氧化層和一沉積介電層，且該半導體島的底面被該第一埋入絕緣層完全隔離。
在本發明的一實施例中，該半導體結構另包含一垂直延伸介電層，其中該垂直延伸介電層圍繞該半導體島的側壁。
在本發明的一實施例中，該第二埋入層的熱傳導率(thermal conductivity)高於該半導體基板的熱傳導率。
本發明的另一實施例提供一種半導體結構。該半導體結構包含一半導體基板、一半導體島、一淺溝槽隔離區和一埋入層。該半導體基板具有一原始表面。該半導體島是以該半導體基板為基礎形成。該淺溝槽隔離區圍繞該半導體島。該埋入層在該半導體島下方，其中該埋入層的熱傳導率高於該半導體基板的熱傳導率。
在本發明的一實施例中，該埋入層是一含金屬層。
在本發明的一實施例中，該埋入層包含延伸到該淺溝槽隔離區中的第一部分。
在本發明的一實施例中，該淺溝槽隔離區包含在該埋入層的第一部分下方的氧化層。
在本發明的一實施例中，該淺溝槽隔離區包含在該埋入層的第一部分上方的介電層。
本發明的另一實施例提供一種半導體結構。該半導體結構包含一半導體基板、一半導體島、一淺溝槽隔離區和一埋入層。該半導體基板具有一原始表面。該半導體島是以該半導體基板為基礎形成。該淺溝槽隔離區圍繞該半導體島。該埋入層在該淺溝槽隔離區內以及在該原始表面下方，其中該埋入層沿著該半導體島的周邊分佈，且該埋入層的熱傳導率高於該半導體基板的熱傳導率。
在本發明的一實施例中，該埋入層的頂面低於該半導體島的底部。
在本發明的一實施例中，該埋入層包含在該半導體島正下方的一第一部分。
在本發明的一實施例中，一局部絕緣層在該半導體島下方和該埋入層上方。
請參照圖1A，圖1A為本發明的第一實施例所公開的一種局部SOZ(Localized SOZ, LSOZ)結構的製造方法的流程圖。詳細步驟如下：
步驟10：     開始；
步驟20：     以半導體基板為基礎，在該半導體基板上方通過圖案化襯墊氧化層204和襯墊氮化層206來定義該局部SOZ結構的主動區，然後形成淺溝槽隔離(shallow trench isolation, STI)區208(圖2)；
步驟30：     在該局部SOZ結構的主動區下方形成第一埋入層；
步驟40：     結束。
請參照圖1B、圖3、圖4、圖5、圖6A、圖6B，步驟30 可包含：
步驟102：   沉積淺溝槽隔離氧化物2層302，使用化學機械平坦化(chemical-mechanical planarization, CMP)技術拋光淺溝槽隔離氧化物2層302，沉積光阻304，然後圖案化光阻304(圖3)；
步驟104：   使用各向異性蝕刻技術(anisotropic etching technique)去除曝露的襯墊氮化層206、曝露的襯墊氮化層206下方的襯墊氧化層204以及矽材料，去除光阻304並使用間隔層技術(spacer technique)形成薄的氧化物間隔層402以及薄的氮化物間隔層404(圖4)；
步驟106：   使用氧化間隔層402和氮化間隔層404作為必要的覆蓋，並利用該各向異性蝕刻技術去除曝露的矽表面以使現有的溝槽具有更深的深度(圖5)；
步驟108：   形成水平空腔602並進行熱氧化以產生熱氧化物604，然後在水平空腔602和該更深的溝槽內沉積Z材料606(圖6A)。
第一實施例：
下面描述了LSOZ結構的製造過程。在步驟20中，如圖2(a)所示，採用典型的矽晶圓(p型或n型)作為整個基板，其中該製造方法從良好設計的摻雜p型井201開始，以及p型井201是設置在p型基板200中(其中在本發明的另一實施例中，該製造方法可從p型基板200開始，而不是從p型井201開始)。然後採用眾所周知的製程創建矩形主動(單晶矽)區202(長L1×寬W1)，其中主動區202被襯墊氧化層204覆蓋，然後襯墊氧化層204被襯墊氮化層206覆蓋。在主動區202之外，採用眾所周知的技術形成圍繞主動區202的淺溝槽隔離 (shallow trench isolation, STI)區208，其中淺溝槽隔離區208具有深度t1。另外，圖2(b)是對應圖2(a)的上視圖，其中圖2(a)是沿著如圖2(b)所示的X方向的切割線的剖面圖。
然後，在步驟102中，如圖3(a)所示，沉積淺溝槽隔離氧化物2層302以使淺溝槽隔離氧化物2層302的頂面與襯墊氮化層206的頂面平齊(此為本發明的一個實施例)。接著使用光刻技術(photolithography technique)和光阻304來定義具有長度L2的精心設計區，其中長度L2短於長度L1以使得該精心設計區的左側和右側的襯墊氮化層206都曝露出來。另外，圖3(b)是對應圖3(a)的上視圖，其中圖3(a)是沿著如圖3(b)所示的X方向的切割線的剖面圖。
然後，在步驟104中，如圖4(a)所示，使用該各向異性蝕刻技術(例如反應離子蝕刻(Reactive Ion Etching, RIE)技術)去除曝露的襯墊氮化層206、曝露的襯墊氮化層206下方的襯墊氧化層204以及矽材料以在矽基板中形成溝槽，其中該矽基板中的溝槽具有深度t2，且深度t2小於深度t1。然後去除光阻304並使用間隔層技術在曝露的矽表面(對應深度t2)的垂直邊緣和淺溝槽隔離(包含淺溝槽隔離區208和淺溝槽隔離氧化物2層302)的垂直邊緣上創建氧化物間隔層402和氮化物間隔層404。另外，圖4(b)是與圖4(a)對應的上視圖，其中圖4(a)是沿著如圖4(b)所示的X方向的切割線的剖面圖。
然後，在步驟106中，如圖5(a)所示，使用這些間隔層(氧化物間隔層402和氮化物間隔層404)作為必要的覆蓋和該各向異性蝕刻技術來去除曝露的矽表面，從而使該存在的溝槽具有更深的深度(深度t3)，其中深度t2和深度t3的總和仍然小於深度t1。如圖5(a)所示，曝露的矽表面502稍後將用於形成該局部SOZ結構。另外，圖5(b)是與圖5(a)對應的上視圖，其中圖5(a)是沿著如圖5(b)所示的X方向的切割線的剖面圖。
然後，在步驟108中，如圖6A(a)所示，通過對曝露的矽表面502進行熱氧化，然後蝕刻熱氧化物來形成水平空腔602以使得水平空腔602圍繞殘留的矽。之後執行熱氧化以使所有殘留的矽轉變成熱氧化物604(之後稱為熱氧化物頸(neck thermal oxide))。另外，關於如何形成水平空腔602將在後面描述。另外，圖。圖6A(b)是與圖6A(a)對應的上視圖，其中圖6A(a)是沿著如圖6A(b)所示的X方向的切割線的剖面圖。此後，如圖6B(a)所示，Z材料606沉積在水平腔602和更深的溝槽內，其中圖6B(b)是與圖6B(a)對應的上視圖，且圖6B(a)是沿著如圖6B(b)所示的X方向的切割線的剖面圖。
第二實施例：
以下描述將詳細闡述更多的工程技術以形成另一種曝露的矽表面結構，其可能是使該局部SOZ結構具有任何期望的圖案。詳細步驟如下：
步驟10：     開始。
步驟20'：    以該半導體基板為基礎，在該半導體基板上方通過圖案化襯墊氧化層204和襯墊氮化層206來定義該局部SOZ結構的主動區，然後形成淺溝槽隔離區208(圖2)；
步驟30'：    在該局部SOZ結構的主動區下方形成第一埋入層(圖7~圖12)；
步驟40：     結束。
步驟20'與前述步驟20相同，此處不再贅述。
接下來請參照步驟30'及圖7、圖8、圖9、圖10、圖11、圖12。圖7為本發明的第二實施例所公開的一種局部SOZ結構的製造方法的流程圖，其中圖7中的步驟30'可包含：
步驟702：   使用該各向異性蝕刻技術去除淺溝槽隔離區208中曝露的氧化物材料，然後使用該間隔層技術創建薄的氧化物間隔層802和薄的氮化物間隔層804(圖8)；
步驟704：   使用各向同性蝕刻技術(isotopic etching technique)進一步蝕刻曝露的淺溝槽隔離區208(圖9)；
步驟706：   圍繞殘留的矽形成水平空腔1102，並進行熱氧化產生熱氧化物1202(圖10、圖11和圖12)；
步驟708：   使用化學氣相沉積(chemical vapor deposition, CVD)技術來沉積期望的Z材料(也就是旋塗電介質(spin-on dielectric, SOD)1203)，然後使用平坦化技術來平坦化期望的Z材料(圖12)。
接續圖2，在步驟702中，如圖8(a)所示，然後使用該各向異性蝕刻技術(例如反應離子蝕刻技術)在淺溝槽隔離區208中去除距離原始半導體表面(original semiconductor surface)OSS深度為t4的曝露的氧化物材料。接著使用該間隔層技術在襯墊氮化層206、襯墊氧化層204和主動區的垂直邊緣上創建氧化物間隔層802和氮化物間隔層804。另外，圖8(b)是與圖8(a)對應的上視圖，其中圖8(a)是沿著如圖8(b)所示的X方向的切割線的剖面圖。
步驟704，如圖9(a)所示，然後使用該各向同性蝕刻技術(乾式或濕式)進一步蝕刻曝露的淺溝槽隔離區208以使淺溝槽隔離區208的表面距原始半導體表面OSS的深度為t5。這種新設計技術的關鍵在於曝露出氧化間隔層802和氮化間隔層804下方以及在淺溝槽隔離區208表面上方的單晶矽區的側壁，也就是具有深度(t5- t4)的垂直矽側壁(稱為垂直矽氧化籽晶(vertical silicon oxidation seed, VSOS)區)充分曝露作為後續氧化製程的籽晶。而晶圓的其餘區被平坦表面上的襯墊氮化層206或淺溝槽隔離區208覆蓋，並且受到襯墊氮化層206的保護。圖9(a)所示的曝露矽結構正和圖5(a)所示的曝露矽結構相同，稍後將用於形成該局部SOZ。另外，圖9(b)是與圖9(a)對應的上視圖，其中圖9(a)是沿著如圖9(b)所示的X方向的切割線的剖面圖。
以下介紹一種形成水平空腔以利於形成該局部SOZ的方法。在步驟706中，如圖10所示，通過特殊設計對該垂直矽氧化籽晶區進行重複的氧化/蝕刻製程以去除該垂直矽氧化籽晶區中的大部分。如圖10所示，圖10是以通過Sentaurus的電腦輔助設計技術(Technology Computer-Aided Design, TCAD)為基礎，模擬了對應於圖9(a)中的虛線矩形的結構內曝露的該垂直矽氧化籽晶區的重複氧化/蝕刻過程。在時間=0時，在800度的情況下在該垂直矽氧化籽晶區的垂直矽側壁上生長薄的熱氧化物，且在時間=1時，蝕刻先前在時間=0時生長的熱氧化物以露出該垂直矽氧化籽晶區的矽表面。同樣地，在時間=2時，在800度的情況下再次在該垂直矽氧化籽晶區的垂直矽側壁上生長薄的熱氧化物，且在時間=3時，蝕刻先前在時間=2時生長的熱氧化物以露出該垂直矽氧化籽晶區的矽表面。之後在時間＝4～時間＝9重複這樣的氧化/蝕刻製程，直到移除該垂直矽氧化籽晶區的大部分且僅留下殘餘的矽柱1101(如圖11(a)所示)，也就是水平空腔1102形成且圍繞矽柱1101。如圖12所示，之後對矽柱1101執行熱氧化以使矽柱1101轉變成熱氧化物1202(之後稱為熱氧化物頸)。同樣地，圖5(a)中曝露的矽表面結構也可在圖10、圖11、圖12介紹的製程的基礎上形成水平空腔602。另外，圖11(b)是與圖11(a)對應的上視圖，其中圖11(a)是沿著如圖11(b)所示的X方向的切割線的剖面圖。
然後，在步驟708中，如圖12(a)所示，採用該化學氣相沉積技術形成所需的Z材料以完全填充水平空腔1102。例如，使用化學氣相沉積氧化物填充製程(許多Z材料可供選擇，如高密度沉積氧化物、旋塗電介質等)來填充水平空腔1102並在熱氧化物1202周圍包裹熱氧化物1202。然後，如圖12(a)所示，使用諸如化學機械平坦化、回蝕等平坦化技術來創建與襯墊氮化層206或襯墊氧化層204(假設襯墊氮化層206已經被剝離)的表面平齊的平坦表面。因此，在該主動區下方建構表面下氧化層(具有熱氧化物頸和旋塗電介質)，並且形成預期中的矽島1204(也就是絕緣體上的單晶矽島(single-crystalline silicon island on insulator, SC-SIOI)。如圖12(a)所示，第一埋入絕緣層1201包含熱氧化物1202(該熱氧化物頸)和旋塗電介質1203，並且垂直延伸介電層(也為旋塗電介質)1206圍繞矽島1208的側壁。另外，圖12(b)是與圖12(a)對應的上視圖，其中圖12(a)是沿著如圖12(b)所示的X方向的切割線的剖面圖。
因此，本發明提供一種新穎的基板材料結構：可以有許多絕緣體上的單晶矽島(SC-SIOI)區，這些絕緣體上的單晶矽島區被圍繞單晶矽島(例如矽島1204)的6個表面的氧化物隔離層包圍，其中單晶矽島可用作以本體矽基板(bulk silicon substrate)晶圓為基礎的起始材料，而無需使用成本更高的整個絕緣層上覆矽(silicon on insulator, SOI)晶圓。絕緣體上的單晶矽島的結構可以很好地用作容納矽電晶體或其他元件的基板。之後可以將金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)建置到絕緣體上的單晶矽島區中，就像形成最先進的絕緣層上覆矽上的裝置一樣，只是無須使用昂貴的整個絕緣層上覆矽晶圓，但這種絕緣層上覆矽上的裝置可通過使用本體矽基板晶圓實現。
當然，只要能夠利用化學氣相沉積技術或其他製程填充水平空腔，那麼局部SOI也可以是不同於氧化物/旋塗電介質的其他Z材料(例如氮化物)。當然，在本發明的另一實施例中，源自圖12(a)的第一埋入絕緣層1201中的矽柱1101的熱氧化物1202(該熱氧化物頸)可以被蝕刻，然後在執行化學氣相沉積技術期間被其他絕緣材料(例如氮化物)取代。
第三實施例：
接下來請參照圖13、圖14、圖15和圖16。圖13為本發明的第三實施例所公開的一種局部SOZ結構的製造方法的流程圖，其中圖13中的步驟30''可包含步驟702、步驟704、步驟706、步驟708、步驟710、步驟712和步驟714，其中步驟702、步驟704、步驟706、步驟708可以參照上述對應描述和圖8、圖9、圖10、圖11、圖12，所以在此不再贅述。
步驟710：   使用該各向異性蝕刻技術去除旋塗電介質和淺溝槽隔離區208的部分，使用該間隔層技術創建薄的氧化物間隔層1302和薄的氮化物間隔層1304，然後進一步蝕刻淺溝槽隔離區208以露出另一垂直矽氧化籽晶(vertical silicon oxidation seed, VSOS)區(圖14)；
步驟712：   在該垂直矽氧化籽晶區的基礎上，形成水平空腔1402並進行熱氧化以產生熱氧化物1404(圖15)；
步驟714：   使用化學氣相沉積技術形成另一種期望的Z材料(也就是鎢1502)，然後在期望的Z材料上方沉積並化學機械平坦化旋塗電介質1504(圖16)。
在步驟708之後的步驟710中，如圖14(a)所示，在形成圖12中的第一埋入絕緣層1201之後，使用該各向異性蝕刻技術將旋塗電介質(包含旋塗電介質1203和垂直延伸介電層1206)和曝露的淺溝槽隔離區208的部分去除，其中該各向異性蝕刻技術通過良好測量的深度將曝露的淺溝槽隔離區208的部分去除。然後使用該間隔層技術在曝露的垂直邊緣上創建氧化物間隔層1302和氮化物間隔層1304。然後，如圖14(a)所示，將曝露的淺溝槽隔離區208進一步向下蝕刻曝露出該垂直矽氧化籽晶區，也就是很好地曝露出一定深度的垂直矽側壁以作為後續氧化製程的籽晶。另外，圖14(b)是與圖14(a)對應的上視圖，其中圖14(a)是沿著圖14(b)所示的X方向的切割線的剖面圖。
然後，在步驟712中，如圖15(a)所示，與圖10中所述的步驟一樣，在該垂直矽氧化籽晶區上進行重複的氧化/蝕刻製程以去除大部分矽材料。重複這樣的氧化/蝕刻製程直到去除大部分矽材料並且僅留下殘留的矽柱。因此，如圖15(a)所示，形成水平空腔1402。此後，執行熱氧化以使所有殘留的矽柱轉變為熱氧化物1404(之後稱為熱氧化物頸)。另外，圖15(b)是與圖15(a)對應的上視圖，其中圖15(a)是沿著圖15(b)所示的X方向的切割線的剖面圖。
然後，在步驟716中，如圖16(a)所示，沉積鎢(或其他適合的高熱傳導率材料)以使在向下蝕刻的淺溝槽隔離區208上方獲得鎢1502。例如，在形成熱氧化物1404(也就是該熱氧化物頸)之後，直接使用化學氣相沉積技術沉積鎢(或其他適合的高熱傳導率材料)來完全填充水平空腔1402，然後沉積並平坦化額外的旋塗電介質1504。因此，在第一埋入絕緣層1201下方形成第二埋入層1506(包含熱氧化物1404和鎢1502)。如圖16(a)所示，相較於傳統半導體基板，在矽島1204下方，第一埋入絕緣層1201是用於隔離矽島1204的絕緣層，而具有金屬(例如鎢)的第二埋入層1506則提供更好的散熱。如此，完成了具有雙埋入層的異質晶圓基板。另外，可以通過化學機械平坦化拋光半導體基板的背面以露出第二埋入層1506，其中第二埋入層1506可以充當支撐基板。也就是說，可以從該半導體基板的背面利用化學機械平坦化技術來製作具有強支撐結構的薄型化晶圓，從而使得晶圓厚度薄於50微米或甚至更薄。另外，圖16(b)是與圖16(a)對應的上視圖，其中圖16(a)是沿著圖16(b)所示的X方向的切割線的剖面圖。
之後，可以繼續眾所周知的製程以多種方式完成該主動區的平坦表面，以及可以使用多種實施例來製造具有各種閘極結構的不同類型的電晶體，例如可根據需求及其各自的形成製程來實現平面閘極電晶體、鰭式場效電晶體(FinFET)、三閘極(Tri-Gate)電晶體、環繞式(gate-all-around, GAA)閘極電晶體、片通道(Sheet-channel)或管通道(Tube-channel)等。因此，相較於現有技術，本發明所提供的絕緣體上的單晶矽島(single-crystalline silicon island on insulator, SC-SIOI)元件已顯示出通過使用較便宜的本體矽晶圓基板而不是使用更昂貴的整個絕緣層上覆矽的晶圓的可行性和實施方式。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200:p型基板 201:p型井 202:主動區 204:襯墊氧化層 206:襯墊氮化層 208:淺溝槽隔離區 302:淺溝槽隔離氧化物2層 304:光阻 402、802、1302:氧化物間隔層 404、804、1304:氮化物間隔層 502:矽表面 602、1102、1402:水平空腔 604、1202、1404:熱氧化物 606、1502:Z材料 1101:矽柱 1201:第一埋入絕緣層 1203、1504:旋塗電介質 1204:矽島 1206:垂直延伸介電層 1506:第二埋入層 L1、L2:長度 OSS:原始半導體表面 t1、t2、t3、t4、t5:深度 VSOS:垂直矽氧化籽晶區 W1:寬 10-40、102-108、20'、30'、702-714:步驟 、30''
圖1A為本發明的第一實施例所公開的一種局部SOZ(Localized SOZ, LSOZ)結構的製造方法的流程圖。 圖1B是說明圖1A中的步驟30。 圖2是說明定義局部SOZ(Localized SOZ, LSOZ)結構的主動區的示意圖。 圖3、圖4、圖5、圖6A、圖6B是說明圖1B的示意圖。 圖7為本發明的第二實施例所公開的一種局部SOZ結構的製造方法的流程圖。 圖8、圖9、圖10、圖11、圖12是說明圖7的示意圖。 圖13為本發明的第三實施例所公開的一種局部SOZ結構的製造方法的流程圖。 圖14、圖15和圖16是說明圖13的示意圖。
200:p型基板
201:p型井
202:主動區
204:襯墊氧化層
206:襯墊氮化層
208:淺溝槽隔離區
1201:第一埋入絕緣層
1202:熱氧化物
1203、1504:旋塗電介質
1204:矽島
1302:氧化物間隔層
1502:Z材料
1506:第二埋入層
L1:長度
OSS:原始半導體表面
W1:寬

Claims (15)

  1. 一種半導體結構，包含： 一半導體基板，具有一原始表面； 一半導體島(semiconductor island)，以該半導體基板為基礎形成； 一淺溝槽隔離(shallow trench isolation, STI)區，圍繞該半導體島； 一第一埋入層(buried layer)，其中該第一埋入層為該半導體島下方的局部層(localized layer)，且該第一埋入層的材料與該半導體基板的材料不同；及 一第二埋入層，其中該第二埋入層為該第一埋入層下方的局部層，且該第二埋入層的材料與該半導體基板的材料不同。
  2. 如請求項1所述的半導體結構，其中該第二埋入層的材料與所述第一埋入層的材料不同。
  3. 如請求項2所述的半導體結構，其中該第一埋入層是一埋入絕緣層，且該第二埋入層是一含金屬層。
  4. 如請求項3所述的半導體結構，其中該第一埋入絕緣層包含一熱氧化層和一沉積介電層，且該半導體島的底面被該第一埋入絕緣層完全隔離。
  5. 如請求項4所述的半導體結構，另包含一垂直延伸介電層，其中該垂直延伸介電層圍繞該半導體島的側壁。
  6. 如請求項1所述的半導體結構，其中該第二埋入層的熱傳導率(thermal conductivity)高於該半導體基板的熱傳導率。
  7. 一種半導體結構，包含： 一半導體基板，具有一原始表面； 一半導體島，以該半導體基板為基礎形成； 一淺溝槽隔離區，圍繞該半導體島；及 一埋入層，在該半導體島下方，其中該埋入層的熱傳導率高於該半導體基板的熱傳導率。
  8. 如請求項7所述的半導體結構，其中該埋入層是一含金屬層。
  9. 如請求項7所述的半導體結構，其中該埋入層包含延伸到該淺溝槽隔離區中的第一部分。
  10. 如請求項9所述的半導體結構，其中該淺溝槽隔離區包含在該埋入層的第一部分下方的氧化層。
  11. 如請求項10所述的半導體結構，其中該淺溝槽隔離區包含在該埋入層的第一部分上方的介電層。
  12. 一種半導體結構，包含： 一半導體基板，具有一原始表面； 一半導體島，以該半導體基板為基礎形成； 一淺溝槽隔離區，圍繞該半導體島；及 一埋入層，在該淺溝槽隔離區內以及在該原始表面下方，其中該埋入層沿著該半導體島的周邊分佈，且該埋入層的熱傳導率高於該半導體基板的熱傳導率。
  13. 如請求項12所述的半導體結構，其中該埋入層的頂面低於該半導體島的底部。
  14. 如請求項12所述的半導體結構，其中該埋入層包含在該半導體島正下方的一第一部分。
  15. 如請求項14所述的半導體結構，其中一局部絕緣層在該半導體島下方和該埋入層上方。
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