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KR910002035B1 - 반도체 장치와 그 제조 방법 - Google Patents

반도체 장치와 그 제조 방법 Download PDF

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KR910002035B1
KR910002035B1 KR1019830000264A KR830000264A KR910002035B1 KR 910002035 B1 KR910002035 B1 KR 910002035B1 KR 1019830000264 A KR1019830000264 A KR 1019830000264A KR 830000264 A KR830000264 A KR 830000264A KR 910002035 B1 KR910002035 B1 KR 910002035B1
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KR
South Korea
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semiconductor device
base
leads
lead
circuit board
Prior art date
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KR1019830000264A
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English (en)
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KR840003534A (ko
Inventor
가미겐 무라
겐 가쯔바
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Publication date
Priority claimed from JP57016230A external-priority patent/JPS58134450A/ja
Priority claimed from JP57016231A external-priority patent/JPS58134451A/ja
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Abstract

내용 없음.

Description

반도체 장치와 그 제조 방법
제1도는 종래의 캐리어 패케이지 형의 반도체 장치의 일부분의 단면을 포함한 사시도.
제2도 (a)는 본 발명의 하나의 실싱예에 따른 반도체 장치를 뒤쪽에서 본 사시도.
제3도 (b)는 상기 제2도(a)에 도시한 반도체 장치를 뒤쪽에서 본 사시도.
제3도 (a)∼제3도(i), 제4도 및 제5도는 제2도에 도시한 반도체 장치의 제조 방법을 표시한 공정도로서, 제3도(a), (b), (d), (f), (h)는 사시도, 제3도 (c)는 단면도, 제3도 (e)와 (i)는 뒤쪽에서 본 사시도, 제4도는 멀티플 상태의 사시도, 제5도는 조립이 완성된 상태의 단면도.
제6도는 다른 실시예에 따른 반도체 장치의 단면도.
제7도는 또 다른 실시예에 따른 반도체 장치의 단면도.
제8도는 제7도에 도시한 반도체 장치를 뒤쪽에서 본 사시도.
본 발명은 캐리어 패케이지 형의 반도체 장치에 관한 것이며, 특히 패케이지를 얇게하고 생산 비용을 저렴하게 하는 것과 동시에 내장의 용이화를 도모한 반도체 장치 장치와 그 제조 방법에 관한 것이다.
일반적으로 칩 캐리어라고 부르고 있는 캐리어 패케이지 형의 반도체 장치는 내장용의 회로 기판위에 직접 얹어 놓고, 상기 회로 기판에 배선 단자와 상기 반도체 장치의 외부 접속 단자를 접속하는 것만으로 내장을 완성하기 때문에 내장 작업이 용이하고, 또 상기의 반도체 장치가 내장된 장치의 전체를 얇게하는데 효과가 있어서 점차 그 수요가 증가하는 경향이 있다.
종래, 이 종류의 반도체 장치로서는 제1도에 도시한 것과 같이 세라믹을 사용한 캐리어 패케이지가 대부분이었다. 이 캐리어 패키지(1)은 예를들면, 세라믹의 그린 프로세스(green process)에 의하여 형성하는 캐리어 베이스(2)의 윗면에다 오목 부분(3)을 형성하고, 그 안의 밑바닥에 반도체 소자(펠렛 : pellet)(4)를 고착시키고나서 오목한 부분(3)의 주위로부터 베이스의 뒷면에 걸쳐서 내부 리이드와 외부 접속용의 외부 리이드로 된 리이드(6)을 금속화등으로 형성하고, 펠렛(4)와 리이드(6)의 사이를 와이어(7)로서 전기 접속한 다음에 금속 또는 세라믹으로 된 덮게(8)로서 성형하도록 한 것이다.
그러나, 이러한 패케이지에서는 그린 세라믹의 두께를 얇게하는데는 한계가 있기 때문에, 이것을 적층하여 형성한 베이스(2)의 두께도 이것을 얇게하고자 할때에도 자연히 한계가 있게 됨으로 패케이지 전체를 얇게하는데 장해가 되고 있다. 게다가 상기 그린 프로세스는 많은 공정이 소요되기 때문에, 세라믹 재료의 가격과 합쳐져서 패케이지 전체의 가격이 비싸지게 된다.
그리고, 세라믹은 내장용 기판으로서 일반적으로 사용되고 있는 글라스 에폭시재등의 인쇄 회로 기판과는 열 팽창률이 크게 다르기 때문에 세라믹의 패케이지를 이 종류의 인쇄 회로 기판에다 직접 고착시켜서 접속하였을때에는, 온도 변화에 따라서 패케이지와 인쇄 회로 기판과의 사이에 열 팽창률의 차에 기인하는 응력이 발생하여 상기의 접속이 파손될 때가 있다.
또, 상술한 세라믹의 패케이지는 한개씩 단독적으로 제조되기 때문에 페이스(2)의 위에 펠렛(4)의 고착과 와이어(7)의 본딩, 덮게(8)의 고착 작업등을 전자동화 하는 것이 곤란하다. 또, 더욱 불리한 점은 각각 만들어진 패케이지의 치수에 오차가 생기기 쉬워서 자동화를 한층 곤란하게 만들고 있다.
본 발명의 첫째 목적은 상기의 반도체 장치를 얇게할 수 있고, 비용이 싸게드는 반도체 장치를 제공하는 데에 있다.
본 발명의 두번째 목적은 통상 사용하고 있는 인쇄 회로 기판으로의 내장을 용이하게 하고 한편으로는 치수의 정밀도를 향상할 수 있는 반도체 장치를 제공하는데에 있다. 또, 세번째 목적은 제조의 자동화를 달성할 수 있는 반도체 장치를 제공하는 데 있다.
그리고, 본 발명의 네번째 목적은 상기의 반도체 장치를 용이하고 효율적으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는데에 있다.
본 발명의 1실시예에 따른 반도체 장치와 그 제조 방법을 도시한 실시예에 대하여 설명한다.
제2도(a)와 제2도(b)는 본 발명의 반도체 장치(10)의 일부 단면을 포함하는 사시도이다. 도면에서, (11)은 글라스 에폭시 판(글라스 섬유에다가 에폭시 수지를 충진한 것)으로 된 베이스이다. 이 글라스 에폭시 판은 통상 인쇄 회로 기판으로 사용되고 있는 것을 그대로 사용할 수 있어 그의 양쪽면에 형성되어 있는 도전층을 후에 설명하는 바와 같이, 에칭을 하여 내부 리이드(12)와 외부 리이드(13)을 형성하는 것과 동시에 이들 내부 리이드와 외부 리이드를 스루 홀(through-hole)기법에 의하여 형성된 연결부(14)에 의하여 접속함으로서 리이드(15)를 형성하고 있다. 그리고, 베이스(11)의 윗면 중앙에는, 4각형의 오목한 부분(16)을 절삭등에 의하여 형성하고, 그 내부의 밑바닥에 반도체 소자(펠렛)(17)을 접착제등에 의하여 고정하고 있다. 그리고, 펠렛(17)의 전극 패드와 상기 내부 리이드(12)를 와이어(18)로 접속하고, 그 후에 포팅(potting)등의 기법에 의하여 베이스(11)위에 공급한 수지(19)에 의해서 펠렛(17), 와이어(18), 내부 리이드(12)를 덮고 이것을 성형하고 있다. 그리고, 상기의 리이드(15)중 적어도 내부 리이드(12)와 외부 리이드(13)에는 금 도금을 하여 와이어(18)의 접속이나 내장시의 납땜을 용이하게 할 수 있도록 하고 있다. 또 베이스(11) 윗면의 리이드의 노출부(와이어 본딩 부분을 제외한)에는 미리 보호용의 수지(20)을 도포하도록 하여도 좋다.
이상과 같은 구성의 반도체 장치는 제2도(a)에 도시한 것과 같이 글라스 에폭시 수지 또는 글라스 페놀등으로 되는 통상의 인쇄 회로 기판(21)위에 형성한 도전 패턴(22)의 위에 뒷면을 아래로 향하게 얹어놓고 땜납등의 납 재료로서 외부 리이드(13)을 각각 대응하는 패턴 전극(22)에 직접 접속되어 내장이 완성되는 것이다.
다음에는 이상과 같은 구성을 갖는 반도체 장치의 제조 방법을 제3도(a) 내지 제3도(i), 제4도 및 제5도를 참조하여 설명한다.
우선 제3도(a)에 도시한 바와 같이 글라스 에폭시 판(23)의 앞뒤면(상하면)에 각각 도전층으로 구리 박막(24)와 (25)를 입힌 기판(26)을 준비한다. 이때에 통상적으로는 다수개(5개)의 패케이지 멀티플(multiple)로 연결되어 있는 것을 동시에 형성하기 때문에 기판(26)으로서 길다란 것을 사용한다.
그리고, 이하의 설명에서는 1개의 패케이지에 대하여 제조 방법을 설명한다.
다음에는 제3도(b)에 도시한 것과 같이 형성되어야 할 패케이지 P의 둘레의 가장 자리를 따라서, 또 형성되어야 할 리이드(15)에 접속되는 기판(26)상의 위치에 상하로 관통하는 스루 홀(27)을 리이드의 수에 해당하는 수만큼 형성한다. 그리고, 제3도(c)에 도시한 것과 같이 이 스루 홀(27)의 내측 주위에다가 비전해 도금을 하여 상기의 연결부(14)가 되는 구리 도금층(28)을 형성한다. 이 구리 도금층(28)로서 상하면의 각 구리 박막(24)와 (25)가 연결되어 도통이 되게 한다. 그후 제3도(d)와 제3도(e)에 도시한 바와같이, 기판(26)의 상하면의 구리 박막(24)와 (25)를 포토 에칭을 여, 각각 독립된 다수개의 내부 리이드(12)와 외부 리이드(13)을 형성한다. 포토 에칭은 포토 레지스트 막을 형성하고, 패턴 노출 현상에 의해 형성한 포토 레지스트 막을 이용하여 구리 에칭하는 것은 잘 알려진 기술이다.
또, 이 에칭 할때에 표면의 내부 리이드(12)는 각각 독립된 형상으로하지만, 외부 리이드(13)은 패케이지의 외측 둘레보다도 더 외측에 있는 부분인 (13A)의 부분에서 각 리이드가 도통하도록 형성하고 있으며, 또, 각 패케이지의 외부 리이드를 연결선(29)로 접속하도록 한다. 이 결과 각 내부리이드(12)는 스루 홀(27)내면의 구리 도금층(28)을 통하여, 각 외부 리이드(13)에 접속되고, 각각은 리이드(12), 스루 홀(27), 외부 리이드(13)으로 독립된 리이드(15)를 구성하게 되지만, 상술한 외부 리이드의 형상이나, 연결선(29)에 의해서, 이 상태에서는 모든 리이드(15)는도통 상태에 있다.
이상과 같이하여 리이드(15)를 형성한 것으로, 제3도(f)와 같이, 기판(26)의 윗면에 있는 내부 리이드(12)의 중앙 부분에 보호 수지(20)을 띠 모양으로 스크린 인쇄등에 의하여 형성한다. 이 보호 수지(20)은 필요에 따라서 행하면 좋고, 이 보호 레진이 도포되지 아니한 부분은 다음 공정에서 Ni의 밑바탕 도금과 Au 도금을 행한다. 도금은 전기 도금이며, 상기 연결선(29)와 외부 리이드(13)의 도통 작용에 의하여 1개의 리이드에 전원을 접속하는 것만으로 모든 리이드의 도금을 행할 수 있게 된다.
다음에는 제3도(g)에 도시한 것과 같이 기판(26)의 윗면, 즉 패케이지의 중앙 부분을 반도체 소자(펠렛)보다 약간 크게 도려내는 가공을 하여 오목한 부분(16)을 형성하고, 또 제3도(h)에 도시한 것과 같이 패케이지의 외측 둘레에 따라 4변을 떼어내어 홈(31)에 의해, 형성되는 패케이지 베이스(11)을 홈(31) 사이에 형성된 4개의 다리 부분(32)에 의하여 외측 주변부(프레임 부)(33)에 매달려 있는 상태로 된다. 따라서, 폭이 좁은 다리 부분(32)를 절단하며 패케이지 베이스(11)을 간단하게 얻을 수 있는 상태로 된다. 그리고 상기 홈(31)은 그 안쪽 가장 자리를 스루 홀(27)에 따르고 있기 때문에, 홈에 의하여 스루 홀(27)의 내부 (금 도금을 입힌 구리 도금층(28)은 패케이지 베이스(11)의 바깥 둘레에 노출된다. 이와 동시에 홈(31)은 외부 리이드(13)의 외측 부분(13A)를 펀칭하는 것때문에, 제3도(i)에 도시한 바와 같이 각 외부 리이드(13)은 각각 분리되어 절연 상태로 되고, 또 연결선(29)도 절단되어서 각 패케이지 간의 도통도 없게 된다.
이상의 공정에 의하여 제4도에 도시한 바와 같이 글라스 에폭시 판으로된 길다란 모양의 기판(26)에 5개의 패케이지 베이스(11)이 여러개 연결로 형성된 멀티 프레임(40)이 형성된다. 각 베이스(11)은 표면 중앙에 반도체 소자 펠렛을 고착시키는 오목한 부분(16)이 만들어져 있고, 또 그 주위에는 내부 리이드(12)가 있고, 그 뒷면에는 상기 내부 리이드(12)에 연결부를 통하여 접속된 외부 리이드(13)이 있으며, 이들 내부 리이드, 연결부, 외부 리이드에 의하여 리이드(15)를 구성하고 있다. 또, 상기의 베이스 기판(11)의 양쪽에는 적당한 피차(베이스(11)의 간격과 같다)를 두고 가이드 구멍(34)를 연속하여 형성하였다. 상기 가이드 구멍(34)는 상기의 홈(31)을 형성할때에 동시에 형성된다.
그리고, 멀티 프레임(40)은 자동 조립기(도시하지 않음)에 장착되어 반도체 소자(펠렛)을 붙이는 다음의 공정이 진행된다.
즉, 제5도에 도시한 바와 같이 패케이지 베이스(11)의 오목한 부분(16)의 안쪽 밑바닥에 적당한 접착제를 사용하여 반도체 소자(펠렛)(17)을 고착시키고, 그위에 상기의 내부 리이드의 안쪽끝 부분과 펠렛(17)의 전극 패드의 사이를 와이어(18)로 접속한다. 그 다음에 성형용의 수지(19)를 패케이지 베이스(11)의 위에 포팅등에 의하여 떨어뜨려서 펠렛(17), 와이어(18) 및 내부 리이드(12)를 성형한다. 이것에 의해 각 패케이지 베이스에서의 조립이 완료되며, 다음에 다리 부분(32)를 적당히 절단하면 완성된 패케이지는 프레임부(33)에서 분리되어, 각각 독립된 패케이지로 하여 얻어진다.
따라서, 이 조립을 할때에는 멀티 리이드 프레임에 의한 패케이지의 형성과 마찬가지 공정 및 설비로서, 제4도에 도시한 베이스 기판(26)위에서 조립을 할 수가 있기 때문에 조립을 자동화할 수 있게 된다.
그리고, 상기 제조 공정에서 각 패케이지의 전원 공급선을 공통선을 공통선으로 병렬 접속을 하여, 상기 홈(31)의 형성에 의하여 각 외부 리이드나 연결선을 절단한 후, 이 공통선이 남아 있게 하면, 각 패케이지가 완성된 다음에 공통선의 일부에 도통하는 것만으로 전체의 패케이지에 동시에 도통을 행할 수가 있어, 에이징(ageing) 작업을 용이하게, 또 고능률적으로 할 수가 있다. 소정의 온도, 전압, 시간에서 에이징이 완료한 후는, 상기 공통선을 절단하는 제2의 펀칭을 하여 각 패케이지를 전기적으로 독립한 것으로 하여 구성하는 (이 경우에도 각 패케이지는 다리 부분(32)에 의해서 프레임 부(33)을 거쳐서 기계적으로 일체화되어 있다)것에 의해, 각 패케이지의 결사를 개별적으로, 또 동시에 일체적으로 행할 수가 있다.
따라서, 이상과 같이 제조된 본 발명의 반도체 장치는 단일의 기판을 사용하고 있기 때문에, 장치 전체의 두께는 대략 그 기판의 두께뿐임으로 얇게 할 수가 있다. 또, 공정수도 적고, 또한 값이 비싼 재료를 사용하지 않기 때문에 저렴한 비용으로 제작할 수 있다는 효과가 있다. 그리고, 장치의 베이스 재료로 통상의 인쇄 회로 기판과 동등한 재료를 사용하기 때문에 열 팽창률이 대략 같고, 인쇄 회로 기판에 직접 내장한 경우에도 온도 변화에 따르는 접속 파괴가 발생하는 일도 없다. 또, 세라믹이 아니기 때문에 치수의 정밀도도 높은 것을 만들 수가 있다.
그리고, 본 발명의 반도체 장치의 제조 방법에 의하면 단일의 기판위에 다수개의 패케이지를 동시에 형성할 수가 있기 때문에, 세라믹 패케이지에 비하여 제조 효율이 높아지게 되고, 또 제조 공정의 각 작업을 용이하게 하며, 또 치수 정밀도의 관리를 용이하게 하는등 효율적인 제조를 할 수가 있다.
여기서, 상기의 실시예에서는 기판의 재료로서 글라스 에폭시를 사용하였지만, 그 밖에도 폴리에스테르(polyester), 폴리이미드(polyimide), 종이 페놀(phenol), 트리아진(triazine)등을 사용하여도 좋다. 또, 리이드에는 본딩의 용이성과 납땜의 용이성을 고려하여 금 도금을 하였지만, 경우에 따라서는 Al, Ag, Ni 도금을 하여도 좋다.
그리고, 집적 밀도를 향상시킬때의 방열성을 고려하거나 파워 IC 등과 같이 방열성이 중요시하는 반도체 장치를 제조할때에는, 상기 제3도(e)의 공정에서 구리 박막(25)의 포토에칭을 할때에 기판(26)의 (베이스 (11)이 되는 부분) 뒷면의 외부 리이드(13)에 의하여 둘러싸인 부분에 상기 외부 리이드와는 분리된 구리 박막이 남도록 포토 에칭 처리를 행하고, 히트 싱크(heat sink)로 되는 구리 박막등을 베이스(11)로 되는 뒷면에 형성하고, 그후 상기한 제3도(f) 내지 제3도(i)의 공정과 마찬가지인 처리를 하고, 또 펠렛을 붙이고 수지 포팅등의 처리를 하여 반도체 장치를 제조한다. 이러한 방법에 의하여 제조된 반도체 장치의 단면도를 제6도에 도시한다.
제6도에서 (30)이 히트 싱크로 되는 구리 박막이다. 기타의 번호로 표시된 부분은 상기 제5도에서 설명한 것과 동일한 것이다.
또, 상기와 같이 히트 싱크(30)을 형성한 다음에 글라스 에폭시 기판으로된 패케이지 베이스(11)의 중앙 부분을 4각형으로 관통시켜서 상기 히트 싱크(30)의 일부를 노출시킨다. 그리고, 이 노출한 히트 싱크면에 반도체 소자(17)을 고착히키고, 이 소자(17)과 내부리이드(12)의 사이를 와이어(18)로 접속하고, 이 소자 (17), 와이어(18) 및 내부 리이드(12)의 일부를 덮는 수지(19)를 포팅에 의하여 형성한다. 이와같은 방법으로 형성된 반도체 장치의 단면을 제7도에, 뒷면측 사시도를 제8도에 도시한다. 제7도에서 히트 싱크(30)에 반도체 소자(17)이 접속되어, 이 반도체 소자(17)과 내부 리이드(12)는 와이어(18)에 의하여 접속되어 있다. 그리고 상기의 반도체 소자(17), 와이어(18) 및 내부 리이드(12)의 일부가 수지(19)에 의하여 덮혀져 있다. 이와같은 방법에서는 반도체 소자가 직접 구리 박막에 접속되기 때문에 방열 특성이 보다 개선된다.
상기와 히트 싱크를 형성하는 방법에 있어서, 그 두께가 부족할때에는 도금 또는 다른 구리 박막을 겹쳐서 더 두껍게하여도 좋다. 또는 구리 박막 구리 박막 대신에동판을 사용하여도 좋다.
이상과 같이 본 발명에 따른 반도체 장치는 글라스 에폭시등을 재료로 한 베이스 기판에 리이드를 형성하여 패케이지의 베이스로 구성함과 동시에 이 베이스에다 펠렛을 고착시키고, 동시에 와이어 본딩을 한다음 수지로서 성형하고 있기 때문에 반도체 장치를 보다 얇게 만들 수 있고, 저렴한 비용으로 만들 수 있으며, 또 통상 사용하고 있는 인쇄 회로 기판으로의 내장을 용이하게 하고, 또 한편으로는 치수의 정밀도를 향상하여 제조의 자동화를 달성할 수 있는 효과를 얻는다.
또, 본 발명의 제조 방법에 의하면 상기의 반도체 장치를 용이하고 효율적으로 제조할 수가 있다.

Claims (42)

  1. 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중 하나의 재료를 만들어지고, 표면과 뒷면 및 사기 표면과 상기 뒷면의 사이에 연장하여 평탄하지 않은 오목부로 된 측면 및 그 형상이 정사각형이던가 직사각형을 하고 있는 베이스, 상기 표면에 고착된 반도체 소자, 상기 반도체 소자를 둘러싸도록 상기 표면에 형성된 여러개의 내부 리이드, 상기 뒷면에 형성된 여러개의 외부 리이드, 상기 여러개의 외부 리이드 각각에 대응하는 상기 여러개의 내부 리이드를 접속하고 상기 베이스의 측면의 오목부에 형성되어 있는 여러개의 연결부, 상기 반도체 소자와 사기 여러개의 내부 리이드의 사이를 접속하고 있는 여러개의 전기적 접속부로 되는 반도체 장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 내부 리이드는 상기 전기적 접속부가 노출된채로 보호 수지로 덮혀저 있는 반도체 장치.
  3. 특허청구의 범위 제1항에 있어서, 상기 반도체 소자 및 상기 전기적 접속부는 수지에 의해서 성형되어 있는 반도체 장치.
  4. 특허청구의 범위 제1항에 있어서, 상기 반도체 소자는 베이스 표면에 형성한 오목부에 고착하여 되는 반도체 장치.
  5. 특허청구의 범위 제4항에 있어서, 상기 베이스의 뒷면에는 히트 싱크가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 특허청구의 범위 제1항에 있어서, 상기 반도체 소자와 내부 리이드는 와이어에 의해서 전기적 접속을 행하여 되는 반도체 장치.
  7. 특허청구의 범위 제6항에 있어서, 상기 와이어에 의해서 접속되어 있는 상기 내부 리이드는 금 도금되어 있는 반도체 장치.
  8. 특허청구의 범위 제1항에 있어서, 상기 베이스는 판으로 되는 반도체 장치.
  9. 특허청구의 범위 제8항에 있어서, 상기 베이스는 에폭시 수지로 채워진 글라스 섬유로 형성되어 있는 반도체 장치.
  10. 특허청구의 범위 제1항에 있어서, 상기 여러개의 연결부는 상기 여러개의 내부 리이드 중 하나에 대응하는 상기 여러개의 외부 리이드 중 하나를 전기적으로 접속하기 위해 상기 측면에 도전재를 놓는 것에 의해서 형성되어 있는 반도체 장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 도전재는 구리 도금층으로 되는 반도체 장치.
  12. 특허청구의 범위 제1항에 있어서, 상기 베이스는 인쇄 회로 기판과 동일한 열 팽창률을 갖는 재료로 되는 반도체 장치.
  13. 특허청구의 범위 제1항에 있어서, 기판상에 도전 패턴이 형성되어 있는 인쇄 회로 판과, 상기 인쇄회로 판과 접속되어 있는 베이스로 되는 반도체 장치.
  14. 특허청구의 범위 제13항에 있어서, 상기 베이스는 인쇄 회로 판과 동일한 열 팽창률을 갖는 재료로 되는 반도체 장치.
  15. 특허청구의 범위 제13항에 있어서, 베이스 재료는 상기 인쇄 회로 판의 기판과 동일 재료인 반도체 장치.
  16. 특허청구의 범위 제13항에 있어서, 상기 외부 리이드와 도전 패턴은 각각 대응하여 직접적으로 접속되는 것에 의해서, 상기 베이스와 상기 인쇄 회로 판을 접속하고 있는 반도체 장치.
  17. 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중 하나의 재료로 만들어지고, 표면과 뒷면 및 상기 표면과 상기 뒷면의 사이에 연장하여 평탄하지 않은 오목부로 된 측면 및 그 형상이 정사각형이던가 직사각형을 하고 있는 베이스, 상기 베이스의 표면과 뒷면을 관통하는 스루 홀, 상기 스루 홀을 막도록 상기 이면에 형성된 히트 싱크, 상기 스루 홀에 둘러싸도록 상기 표면에 형성된 여러개의 내부 리이드 및 상기 이면에 형성된 여러개의 외부 리이드, 일부를 노출한 상기 히트 싱크면에 고착된 반도체 소자, 상기 여러개의 외부 리이드 각각에 대응하는 상기 여러개의 내부 리이드를 접속하고 상기 베이스의 측면의 오목부에 형성되어 있는 여러개의 연결부, 상기 반도체 소자와 상기 여러개의 내부 리이드의 사이를 접속하고 있는 여러개의 전기적 접속부로 되는 반도체 장치.
  18. 특허청구의 범위 제17항에 있어서, 상기 내부 리이드는 상기 전기적 접속부가 노출된채로 보호 수지로 덮혀져 있는 반도체 장치.
  19. 특허청구의 범위 제17항에 있어서, 상기 반도체 소자 및 상기 전기적 접속부는 수지에 의해서 성형되어 있는 반도체 장치.
  20. 특허청구의 범위 제17항에 있어서, 상기 반도체 소자와 상기 내부 리이드는 와이어에 의해서 전기적 접속을 행하여 되는 반도체 장치
  21. 특허청구의 범위 제20항에 있어서, 상기 와이어에 의해서 접속되어 있는 상기 내부 리이드는 금 도금되어 있는 반도체 장치.
  22. 특허청구의 범위 제17항에 있어서, 상기 여러개의 외부 리이드는 상기 히트 싱크를 둘러싸도록 형성되어 있는 반도체 장치.
  23. 특허청구의 범위 제17항에 있어서, 상기 베이스는 판으로 되어 있는 반도체 장치.
  24. 특허청구의 범위 제23항에 있어서, 상기 베이스는 에폭시 수지로 채워진 글라스 섬유로 형성되어 있는 반도체 장치.
  25. 특허청구의 범위 제17항에 있어서, 상기 여러개의 연결부는 상기 여러개의 내부 리이드 중 하나에 대응하는 상기 여러개의 외부 리이드 중 하나를 전기적으로 접속하기 위해 상기 측면에 도전재를 놓는 것에 의해 형성되는 반도체 장치.
  26. 특허청구의 범위 제25항에 있어서, 상기 도전재는 구리 도금층으로 되는 반도체 장치.
  27. 특허청구의 범위 제17항에 있어서, 상기 베이스는 인쇄 회로 판과 동일한 열 팽창률을 갖는 재료로 되는 반도체 장치.
  28. 특허청구의 범위 제17항에 있어서, 기판상에 도전 패턴이 형성되어 있는 인쇄 회로 판과, 상기 인쇄 회로 판과 접속되어 있는 베이스로 되는 반도체 장치.
  29. 특허청구의 범위 제28항에 있어서, 상기 베이스는 인쇄 회로 판과 동일한 열 팽창률을 갖는 재료로 되는 반도체 장치.
  30. 특허청구의 범위 제28항에 있어서, 베이스 재료는 상기 인쇄 회로 기판과 동일 재료인 반도체 장치.
  31. 특허청구의 범위 제28항에 있어서, 상기 외부 리이드와 도전 패턴은 각각 대응하여 직접적으로 접속되는 것에 의해서, 상기 베이스와 상기 인쇄 회로 판을 접속하고 있는 반도체 장치.
  32. 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중 하나를 재료로하는 직사각형 형의 기판, 상기 기판에 형성된 여러개의 베이스, 이 베이스 기판에 형성된 여러개의 리이드를 갖는 멀티플 리이드 프레임.
  33. 특허청구의 범위 제32항에 있어서, 상기 여러개의 베이스와 상기 기판에 형성된 여러개의 홈 사이에 형성되어 있는 멀티플 리이드 프레임.
  34. 특허청구의 범위 제33항에 있어서, 상기 여러개의 홈은 상기 여러개의 베이스의 바깥 둘레에 따라서, 각각의 4변을 둘러싸도록 형성되어 있는 멀티플 리이드 프레임.
  35. 특허청구의 범위 제32항에 있어서, 상기 여러개의 리이드는 상기 베이스 표면에 형성된 내부 리이드와 상기 베이스 뒷면에 형성된 외부 리이드, 상기 베이스에 형성된 스루 홀을 통하여 상기 내부 리이드와 외부 리이드를 접속하는 연결부로 되는 멀티플 리이드 프레임.
  36. 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중 하나로 되는 베이스를 사용하는 공정, 상기 베이스의 표면 및 뒷면에 각각 여러개의 리이드를 형성함과 동시에 상기 베이스 표면의 리이드와 뒷면의 리이드를 접속하는 연결부를 형성하는 공정, 상기 베이스 표면에 반도체 소자를 고착하고 이 반도체 소자와 상기 리이드를 전기적으로 접속하는 공정, 상기 반도체 소자 및 상기 반도체 소자와 리이드와 전기적 접속부를 수지 성형하는 공정을 갖는 반도체 장치의 제조 방법.
  37. 특허청구의 범위 제36항에 있어서, 상기 리이드는 상기 베이스 표면 및 뒷면에 도전 박막을 형성하고 이 도전 박막을 선택적으로 에칭하는 것에 의해 형성되는 반도체 장치의 제조 방법.
  38. 특허청구의 범위 제36항에 있어서, 상기 베이스 표면의 리이드 및 뒷면의 리이드를 접속하는 연결부의 형성은 상기 베이스에 스루 홀을 형성하고, 이 스루 홀의 내면에 도전 도금층을 형성하는 공정으로 되는 반도체 장치의 제조 방법.
  39. 특허청구의 범위 제36항에 있어서, 상기 베이스는 여러개를 일연으로 일체 형성하도록 하여 되는 반도체 장치의 제조 방법.
  40. 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중에서 선택된 적어도 1개의 부재로 되는 정사각형 또는 직사각형의 판 형상의 패케이지 베이스, 상기 패케이지 베이스에 대향하는 제1 및 제2의 주면의 안쪽, 제1의 주면의 중앙부에 만들어진 오목부, 상기 오목부내에 상기 제1의 주면에, 그 제2의 주면에 있어서 고착되고, 그 제1의 주면에 여러개의 능동 소자가 형성된 반도체 소자, 상기 패케이지 베이스의 상기 제1의 주면의 적어도 1부에 만들어진 여러개의 내부 리이드, 상기 여러개의 내부 리이드와 상기 반도체 소자의 상기 제1의 주면 위의 본딩 패드 사이를 전기적으로 접속하는 본딩 와이어, 상기 내부 리이드와 접속되고, 상기 패케이지 베이스의 제2의 주면에서 외부로 접속하기 위한 여러개의 외부 리이드로 구성되는 반도체 장치.
  41. 특허청구의 범위 제40항에 있어서, 또 상기 여러개의 외부 리이드를 납땜 내장하기 위해 글라스 에폭시, 글라스 페놀, 트리아진, 종이 페놀, 폴리이미드, 폴리에스테르 중에서 선택 적어도 하나의 부재로 되는 인쇄 회로 판을 포함하는 반도체 장치.
  42. 특허청구의 범위 제41항에 있어서, 상기 패케이지 베이스와 인쇄 회로 판의 베이스 재료는 동일한 반도체 장치.
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