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KR890007503A - 반도체집적회로 - Google Patents

반도체집적회로 Download PDF

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KR890007503A
KR890007503A KR1019880013141A KR880013141A KR890007503A KR 890007503 A KR890007503 A KR 890007503A KR 1019880013141 A KR1019880013141 A KR 1019880013141A KR 880013141 A KR880013141 A KR 880013141A KR 890007503 A KR890007503 A KR 890007503A
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KR
South Korea
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circuit
signal
semiconductor integrated
control signal
logic
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Application number
KR1019880013141A
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KR910006478B1 (ko
Inventor
미츠유키 구니에다
다다히로 구로다
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

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  • Logic Circuits (AREA)
  • Dram (AREA)
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  • Semiconductor Memories (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음

Description

반도체집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 반도체집적회로를 나타낸 도면.
제2도는 제1도에 도시된 반도체집적회로의 동작을 설명하기 위한 타이밍차트.
제3도는 본 발명의 제2실시예에 따른 반도체집적회로를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 입력단자 2 : 보호회로
3 : 인버터 4 : NOR 게이트
5 : 내부회로 6 : 인버터
7, 7' : NAND 게이트 8 : 인버터
11 : 인버터 12 : AND 게이트
14 : OR 게이트 50 : 타이밍신호발생회로
100, 100' : 제어신호 발생회로 200, 200', 200＂ : 출력버퍼
CE*: 칩 이네이블신호[chip enable signal]
CED, CED*: 제어신호
OE, OE1, OE2, OE3 : 출력 이네이블 신호

Claims (14)

  1. 제1드레숄드전압을 갖추고서 외부로 부터 공급되는 입력신호의 레벨에 따른 논리신호를 출력하는 제1논리회로와 이 제1논리회로로부터 논리신호를 공급받아서 소정의 동작을 실행하는 내부회로를 구비한 반도체집적회로에 있어서, 상기 제1논리외로와 내부회로간에 설치되어지되, 상기 제1드레숄드전압보다도 높은 제2드레숄드전압을 갖추고서 한쪽의 입력이 상기 제1논리회로의 출력에 결합되는 한편 다른쪽의 입력에는 제어신호가 공급되며, 그 제어신호의 발생기간중에는 상기제1논리회로의 출력에 의존하지 않고 소정레벨의 논리신호를 상기 내부회로에 공급하는 제2논리회로와, 상기 내부회로의 동작에 기인하여 전원노즈가 발생하고 있는 기간중에 상기 제어신호를 발생시키는 제어신호발생수단을 구비하여 구성하는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 내부회로는 출력버퍼를 포함하는 것이고, 상기 제어신호발생수단은 상기 출력버퍼의 출력신호레벨이 변화하는 시점으로부터 소정시간 상기 제어신호를 발생시키는 것을 특징으로 하는 반도체집적회로.
  3. 제1항에 있어서, 상기 내부회로는 출력버퍼와 이 출력버퍼를 비활성상태로부터 활성상태로 전환시키는 타이밍신호를 발생시키는 타이밍신호발생회로를 포함하는 것이고, 상기 제어신호 발생수단은 상기 타이밍신호가 발생된 시점으로부터 소정시간 제어신호를 발생시키는 것을 특징으로 하는 반도체집적회로.
  4. 제3항에 있어서. 상기 타이밍신호는 지연회로를 거쳐서 상기 출력버퍼에 공급되고, 상기 제어신호발생수단은 상기 타이밍신호에 응답해서 그 타이밍신호가 발생된 싯점으로부터 소정시간 제어신호를 발생시키는 것을 특징으로 하는 반도체집적회로.
  5. 제1항에 있어서, 상기 내부회로는 복수의 출력버퍼와 이들 출력버퍼를 비활성상태로부터 활성상태로 순차전환시키는 복수의 타이밍신호를 발생시키는 타이밍신호발생회로를 포함하는 것이고, 상기 제어신호 발생수단은 각 타이밍신호가 발생되는 싯점으로부터 각각 소정시간 제어신호를 순차 발생시키는 것을 특징으로 하는 반도체집적회로.
  6. 제1항에 있어서, 상기 제1논리회로의 드레숄드전압은 TTL 레벨의 입력신호에 적합하도록 설정되어 있는 것을 특징으로 하는 반도체집적회로.
  7. 제1항에 있어서, 상기 제2논리회로의 드레숄드전압은 CMOS 레벨의 입력신호에 적합하도록 설정되어 있는 것을 특징으로 하는 반도체집적회로.
  8. 제1항에 있어서, 상기 제1논리회로에는 반도체집적회로를 활성화 또는 불활성화시키기 위한 칩 이네이블신호가 공급 되는 것을 특징으로 하는 반도체집적회로.
  9. 제1항에 있어서, 상기 제1논리회로와 제2논리회로는 상기 입력신호가 한쪽으로 입력으로 공급되고 상기 제어신호가 다른쪽의 입력으로 공급되는 제3논리회로 1개로 구성된 것을 특징으로 하는 반도체집적회로.
  10. 제9항에 있어서, 상기 제3논리회로는 NAND 게이트이고, 이 NAND 게이트는 전원전위공급단자와 신호출력노오드, 접지전위공급단자, 상기전원전위공급단자와 상기신호출력노오드간에 전류통로가 병렬로 접속된 제1 및 제2의 p형 MOS 트랜지스터, 상기 신호출력노오드와 상기 접지전위공급단자간에 전류통로가 직렬로 접속된 제3 및 제4의 N형 MOS 트랜지스터로 구성되고, 상기 제1 및 제3MOS 트랜지스터의 게이트에는 상기입력신호가 공급되며, 상기 제2 및 제4MOS 트랜지스터의 게이트에는 상기 제어신호가 공급되는 것을 특징으로 하는 반도체집적회로.
  11. 제10항에 있어서, 상기 제1MOS 트랜지스터 챈널폭/챈널길이는 상기 제3MOS 트랜지스터 챈널폭/챈널길이보다 작고, 상기 제2MOS 트랜지스터 챈널폭/챈널길이는 상기 제4 MOS 트랜지스터 챈널폭/챈널길이보다 크게 설정되어 있는 것을 특징으로 하는 반도체집적회로.
  12. 제11항에 있어서, 상기 제3 MOS 트랜지스터와 제4 MOS 트랜지스터 챈널폭/챈널길이가 같게 설정되어 있는 것을 특징으로 하는 반도체집적회로
  13. 제1항에 있어서 관전압에 대한 입력보회로를 갖추고 있고, 상기 입력신호는 이 입력보호회로를 거쳐서 상기 제1논리회로에 공급되는 것을 특징으로 하는 반도체집적회로
  14. 제1항에 있어서, 상기 제1논리회로는 인버터이고 상기 제2논리회로는 2입력 NOR 회로인 것을 특징으로 하는 반도체집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880013141A 1987-10-09 1988-10-08 반도체집적회로 KR910006478B1 (ko)

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