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KR890016769A - 바이폴라트랜지스터와 mosfet의 복합으로 형성된 논리회로 - Google Patents

바이폴라트랜지스터와 mosfet의 복합으로 형성된 논리회로 Download PDF

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Publication number
KR890016769A
KR890016769A KR1019890004596A KR890004596A KR890016769A KR 890016769 A KR890016769 A KR 890016769A KR 1019890004596 A KR1019890004596 A KR 1019890004596A KR 890004596 A KR890004596 A KR 890004596A KR 890016769 A KR890016769 A KR 890016769A
Authority
KR
South Korea
Prior art keywords
coupled
power supply
output
bipolar transistor
terminal
Prior art date
Application number
KR1019890004596A
Other languages
English (en)
Inventor
슈이찌 미야오까
마사노리 오다까
가쯔미 오기우에
Original Assignee
미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미다 가쓰시게, 가부시끼가이샤 히다찌세이사꾸쇼 filed Critical 미다 가쓰시게
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Abstract

내용 없음

Description

바이폴라트랜지스터와 MOSFET의 복합으로 형성된 논리회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 적용된 고속 논리집적회로에 포함되는 바이폴라 MOS논리회로의 1실시예를 도시한 회로도. 제 2 도는 제 1 도의 바이폴라 MOS논리회로의 동작을 설명하기 위한 특성도. 제 3 도는 본 발명이 적용된 고속논리 집적회로에 포함되는 바이폴라 CMOS논리회로의 다른 실시예를 도시한 회로도.

Claims (19)

  1. 제1 및 제 2 의 전원전압이 공급되는 제1 및 제 2 의 전원단자, 출력단자, 입력신호가 공급되는 적어도 하나의 입력단자, 상기 제 1 의 전원단자와 상기 출력단자사이에 결합된 부하수단, 상기 출력단자에 결합된 컬렉터, 소정의 전압이 공급되는 베이스및 에미터를 갖도록 결합된 제 1 의 바이폴라 트랜지스터, 상기 바이폴라 트랜지스터의 에미터와 상기 제 2 의 전원단자 사이에 결합된 소오스 및 드레인경로 및 상기 입력단자에 결합된 게이트를 갖도록 결합된 제 1 의 MOSFET를 포함하는 논리회로.
  2. 특허청구의 범위 제 1 항에 있어서, 상기입력단자는 여러개 마련되고, 상기 논리회로는 또 상기 제 1 의 MOSFET의 소오스및 드레인경로와 상기 제 2 의 전원단자사이에 결합된 소오스 및 드레인 경로 및 상기 제 1 의 MOSFET의 게이트 결합된 것과 다른 입력단자에 공급되는 입력신호를 받도록 결합된 게이트를 갖도록 결합된 제 2 의 MOSFET를 포함하는 논리회로.
  3. 특허청구의 범위 제 1 항에 있어서, 상기 입력단자는 여러개 마련되고, 상기 논리회로는 또 상기 제 1 의 바이폴라 트랜지스터의 에미터와 상기 제 2 의 전원단자사이에 결합된 소오스 및 드레인경로 및 상기 제 1 의 MOSFET의 게이트에 결합된 것과 다른 입력단자에 공급되는 입력신호를 받도록 결합된 게이트를 갖도록 결합된 제 2 의 MOSFET를 포함하는 논리회로.
  4. 특허청구의 범위 제 3 항에 있어서, 또 상기 제 1 의 전원단자와 상기 출력단자사이에 결합되어 불포화영역내에서의 동작으로부터 상기 제 1 의 바이폴라 트랜지스터를 방지하는 다이오드수단을 포함하는 논리회로.
  5. 특허청구의 범위 제 1 항에 있어서, 또 출력, 상기 제 1 의 전원단자와 상기 출력사이에 결합된 에미터 및 컬렉터경로와 상기 출력단자에 결합된 베이스를 갖도록 결합된 제 2 의 바이폴라 트랜지스터를 포함하는 논리회로.
  6. 특허청구의 범위 제 1 항에 있어서, 또 상기 출력과 상기 제 2 의 전원단자사이에 결합된 전류원 수단을 포함하는 논리회로.
  7. 특허청구의 범위 제 5 항에 있어서, 또 상기 출력과 상기 제 2 의 전원단자사이에 결합된 소오스 및 드레인경로와 상기 제 2 의 바이폴라 트랜지스터의 베이스에결합된 게이트를 갖도록 결합된 출력 MOSFET를 포함하고, 상기 제 2 의 바이폴라 트랜지스터와 상기 출력 MOSFET는 서로 상보적으로 동작되는 논리회로.
  8. 특허청구의 범위 제 1 항에 있어서, 또 상기 출력단자의 출력신호를 받고, 상기 출력신호를 받은 것에 응답해서 출력회로의 출력용량의 충전및 방전중의 하나를 실행하기 위한 출력회로를 포함하는 논리회로.
  9. 특허청구의 범위 제 1 항에 있어서, 또 상기 입력단자는 여러개 마련되고, 상기 논리회로는 또 상기 제 1 의 전원단자와상기 제 1 의 바이폴라 트랜지스터의 에미터사이에 결합된 에미터 및 컬렉터 경로와 상기 제 1 의 MOSFET의 게이트에 결합된 것과 다른 입력단자에서 공급되는 입력신호를 받도록 결합된 베이스를 갖도록 결합된 바이폴라 트랜지스터를 포함하는 논리회로.
  10. 입력단자에서 입력신호를 받아 출력단자에서 ECL레벨의 출력신호를 발생하는 논리회로를 포함하며, 상기 논리회로는 전류신호에 따라서 전압신호로 전류신호를 변환하고, 상기 출력단자와 회로소자의 제 1 의 전원전압이 공급되는 제 1 의 전원단자사이에 결합되는 부하수단, 소정의 전압을 받도록 결합된 베이스, 상기 출력단자에 결합된 컬렉터 및 에미터를 갖는 제 1 의 바이폴라 트랜지스터와, 각각의 상기 입력신호를 받도록 결합된 게이트, 상기 제1의 바이폴라 트랜지스터의 에미터와 상기 회로소자의 제 2 의 전원전압이 공급되는 제 2 의 전원단자 사이에 결합된 소오스 및 드레인경로를 갖고, 상기 제 1 의 전원전압은 상기 제 2 의 전원전압보다 더 높은 여러개의 MOSFET로 구성되는 반도체 직접회로장치.
  11. 특허청구의 범위 제10항에 있어서, 상기 제 1 의 바이폴라 트랜지스터는 NPN형이고, 상기 여러개의 MOSFET는 N채널형인 것을 특징으로 하는 반도체 집적회로장치.
  12. 특허청구의 범위 제10항에 있어서, 상기 여러개의 MOSFET의 소오스 및 드레인경로는 상기 제 1 의 바이폴라 트랜지스터의 에미터와 상기 제 2 의 전원단자 사이에 직렬로 결합되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 특허청구의 범위 제10항에 있어서, 상기 여러개의 MOSFET의 소오스 및 드레인경로는 상기 제 1 의 바이폴라트랜지스터의 에미터와 상기 제 2 의 전원 단자사이에 병렬로 결합되는 것을 특징으로 하는 반도체 집적회로장치.
  14. 특허청구의 범위 제10항에 있어서, 또 상기 출력단에 결합된 베이스, 상기 제 2 의 전원단자에 결합된 컬렉터 및 출력을 발생하는 에미터를 갖도록 결합된 제 2 의 바이폴라 트랜지스터를 포함하는 반도체 집적회로장치.
  15. 각각의 입력단자에서 입력신호를 받기 위해 서로 결합되어 출력단자에서 ECL레벨의 출력신호를 발생하는 여러개의 논리회로를 포함하며, 상기 각각의 논리회로는 전류신호에 따라서 전압신호로 전류신호를 변환하고, 상기 출력단자와 회로소자의 제 1 의 전원전압을 공급되는 제 1 의 전원단자사이에 결합되는 부하수단, 소정의 전압을 받도록 결합된 베이스, 상기 출력단자에 결합된 컬렉터및 에미터를 갖는 제 1 의 바이폴라 트랜지스터와 상기 입력신호를 받도록 결합된 게이트, 상기 제 1 의 바이폴라 트랜지스터의 에미터와 상기 회로소자의 제 2 의 전원전압이 공급되는 제 2 의 전원 단자사이에 결합된 소오스 및 드레인경로를 갖고, 상기 제 1 의 전원전압은 상기 제 2 의 전원전압보다 더 높은 여러개의 MOSFET로 구성되는 반도체 집적회로장치.
  16. 특허청구의 범위 제15항에 있어서, 상기 제 1 의 바이폴라 트랜지스터는 NPN형이고, 상기 여러개의 MOSFET는 N채널형인 것을 특징으로 하는 반도체 집적회로장치.
  17. 특허청구의 범위 제15항에 있어서, 상기 여러개의 MOSFET의 소오스 및 드레인경로는 상기 제 1 의 바이폴라 트랜지스터의 에미터와 상기 제 2 의 전원단자 사이에 직렬로 결합되는 것을 특징으로 하는 반도체 집적회로장치.
  18. 특허청구의 범위 제15항에 있어서, 상기 여러개의 MOSFET의 소오스 및 드레인 경로는 상기 제 1 의 바이폴라 트랜지스터의 에미터와 상기 제 2 의 전원단자사이에 병렬로 결합되는 것을 특징으로 하는 반도체 집적회로장치.
  19. 특허청구의 범위 제15항에 있어서, 또 상기 출력단자에 결합된 베이스, 상기 제 2 의 전원단자에 결합된 컬렉터 및 출력을 발생하는 에미터를 갖도록 결합된 제 2 의 바이폴라 트랜지스터를 포함하는 반도체 집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890004596A 1988-04-12 1989-04-07 바이폴라트랜지스터와 mosfet의 복합으로 형성된 논리회로 KR890016769A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP63-89620 1988-04-12
JP63089620A JPH01261023A (ja) 1988-04-12 1988-04-12 半導体集積回路装置

Publications (1)

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KR890016769A true KR890016769A (ko) 1989-11-30

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KR1019890004596A KR890016769A (ko) 1988-04-12 1989-04-07 바이폴라트랜지스터와 mosfet의 복합으로 형성된 논리회로

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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890407

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid