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KR870007511A - 데이타 판독회로 - Google Patents

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Publication number
KR870007511A
KR870007511A KR870000464A KR870000464A KR870007511A KR 870007511 A KR870007511 A KR 870007511A KR 870000464 A KR870000464 A KR 870000464A KR 870000464 A KR870000464 A KR 870000464A KR 870007511 A KR870007511 A KR 870007511A
Authority
KR
South Korea
Prior art keywords
transistor
data reading
turned
reading circuit
circuit
Prior art date
Application number
KR870000464A
Other languages
English (en)
Other versions
KR910000138B1 (ko
Inventor
마사노부 요시다
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR870007511A publication Critical patent/KR870007511A/ko
Application granted granted Critical
Publication of KR910000138B1 publication Critical patent/KR910000138B1/ko

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

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  • Read Only Memory (AREA)

Abstract

내용 없음

Description

데이타 판독회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 EPROM 메모리셀들을 설비한 반도체 메모리 장치의 전체구조의 설명도.
제2도는 제1도에 나타낸 반도체 메모리 장치에 사용된 종래의 센스증폭기(sense amplifier)의 일예를 설명하는 회로도.
제3도는 제1도에 나타낸 반도체 메모리 장치에 사용된 본 발명의 일실시예의 센스증폭기의 회로도.

Claims (4)

  1. 비트선에 동작 가능하게 연결된 입력노드와. 독출신호를 출력하는 출력노드와.
    상기 입력노드와 상기 출력노드 사이에 연결되어 선택메모리셀 트랜지스터에 연결된 비트선의 전위에 따라서 ON 및 OFF되는 제1트랜지스터와.
    상기 출력노드에 연결되어 있고 어드레스 신호가 변경된 후의 설정된 기간동안 ON이 되는 제2트랜지스터와.
    상기 제2트랜지스터와 병렬로 연결되고 독출신호에 따라서 ON 및 OFF되고. 상기 선택된 메모리 셀 트랜지스터가 ON이 되었을때 OFF가 되는 제3트랜지스터. 로 구성된 반도체 메모리장치에 사용하기 위한 데이타 판독 회로.
  2. 상기 제1트랜지스터가 N채널형 트랜지스터이고. 상기 회로가 또한 상기 입력노드에 연결된 입력과 출력이 상기 제1트랜지스터의 게이트에 연결된 출력을 갖는 인버터회로로 구성되는 청구범위 제1항 기재의 데이타 판독회로.
  3. 상기 출력노드와 상기 제3트랜지스터의 게이트 사이에 연결된 입력을 갖는 슈미트 회로로 구성된 청구 범위 제1항 기재의 데이타 판독회로.
  4. 상기 제2트랜지스터의 상호 컨덕턴스의 값이 상기 제3트랜지스터의 상호컨덕턴스의 값보다도 큰 특허청구의 범위 제1항 기재의 데이타 판독회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870000464A 1986-01-21 1987-01-21 데이타 독출회로 KR910000138B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61008962A JPS62170097A (ja) 1986-01-21 1986-01-21 半導体記憶装置
JP008962 1986-01-21
JP61-8962 1986-01-21

Publications (2)

Publication Number Publication Date
KR870007511A true KR870007511A (ko) 1987-08-19
KR910000138B1 KR910000138B1 (ko) 1991-01-21

Family

ID=11707295

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870000464A KR910000138B1 (ko) 1986-01-21 1987-01-21 데이타 독출회로

Country Status (5)

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US (1) US4926379A (ko)
EP (1) EP0238366B1 (ko)
JP (1) JPS62170097A (ko)
KR (1) KR910000138B1 (ko)
DE (1) DE3766393D1 (ko)

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Also Published As

Publication number Publication date
JPS62170097A (ja) 1987-07-27
EP0238366A1 (en) 1987-09-23
US4926379A (en) 1990-05-15
KR910000138B1 (ko) 1991-01-21
DE3766393D1 (de) 1991-01-10
EP0238366B1 (en) 1990-11-28

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