JPS61237292A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61237292A JPS61237292A JP60078364A JP7836485A JPS61237292A JP S61237292 A JPS61237292 A JP S61237292A JP 60078364 A JP60078364 A JP 60078364A JP 7836485 A JP7836485 A JP 7836485A JP S61237292 A JPS61237292 A JP S61237292A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
により構成された半導体記憶装置におけるワード線駆動
回路に利用して有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
により構成された半導体記憶装置におけるワード線駆動
回路に利用して有効な技術に関するものである。
ＭＯＳＦＥＴにより構成された半導体記憶装置 ′にお
けるワード線駆動回路として、例えば第４図及び第５図
に示すもような回路形式が提案されている（特開昭５５
−１５０１８９号公報参照）。
けるワード線駆動回路として、例えば第４図及び第５図
に示すもような回路形式が提案されている（特開昭５５
−１５０１８９号公報参照）。
第１図の回路は、ワード線ＷＬの遠端部にワード線ＷＬ
のレベルを検出する０ＭＯ３（相補型ＭＯＳ）インバー
タ回路１■を接続し、かつワード線ＷＬと電源電圧Ｖｃ
ｃとの間にＭＯＳＦＥＴＱ２３を設けである。これによ
って、選択されるべきワード線ＷＬの電位がＣＭＯＳイ
ンバータ回路■Ｖの論理しきい値電圧を超えたとき、Ｃ
ＭＯＳインバータ回路■■の出力がロウレベルに変化す
れるのを利用して、ＰチャンネルＭＯ５ＦＥＴＱ２３を
オン状態にさせる。その結果、ポリシリコンからなる比
較的抵抗値の高いワードＩＩＷＬの最終到達レベル（Ｖ
ｃｃ）への到達時間を短縮させようというものである。
のレベルを検出する０ＭＯ３（相補型ＭＯＳ）インバー
タ回路１■を接続し、かつワード線ＷＬと電源電圧Ｖｃ
ｃとの間にＭＯＳＦＥＴＱ２３を設けである。これによ
って、選択されるべきワード線ＷＬの電位がＣＭＯＳイ
ンバータ回路■Ｖの論理しきい値電圧を超えたとき、Ｃ
ＭＯＳインバータ回路■■の出力がロウレベルに変化す
れるのを利用して、ＰチャンネルＭＯ５ＦＥＴＱ２３を
オン状態にさせる。その結果、ポリシリコンからなる比
較的抵抗値の高いワードＩＩＷＬの最終到達レベル（Ｖ
ｃｃ）への到達時間を短縮させようというものである。
しかしながら、第１図に示されている形式の回路にあっ
ては、選択されたワード線ＷＬの電位が非選択レベル（
接地電位）に立ち下げられるべきとき、ＭＯＳＦＥＴＱ
２３はＣＭＯＳイア ／ＮＪ−夕回路ＩＶの出力によっ
てオン状態にされている。
ては、選択されたワード線ＷＬの電位が非選択レベル（
接地電位）に立ち下げられるべきとき、ＭＯＳＦＥＴＱ
２３はＣＭＯＳイア ／ＮＪ−夕回路ＩＶの出力によっ
てオン状態にされている。
そのため、ＭＯＳＦＥＴＱ２３を介してそのワード線Ｗ
Ｌに貫通電流が流れるとともに、ワード線の電位が下が
りにくい。
Ｌに貫通電流が流れるとともに、ワード線の電位が下が
りにくい。
一方、第２図に示す回路では、上記ＭＯ５ＦＥＴＱ２３
と直列に電源電圧Ｖｃｃとの間及びワード線ＷＬと接地
電位点の間に、それぞれリセット用のＰチャンネルＭＯ
ＳＦＥＴＱ２４．ＮチャンネルＭＯＳＦＥＴＱ２５が挿
入されている。これらのＭＯＳＦＥＴＱ２４．Ｑ２５は
、ワード線駆動回路ＷＤと同期してオン／オフ制御され
る。つまり、ワード線ＷＬが選択されるときは、リセッ
ト信号Ｐの低いレベルによってＭＯ５ＦＥＴＱ２４がオ
ン状態にされ、ＭＯＳＦＥＴＱ２５がオフ状態にされる
。これによって、図示の回路は、選択時には上記第１図
と同じ動作をする。ワード線ＷＬが非選択レベルにされ
るときには、リセット信号Ｐは高レベルに変化される。
と直列に電源電圧Ｖｃｃとの間及びワード線ＷＬと接地
電位点の間に、それぞれリセット用のＰチャンネルＭＯ
ＳＦＥＴＱ２４．ＮチャンネルＭＯＳＦＥＴＱ２５が挿
入されている。これらのＭＯＳＦＥＴＱ２４．Ｑ２５は
、ワード線駆動回路ＷＤと同期してオン／オフ制御され
る。つまり、ワード線ＷＬが選択されるときは、リセッ
ト信号Ｐの低いレベルによってＭＯ５ＦＥＴＱ２４がオ
ン状態にされ、ＭＯＳＦＥＴＱ２５がオフ状態にされる
。これによって、図示の回路は、選択時には上記第１図
と同じ動作をする。ワード線ＷＬが非選択レベルにされ
るときには、リセット信号Ｐは高レベルに変化される。
このとき、ＭＯＳＦＥＴＱ２４がオフ状態にされ、また
ＭＯ５ＦＥＴＱ２５がオン状態にされるので、選択ワー
ド線は速やかに低レベルに変化される。
ＭＯ５ＦＥＴＱ２５がオン状態にされるので、選択ワー
ド線は速やかに低レベルに変化される。
しかしながら、第２図の形式の回路は、その素子数が多
い。また、直列接続のＭＯＳＦＥＴＱ２３、Ｑ２４の合
成インピーダンスを低下させるようにこれらのＭＯＳＦ
ＥＴの素子寸法を、第１図の回路形式におけるＭＯＳＦ
ＥＴＱ２３のそれと比べて大きくしてやらないとワード
線の立ち上がりを速くしてやることが困難となる。
い。また、直列接続のＭＯＳＦＥＴＱ２３、Ｑ２４の合
成インピーダンスを低下させるようにこれらのＭＯＳＦ
ＥＴの素子寸法を、第１図の回路形式におけるＭＯＳＦ
ＥＴＱ２３のそれと比べて大きくしてやらないとワード
線の立ち上がりを速くしてやることが困難となる。
しかるに、ＩＣメモリでは、ワード線の間隔をできる限
り狭く形成した方がメモリアレイの占有面積が小さくな
る。したがって、上記のごとく、回路を構成する素子の
寸法を大きくさせざるを得なくなったり、素子数を多（
せざるを得なくなると、特に１ｍ子型のメモリセルから
なるＩＣメモリでは、各ワード線間隔に合わせて回路を
配置することが困難になる。その結果、必要以上にチッ
プサイズが大きくされてしまう。以上のような問題があ
ることが本願発明者によって明らかにされた。
り狭く形成した方がメモリアレイの占有面積が小さくな
る。したがって、上記のごとく、回路を構成する素子の
寸法を大きくさせざるを得なくなったり、素子数を多（
せざるを得なくなると、特に１ｍ子型のメモリセルから
なるＩＣメモリでは、各ワード線間隔に合わせて回路を
配置することが困難になる。その結果、必要以上にチッ
プサイズが大きくされてしまう。以上のような問題があ
ることが本願発明者によって明らかにされた。
この発明の目的は、低消費電力化とアクセスタイムの短
縮化を図った半導体記憶装置を提供することにある。
縮化を図った半導体記憶装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、メモリアレイの選択線の電位によってオン／
オフ状態にされる第１導電型のＭＯＳＦＥＴＱ４と、コ
（Ｄ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４のドレインと電源
電圧との間に選択線の選択タイミングにはり同期したタ
イミング信号を受ける第２導電型のＭＯＳ Ｆ Ｅ、Ｔ
Ｑ ６と、上記ＭＯＳ Ｆ ＥＴＱ ４のソースと回
路の接地電位との間に上記タイミング信号を受ける第１
導電型のＭＯＳＦＥＴＱ５とによって選択線のレベル検
出回路を構成するとともに、上記選択線と電源電圧及び
／又は回路の接地電位との間に゛第２導電型のＭＯ３Ｆ
Ｅ’ｌ’Ｑ７及び／又は第１導電型のＭＯＳＦＥＴＱＢ
を設け、これらのＭＯＳＦＥＴＱ？、ＭＯＳＦＥＴＱＢ
を上記レベル検出回路のＭＯＳＦＥＴＱ４のドレイン、
ソース出力によってそれぞれ制御させる。
オフ状態にされる第１導電型のＭＯＳＦＥＴＱ４と、コ
（Ｄ Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ４のドレインと電源
電圧との間に選択線の選択タイミングにはり同期したタ
イミング信号を受ける第２導電型のＭＯＳ Ｆ Ｅ、Ｔ
Ｑ ６と、上記ＭＯＳ Ｆ ＥＴＱ ４のソースと回
路の接地電位との間に上記タイミング信号を受ける第１
導電型のＭＯＳＦＥＴＱ５とによって選択線のレベル検
出回路を構成するとともに、上記選択線と電源電圧及び
／又は回路の接地電位との間に゛第２導電型のＭＯ３Ｆ
Ｅ’ｌ’Ｑ７及び／又は第１導電型のＭＯＳＦＥＴＱＢ
を設け、これらのＭＯＳＦＥＴＱ？、ＭＯＳＦＥＴＱＢ
を上記レベル検出回路のＭＯＳＦＥＴＱ４のドレイン、
ソース出力によってそれぞれ制御させる。
〔実施例１〕
第１図は、この発明が適用されたマスク型ＲＯＭ（リー
ド・オンリー・メモリ）の一実施例を示す回路図である
。この実施例のＲＯＭは、特に制限されないが、マイク
ロプロセッサにおけるマイクロプログラムＲＯＭに利用
される。このようなマイクロッ“ログラムＲＯＭは、マ
イクロプロセッサにおける命令に応じてできるだけ速く
応答して対応する制御信号を出力する必要がある０例え
ば、マイクロプログラムＲＯＭは、例えば１０ＭＨｚの
ような高い周波数でアクセスできることが要望される。
ド・オンリー・メモリ）の一実施例を示す回路図である
。この実施例のＲＯＭは、特に制限されないが、マイク
ロプロセッサにおけるマイクロプログラムＲＯＭに利用
される。このようなマイクロッ“ログラムＲＯＭは、マ
イクロプロセッサにおける命令に応じてできるだけ速く
応答して対応する制御信号を出力する必要がある０例え
ば、マイクロプログラムＲＯＭは、例えば１０ＭＨｚの
ような高い周波数でアクセスできることが要望される。
以下に述べる実施例のＲＯＭは、そのような高速動作が
可能にされ、低消費電力であるという特徴を有し°Ｃい
る。この実施例のＲＯＭは、集積回路を構成する各種レ
ジスタ、演算処理回路、タイミング制御回路などととも
に、公知の相補型ＭＯ５集！Ｒ回路の製造技術によって
１つの半導体基板上に形成される。
可能にされ、低消費電力であるという特徴を有し°Ｃい
る。この実施例のＲＯＭは、集積回路を構成する各種レ
ジスタ、演算処理回路、タイミング制御回路などととも
に、公知の相補型ＭＯ５集！Ｒ回路の製造技術によって
１つの半導体基板上に形成される。
第１図において、回路符号Ｍ−ＡＲＹで示されているの
は、メモリアレイであり、マトリックス状に配置された
複数のメモリセルＭｌｌ〜Ｍ ｍ ｎを含んでいる。そ
れぞれのメモリセルは、行方向に延長された複数のワー
ド線Ｗ１ないしＷｍと、列方向に延長された複数のデー
タ線ＤＩないしＤｎのそれぞれの交点に配置されている
。
は、メモリアレイであり、マトリックス状に配置された
複数のメモリセルＭｌｌ〜Ｍ ｍ ｎを含んでいる。そ
れぞれのメモリセルは、行方向に延長された複数のワー
ド線Ｗ１ないしＷｍと、列方向に延長された複数のデー
タ線ＤＩないしＤｎのそれぞれの交点に配置されている
。
メモリアレイＭ−ＡＲＹを構成するそれぞれのメモリセ
ルＭｌｌ〜Ｍ ｍ ｎは、実質的に１個のＭＯＳＦＥＴ
からなるとみなすことができる。それぞれのメモリセル
における記憶情報の“１″、”０”は、それぞれのメモ
リセルが選択されたときのそれぞれのメモリセルの導通
、非導通と対応される。特に制限されないが、この実施
例においては、記憶情報の“ｌ”、“０″は、ワード線
とデータ線との間にＭＯＳＦＥＴが接続された状態と接
続されていない状態とに対応される。
ルＭｌｌ〜Ｍ ｍ ｎは、実質的に１個のＭＯＳＦＥＴ
からなるとみなすことができる。それぞれのメモリセル
における記憶情報の“１″、”０”は、それぞれのメモ
リセルが選択されたときのそれぞれのメモリセルの導通
、非導通と対応される。特に制限されないが、この実施
例においては、記憶情報の“ｌ”、“０″は、ワード線
とデータ線との間にＭＯＳＦＥＴが接続された状態と接
続されていない状態とに対応される。
第１図において、回路記号をもって表されているＭｌｌ
、Ｍ１２のようなメモリセルは、それぞれを構成する記
憶素子のドレインが対応するデータ線Ｄ１．Ｄ２に接続
されていることを示している。これに対して、（Ｍ２１
）、 （Ｍ２ｎ）のように回路記号の表示のないメモ
リセルは、それぞれを構成すべき記憶素子が対応すべき
データ線ＤＩ、Ｄｎに接続されていないことを示してい
る。
、Ｍ１２のようなメモリセルは、それぞれを構成する記
憶素子のドレインが対応するデータ線Ｄ１．Ｄ２に接続
されていることを示している。これに対して、（Ｍ２１
）、 （Ｍ２ｎ）のように回路記号の表示のないメモ
リセルは、それぞれを構成すべき記憶素子が対応すべき
データ線ＤＩ、Ｄｎに接続されていないことを示してい
る。
この実施例では、特に制限されないが、メモリセルを構
成すべきＭＯＳＦＥＴはＮチャンネル型とされ、それぞ
れのゲート電極は対応するワード線と一体的に形成され
た導電性ポリシリコン層により構成される。
成すべきＭＯＳＦＥＴはＮチャンネル型とされ、それぞ
れのゲート電極は対応するワード線と一体的に形成され
た導電性ポリシリコン層により構成される。
ＸアドレスデコーダＸＤＣＲは、アドレス信号Ａ Ｏ−
Ａ ７を受けて、特に制限されないが、タイミング信号
φに同期してそれをデコードすることによって１つのワ
ード線の選択信号を形成する。
Ａ ７を受けて、特に制限されないが、タイミング信号
φに同期してそれをデコードすることによって１つのワ
ード線の選択信号を形成する。
ワード線駆動回路ＷＤＩ〜Ｗ Ｄ ｍは、上記Ｘアドレ
スデコーダＸＤＣＲからの出力信号をそれぞれ受け、そ
れに対応したワード線ＷｌｘＷｍの駆動信号を形成する
。これらの駆動回路ＷＤＩ〜ＷＤｍは、タイミング信号
φに同期して、上記アドレスデコーダＸＤＣＨの出力に
従った１つのワード線駆動信号を形成する。なお、特に
制限されないが、上記各駆動回路ＷＤＩ〜ＷＤｍの出力
端子、言い換えるならば、各ワード線Ｗ１〜Ｗｍの一端
と回路の接地電位点との間には、タイミング信号φを受
けるリセット用ＭＯＳ Ｆ ＥＴＱ １〜Ｑ３が設けら
れる。これら＜７）ＭＯ５ＦＥＴＱＩ−Ｑ３は、Ｎチャ
ンネル型により構成される。
スデコーダＸＤＣＲからの出力信号をそれぞれ受け、そ
れに対応したワード線ＷｌｘＷｍの駆動信号を形成する
。これらの駆動回路ＷＤＩ〜ＷＤｍは、タイミング信号
φに同期して、上記アドレスデコーダＸＤＣＨの出力に
従った１つのワード線駆動信号を形成する。なお、特に
制限されないが、上記各駆動回路ＷＤＩ〜ＷＤｍの出力
端子、言い換えるならば、各ワード線Ｗ１〜Ｗｍの一端
と回路の接地電位点との間には、タイミング信号φを受
けるリセット用ＭＯＳ Ｆ ＥＴＱ １〜Ｑ３が設けら
れる。これら＜７）ＭＯ５ＦＥＴＱＩ−Ｑ３は、Ｎチャ
ンネル型により構成される。
上記メモリアレイＭ−ＡＲＹにおけるワード線は、特に
制限されないが、８ブロツクに分割される。各ブロック
毎におけるそれぞれのデータ線は、例示的に示されてい
るカラムスイッチＭＯＳＦＥＴＱＩ Ｏ，Ｑｌ １、Ｑ
ｌ２及びＱｌ３等を介してそれぞれ共通データ線ＣＤＩ
〜ＣＤ８に結合される。
制限されないが、８ブロツクに分割される。各ブロック
毎におけるそれぞれのデータ線は、例示的に示されてい
るカラムスイッチＭＯＳＦＥＴＱＩ Ｏ，Ｑｌ １、Ｑ
ｌ２及びＱｌ３等を介してそれぞれ共通データ線ＣＤＩ
〜ＣＤ８に結合される。
これらのカラムスイッチＭＯ５ＦＥＴＱＩＯ〜Ｑ１３の
ゲートには、アドレス信号Ａ８．Ａ９を受ける上記類似
のＹアドレスデコーダＹＤＣＲの ′出力信号が供給
される。このＹアドレスデコーダＹＤＣＲの１つの選択
信号によって、各メモリブロック毎の１つのカラムスイ
ッチＭＯＳＦＥＴがオン状態にされ、選択されたそれぞ
れ１つのデータ線を共通データ線ＣＤＩ〜ＣＤ８に接続
させる。
ゲートには、アドレス信号Ａ８．Ａ９を受ける上記類似
のＹアドレスデコーダＹＤＣＲの ′出力信号が供給
される。このＹアドレスデコーダＹＤＣＲの１つの選択
信号によって、各メモリブロック毎の１つのカラムスイ
ッチＭＯＳＦＥＴがオン状態にされ、選択されたそれぞ
れ１つのデータ線を共通データ線ＣＤＩ〜ＣＤ８に接続
させる。
共通データ線ＣＤｌ−ＣＤ８の信号は、増幅機能を持つ
データ出力回路ＯＢＩ〜ＯＢＢを通して出力される。こ
れによって、１度のアドレッシングによって８ビツトか
らなるデータの読み出しがパラレルに行われる。
データ出力回路ＯＢＩ〜ＯＢＢを通して出力される。こ
れによって、１度のアドレッシングによって８ビツトか
らなるデータの読み出しがパラレルに行われる。
この実施例では、アクセスタイムの向上のため、言い換
えるならばワード線Ｗ１〜Ｗｍの選択動作の高速化のた
めに、次のような補助駆動回路ＷＤ１″〜Ｗ Ｄ ｍ
’が設けられる。
えるならばワード線Ｗ１〜Ｗｍの選択動作の高速化のた
めに、次のような補助駆動回路ＷＤ１″〜Ｗ Ｄ ｍ
’が設けられる。
すなわち、代表として例示的に示されているように、上
記駆動回路ＷＤＩの出力端子にその一端が結合された各
ワード線Ｗｌの他端、言い換えるならば、上記駆動回路
ＷＤＩから見た場合のワード線Ｗ１の遠端側は、ワード
線のレベル検出を行うＮチャンネルＭＯ５ＦＥＴＱ４の
ゲートに接続される。このＭＯＳＦＥＴＱ４のドレイン
と電源電圧Ｖｃｃとの間には、ＰチャンネルＭＯＳＦＥ
ＴＱ６が設けられる。また、上記ＭＯ５ＦＥＴＱ４のソ
ースと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ５が設けられる。これらのＭＯＳＦＥＴＱ５
．Ｑ６のゲートには、特に制限されないが、上記ワード
線駆動回路ＤＷＩと同じタイミング信号φが供給される
。上記ＭＯＳＦＥＴＱ４のドレイン出力は、上記ワード
線Ｗ１の他端と電源電圧Ｖｃｃとの間に挿入されたＰチ
ャンネルＭＯ３ＦＢＴＱ７のゲートに伝えられる。他の
ワード線Ｗ２〜Ｗｍの他端においても、上記ｌ！ｌ！１
４ｇ１のＭＯＳＦＥＴからなる補助駆動回路ＷＤ２”〜
Ｗ Ｄ ｍ ’が配置される。
記駆動回路ＷＤＩの出力端子にその一端が結合された各
ワード線Ｗｌの他端、言い換えるならば、上記駆動回路
ＷＤＩから見た場合のワード線Ｗ１の遠端側は、ワード
線のレベル検出を行うＮチャンネルＭＯ５ＦＥＴＱ４の
ゲートに接続される。このＭＯＳＦＥＴＱ４のドレイン
と電源電圧Ｖｃｃとの間には、ＰチャンネルＭＯＳＦＥ
ＴＱ６が設けられる。また、上記ＭＯ５ＦＥＴＱ４のソ
ースと回路の接地電位点との間には、ＮチャンネルＭＯ
ＳＦＥＴＱ５が設けられる。これらのＭＯＳＦＥＴＱ５
．Ｑ６のゲートには、特に制限されないが、上記ワード
線駆動回路ＤＷＩと同じタイミング信号φが供給される
。上記ＭＯＳＦＥＴＱ４のドレイン出力は、上記ワード
線Ｗ１の他端と電源電圧Ｖｃｃとの間に挿入されたＰチ
ャンネルＭＯ３ＦＢＴＱ７のゲートに伝えられる。他の
ワード線Ｗ２〜Ｗｍの他端においても、上記ｌ！ｌ！１
４ｇ１のＭＯＳＦＥＴからなる補助駆動回路ＷＤ２”〜
Ｗ Ｄ ｍ ’が配置される。
この実施例回路におけるワード線選択動作を第２図に示
したタイミング図を参照して、次に説明する。
したタイミング図を参照して、次に説明する。
タイミング信号φがロウレベル（タイミング信号φはハ
イレベル）の期間において、アドレスデコーダＸＤＣＲ
が動作状態になって、１つのワード線選択信号を形成す
る。この間、上記タイミング信号φのハイレベルによっ
てリセット用ＭＯＳＦＥＴＱ１〜Ｑ３はオン状態にされ
、全てのワード線を口゛ウレベルに非選択状態にさせて
いる。
イレベル）の期間において、アドレスデコーダＸＤＣＲ
が動作状態になって、１つのワード線選択信号を形成す
る。この間、上記タイミング信号φのハイレベルによっ
てリセット用ＭＯＳＦＥＴＱ１〜Ｑ３はオン状態にされ
、全てのワード線を口゛ウレベルに非選択状態にさせて
いる。
上記タイミング信号φがハイレベルにされると、上記選
択出力を受けて、例えばワード線駆動回路ＷＤＩはワー
ド線Ｗ１をロウレベルからハイレベルの選択レベルに立
ち上げる。このとき、上記タイミング信号φがロウレベ
ルにされるので全てのリセット用ＭＯＳＦＥＴＱＩ〜Ｑ
３はオフ状態にされている。
択出力を受けて、例えばワード線駆動回路ＷＤＩはワー
ド線Ｗ１をロウレベルからハイレベルの選択レベルに立
ち上げる。このとき、上記タイミング信号φがロウレベ
ルにされるので全てのリセット用ＭＯＳＦＥＴＱＩ〜Ｑ
３はオフ状態にされている。
ワード線Ｗ１は、多数の記憶素子が結合されること等に
より比較的大きな浮遊容量を持つとともにその抵抗値が
比較的太き（されることによって、その遠端部では同図
に点線で示すようにハイレベルへの立ち上がりが遅くな
る。この実施例では、上記タイミング信号φのハイレベ
ルによってＮチャンネルＭＯＳＦＥＴＱ５はオン状態に
、ＰチャンネルＭＯＳＦＥＴＱ６はオフ状態にされてい
る。
より比較的大きな浮遊容量を持つとともにその抵抗値が
比較的太き（されることによって、その遠端部では同図
に点線で示すようにハイレベルへの立ち上がりが遅くな
る。この実施例では、上記タイミング信号φのハイレベ
ルによってＮチャンネルＭＯＳＦＥＴＱ５はオン状態に
、ＰチャンネルＭＯＳＦＥＴＱ６はオフ状態にされてい
る。
これにより、上記遠端部のレベルがＭＯＳＦＥＴＱ４の
しきい値電圧に達すると、このＭＯＳＦＥＴＱ４はオン
状態にされ、上記既にオン状態にされているＭＯＳＦＥ
ＴＱ５と共にＭＯ５ＦＥＴＱ７のゲート電位をロウレベ
ルに引き抜く、これに応じてＰチャンネルＭＯ５ＦＥＴ
Ｑ７はオン状態にされ、ワード線Ｗ１の遠端部へ電源電
圧Ｖｃｃを供給することになる。この結果、ワード線Ｗ
１は、その遠端部からもハイレベルへのチャージアップ
がなされるため同図に実線で示すように急峻に立ち上げ
られることになる。
しきい値電圧に達すると、このＭＯＳＦＥＴＱ４はオン
状態にされ、上記既にオン状態にされているＭＯＳＦＥ
ＴＱ５と共にＭＯ５ＦＥＴＱ７のゲート電位をロウレベ
ルに引き抜く、これに応じてＰチャンネルＭＯ５ＦＥＴ
Ｑ７はオン状態にされ、ワード線Ｗ１の遠端部へ電源電
圧Ｖｃｃを供給することになる。この結果、ワード線Ｗ
１は、その遠端部からもハイレベルへのチャージアップ
がなされるため同図に実線で示すように急峻に立ち上げ
られることになる。
これにより、ワード線の選択動作が高速に行えるから、
メモリアクセスタイムの短縮化、言い換えるならば、動
作の高速化を図ることができるものである。このような
ワード線の補助駆動のために、この実施例では、１個の
ＭＯ５ＦＥＴＱ７により直接電源電圧Ｖｃｃをワード線
に伝えるものであるので、第５図に示した回路形式に比
べて、その素子サイズを約１／２のように小さくでるも
のである。
メモリアクセスタイムの短縮化、言い換えるならば、動
作の高速化を図ることができるものである。このような
ワード線の補助駆動のために、この実施例では、１個の
ＭＯ５ＦＥＴＱ７により直接電源電圧Ｖｃｃをワード線
に伝えるものであるので、第５図に示した回路形式に比
べて、その素子サイズを約１／２のように小さくでるも
のである。
また゛、この実施例では、タイミング信号φによってＮ
チャンネルＭＯ５ＦＥＴＱ５とＰチャンネルＭＯ５ＦＥ
ＴＱ６が相補的に動作させられるため、直列形態にされ
たＭＯ５ＦＥＴＱ４〜Ｑ６を通して直流電流が流れるこ
とはなく、低消費電力のもとてレベル検出動作を行うと
こができる。
チャンネルＭＯ５ＦＥＴＱ５とＰチャンネルＭＯ５ＦＥ
ＴＱ６が相補的に動作させられるため、直列形態にされ
たＭＯ５ＦＥＴＱ４〜Ｑ６を通して直流電流が流れるこ
とはなく、低消費電力のもとてレベル検出動作を行うと
こができる。
タイミング信号φがロウレベルにされるワード線の非選
択状態への切り換えのとき、上記タイミング信号φのロ
ウレベルによってＰチャンネルＭＯ５ＦＥＴＱ６がオン
状態に、ＮチャンネルＭＯＳＦＥＴＱ５はオフ状態にさ
れる。これにより、ＭＯＳＦＥＴＱ４はワード線の選択
レベルによってオン状態にされているにもかかわらず、
上記ＰチャンネルＭＯ５ＦＥＴＱ６のオン状態によって
ＭＯＳＦＥＴＱ７のゲート電圧はハイレベルにされる。
択状態への切り換えのとき、上記タイミング信号φのロ
ウレベルによってＰチャンネルＭＯ５ＦＥＴＱ６がオン
状態に、ＮチャンネルＭＯＳＦＥＴＱ５はオフ状態にさ
れる。これにより、ＭＯＳＦＥＴＱ４はワード線の選択
レベルによってオン状態にされているにもかかわらず、
上記ＰチャンネルＭＯ５ＦＥＴＱ６のオン状態によって
ＭＯＳＦＥＴＱ７のゲート電圧はハイレベルにされる。
これによりＰチャンネルＭＯＳＦＥＴＱ７は直ちにオフ
状態に切り換えられる。この結果、ワード線駆動回路Ｗ
ＤＩのロウレベル出力及び／又はリセット用ＭＯＳＦＥ
ＴＱ１等のオン状態によって選択状態のワード線Ｗ１が
ハイレベルからロウレベルの非選択状態に切り換えられ
る時、第４図に示した回路形式のような直流電流が流れ
ることがなく低消費電力にされるとともに、比較的高速
にワード線を非選択レベルにさせることができる。
状態に切り換えられる。この結果、ワード線駆動回路Ｗ
ＤＩのロウレベル出力及び／又はリセット用ＭＯＳＦＥ
ＴＱ１等のオン状態によって選択状態のワード線Ｗ１が
ハイレベルからロウレベルの非選択状態に切り換えられ
る時、第４図に示した回路形式のような直流電流が流れ
ることがなく低消費電力にされるとともに、比較的高速
にワード線を非選択レベルにさせることができる。
〔実施例２〕
第３図には、上記補助駆動回路の他の一実施例の回路図
が示されている。
が示されている。
この実施例では、ワード線の非選択状態への切り換えも
高速に行うため、ワード線の遠端部と回路の接地電位点
との間にＮチャンネルＭＯＳＦＥＴＱ８が挿入される。
高速に行うため、ワード線の遠端部と回路の接地電位点
との間にＮチャンネルＭＯＳＦＥＴＱ８が挿入される。
このＭＯＳＦＥＴＱ８のゲートには、上記レベル検出
を行うＭＯＳＦＥＴＱ４のソース出力が供給される。他
の回路素子は、上記第１図に示したのと同様であるので
、その説明を省略する。
を行うＭＯＳＦＥＴＱ４のソース出力が供給される。他
の回路素子は、上記第１図に示したのと同様であるので
、その説明を省略する。
この実施例回路の動作を次に説明する。
タイミング信号φがハイレベルにされたワード線Ｗ１の
選択状態においは、ＭＯＳＦＥＴＱ５のオン状態によっ
てＭＯＳＦＥＴＱ８はオフ状態にされている０次に、タ
イミング信号φがハイレベルからロウレベルに切り換え
られると、それに応じてＮチャンネルＭＯ５ＦＥＴＱ５
はオフ状態に、ＰチャンネルＭＯ５ＦＥＴＱ６はオン状
態にされる。この時、ワード線Ｗ１は、リセットＭＯＳ
ＦＥＴＱＩ （図示せず）のオン状態等によってハイ
レベルからロウレベルにされるが、その遠端部における
ハイレベルによって未だレベル検出用のＭＯＳＦＥＴＱ
４がオン状態に留まっているから、上記オン状態にされ
たＭＯＳＦＥＴＱ６とともにＮチャンネルＭＯＳＦＥＴ
Ｑ８のゲートをハイレベルにさせる。これにより、Ｎチ
中ンネルＭＯＳＦＥＴＱ８はオン状態にされ、ワード線
ｗ１を遠端部からもロウレベルに引き抜く、これにより
、ワード線のリセット動作も高速に行うことができるも
のとなる。この場合、ワード線の遠端部でのロウレベル
の引き抜きによってＭＯＳＦＥＴＱ４はオフ状態にされ
るが、ＭＯＳＦＥＴＱＢのゲート容量等には上記ハイレ
ベルが保持されることによって、上記ＭＯ５ＦＥＴＱ８
のオン状態が維持される。
選択状態においは、ＭＯＳＦＥＴＱ５のオン状態によっ
てＭＯＳＦＥＴＱ８はオフ状態にされている０次に、タ
イミング信号φがハイレベルからロウレベルに切り換え
られると、それに応じてＮチャンネルＭＯ５ＦＥＴＱ５
はオフ状態に、ＰチャンネルＭＯ５ＦＥＴＱ６はオン状
態にされる。この時、ワード線Ｗ１は、リセットＭＯＳ
ＦＥＴＱＩ （図示せず）のオン状態等によってハイ
レベルからロウレベルにされるが、その遠端部における
ハイレベルによって未だレベル検出用のＭＯＳＦＥＴＱ
４がオン状態に留まっているから、上記オン状態にされ
たＭＯＳＦＥＴＱ６とともにＮチャンネルＭＯＳＦＥＴ
Ｑ８のゲートをハイレベルにさせる。これにより、Ｎチ
中ンネルＭＯＳＦＥＴＱ８はオン状態にされ、ワード線
ｗ１を遠端部からもロウレベルに引き抜く、これにより
、ワード線のリセット動作も高速に行うことができるも
のとなる。この場合、ワード線の遠端部でのロウレベル
の引き抜きによってＭＯＳＦＥＴＱ４はオフ状態にされ
るが、ＭＯＳＦＥＴＱＢのゲート容量等には上記ハイレ
ベルが保持されることによって、上記ＭＯ５ＦＥＴＱ８
のオン状態が維持される。
再び、いずれかのワード線が非選択状態から選択状態に
される時、タイミング信号φのハイレベルによって直ち
にオン状態にされるＭＯＳＦＥＴＱ５により、上記ＭＯ
ＳＦＥＴＱ８のゲート容量等に保持されたハイレベルは
速やかにロウレベルに引き抜かれる。この結果、このＭ
ＯＳＦＥＴＱ８は直ちにオフ状態にされるので、再び上
記ワード線Ｗ１が選択状態にされる場合でもその立ち上
がりを遅（させることはない。
される時、タイミング信号φのハイレベルによって直ち
にオン状態にされるＭＯＳＦＥＴＱ５により、上記ＭＯ
ＳＦＥＴＱ８のゲート容量等に保持されたハイレベルは
速やかにロウレベルに引き抜かれる。この結果、このＭ
ＯＳＦＥＴＱ８は直ちにオフ状態にされるので、再び上
記ワード線Ｗ１が選択状態にされる場合でもその立ち上
がりを遅（させることはない。
（１）メモリアレイの選択線の駆動回路から見た遠端部
のレベルを検出するＭＯＳＦＥＴのソースとドレインと
の間に、選択タイミングとほり同じタイミング信号によ
って相補的に動作するスイッチＭＯ３ＦＥＴを設けるこ
とによって、レベル検出用ＭＯＳＦＥＴに直流電流を流
さないないようにすることができる。これによって、レ
ベル検出回路の低消費電力化を図ることができるという
効果が得られる。
のレベルを検出するＭＯＳＦＥＴのソースとドレインと
の間に、選択タイミングとほり同じタイミング信号によ
って相補的に動作するスイッチＭＯ３ＦＥＴを設けるこ
とによって、レベル検出用ＭＯＳＦＥＴに直流電流を流
さないないようにすることができる。これによって、レ
ベル検出回路の低消費電力化を図ることができるという
効果が得られる。
（２）上記レベル検出回路の出力によって、選択され及
び／又は非選択にされる選択線の遠端部に１個のＭＯ・
５ＦＥＴからなるチャージアップ及び／又はディスチャ
ージＭＯ３ＦＥＴを設けることによって、比較的小さな
サイズのＭＯＳＦＥＴの追加により選択線の立ち上がり
及び／又は立ち下がりの高速化を図ることができるとい
う効果が得られる。
び／又は非選択にされる選択線の遠端部に１個のＭＯ・
５ＦＥＴからなるチャージアップ及び／又はディスチャ
ージＭＯ３ＦＥＴを設けることによって、比較的小さな
サイズのＭＯＳＦＥＴの追加により選択線の立ち上がり
及び／又は立ち下がりの高速化を図ることができるとい
う効果が得られる。
（３）上記レベル検出回路は、そのタイミング信号に従
って相補的に動作するスイッチＭＯ３ＦＥＴによって選
択状態と非選択状態との相互切り換え時に補助駆動用の
ためのチャージアップ及びディスチャージＭＯＳＦＥＴ
を速やかにオン状態にできる。これにより、これらちの
補助駆動用のＭＯＳＦＥＴと選択線及びその駆動回路を
通して直流電流が流れないから低消費電力化を実現でき
るという効果が得られる。
って相補的に動作するスイッチＭＯ３ＦＥＴによって選
択状態と非選択状態との相互切り換え時に補助駆動用の
ためのチャージアップ及びディスチャージＭＯＳＦＥＴ
を速やかにオン状態にできる。これにより、これらちの
補助駆動用のＭＯＳＦＥＴと選択線及びその駆動回路を
通して直流電流が流れないから低消費電力化を実現でき
るという効果が得られる。
（４）選択線の補助駆動用のＭＯＳ Ｆ ＥＴは、１個
により構成できるから、レベル検出回路を含む補助駆動
回路の占有面積が小さくでき、メモリアレイの高集積化
を実現できるという効果が得られる。
により構成できるから、レベル検出回路を含む補助駆動
回路の占有面積が小さくでき、メモリアレイの高集積化
を実現できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、ワード線の立
ち下がりがアクセスタイムの高速化に影響を及ぼすよう
な場合、第３図においてＭＯＳ Ｆ ＥＴＱ ７を省略
するものであってもよい。データ線選択のためのカラム
スイッチＭＯ５ＦＥＴが多数結合されることによって、
データ線の選択動作が遅くされるような場合には、カラ
ム選択線に対してもその遠端部に上記類似の補助駆動回
路を設けるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない０例えば、ワード線の立
ち下がりがアクセスタイムの高速化に影響を及ぼすよう
な場合、第３図においてＭＯＳ Ｆ ＥＴＱ ７を省略
するものであってもよい。データ線選択のためのカラム
スイッチＭＯ５ＦＥＴが多数結合されることによって、
データ線の選択動作が遅くされるような場合には、カラ
ム選択線に対してもその遠端部に上記類似の補助駆動回
路を設けるものであってもよい。
また、アドレスデコーダやワード線駆動回路の具体的構
成は、種々の実施形態を採ることができるものである。
成は、種々の実施形態を採ることができるものである。
補助駆動回路に供給するタイミング信号は、ワード線駆
動回路のタイミング信号と全く同じ信号である必要なく
、はり同じタイミングで発生するタイミング信号であれ
ばよい。
動回路のタイミング信号と全く同じ信号である必要なく
、はり同じタイミングで発生するタイミング信号であれ
ばよい。
以上の説明では、本発明者によってなされた発明をその
背景となったマイクロプログラムＲＯＭに通用した場合
について説明したが、これに限定されるものではなく、
ダイナミック型ＲＡＭ （ランダム・アクセス・メモリ
）、スタティック型ＲＡＭ、電気的に書き込みを行う各
種プログラマブルＲＯＭ等のような半導体記憶装置に広
く利用できるものである。
背景となったマイクロプログラムＲＯＭに通用した場合
について説明したが、これに限定されるものではなく、
ダイナミック型ＲＡＭ （ランダム・アクセス・メモリ
）、スタティック型ＲＡＭ、電気的に書き込みを行う各
種プログラマブルＲＯＭ等のような半導体記憶装置に広
く利用できるものである。
第１図は、この発明に係るマスク型ＲＯＭの一実施例を
示す回路図、 第２図は、その動作の一例を示すタイミング図、第３図
は、他の一実施例の補助駆動回路を示す回路図、 第４図は、従来技術の一例を示す回路図、第５図は、従
来技術の他の一例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＤＣＲ・・Ｘアドレス
デコーダ、ＹＤＣＲ・・Ｙアドレスデコーダ、ＷＤＩ−
ＷＤｍ・・ワード線駆動回路、ＷＤ１″〜Ｗ Ｄ ｍ
’ ・・補助駆動回路、ＯＢ１〜０”８−°ｌ：１ｉ
７Ｊ″″ゞ 、４の代理人弁理士 小川
謄男゛−一 第２図 −一β扉−
示す回路図、 第２図は、その動作の一例を示すタイミング図、第３図
は、他の一実施例の補助駆動回路を示す回路図、 第４図は、従来技術の一例を示す回路図、第５図は、従
来技術の他の一例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＤＣＲ・・Ｘアドレス
デコーダ、ＹＤＣＲ・・Ｙアドレスデコーダ、ＷＤＩ−
ＷＤｍ・・ワード線駆動回路、ＷＤ１″〜Ｗ Ｄ ｍ
’ ・・補助駆動回路、ＯＢ１〜０”８−°ｌ：１ｉ
７Ｊ″″ゞ 、４の代理人弁理士 小川
謄男゛−一 第２図 −一β扉−
Claims (1)
- 【特許請求の範囲】 １、アドレス信号のデコード出力を受けてメモリアレイ
の選択信号を形成して選択線の一端に伝える駆動回路と
、上記選択線の他端にそのゲートが接続された第１導電
型のＭＯＳＦＥＴＱ４と、このＭＯＳＦＥＴＱ４のソー
スと回路の接地電位点との間に設けられ、選択線の選択
タイミングにほゞ同期したタイミング信号を受ける第１
導電型のスイッチＭＯＳＦＥＴＱ５と、上記ＭＯＳＦＥ
ＴＱ４のドレインと電源電圧端子との間に設けられ、上
記タイミング信号を受ける第２導電型のスイッチＭＯＳ
ＦＥＴＱ６とからなる電圧検出回路と、この電圧検出回
路における上記ＭＯＳＦＥＴＱ４のドレイン出力を受け
、電源電圧Ｖｃｃと選択線の他端との間に設けられた第
２導電型のＭＯＳＦＥＴＱ７及び／又は上記ＭＯＳＦＥ
ＴＱ４のソース出力を受け、回路の接地電位と選択線の
他端と回路の接地電位点との間に設けられた第１導電型
のＭＯＳＦＥＴＱ８とを含むことを特徴とする半導体記
憶装置。 ２、上記選択線は、ＭＯＳＦＥＴにより構成されたメモ
リアレイにおけるワード線であり、導電性ポリシリコン
層により形成されるものであることを特徴とする特許請
求の範囲第１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078364A JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
| US06/852,316 US4719603A (en) | 1985-04-15 | 1986-04-15 | Semiconductor memory having a dynamic level detecting means for detecting a level of a word line |
| US07/126,258 US4896300A (en) | 1985-04-15 | 1987-11-25 | Microprocessor including a microprogram ROM having a dynamic level detecting means for detecting a level of a word line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078364A JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237292A true JPS61237292A (ja) | 1986-10-22 |
| JPH0565960B2 JPH0565960B2 (ja) | 1993-09-20 |
Family
ID=13659944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078364A Granted JPS61237292A (ja) | 1985-04-15 | 1985-04-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4719603A (ja) |
| JP (1) | JPS61237292A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122096A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体記憶装置 |
| JPS648592A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPH06342592A (ja) * | 1990-03-09 | 1994-12-13 | Goldstar Electron Co Ltd | 半導体記憶装置のワード線駆動回路 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JP2560020B2 (ja) * | 1987-02-18 | 1996-12-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5222047A (en) * | 1987-05-15 | 1993-06-22 | Mitsubishi Denki Kabushiki Kaisha | Method and apparatus for driving word line in block access memory |
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| US5138575A (en) * | 1988-12-19 | 1992-08-11 | Fujitsu Limited | Electricaly erasable and programmable read only memory with a discharge device |
| JP2583606B2 (ja) * | 1989-05-16 | 1997-02-19 | 富士通株式会社 | センスアンプ回路 |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
| US5825703A (en) * | 1995-08-17 | 1998-10-20 | Fujitsu Limited | Semiconductor memory device having p-channel field effect transistor to drive word line |
| US5986946A (en) * | 1996-08-07 | 1999-11-16 | Micron Technology, Inc. | Method and apparatus for reducing row shut-off time in an interleaved-row memory device |
| US6034913A (en) * | 1997-09-19 | 2000-03-07 | Siemens Microelectronics, Inc. | Apparatus and method for high-speed wordline driving with low area overhead |
| JP4631743B2 (ja) * | 2006-02-27 | 2011-02-16 | ソニー株式会社 | 半導体装置 |
| US7881126B2 (en) * | 2007-05-31 | 2011-02-01 | Marvell World Trade Ltd. | Memory structure with word line buffers |
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| JPS57161199U (ja) * | 1981-04-06 | 1982-10-09 | ||
| JPS58153296A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | メモリ駆動回路 |
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| JPS566099B2 (ja) * | 1972-02-28 | 1981-02-09 | ||
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| US4503522A (en) * | 1981-03-17 | 1985-03-05 | Hitachi, Ltd. | Dynamic type semiconductor monolithic memory |
| US4394748A (en) * | 1981-08-18 | 1983-07-19 | Motorola, Inc. | ROM Column select circuit and sense amplifier |
| DE3202028A1 (de) * | 1982-01-22 | 1983-07-28 | Siemens AG, 1000 Berlin und 8000 München | Integrieter dynamischer schreib-lese-speicher |
| JPS60173792A (ja) * | 1984-01-31 | 1985-09-07 | Fujitsu Ltd | 信号選択回路 |
| JPS61237292A (ja) * | 1985-04-15 | 1986-10-22 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1985
- 1985-04-15 JP JP60078364A patent/JPS61237292A/ja active Granted
-
1986
- 1986-04-15 US US06/852,316 patent/US4719603A/en not_active Expired - Fee Related
-
1987
- 1987-11-25 US US07/126,258 patent/US4896300A/en not_active Expired - Fee Related
Patent Citations (4)
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| JPS57161199U (ja) * | 1981-04-06 | 1982-10-09 | ||
| JPS58153296A (ja) * | 1982-03-05 | 1983-09-12 | Ricoh Co Ltd | メモリ駆動回路 |
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| JPH06342592A (ja) * | 1990-03-09 | 1994-12-13 | Goldstar Electron Co Ltd | 半導体記憶装置のワード線駆動回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4896300A (en) | 1990-01-23 |
| JPH0565960B2 (ja) | 1993-09-20 |
| US4719603A (en) | 1988-01-12 |
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