KR830008235A - 2개의 마이크로프로세서를 갖는 통신 멀티플렉서 - Google Patents

Abstract

내용 없음

Description

2개의 마이크로프로세서를 갖는 통신 멀티플렉서

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제4도는 통신 제어기(10)에서 ROM과 RAM의 애드레스 위치를 확인하는 블록 다이어그램.

제5도는 공용 메모리(44)에서 메일박스의 배치계획을 도시한 도면.

제6도는 전형적으로 동작하는 입출력 마이크로 프로세서(36)과 라인 마이크로프로세서(56)을 도시한 플로우 다이어그램.

Claims (10)

1. 씨스템 버스, 데이터 바이트를 기억하기 위해 씨스템 버스에 결합하는 메인 메모리, 메인 메모리(4)와 다수의 입출력 장치 사이에서 데이터 바이트를 전송하기 위해 씨스템 버스와 다수의 입출력 장치에 결합되고 애드레스와 제어정보를 기억하기 위한 공용 메모리 장치와 데이터 바이트를 포함하는 통신 멀티플렉서, 공용 메모리장치와 다수의 입출력 장치의 한 장치 사이에서 데이터바이트를 전송하기 위한 폴링 동작을 하는 동안 서비스를 요구하는 다수의 입출력 장치의 한 장치에 반응하고 제1개입 중단 신호를 발생하기 이한 제1장치를 갖는 라인 마이크로프로세서 장치, 그리고 공용 메모리 장치와 메인 메모리 사이에서 데이터 바이트를 전송하기 위해 제1개입중단 신호에 반응하는 입출력 마이크로 프로세서 장치 등으로 구성되는데이터 바이트를 전송하기 위한 데이터 처리 스씨템.
2. 공용 메모리 장치가 데이터 바이트와 제어 정보를 기억하기 위한 메일 박스 장치와 다수의 입출력장치의 각 장치로부터 수신된 데이터 바이트 기억하거나 각 장치로 전송되기 위한 메인 메모리에서 위치를 확인하는 다수의 애드레스를 기억하기 위한 채널 제어 블록 장치를 포함하는 제1항에 따른 씨스템.
3. 제어 정보가 다수의 입출력 장치의 한 장치로부터 데이터 바이트를 수신하고 그 장치로 데이터 바이트를 전송하는 통신 멀티플렉서를 나타내는 수신 채널수 또는 전송 채널수, 메인 메모리로부터 데이터 바이트의 하나를 요구하는 다수의 입출력 장치의 한 장치를 나타내는 로우드 지령 데이터 바이트의 하나를 메인 메모리로 전송하는 다수의 입출력 장치중 한 장치를 나타내는 기억 지령, 라인 마이크로프로세서 장치에 유효한 메일 박스 장치를 나타내는 제1상태의 플랙비트와 입출력 마이크로프로세서 장치에 유효한 메일 박스 장치를 나타내는 제2상태의 플랙 비트 등으로 구성되는 제2항에 따른 씨스템.
4. 채널 제어 블록 장치가 메인 메모리에서 다수의 입출력 장치중 한 장치로부터 수신된 데이터 바이트 중 제1바이트를 제1위치에 기입하기 위한 제1애드레스를 선택하기 위해 다수의 입출력 장치중 한장치를 확인하기 위해 수신 채널수에 반응하고, 다수의 입출력 장치중 한 장치로 전송하기 이해 메인 메모리의 제2위치로부터 데이터 바이트의 제2바이트를 판독하기 위한 제2애드레스를 선택하기 위해 다수의입출력 장치중 한 장치를 확인하기 위해 전송 채널수에 반응하는 제3항에 따른 씨스템.
5. 라인 마이크로프로세서 장치가, 라인 마이크로프로세서, 라인 마이크로프로세서를 개입 중단하기 위해 제2개입중단 신호를 발생하기 위한 폴링 동작을 하는 동안 서비스를 요구하는 다수의 입출력 장치중 한 장치를 나타내는 준비신호에 반응하는 제2장치 등으로 구성되고, 라인 마이크로프로세서가 메일 박스안의 기억 지령, 데이터 바이트의 한 바이트, 그리고 수신 채널수를 기억하기 위해 수신 채널수에 반응하고 플랙비트가 제1상태에 있을때 메일 박스 장치에서 로우드 지령과 전송 채널 수를 기억하고 재2상태의 플랙 비트를 발생하기 위해 전송 채널 수에 반응하며 제1장치가 제1개입 중단 신호를 발생하기 위한 라인 마이크로프로세서로부터 선택된 애드레스 신호에 반응하는 제4항에 따른 씨스템.
6. 입출력 마이크로프로세서 장치가 입출력 마이크로프로세서, 제1장치에 결합되고 입출력 마이크로프로세서를 개입 중단하기 위한 제3개입 중단신호를 발생하도록 제1개입중단 신호에 반응하는 제3장치등으로 구성되고 제3장치 안에서 입출력 마이크로프로세서는 플랙 비트가 수신 채널수, 기억 지령과 데이터 바이트의 한 바이트 또는 전송 채널수와 로우드 지령을 판독하기 위해 제2상태에 있을때 메일박스 장치에 결합하고, 채널 제어 블록 장치는 입출력 마이크로프로세서에 결합되고, 씨스템 버스를 통해 제1애드레스를 메인 메모리로 전송하기 위해 수신 채널수에 반응하고, 입출력 마이크로프로세서는 제1애드레스에 의해 나타난 제1위치에 기억하기 위해 씨스템 버스를 통해 제1데이터 바이트를 메인 메모리로 전송하기 위해 기억 지려에 반응하고, 입출력 마이크로프로세서는 씨스템 버스를 통해 메인 메모리로 미리 할당된 채널수를 전송하기 위한 로우드지령에서 반응하고, 메인 메모리가 메일 박스장치에 기억시키기 위해 제2데이터 바이트를 입출력 마이크로프로세서에 전송시키고, 입출력 마이크로프로세서는 플랙 비트를 제1상태로 세트하는 제5항에 따른 씨스템.
7. 라인 마이크로프로세서가 데이터 바이트의 하나를 메일 박스로부터 다수의 입출력 장치중 한 장치로 전송하기 위해 제1상태의 플랙비트에 반응하는 제6항에 따른 씨스템.
8. 제1장치가 디코더인 제7항에 따른 씨스템.
9. 제2장치가 제1쌍안정 로직 엘리먼트인 제8항에 따른 씨스템.
10. 제3장치가 제2쌍안정 로직 엘리먼트에 있게 되는 제9항에 따른 씨스템.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.