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KR920009124A - 메시지 지향 뱅크 콘트롤러 인터페이스 - Google Patents

메시지 지향 뱅크 콘트롤러 인터페이스 Download PDF

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KR920009124A
KR920009124A KR1019910018506A KR910018506A KR920009124A KR 920009124 A KR920009124 A KR 920009124A KR 1019910018506 A KR1019910018506 A KR 1019910018506A KR 910018506 A KR910018506 A KR 910018506A KR 920009124 A KR920009124 A KR 920009124A
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South Korea
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register
controller unit
bank controller
data
data message
Prior art date
Application number
KR1019910018506A
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Inventor
제이. 아브람즈 레인
그룬탈즈 이나즈
고흐 후-인
로우란 케빈
Original Assignee
엘. 에이취. 번바움
아메리칸 텔리폰 앤드 텔레그라프 캄파니
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Publication date
Application filed by 엘. 에이취. 번바움, 아메리칸 텔리폰 앤드 텔레그라프 캄파니 filed Critical 엘. 에이취. 번바움
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    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
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Abstract

내용 없음

Description

메시지 지향 뱅크 콘트롤러 인터페이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 뱅크 콘트롤러 유닛과 뱅크 주변장치의 일반적 링크를 보여주는 블록도,
제2도는 본 발명의 실시예에 따른 주변장치의 부분을 도시한 블록도,
제3도는 제2도의 실시예에 있어서 메시지로의 데이타 비트흐름의 일반적 구성을 보이는 개략도.

Claims (18)

  1. 복수 바이트의 데이타 및 제어신호를 포함하는 디지탈 신호 흐름을 전송 및 수신하는 회로에 있어서, 상기 회로가 네 레지스터를 포함하며, 이 중 제1레지스터(21)는 상기 디지탈 신호 흐름의 일부인 제어신호를 수신하고, 제2레지스터(23)는 상기 디지탈 신호 흐름의 일부인 제어신호를 송신하며, 제3레지스터(22)는 상기 디지탈 신호의 일부인 데이타를 수신하고, 제4레지스터(24)는 상기 디지탈 신호의 일부인 데이타를 전송하도록 된 것을 특징으로 하는 회로.
  2. 제1항에 있어서, 상기 제4레지스터에 의해 전송되는 데이트를 저장하며, 상기 제4레지스터로부터의 데이타 전송에 오류가 발생된 경우 상기 데이타를 전송하는 제5레지스터(25)를 더 포함하는 것을 특징으로 하는 회로.
  3. 제1항에 있어서, 상기 회로가 뱅크 콘트롤러 유닛(10)으로의 밑으로부터의 디지탈 신호 흐름을 전송 및 수신하도록 된것을 특징으로 하는 회로.
  4. 제3항에 있어서, 상기 회로가 뱅크 주변장치(14)의 일부인 것을 특징으로 하는 회로.
  5. 제1항에 있어서, 상기 레지스터들에 접속된 마이크로 프로세서(19)를 더 포함하는 것을 특징으로 하는 회로.
  6. 뱅크 콘트롤러 유닛(10)과, 상기 뱅크 콘트롤러 유닛과 통신하는 복수의 주변장치(14)를 구비한 디지탈 루프 전송 시스템에 있어서, 상기 각 주변장치가 네 레지스터를 구비하며, 이중 제1레지스터(21)는 상기 뱅크 콘트롤러 유닛으로부터 제어신호를 수신하며, 제2레지스터(23)는 상기 뱅크 콘트롤러 유닛에 제어신호를 전송하며, 제3레지스터(22)는 상기 뱅크 콘트롤러 유닛으로부터 데이타 메시지를 수신하며, 제4레지스터(24)는 상기 뱅크 콘트롤러 유닛에 데이타 메시지를 전송하도록 된 것을 특징으로 하는 전송 시스템.
  7. 제6항에 있어서, 상기 제4레지스터에 의해 전송되는 데이타 메시지를 저장하여 상기 제4레지스터로부터의 데이타 전송에 에러가 발생될때 상기 데이타 메시지를 전송하는 제5레지스터(25)가 더 포함되는 것을 특징으로 하는 전송시스템.
  8. 제6항에 있어서, 상기 주변장치가 채널 유닛인것을 특징으로 하는 전송시스템.
  9. 제6항에 있어서, 상기 데이타 메시지가 10내지 65535범위의 바이트 길이를 갖는 것을 특징으로 하는 전송시스템.
  10. 제6항에 있어서, 상기 제2레지스터에 적절한 신호가 존재할때 상기 뱅크 콘트롤러 유닛에 서비스 요청을 송신하는 수단(20)을 더 포함하는 것을 특징으로 하는 전송 시스템.
  11. 제6항에 있어서, 상기 레지스터중의 하나가 BUSY상태일때 상기 뱅크 콘트롤러 유닛에 소정의 2비트 신호를 송출하는 수단을 더 포함하는 것을 특징으로 하는 전송시스템.
  12. 뱅크 콘트롤러 유닛(10)과 적어도 네 레지스터(21-25)를 구비하는 주변장치(14)간에 제어신호와 데이타 메시지를 포함하는 디지탈 신호 흐름을 전송하는 방법에 있어서, 주변장치에 대한 제어신호를 주변장치의 제1레지스터(21)에 기입하고, 뱅크 콘트롤러 유닛에 대한 제어신호를 주변장치의 제2레지스터(23)에 기입하는 단계와, 주변장치에 대한 데이타 메시지를 제3레지스터(22)에 기입하고, 뱅크 콘트롤러 유닛에 대한 데이타 메시지를 제4레지스터(24)에 기입하는 단계를 포함하는 것을 특징으로 하는 전송방법.
  13. 제12항에 있어서, 상기 뱅크 콘트롤러 유닛에 대한 것과 동일한 데이타 메시지를 제5레지스터(25)에 기입하여 상기 제4레지스터로부터의 전송에 에러가 발생했을 상기 뱅크 콘트롤러 유닛이 독출할 수 있도록 하는 단계를 더 포함하는 것을 특징으로 하는 전송방법.
  14. 제12항에 있어서, 상기 데이타 메시지가 복수의 표제 바이트(31-38)와, 복수의 정보 바이트(39)와, 스톱 바이트(40)와, 검사합바이트(41)를 포함하며, 상기 검사합 바이트는 상기 데이타 메시지의 선행 바이트들의 모든 대응 비트들의 배타적 OR함수인 비트들을 포함하는 것을 특징으로 하는 전송방법.
  15. 제14항에 있어서, 상기 데이타 메시지가 10내지 65535바이트를 포함하는 것을 특징으로 하는 전송방법.
  16. 제14항에 있어서, 상기 표제 바이트가 메시지 길이를 나타내는 2바이트(31,32)와, 메시지가 실체 타겟을 나타내는 2바이트(33,34)와, 메시지의 펌웨어 타겟을 나타내는 2바이트(35,36)와, 메시지의 실치ㅔ 소스를 나타내는 2바이트(37,38)를 포함하는 것을 특징으로 하는 전송방법.
  17. 제12항에 있어서, 적절한 신호가 상기 제2레지스터에 존재할 때 상기 주변장치가 상기 뱅크 콘트롤러 유닛에 서비스 요청을 송출하는 단계를 더 포함하는 것을 특징으로 하는 전송방법.
  18. 제12항에 있어서, 억세스된 레지스터가 BUSY상태일때 이를 표시하는 소정의 2비트 신호를 상기 주변 장치에 상기 뱅크 콘트롤러 유닛에 전송하는 단계를 더 포함하는 것을 특징으로 하는 전송방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910018506A 1990-10-26 1991-10-21 메시지 지향 뱅크 콘트롤러 인터페이스 KR100224519B1 (ko)

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