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KR20180021926A - 표시 장치 및 그 제조방법 - Google Patents

표시 장치 및 그 제조방법 Download PDF

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KR20180021926A
KR20180021926A KR1020187005159A KR20187005159A KR20180021926A KR 20180021926 A KR20180021926 A KR 20180021926A KR 1020187005159 A KR1020187005159 A KR 1020187005159A KR 20187005159 A KR20187005159 A KR 20187005159A KR 20180021926 A KR20180021926 A KR 20180021926A
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KR
South Korea
Prior art keywords
layer
transistor
oxide semiconductor
oxide
film
Prior art date
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Ceased
Application number
KR1020187005159A
Other languages
English (en)
Inventor
순페이 야마자키
마사카츠 오노
히로키 아다치
사토루 이도지리
코이치 타케시마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20180021926A publication Critical patent/KR20180021926A/ko
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Abstract

제 1 유기 수지층이 제 1 기판 위에 형성되고, 상기 제 1 유기 수지층 위에 제 1 절연막이 형성되며, 상기 제 1 절연막 위에 제 1 소자층이 형성되고, 제 2 기판 위에 제 2 유기 수지층이 형성되며, 제 2 유기 수지층 위에 제 2 절연막이 형성되고, 제 2 절연막 위에 제 2 소자층이 형성되며, 제 1 기판과 제 2 기판이 접착되고, 제 1 분리 단계에서는 제 1 유기 수지층과 제 1 기판 사이의 밀착성이 감소되며, 제 1 유기 수지층과 제 1 가요성 기판이 제 1 접착층으로 접착되고, 제 2 분리 단계에서는 제 2 유기 수지층과 상기 제 2 기판 사이의 밀착성이 감소되며, 상기 제 2 유기 수지층과 제 2 가요성 기판이 제 2 접착층으로 접착된다.

Description

표시 장치 및 그 제조방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 일 실시형태는, 산화물 반도체를 포함하는 반도체 장치, 반도체 장치를 포함하는 표시 장치, 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시하는 본 발명의 일 실시형태의 기술 분야는, 대상, 방법, 또는 제조방법에 관한 것이다. 또한, 본 발명의 일 실시형태는 공정(process), 기계, 제품, 또는 물질의 조성에 관한 것이다. 구체적으로, 본 명세서에서 개시된 본 발명의 일 실시형태의 기술 분야의 예로는, 반도체 장치, 표시 장치, 액정 표시 장치, 발광 장치, 조명 장치, 축전 장치, 저장 장치, 이들 중 어느 하나를 구동하기 위한 방법, 및 이들 중 어느 하나를 제조하기 위한 방법을 포함한다.
본 명세서 등에서, 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 및 반도체 회로는 반도체 장치의 실시형태이다. 몇몇 경우에 있어서, 저장 장치, 표시 장치, 또는 전자 장치는 반도체 장치를 포함한다.
절연 표면을 가지는 기판 상에 형성된 반도체막을 사용하여 트랜지스터가 형성되는 기술이 주목되어 왔다. 집적 회로(IC) 또는 화상 표시 장치(표시 장치)와 같은 광범위의 전자 장치에 트랜지스터가 적용된다. 실리콘계(silicon-based) 반도체 재료가 트랜지스터에 적용 가능한 반도체 박막용 재료로서 널리 알려져 있다. 또 다른 재료로서, 산화물 반도체가 주목되어 왔다.
예를 들면, 활성층이 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 비정질 산화물 반도체를 포함하는 트랜지스터를 특허문헌 1에 개시하고 있다.
표시 장치용으로는, 두께 및 무게에 있어서의 감소 외에, 가요성이나 충격 내성 향상시키는 것이 요구된다. 예를 들면, 특허문헌 2는 유기 EL 소자와, 스위칭 소자로서 기능하는 트랜지스터가 막 기판 상에 제공되는 가요성 활성 매트릭스 발광 장치를 개시하고 있다.
일본공개특허출원 제2006-165528호 일본공개특허출원 제2003-174153호
가요성 표시 장치를 제조하는 공정에서, 단단한 기판을 이용할 때 문제되지 않는 미세한 불량 부분이 증가될 수 있고, 이는 제조 수득율(manufacturing yield)을 감소시킬 수 있다. 또한, 불량 부분은 표시 장치가 완성된 후 휨이나 구부러짐으로 인해 증가될 수 있고, 이는 표시 품질과 신뢰성을 감소시킬 수 있다.
따라서, 가요성 표시 장치 제조방법에 있어서, 제조 공정 중인 제품에 미세한 불량 부분을 생성하지 않도록 재료의 적절한 조합 또는 가공법이 사용되는 것이 바람직하다.
본 발명의 일 실시형태의 목적은 높은 표시 품질을 갖는 표시 장치를 제공하는 것이다. 또 다른 목적은 높은 신뢰성을 갖는 표시 장치를 제공하는 것이다. 또 다른 목적은 신규한 표시 장치를 제공하는 것이다. 또한, 또 다른 목적은 신규한 반도체 장치 등을 제공하는 것이다. 또 다른 목적은 표시 장치를 제조하기 위한 방법을 제공하는 것이다.
이들 목적의 설명은 다른 목적의 존재를 방해하지 않는 것에 주목한다. 본 발명의 일 실시형태에 있어서, 목적 모두를 달성할 필요는 없다. 다른 목적은 명세서, 도면, 청구항 등의 설명으로 분명해질 것이고 그 설명으로 이끌어 낼 수 있다.
본 발명의 일 실시형태는 산화물 반도체층을 사용한 트랜지스터를 포함하는 가요성 표시 장치 및 가요성 표시 장치를 제조하기 위한 방법에 관한 것이다.
본 발명의 일 실시형태는 제 1 소자층과 제 2 소자층을 포함하는 표시 장치를 제조하기 위한 방법으로서, 상기 제 1 소자층과 상기 제 2 소자층 중 하나는 화소부와 회로부를 포함하고, 나머지 하나는 착색층과 차광층을 포함한다. 화소부는 산화물 반도체층을 포함하는 제 1 트랜지스터와 표시 소자를 포함하고, 회로부는 산화물 반도체층을 포함하는 제 2 트랜지스터를 포함한다. 이 방법은 다음 단계들: 즉 제 1 기판 상에 제 1 유기 수지층을 형성하는 단계; 상기 제 1 유기 수지층 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 1 소자층을 형성하는 단계; 제 2 기판 상에 제 2 유기 수지층을 형성하는 단계; 제 2 유기 수지층 상에 제 2 절연막을 형성하는 단계; 제 2 절연막 상에 제 2 소자층을 형성하는 단계; 제 1 소자층 및 제 2 소자층을 밀폐하도록 제 1 기판과 제 2 기판을 접착시키는 단계; 제 1 유기 수지층과 제 1 기판 사이의 밀착성을 감소시킴으로써, 제 1 기판을 분리시키는 단계(제 1 분리 단계); 제 1 유기 수지층과 제 1 가요성 기판을 제 1 접착층으로 접착시키는 단계; 제 2 유기 수지층과 제 2 기판 사이의 밀착성을 감소시킴으로써, 제 2 기판을 분리시키는 단계(제 2 분리 단계); 및 제 2 유기 수지층과 제 2 가요성 기판을 제 2 접착층으로 접착시키는 단계를 포함한다.
본 명세서에서, "제 1", "제 2" 등의 서수사는 구성 요소 간의 혼동을 피하기 위해 사용되고, 수적으로 그 구성 요소를 한정하는 것은 아니다.
제 1 유기 수지층과 제 2 유기 수지층은 에폭시 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 또는 폴리아미드-이미드 수지로부터 선택된 재료를 사용하여 형성될 수 있다.
제 1 유기 수지층과 제 1 기판 사이의 밀착성과, 제 2 유기 수지층과 제 2 기판 사이의 밀착성을 감소시키기 위해, 선형 엑시머 레이저로 조사를 행하는 것이 바람직하다.
상기 엑시머 레이저는 바람직하게는 복수의 오실레이터(oscillator)로부터 출력된 레이저를 합성함으로써 얻어진 레이저 광이다.
제 2 분리 단계는 제 1 가요성 기판이 롤러(roller)의 만곡된 표면과 접하는 방식으로 바람직하게 행해진다.
제 1 절연막과 제 2 절연막 각각은 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 또는 질화산화 실리콘막을 포함하고 있는 것이 바람직하다.
산화물 반도체층용으로는 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)이 사용될 수 있다. 산화물 반도체층은 바람직하게는 c축으로 정렬된 결정을 포함한다.
표시 소자로서, 유기 EL 소자가 사용될 수 있다.
본 발명의 또 다른 실시형태는 다음 구성 요소: 제 1 가요성 기판; 제 1 접착층, 제 1 유기 수지층; 제 1 절연막; 산화물 반도체층을 포함하는 제 1 트랜지스터와 표시 소자를 포함하는 화소부와, 제 2 트랜지스터를 포함하는 회로부를 포함하는 제 1 소자층; 착색층과 차광층을 포함하는 제 2 소자층; 제 2 절연막; 제 2 유기 수지층; 제 2 접착층; 및 제 2 가요성 기판을 포함하는 표시 장치이고, 상기 구성 요소들은 이러한 순서대로 적층된다.
제 1 트랜지스터에 포함된 산화물 반도체층은 단층일 수 있고, 제 2 트랜지스터에 포함된 산화물 반도체층은 다층일 수 있다.
제 1 트랜지스터에 포함된 산화물 반도체층은 바람직하게는 산화물 반도체층을 포함하는 제 2 트랜지스터의 게이트 절연막과 접하는 층과 동일한 조성을 가진다.
본 발명의 일 실시형태에 따르면, 양호한 표시 품질을 갖는 표시 장치가 제공될 수 있다. 또는 본 발명의 일 실시형태에 따르면, 신뢰 가능성이 높은 표시 장치가 제공될 수 있다. 또는 본 발명의 일 실시형태에 따르면, 신규한 표시 장치 등이 제공될 수 있다. 또는 본 발명의 일 실시형태에 따르면, 표시 장치를 제조하기 위한 방법이 제공될 수 있다. 또는 본 발명의 일 실시형태에 따르면, 높은 제조 수득율을 가진 표시 장치를 제조하기 위한 방법이 제공될 수 있다.
이들 효과의 설명이 다른 효과의 존재를 방해하지 않음을 주목하라. 본 발명의 일 실시형태는 상기에서 열거된 효과 모두를 반드시 달성하는 것은 아니다. 본 명세서, 도면, 청구항 등의 설명으로부터 다른 효과가 명백해질 것이고 유도될 수 있다.
도 1은 표시 장치를 도시하는 상면도.
도 2는 표시 장치를 도시하는 단면도.
도 3은 표시 장치를 도시하는 단면도.
도 4(A)~4(D)는 표시 장치를 제조하기 위한 방법을 도시하는 단면도.
도 5(A)~5(C)는 표시 장치를 제조하기 위한 방법을 도시하는 단면도.
도 6은 엑시머 레이저를 사용하는 가공 장치의 예를 도시하는 도면.
도 7(A)~7(D)은 분리 장치의 예를 도시하는 도면.
도 8(A)~8(C)은 분리 장치의 예를 도시하는 도면.
도 9(A)~9(C)는 분리 장치의 예를 도시하는 도면.
도 10(A)~10(E)은 분리 장치의 예를 도시하는 도면.
도 11(A)~11(C)은 분리 장치의 예를 도시하는 도면.
도 12(A)~12(C)는 분리 장치의 예를 도시하는 도면.
도 13(A)~13(C)은 분리 장치의 예를 도시하는 도면.
도 14(A) 및 14(B)는 분리 장치의 예를 도시하는 도면.
도 15(A1), 15(A2), 15(B1), 15(B2), 15(C1), 및 15(C2)는 분리 장치의 예를 도시하는 도면.
도 16(A1), 16(A2), 16(B1), 16(B2), 16(C1), 및 16(C2)은 분리 장치의 예를 도시하는 도면.
도 17(A)~17(C)은 표시 장치를 나타내는 블록도와 회로도.
도 18은 표시 모듈을 도시하는 도면.
도 19(A) 및 19(B)는 각각 트랜지스터를 도시하는 단면도.
도 20(A) 및 20(B)은 각각 트랜지스터를 도시하는 단면도.
도 21(A)~21(D)은 CAAC-OS의 단면의 Cs-보정된 고해상도 TEM 화상들과 CAAC-OS의 단면 모식도.
도 22(A)~22(D)는 CAAC-OS의 평면의 Cs-보정된 고해상도 TEM 화상들.
도 23(A)~23(C)은 XRD에 의한 CAAC-OS 및 단결정 산화물 반도체의 구조적 분석을 나타내는 도면.
도 24(A)~24(D)는 각각 전자 장치를 도시하는 도면.
도 25(A) 및 25(B)는 각각 트랜지스터를 도시하는 단면도.
도 26(A) 및 26(B)은 각각 트랜지스터를 도시하는 단면도.
도 27(A) 및 27(B)은 각각 트랜지스터를 도시하는 단면도.
도 28(A) 및 28(B)은 각각 트랜지스터를 도시하는 단면도.
도 29(A) 및 29(B)는 각각 트랜지스터를 도시하는 단면도.
도 30은 표시 장치를 도시하는 단면도.
도 31은 표시 장치를 도시하는 단면도.
도 32(A)~32(D)는 트랜지스터를 제조하기 위한 방법을 도시하는 단면도.
도 33(A)~33(D)은 트랜지스터를 제조하기 위한 방법을 도시하는 단면도.
도 34(A)~34(D)는 트랜지스터를 제조하기 위한 방법을 도시하는 단면도.
도 35(A) 및 35(B)는 각각 트랜지스터를 도시하는 단면도.
도 36은 저항률의 온도 의존성을 나타내는 도면.
도 37(A)~37(F)은 각각 트랜지스터를 도시하는 단면도.
도 38(A)~38(F)은 각각 트랜지스터를 도시하는 단면도.
도 39(A)~39(E)는 각각 트랜지스터를 도시하는 단면도.
도 40(A) 및 40(B)은 CAAC-OS의 전자 회절 패턴을 나타내는 도면.
도 41은 전자 조사에 의해 유도된 In-Ga-Zn 산화물의 결정부의 변화를 나타내는 도면.
도 42(A) 및 42(B)는 CAAC-OS층과 nc-OS층의 증착 모델을 도시하는 모식도.
도 43(A)~43(C)은 InGaZnO4 결정과 펠릿(pellet)을 나타내는 도면.
도 44(A)~44(D)는 CAAC-OS층의 증착 모델을 도시하는 모식도.
실시형태는 도면을 참조하여 상세하게 설명될 것이다. 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세를 다양한 방식으로 변경할 수 있다는 것은 당업자라면 용이하게 이해될 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 설명에 한정하여 해석되는 것이 아니다. 아래에 설명된 본 발명의 구조에서, 동일한 부분이나 유사한 기능을 가지는 부분은 상이한 도면 간에서도 동일한 참조 번호로 표시되고, 그 설명은 몇몇 경우에 반복되지 않는다는 점을 주목하라. 또한, 동일한 구성 요소가 상이한 도면에서 상이한 해칭 패턴(hatching pattern)으로 표시되거나, 해칭 패턴이 몇몇 경우에서는 생략됨을 주목하라.
예를 들면, 본 명세서 등에서, "X와 Y가 접속된다"는 명시적 기재는 X와 Y가 전기적으로 연결되고, X와 Y가 기능적으로 연결되어 있으며, X와 Y가 직접적으로 연결된다는 것을 의미한다. 따라서, 예를 들면 도면과 텍스트에 도시된 연결 관계와 같은 소정의 연결 관계로의 제한 없이, 도면과 텍스트에 도시된 연결 관계를 가지는 소자들 사이에 또 다른 소자가 제공될 수 있다.
여기서, X와 Y는 각각 대상(예컨대, 장치, 소자, 회로, 배선(line), 전극, 단자, 도전막, 층 등)을 표시한다.
X와 Y가 직접적으로 연결되는 경우의 예에는 X와 Y 사이의 전기적 연결을 허용하는 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드, 표시 소자, 발광 소자, 및 부하(load))가 X와 Y 사이에서 연결되지 않는 경우와, X와 Y가 그들 사이에 제공된 X와 Y 사이의 전기적 접속을 허용하는 소자 없이 연결되는 경우가 포함된다.
예를 들면, X와 Y가 전기적으로 연결되는 경우에, X와 Y 사이의 전기적 연결을 가능하게 하는 하나 이상의 소자(예컨대, 스위치, 트랜지스터, 커패시터, 인덕터, 저항기, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 연결될 수 있다. 스위치는 온 또는 오프로 제어된다. 즉, 스위치는 전류가 흐를지 안 흐를지를 결정하기 위해, 도전 또는 비도전(온 또는 오프로 전환)으로 된다. 또는 스위치가 전류 경로를 선택 및 변경하는 기능을 가진다. X와 Y가 전기적으로 연결되는 경우는 X와 Y가 직접적으로 연결되는 경우를 포함한다는 점을 주목하라.
예를 들면, X와 Y가 기능적으로 연결되는 경우에는, X와 Y 사이의 기능적 연결을 가능하게 하는 하나 이상의 회로(예컨대, 인버터, NAND 회로, 또는 NOR 회로와 같은 논리 회로, DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로와 같은 신호 변환 회로, 전원 회로(예컨대, dc-dc 변환기, 스텝-업(step-up) dc-dc 변환기, 또는 스텝-다운(step-down) dc-dc 변환기)와 같은 전위 레벨 변환기 회로, 또는 신호의 전위 레벨을 변경하기 위한 레벨 시프터(shifter) 회로, 전압원, 전류원, 스위칭 회로, 신호 진폭, 전류의 양 등을 증가시킬 수 있는 회로와 같은 증폭기 회로, 연산 증폭기, 차등 증폭기 회로, 소스 팔로워 회로, 또는 버퍼(buffer) 회로, 신호 생성 회로, 기억 회로, 및/또는 제어 회로)가 X와 Y 사이에서 연결될 수 있다. 예를 들면, 또 다른 회로가 X와 Y 사이에 배치될 때에도 X로부터의 신호 출력이 Y로 전송되는 경우에 X와 Y가 기능적으로 연결된다는 점을 주목하라. X와 Y가 기능적으로 연결되는 경우는 X와 Y가 직접적으로 연결되는 경우와 X와 Y가 전기적으로 연결되는 경우를 포함한다는 점을 주목하라.
본 명세서 등에서, "X와 Y가 전기적으로 연결된다"라는 명시적 기재는 X와 Y가 전기적으로 연결된다(즉, X와 Y가 그것들 사이에 제공된 또 다른 소자 또는 또 다른 회로와 연결되는 경우), X와 Y가 기능적으로 연결된다(즉, X와 Y가 그들 사이에 제공된 또 다른 회로와 기능적으로 연결된다), 및 X와 Y가 직접적으로 연결된다(즉, X와 Y가 그것들 사이에 제공된 또 다른 소자 또는 또 다른 회로 없이 연결된다)는 것을 의미함을 주목하라. 즉, 본 명세서 등에서, "X와 Y가 전기적으로 연결된다"라는 명시적 기재는 "X와 Y가 연결된다"라는 기재와 동일하다.
예를 들면, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통해(또는 통하지 않고) X에 전기적으로 연결되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통해(또는 통하지 않고) Y에 전기적으로 연결되는 경우, 또는 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 한쪽 부분에 직접적으로 연결되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 한쪽 부분에 직접적으로 연결되고 Z2의 또 다른 부분이 Y에 직접적으로 연결되면서 Z1의 또 다른 부분이 X에 직접적으로 연결되는 경우는 다음 표현 중 임의의 것을 사용하여 표현될 수 있음을 주목하라.
이러한 표현에는, 예를 들면 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 트랜지스터의 드레인(또는 제 2 단자 등)"은 서로 전기적으로 연결되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y가 순서대로 서로 전기적으로 연결된다", "트랜지스터의 소스(또는 제 1 단자 등)가 X에 전기적으로 연결되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Y에 전기적으로 연결되며, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y가 순서대로 서로 전기적으로 연결된다", 및 "X가 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통해 Y에 전기적으로 연결되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y가 순서대로 연결되기 위해 제공된다"가 포함된다. 회로 구성에서의 연결 순서가 상기 예들에서와 유사한 표현에 의해 규정될 때에는, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)이 기술적 범위를 명시하기 위해 서로 구별될 수 있다.
표현들의 다른 예들에는 "트랜지스터의 소스(또는 제 1 단자 등)가 적어도 제 1 연결 경로를 통해 X에 전기적으로 연결되고, 제 1 연결은 제 2 연결 경로를 포함하지 않으며, 제 2 연결 경로는 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, Z1은 제 1 연결 경로 상에 있고, 트랜지스터의 드레인(또는 제 2 단자 등)이 적어도 제 3 연결 경로를 통해 Y에 전기적으로 연결되고, 제 3 연결 경로는 제 2 연결 경로를 포함하지 않고, Z2는 제 3 연결 경로 상에 있다"가 포함된다. 또한, "트랜지스터의 소스(또는 제 1 단자 등)가 제 1 연결 경로 상의 적어도 Z1을 통해 X에 전기적으로 연결되고, 제 1 연결 경로는 제 2 연결 경로를 포함하지 않으며, 제 2 연결 경로는 트랜지스터를 통한 연결 경로를 포함하지 않고, 트랜지스터의 드레인(또는 제 2 단자 등)이 제 3 연결 경로 상의 적어도 Z2를 통해 Y에 전기적으로 연결되고, 제 3 연결 경로는 제 2 연결 경로를 포함하지 않는다"는 표현을 사용하는 것이 가능하다. 표현의 또 다른 예는 "트랜지스터의 소스(또는 제 1 단자 등)가 제 1 전기적 경로 상의 적어도 Z1을 통해 X에 전기적으로 연결되고, 제 1 전기적 경로는 제 2 전기적 경로를 포함하지 않으며, 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)까지의 전기적 경로이며, 트랜지스터의 드레인(또는 제 2 단자 등)은 제 3 전기적 경로 상의 적어도 Z2를 통해 Y에 전기적으로 연결되고, 제 3 전기적 경로는 제 4 전기적 경로를 포함하지 않고, 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)까지의 전기적 경로이다"는 표현이다. 회로 구조에서의 연결 경로가 상기 예들에서와 유사한 표현에 의해 규정될 때에는, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)이 기술적 범위를 명시하기 위해 서로 구별될 수 있다.
이들 표현은 예들이고, 그러한 표현에는 한정이 없다. 여기서 X, Y, Z1, 및 Z2는 각각 대상(예컨대, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 및 층)을 표시한다.
회로도에서 독립적인 구성 요소들이 서로 전기적으로 연결될 때에도, 한 가지 구성 요소는 몇몇 경우에 복수의 구성 요소의 기능을 가진다. 예를 들면, 배선의 일부가 전극으로서 기능을 할 때에는, 하나의 도전막이 배선과 전극으로서 기능을 한다. 따라서, 본 명세서의 "전기적 연결"은 그 카테고리에 하나의 도전막이 복수의 구성 요소의 기능을 가지는 경우를 포함한다.
"막"과 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿔 사용될 수 있다는 점을 주목하라. 예를 들면 "도전층"이라는 용어는 몇몇 경우에 "도전막"이라는 용어로 변경될 수 있다. 또한, "절연막"이라는 용어는 몇몇 경우에 "절연층"이라는 용어로 변경될 수 있다.
(실시예 1)
본 실시형태에서는, 본 발명의 일 실시형태인 표시 장치와, 그 제조방법을 도면을 참조하여 설명할 것이다.
본 명세서에서 "표시 장치"는 화상 표시 장치 또는 광원(조명 장치를 포함하는)을 의미한다. 또한, 표시 장치는 그 카테고리에 다음 모듈: 가요성 인쇄 회로(FPC), 또는 테이프 캐리어 패키지(TCP)와 같은 연결기(connector)를 포함하는 모듈; 그 말단에 인쇄된 배선판이 제공된 TCP를 포함하는 모듈; 및 칩 온 글라스(COG) 방법에 의해 표시 소자 상에 직접 탑재된 구동 회로를 포함하는 모듈 중 어느 하나를 포함한다.
본 발명의 일 실시형태인 표시 장치는 가요성을 가진다(가요성 표시 장치). "가요성 장치"는 구부러지거나 휠 수 있는 장치를 의미한다는 점을 주목하라. 가요성은 몇몇 경우에서는 최종 제품에서 사용될 수 있고, 몇몇 경우에서는 제조 공정에서 이용될 수 있다. 후자의 경우에서는 최종 제품이 몇몇 경우에 가요성을 가지지 않는다.
도 1은 본 발명의 일 실시형태인 표시 장치(300)의 상면도이다. 도 1에서, 몇몇 구성 요소가 보일 수 있도록 그 크기가 확대 감소되거나 쉬운 이해를 위해 생략된다.
표시 장치(300)는 제 1 가요성 기판(301) 상에 화소부(302), 화소부를 구동하도록 구성된 제 1 회로부(304) 및 제 2 회로부(305), 화소부(302)를 둘러싸기 위해 제공된 밀폐재(sealant)(312), 제 1 회로부(304), 제 2 회로부(305), 및 제 1 가요성 기판(301)을 향하도록 제공된 제 2 가요성 기판(307)을 포함한다. 신호선 구동 회로(소스 드라이버)와 주사선 구동 회로(게이트 드라이브)가, 예를 들면 제 1 회로부(304)와 제 2 회로부(305)로서 각각 사용될 수 있다는 점을 주목하라.
제 1 가요성 기판(301)과 제 2 가요성 기판(307)은 밀폐재(312)로 서로 연결된다. 비록 도 1에는 도시되어 있지 않지만, 제 1 가요성 기판(301)과 제 2 가요성 기판(307) 사이에 표시 소자가 제공된다. 즉, 화소부(302), 제 1 회로부(304), 제 2 회로부(305), 및 표시 소자가 제 1 가요성 기판(301), 밀폐재(312), 및 제 2 가요성 기판(307)으로 밀봉된다.
또한, 표시 장치(300)에서는 화소부(302)에 전기적으로 연결되는 FPC 단자부(308)(FPC: 가요성 인쇄 회로), 제 1 회로부(304), 및 제 2 회로부(305)가 밀폐재(312)에 의해 둘러싸인 영역과는 다른 영역에서 제 1 가요성 기판(301) 상에 제공된다.
FPC 단자부(308)는 FPC(316)에 연결되고, FPC(316)에 의해 다양한 신호가 화소부(302), 제 1 회로부(304), 및 제 2 회로부(305)에 공급된다. 또한, 신호선(310)이 화소부(302), 제 1 회로부(304), 제 2 회로부(305), 및 FPC 단자부(308)에 연결된다. FPC(316)로부터 공급된 다양한 신호는, 신호선(310)을 통해 화소부(302), 제 1 회로부(304), 및 제 2 회로부(305)에 주어진다.
도 1에서는, 화소 회로부(302)를 구동하기 위한 회로가 2개의 영역에 위치하지만, 그 회로의 구조는 그것에 한정되지 않는다. 예를 들면, 그 회로는 하나의 영역에 위치될 수 있다. 또는, 그 회로가 3개 이상의 부분으로 분할될 수 있다. 또는, 제 1 회로부(304)와 제 2 회로부(305) 중 하나만이 제 1 가요성 기판(301) 상에 제공될 수 있고, 나머지 회로는 외부적으로 제공될 수 있다.
또한, 화소부(302)를 구동하기 위한 회로가 화소부(302)에 포함된 트랜지스터와 같이, 제 1 가요성 기판(301) 상에 직접적으로 형성될 수 있거나, 칩 온 글라스 등에 의해 제 1 가요성 기판(301) 상에 IC 칩을 탑재함으로써 형성될 수 있다. 또는, 회로가 TCP 등에 연결될 수 있다.
표시 장치(300)에서의 화소부(302), 제 1 회로부(304), 및 제 2 회로부(305)는, 산화물 반도체층을 사용하여 채널 형성 영역이 형성되는 복수의 트랜지스터를 포함한다.
산화물 반도체층을 사용하는 트랜지스터가 높은 이동도를 가지기 때문에, 트랜지스터가 차지하는 면적이 작게 만들어질 수 있고, 그 개구율이 증가될 수 있다. 트랜지스터를 사용함으로써, 제 1 회로부(304) 및 제 2 회로부(305)가 화소부(302)가 제공된 기판 상에 형성될 수 있다. 또한, 트랜지스터는 매우 낮은 오프-상태의(off-state) 전류를 가지고, 더 긴 기간 동안 비디오 신호 등을 보유할 수 있으며, 따라서 프레임 주파수가 낮아질 수 있고, 표시 장치의 전력 소비가 감소될 수 있다.
산화물 반도체층은 c-축 정렬된 결정을 바람직하게 포함한다. 결정을 포함하는 산화물 반도체층이 트랜지스터의 채널 형성 영역용으로 사용되는 경우에서는, 표시 장치(300)가 예를 들면 구부러질 때, 산화물 반도체층에 크랙(crack) 등이 발생할 가능성이 적다. 그 결과, 신뢰성이 개선될 수 있다.
따라서, 산화물 반도체층을 사용하는 트랜지스터를 이용하게 되면, 예를 들면 비정질 실리콘층이나 다결정질 실리콘층을 포함하는 표시 장치보다 우수한 표시 장치가 형성될 수 있다.
표시 장치(300)에 포함된 표시 소자로서, 액정 소자나 발광 소자가 대표적으로 사용될 수 있다.
이어서, 액정 소자를 포함하는 표시 장치(300a)가 설명된다. 도 2는 표시 장치(300)용으로 액정 소자가 사용되는 경우에서 도 1에서의 일점쇄선 A1-A2를 따르는 단면도이다.
표시 장치(300a)는 제 1 가요성 기판(301), 제 1 접착층(318a), 제 1 유기 수지층(320a), 제 1 절연막(321a), 제 1 소자층, 제 2 소자층, 제 2 절연막(321b), 제 2 유기 수지층(320b), 제 2 접착층(318b), 및 제 2 가요성 기판(307)을 이 순서대로 적층된 것을 포함한다.
도 2에서, 제 1 소자층은 트랜지스터(350, 352), 절연막(364, 366, 368), 평탄화 절연막(370), 연결 전극(360), 도전막(372) 등을 포함한다. 제 2 소자층은 도전막(374), 절연막(334), 착색층(336)(컬러 필터), 차광층(338)(블랙 매트릭스) 등을 포함한다. 상기 구성 요소 중 일부가 포함되지 않거나, 상기 구성 요소 외의 다른 구성 요소가 제 1 소자층과 제 2 소자층에 포함되는 경우가 있다.
제 1 소자층과 제 2 소자층은 액정층(376) 및 밀폐재(312)로 밀봉되어 액정 소자(375)를 형성한다.
제 1 가요성 기판(301)과 제 2 가요성 기판(307)의 재료의 예에는 가요성을 가지기에 충분히 얇은 유리, 폴리프로필렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN)와 같은 폴리에스테르 수지, 폴리아크릴로니트릴(polyacrylonitrile) 수지, 폴리이미드 수지, 폴리메틸메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에테르술폰(PES) 수지, 폴리아미드 수지, 시클로올레핀 수지, 폴리스티렌 수지, 폴리아미드 이미드 수지, 폴리비닐 클로라이드 수지, 및 폴리에테르에테르케톤(PEEK) 수지가 포함된다. 특히, 열 팽창 계수가 낮은 재료가 바람직하고, 예를 들면 폴리아미드 이미드 수지, 폴리이미드 수지, 또는 PET가 적합하게 사용될 수 있다. 유기 수지가 주입된 유리 섬유를 가진 기판이나, 무기 필러(filler)와 유기 수지를 혼합함으로써 열 팽창 계수가 감소되는 기판이 또한 사용될 수 있다.
접착층(318a, 318b)용으로는 예를 들면, 2성분형 수지와 같은, 실온에서 경화 가능한 수지, 광 경화성 수지, 열 경화성 수지 등이 사용될 수 있다. 그 예로는 에폭시 수지, 아크릴 수지, 실리콘 수지, 페놀 수지 등이 포함된다. 특히, 에폭시 수지와 같이 낮은 투습성을 지닌 재료가 바람직하다.
제 1 유기 수지층(320a)과 제 2 유기 수지층(320b)은, 예를 들면 에폭시 수지, 아라미드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 또는 폴리아미드-이미드 수지로부터 선택된 재료를 사용하여 형성될 수 있다.
제 1 절연막(321a)과 제 2 절연막(321b)으로서는, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 또는 질화산화 실리콘막의 단층, 또는 이들 막 중 어느 하나를 포함하는 적층이 사용될 수 있다. 특히, 제 1 가요성 기판(301), 제 1 접착층(318a) 등에 함유된 불순물이 트랜지스터 등으로 확산되는 것을 방지하기 위해 불순물에 대한 차단성이 높은 질소를 함유하는 막이 바람직하게 사용된다.
표시 장치(300a)는 리드(lead) 배선부(311), 화소부(302), 제 1 회로부(304), 및 FPC 단자부(308)를 포함한다. 리드 배선부(311)는 신호선(310)을 포함한다는 점을 주목하라.
표시 장치(300a)는 트랜지스터(350)와 트랜지스터(352)가 화소부(302)와 제 1 회로부(304)에 각각 포함되는 구조를 가진다.
도 2에서, 트랜지스터(350)와 트랜지스터(352)의 크기는 같지만, 트랜지스터의 크기는 그것에 한정되는 것은 아니다. 트랜지스터(350)와 트랜지스터(352)의 크기(채널 길이, 채널 폭 등에 있어서의)는 적절히 변경될 수 있거나, 트랜지스터의 수가 변경될 수 있다. 또한, 연결될 부분, 연결 방법 등이 변경될 때, 제 2 회로부(305)(도 2에 나타내지 않음)는 제 1 회로부(304)의 구조와 유사한 구조를 가질 수 있다.
리드 배선부(311)에 포함된 신호선(310)은 트랜지스터(350)의 소스 전극층과 드레인 전극층을 형성하는 단계에서 형성될 수 있다.
FPC 단자부(308)는 연결 전극(360), 이방성 도전막(380), 및 FPC(316)를 포함한다. 연결 전극(360)은 트랜지스터(350)의 소스 전극층과 드레인 전극층을 형성하는 단계에서 형성될 수 있다. 또한, 연결 전극(360)은 이방성 도전막(380)을 통해 FPC(316)의 단자에 전기적으로 연결된다.
화소부에서의 트랜지스터와 구동 회로부에서의 트랜지스터에 연결된 신호선용으로 구리 원소를 함유하는 배선이 바람직하게 사용된다. 구리 원소를 함유하는 배선이 사용될 때에는, 배선 저항 등으로 인한 신호 지연이 억제될 수 있다.
또한, 도 2에서 절연막(364, 366, 368)과 평탄화 절연막(370)이 트랜지스터(350)와 트랜지스터(352) 상에 제공된다.
절연막(364, 366)은 동일한 재료를 사용하여 형성될 수 있고, 예를 들면 산화 실리콘, 산화질화 실리콘 등이 사용될 수 있다. 절연막(364)은 결함이 적은 산화물 절연막을 사용하여 형성되는 것이 바람직하고, 절연막(366)은 화학량론적 조성을 초과하는 산소를 함유하는 산화물 절연막을 사용하여 형성되는 것이 바람직하다. 절연막(364, 366)은 동일한 재료를 사용하여 형성된 단층일 수 있다는 점을 주목하라. 절연막(368)은 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등을 차단하는 기능을 가진다. 예를 들면, 질화 절연막이 사용되는 것이 바람직하다.
폴리이미드 수지, 아크릴 수지, 폴리이미드 아미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지, 또는 에폭시 수지와 같이, 내열성(heat-resistant)을 가진 유기 재료를 사용하여 평탄화 절연막(370)이 형성될 수 있다. 평탄화 절연막(370)은 이들 재료로부터 형성된 복수의 절연막을 적층함으로써 형성될 수 있음을 주목한다. 또는, 평탄화 절연막(370)이 없는 구조가 채용될 수 있다.
트랜지스터(350)의 소스 전극층과 드레인 전극층 중 하나에 도전막(372)이 전기적으로 연결된다. 도전막(372)은 평탄화 절연막(370) 상에 형성된 화소 전극, 즉 액정 소자의 한 전극으로서 기능을 한다. 도전막(372)으로서, 가시광선을 투과시키는 성질을 가지는 도전막이 사용되는 것이 바람직하다. 예를 들면, 인듐(In), 아연(Zn), 및 주석(Sn)을 포함하는 재료가 도전막용으로 사용되는 것이 바람직하다.
액정 소자(375)는 도전막(372), 도전막(374), 및 액정층(376)을 포함한다. 도전막(374)은 제 2 가요성 기판(307)측 상에 제공되고, 카운터(counter) 전극으로서 기능을 한다. 도 2에 도시된 표시 장치(300a)에서, 액정층(376)의 배향 상태는 도전막(372)과 도전막(374)에 인가된 전압에 의해 변경됨으로써, 광의 투과 또는 비투과가 변경되고, 따라서 화상이 표시될 수 있다.
비록, 도 2에는 나타내지 않았지만, 도전막(372)과 액정층(376) 사이, 그리고 도전막(374)과 액정층(376) 사이에 정렬막이 형성될 수 있다. 편광 부재, 위상차(retardation) 부재, 또는 반사방지 부재 등와 같은 광학 부재(광학 기판)가 적절히 제공될 수 있다. 예를 들면, 편광 기판과 위상차 기판을 사용하여 원편광(circular polarizaion)이 채용될 수 있다. 또한, 백라이트, 사이드라이트 등이 광원으로서 사용될 수 있다.
제 1 가요성 기판(301)과 제 2 가요성 기판(307) 사이에는 스페이서(spacer)(378)가 제공된다. 스페이서(378)는 절연막의 선택적 에칭에 의해 얻어진 원주형(columnar) 스페이서이고, 액정층(376)의 두께(셀 갭(cell gap))를 조정하기 위해 제공된다. 스페이서(378)로서, 구 모양의 스페이서가 사용될 수 있음을 주목하다.
액정층(376)용으로는, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 폴리머 분산형(dispersed) 액정, 강유전성 액정, 또는 반강유전성 액정과 같은 액정 재료가 사용될 수 있다. 이러한 액정 재료는 조건에 따라, 콜레스테릭 상(cholesteric phase), 스멕틱(smectic) 상, 큐빅(cubic) 상, 키랄 네마닉(chiral nematic) 상, 이소트로픽(isotropic) 상 등을 표시한다.
또는, 횡전계 모드를 채용하는 경우에서는 정렬막을 필요로 하지 않는 블루 상(blue phase)을 표시하는 액정이 사용될 수 있다. 블루 상은 액정 상 중 하나이고, 이는 콜레스테릭 액정의 온도가 증가되면서 콜레스테릭 상이 이소트로픽 상으로 변하기 직전에 생성된다. 그러한 블루 상이 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위해 수 중량%(several weight percent) 이상의 키랄재를 혼합한 액정 조성물이 액정층용으로 사용된다. 블루 상을 나타내는 액정과 키랄재를 함유하는 액정 조성물은 짧은 응답 시간과 광학적 등방성을 가지고, 이는 정렬 처리를 불필요하게 하며, 시야각 의존성을 작아지게 한다. 정렬막이 제공될 필요가 없고, 러빙(rubbing) 처리가 반드시 필요하지 않으므로, 러빙 처리로 인한 정전 방전 손상이 방지될 수 있고, 제조 공정에서 액정 표시 장치의 결함과 손상이 감소될 수 있다.
표시 소자로서 액정 소자가 사용되는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드 등이 사용될 수 있다.
VA(vertical alighment) 모드를 이용하는 투과형 액정 표시 장치와 같은, 노말리 블랙(normally black) 액정 표시 장치가 바람직하다. 수직 정렬 모드의 몇 가지 예가 존재하는데, 예를 들면 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASV 모드 등이 채용될 수 있다.
화소부(302)에서의 표시 방법으로서는, 프로그레시브(progressive)법, 인터레이스(interlace)법 등이 채용될 수 있다. 또, 컬러 표시할 때의 화소에서 제어된 컬러 요소는 3개의 컬러, 즉 R, G, 및 B(R, G, 및 B는 적색, 녹색, 및 청색에 각각 해당한다)에만 한정되지 않는다. 예를 들면, 표시 유닛은 R 화소, G 화소, B 화소, 및 W(white) 화소의 4가지 화소로 구성될 수 있다. 또는, 표시 유닛이 펜타일 배열(PenTile layout)에서처럼, R, G, 및 B 중의 컬러 소자 중 2개로 구성될 수 있다. 2개의 컬러는 표시 유닛에 따라 다를 수 있다. 또는, 황색, 시안, 마젠타 등의 하나 이상의 컬러가 RGB에 첨가될 수 있다. 또, 표시 영역의 크기는 컬러 구성 요소의 각 점(dot)에 따라 다를 수 있다. 개시된 발명의 실시형태는 컬러 표시용 표시 장치로만 한정되지 않고, 개시된 발명은 모노크롬(monochrome) 표시용 표시 장치에도 적용될 수 있다.
이어서, 발광 소자를 포함하는 표시 장치(300b)가 설명된다. 도 3은 표시 장치(300)용으로 발광 소자가 사용되는 경우에 도 1에서의 일점쇄선 A1-A2를 따르는 단면도이다. 액정 소자를 포함하는 표시 장치(300a)의 것과 동일한 설명은 생략됨을 주목하라.
표시 장치(300b)는 제 1 가요성 기판(301), 제 1 접착층(318a), 제 1 유기 수지층(320a), 제 1 절연막(321a), 제 1 소자층(410), 제 2 소자층(411), 제 2 절연막(321b), 제 2 유기 수지층(320b), 제 2 접착층(318b), 및 제 2 가요성 기판(307)이 이 순서대로 적층된 것을 포함한다.
도 3에서, 제 1 소자층(410)은 트랜지스터(350, 352), 절연막(364, 366, 368), 평탄화 절연막(370), 발광 소자(480), 절연막(430), 신호선(310), 및 연결 전극(360)을 포함한다. 제 2 소자층(411)은 절연막(334), 착색층(336), 및 차광층(338)을 포함한다. 제 1 소자층(410)과 제 2 소자층(411)은 밀봉층(432)과 밀폐재(312)로 밀봉된다. 제 1 소자층(410) 및 제 2 소자층(411)에 상기 구성 요소의 일부가 포함되지 않는 경우 또는 상기 구성 요소 이외에 구성 요소가 포함되는 경우가 있다는 것에 주목한다.
발광 소자(480)는 도전막(444), EL층(446), 및 도전막(448)을 포함한다. 발광 소자(480)의 EL층(446)이 광을 발하는 경우 표시 장치(300b)는 화상을 표시시킬 수 있다.
절연막(430)은 평탄화 절연막(370) 상의 도전막(444) 상에 제공된다. 절연막(430)은 도전막(444)을 부분적으로 덮는다. EL층으로부터 발하는 반사광이 높은 비율을 가진 도전막은 도전막(444)용으로 사용되고, EL층으로부터 발하는 투광성이 높은 비율을 가진 도전막은 도전막(448)용으로 사용됨으로써 발광 소자(480)는 상부 발광 구조를 가질 수 있다. 또한, 광을 투과하는 높은 비율을 가진 도전막은 도전막(444)용으로 사용되고, 광을 반사하는 높은 비율을 가진 도전막은 도전막(448)용으로 사용됨으로써 발광 소자(480)가 하부 발광 구조를 가질 수 있다. 또한, 광을 투과하는 높은 비율을 가진 도전막은 도전막(444) 및 도전막(448) 모든용으로 사용됨으로써 이중 발광 구조를 얻을 수 있다.
착색층(336)은 발광 소자(480)와 중첩되도록 제공되고, 차광층(338)은 절연막(430)과 중첩되고 리드 배선부(311)와 제 1 회로부(304)에 포함되도록 제공된다. 착색층(336) 및 차광층(338)은 제 3 절연막(334)으로 덮여있다. 발광 소자(480)와 제 3 절연막(334) 사이에 공간은 밀봉층(432)으로 충전된다. 착색층(336)을 가진 구조가 표시 장치(300b)로서 기재되어 있지만, 구조가 그것에 한정되지 않는다. EL층(446)이 분리 착색법에 의해 형성되는 경우에 있어서, 착색층(336)이 반드시 제공될 필요는 없다.
표시 장치(300b)에 있어서, 건조제가 접착층(318a, 318b)에 포함될 수 있다. 예를 들면, 알칼리 토류 금속의 산화물(예를 들면, 산화 칼슘 또는 산화 바륨)과 같은 화학적인 흡착에 의해 수분을 흡착하는 물질을 사용할 수 있다. 또한, 제올라이트 또는 실리카겔과 같은 물리적인 흡착에 의해 수분을 흡착하는 물질을 사용할 수 있다. 수분과 같은 불순물이 발광 소자(480)에 침입하는 것을 건조제가 억제시킬 수 있기 때문에 포함되는 것이 바람직하고, 이로써 표시 장치의 신뢰성을 개선시킬 수 있다.
또한, 밀봉층(432)에 높은 굴절율을 가진 필러(예를 들면, 산화 티타늄)를 혼합하는 것이 바람직하고, 이 경우에 발광 소자(480)로부터 광 추출의 효율을 개선시킬 수 있다.
접착층(318a, 318b)은 광을 산란시키기 위해 산란 부재를 포함할 수도 있다. 예를 들면, 접착층(318a, 318b)은 밀봉층(432) 및 밀봉층(432)의 것과 다른 굴절율을 갖는 입자의 혼합물일 수 있다. 입자는 광을 산란시키기 위한 산란 부재로서 기능한다. 밀봉층(432)과 입자 사이에 굴절율 차이는 0.1 이상이 바람직하고, 0.3 이상이 더욱 바람직하다. 입자로서는, 산화 티타늄, 산화 바륨, 제올라이트 등이 사용될 수 있다. 산화 티타늄 또는 산화 바륨의 입자가 광을 우수하게 산란시키기 때문에 바람직하다. 제올라이트를 사용할 경우, 밀봉층(432) 등에 함유되는 물을 흡착할 수 있고, 이로써 발광 소자의 신뢰성을 개선시킬 수 있다.
제 1 가요성 기판(301) 및 제 2 가요성 기판(307) 각각은 높은 인성을 가진 물질을 사용하여 형성되는 것이 바람직하다. 따라서, 파손되기 어려운 내충격성이 높은 발광 장치를 제공할 수 있다. 예를 들면, 제 1 가요성 기판(301) 및 제 2 가요성 기판(307)이 각각 유기 수지 기판인 경우, 유리 기판이 사용되는 경우와 비교해서 경량이고 파손되기 어려운 표시 장치를 제조하는 것이 가능해진다.
또한, 제 1 가요성 기판(301)용으로 열 방사율이 높은 재료를 사용할 경우, 표시 장치의 표면 온도가 높아지는 것을 방지할 수 있고, 표시 장치의 파손이나 신뢰성의 저하를 방지할 수 있다. 예를 들면, 제 1 가요성 기판(301)은 금속 기판과 열방사성이 높은 층(예를 들면, 층은 금속 산화물 또는 세라믹 재료를 사용하여 형성될 수 있다)의 적층 구조를 가질 수 있다.
이어서, 도 3에 도시된 표시 장치(300b)를 제조하기 위한 방법은 도 4(A)~4(D) 및 도 5(A)~5(C)를 참조하여 기재된다. 도면의 복잡성을 피하기 위해서, 도 3에 도시된 제 1 소자층(410) 및 제 2 소자층(411)은 도 4(A)~4(D) 및 도 5(A)~5(C)로 단순화된다는 것을 주목한다.
우선, 제 1 기판(462) 상에 제 1 유기 수지층(320a), 제 1 절연막(321a), 및 제 1 소자층(410)을 순서대로 적층하여 적층을 형성한다(도 4(A) 참조).
제 2 기판(463) 상에 제 2 유기 수지층(320b), 제 2 절연막(321b), 및 제 2 소자층(411)을 적층하여 적층을 형성한다(도 4(B) 참조).
제 1 기판(462) 및 제 2 기판(463)은 후에 행해진 열처리를 견디기에 충분한 적어도 높은 내열성을 가질 필요가 있다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등이 사용될 수 있다.
제 1 유기 수지층(320a) 및 제 2 유기 수지층(320b)은 에폭시 수지, 아라마이드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 또는 폴리아미드-이미드 수지와 같은 유기 수지를 사용하여 형성될 수 있다. 특히, 폴리이미드 수지는 높은 내열성을 가지기 때문에 사용되는 것이 바람직하다. 폴리이미드 수지가 사용되는 경우에 있어서, 폴리이미드 수지의 두께는 3 ㎚ 이상 및 20 ㎛ 이하이고, 바람직하게는 500 ㎚ 이상 및 2 ㎛ 이하이다. 폴리이미드 수지는 스핀 코팅법, 딥 코팅법, 독터 블레이드법 등을 사용하여 형성될 수 있다.
제 1 절연막(321a) 및 제 2 절연막(321b)은 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등을 이용하여 스퍼터링법, CVD법 등에 의해 형성될 수 있다. 제 1 절연막(321a)을 가짐으로써, 예를 들면 제 1 기판(462) 또는 제 1 유기 수지층(320a)에서 제 1 소자층(410)으로 불순물의 확산을 억제할 수 있다.
제 1 소자층(410)의 형성에 있어서, 트랜지스터(350)에 포함되는 모든 구성 요소가 형성되는 온도는 실온 이상 및 300℃ 이하가 바람직하다. 예를 들면, 제 1 소자층(410)에 포함되는 무기 재료를 사용하여 형성되는 절연막 또는 도전막은 150℃ 이상 및 300℃ 이하이고, 바람직하게는 200℃ 이상 및 270℃ 이하의 온도에서 형성된다. 제 1 소자층(410)에 포함되는 유기 수지 재료를 사용하여 형성되는 절연막 등은 실온 이상 및 100℃ 이하의 온도에서 형성되는 것이 바람직하다. 트랜지스터(350)의 형성에 있어서, 예를 들면 가열 단계가 생략될 수 있다.
제 1 소자층(410)에 포함되는 절연막(430), 도전막(444), EL층(446), 및 도전막(448)은 하기 방법으로 형성될 수 있다.
절연막(430)에 대해서, 예를 들면 유기 수지 또는 무기 절연 재료가 사용될 수 있다. 유기 수지로서, 예를 들면 폴리이미드 수지, 폴리아미드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등이 사용될 수 있다. 무기 절연 재료로서, 예를 들면 산화 실리콘, 산화질화 실리콘 등이 사용될 수 있다. 절연막(430)을 형성하기 위한 방법에는 특별히 한정되지 않는다. 포로리소그래피법, 스퍼터링법, 증착법, 액적토출법(예를 들면, 잉크젯법), 인쇄법(예를 들면, 스크린 인쇄법 또는 오프셋 인쇄법) 등이 사용될 수 있다. 절연막(430)이 포토리소그래피법으로 감광성 수지를 사용하여 형성되는 경우, 형성 단계는 단순화될 수 있다.
도전막(444)으로서, 가시광선의 반사성이 높은 금속막을 사용하는 것이 바람직하다. 금속막으로서, 예를 들면 알루미늄, 은, 그것의 합금 등을 사용할 수 있다. 도전막(444)은, 예를 들면 스퍼터링법으로 형성될 수 있다.
EL층(446)용은 도전막(444) 및 도전막(448)으로부터 주입된 정공과 전자를 재결합함으로써 광을 발할 수 있는 발광 재료를 사용할 수 있다. 발광 재료 이외에 정공 주입층, 정공 수송층, 전자 수송층, 또는 전자 주입층과 같은 기능층을 필요에 따라 형성할 수 있다. 또한, EL층(446)은, 예를 들면 증착법, 코팅법 등으로 형성될 수 있다.
도전막(448)으로서 가시광선에 대해 투광성을 갖는 도전막을 사용하는 것이 바람직하다. 예를 들면, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나를 포함하는 재료가 도전막용으로 사용되는 것이 바람직하다. 도전막(448)용은 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 주석 산화물(ITO), 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물과 같은 투광성 도전 재료를 사용할 수 있다. 본 발명의 일 실시형태에 따른 표시 장치에 있어서, 실리콘을 첨가한 인듐 주석 산화물은 도전막(448)용으로 사용되는 것이 바람직하다. 실리콘을 첨가한 인듐 주석 산화물이 사용될 경우, 도전막(448)의 구부러짐에 대한 내성을 개선시키고, 크랙 등이 일어나기 어려워진다. 예를 들면, 도전막(448)은 스퍼터링법으로 형성될 수 있다.
제 2 소자층(411)의 착색층(336)은 구체적인 파장 범위의 광을 투과시키는 착색층이다. 예를 들면, 적색 파장 범위의 광을 투과하는 적색(R) 컬러 필터, 녹색 파장 범위의 광을 투과하는 녹색(G) 컬러 필터, 청색 파장 범위의 광을 투과하는 청색(B) 컬러 필터 등이 사용될 수 있다. 또한, 황색(Y) 컬러 필터 또는 백색(W) 컬러 필터가 사용될 수 있다. 각 컬러 필터는 인쇄법, 잉크젯법, 포토리소그래피 기술을 사용하는 에칭법 등에 의한 다양한 재료 중 어느 하나를 사용하여 소망한 위치에 형성된다.
제 2 소자층(411)에 차광층(338)은 특정 파장 범위에서 광을 차단하는 기능을 갖고, 금속막, 흑색 안료를 포함하는 유기 절연막 등을 사용하여 형성될 수 있다.
제 2 소자층(411)의 제 3 절연막(434)으로서, 예를 들면 아크릴 수지 등을 포함하는 유기 절연막이 사용될 수 있다. 제 3 절연막(434)이 반드시 형성될 필요는 없고, 제 3 절연막(434)이 없는 구조가 사용될 수 있다는 것에 주목한다.
이어서, 제 1 소자층(410) 및 제 2 소자층(411)은 그 사이에 제공되는 밀봉층(432)과 접합되어 있다(도 4C 참조). 밀폐재(312)는 나타내지 않는 것에 주목한다.
밀봉층(432)용은 가요성을 갖는 고체 밀봉 재료가 사용될 수 있다. 예를 들면, 유리 프리트와 같은 유리 재료, 또는 실온에서 경화 가능한 2성분 혼합형 수지와 같은 수지 재료, 광경화성 수지, 열경화성 수지 등이 사용될 수 있다.
이어서, 제 1 기판(462)은 도 4C에 도시된 구조로부터 분리된다(도 4D 참조). 제 2 기판(463)의 분리 단계는 제 1 기판(462)의 분리 전에 행해질 수 있다는 것에 주목한다.
분리 단계용은 다양한 방법이 적절하게 채용될 수 있다. 예를 들면, 제 1 기판(462)은 하기: 제 1 기판(462)을 통해서 제 1 유기 수지층(320a)을 자외선으로 조사함으로써 제 1 유기 수지층(320a)을 약화시키거나; 제 1 유기 수지층(320a)과 제 1 기판(462) 사이의 점착력을 저하시키는 방식으로 분리될 수 있다. 또한, 자외선(468)을 사용한 조사는 조사 에너지 밀도가 조정되는 조건 하에서 행해질 수 있어서, 제 1 기판(462)과 제 1 유기 수지층(320a) 사이의 높은 점착력을 가진 영역 및 제 1 기판(462)과 제 1 유기 수지층(320a) 사이에 낮은 점착력을 가진 영역을 형성한 다음, 제 1 기판(462)을 분리시킬 수 있다. 자외선의 광원으로서, 예를 들면 308 ㎚의 파장을 가진 자외선을 발하는 엑시머 레이저가 사용될 수 있다. 또한, 고압 수은 램프, UV-LED 등이 사용될 수 있다.
엑시머 레이저는 고출력의 펄스 레이저이고, 이것은 광학계에서 빔을 선 형상으로 성형할 수 있다. 기판은 선형 레이저 빔으로 조사되는 범위 내에서 이동되어서 기판의 전체 또는 필요 부분을 레이저 광으로 조사시킬 수 있다. 선형 빔의 길이가 기판의 한 측면 이상인 경우, 기판이 한 방향으로만 이동되어서 전체 기판이 레이저 광으로 조사될 수 있다는 것에 주목한다.
엑시머 레이저 장치용은 하나의 레이저 발진기를 탑재한 장치 이외에 2개 이상의 발진기를 탑재한 장치를 사용할 수 있다. 복수의 레이저 발진기를 포함하는 장치에 있어서, 레이저 발진기로부터 동기에서 출력되는 레이저 빔이 광학계로 합성(중첩)되어 높은 에너지 밀도를 가진 레이저 광을 얻을 수 있다. 따라서, 본 실시형태에 따른 적용에 있어서, 크기가 제 8세대 유리 기판(2160 ㎜×2460 ㎜) 이상인 기판이 가공될 수 있다. 복수의 레이저 발진기를 포함하는 장치에 있어서, 레이저 발진기로부터 발하는 레이저 광의 출력 변화를 보완해서 펄스 당 강도의 변화가 저감되고, 높은 수득률 과정이 행해질 수 있다. 복수의 레이저 발진기를 포함하는 장치 대신에 복수의 엑시머 레이저 장치가 사용될 수 있다.
도 6은 엑시머 레이저를 사용하는 가공 장치의 예를 도시한다. 2개의 레이저 발진기를 갖는 엑시머 레이저 장치(600)로부터 발하는 레이저 광(610a, 610b)은 광학계(630)에 의해 합성된다. 광학계(630)에 의해 수평으로 신장되는 레이저 광(610c)은 미러(650)를 통해서 렌즈(670)에 입사되고 선형 빔(610d)으로 응축된다. 이때, 가공물(700)의 가공 영역(710)은 기판(720)을 통해서 선형 빔(610d)으로 조사된다.
본 실시형태에 있어서, 가공물(700)은 도 4(C) 또는 도 5(A)에 도시된 구조와 대응하고, 가공 영역(710)은 제 1 유기 수지층(320a) 또는 제 2 유기 수지층(320b)과 대응하며, 기판(720)은 제 1 기판(462) 또는 제 2 기판(463)과 대응한다.
가공물(700)이 도면에 화살표의 방향으로 이동됨으로써 가공 영역(710)의 전체가 선형 빔(610d)으로 조사될 수 있다. 엑시머 레이저로서, 파장이 308 ㎚ 이상인 레이저가 사용되는 것이 바람직하다. 파장 308 ㎚ 이상의 레이저를 사용함으로써, 유리 기판을 기판(720)용으로 사용하는 경우라도 가공에 필요한 레이저 광의 충분한 양이 기판(720)을 통해서 투과될 수 있다.
본 실시형태에 있어서, 제 1 기판(462)과 제 1 유기 수지층(320a) 사이의 계면에서 분리를 행하는 방법이 기재되지만; 분리 방법이 이것에 한정되는 것은 아니다. 예를 들면, 분리가 행해져 제 1 유기 수지층(320a)의 일부가 분리 후에 제 1 기판(462)에 잔존할 수 있다. 또한, 분리가 제 1 유기 수지층(320a)과 제 1 소자층(410) 사이의 계면에서 행해질 수 있다.
또한, 제 1 유기 수지층(320a)은 제 1 기판(462)과 유기 수지층(320a) 사이의 계면으로 액체를 주입함으로써 제 1 기판(462)으로부터 분리될 수 있다. 또한, 제 1 소자층(410)은 제 1 유기 수지층(320a)과 제 1 소자층(410) 사이의 계면으로 액체를 주입함으로써 제 1 유기 수지층(320a)으로부터 분리될 수 있다. 액체로서는, 예를 들면 물, 극성 용매 등이 사용될 수 있다. 액체를 사용함으로써 분리에 의해 야기되는 정전기가 억제될 수 있고, 제 1 소자층(410)의 트랜지스터 등의 정전 파괴를 억제할 수 있다.
이어서, 제 1 유기 수지층(320a) 및 제 1 가요성 기판(301)은 제 1 접착층(318a)과 접착된다(도 5(A) 참조).
이어서, 제 2 기판(463)은 상기 방법과 유산한 방법으로 분리되고, 제 2 유기 수지층(320b) 및 제 2 가요성 기판(307)은 제 2 접착층(318b)과 접착된다(도 5(B) 참조).
그 다음, FPC(316)는 연결 전극(360)에 이방성 도전막(380)과 접착된다. IC 칩 등이 필요에 따라 탑재될 수 있다.
상기 단계에 따라서, 도 3에 도시된 표시 장치(300b)가 제조될 수 있다.
분리가 제 1 유기 수지층(320a)과 제 1 소자층(410) 사이의 계면에서 행해지는 경우에 있어서, 도 5(C)에 도시된 구조가 얻어진다. 이 경우에 있어서, 도 2 및 도 3에 도시된 표시 장치(300a, 300b)에 유기 수지층(320a)이 존재하지 않는다.
본 발명의 일 실시형태에 있어서, 산화물 반도체층을 사용한 트랜지스터 등을 포함하는 소자층이 유기 수지층 상에 형성되고, 유기 수지층이 약화되거나 유기 수지층과 기판 사이의 점착력이 감소됨으로써 소자층이 분리된다. 트랜지스터가 다결정 실리콘을 포함하는 경우에 있어서, 비정질 실리콘을 결정화하기 위해서 레이저 조사 단계가 행해진다. 레이저 조사 단계에 있어서, 실리콘이 용융될 정도로 온도가 너무 높아지는 영역에서 순간적으로 발생한다. 따라서, 본 발명의 일 실시형태와 같이 유기 수지층이 사용되는 경우에 있어서, 열이 유기 수지층에 도전되고, 크랙 또는 필링이 탈가스 또는 열 팽창으로 인해 트랜지스터와 기판 사이에서 형성된 무기막에서 발생한다. 크랙 또는 필링의 발생을 억제하기 위해 에너지 밀도를 저하시키는 레이저를 사용하여 조사하는 경우에는 충분한 결정도를 갖는 다결정질 실리콘을 얻을 수 없다.
반대로, 산화물 반도체층을 사용하여 트랜지스터를 제조하는 공정에서, 고온 단계가 불필요하고, 트랜지스터 등의 완성까지의 공정이 유기 수지층을 약화시키는 것 없이 안정하게 행해질 수 있음으로써; 높은 수득율 및 신뢰성을 가진 트랜지스터를 형성할 수 있다.
본 실시형태에 기재된 구조는 다른 실시형태 중 어느 하나에 기재된 구조와 적절하게 조합하여 사용될 수 있다.
(실시형태 2)
본 실시형태에 있어서, 본 발명의 일 실시형태의 분리 장치는 도 7(A)~7(D), 도 8(A)~8(C), 도 9(A)~9(C), 도 10(A)~10(E), 도 11(A)~11(C), 도 12(A)~12(C), 도 13(A)~13(C), 및 도 14(A) 및 14(B)를 참조하여 기재될 것이다. 본 발명의 일 실시형태는 가공 부재의 제 1 부재를 유지할 수 있는 구조체, 및 가공 부재의 제 2 부재를 유지할 수 있는 스테이지를 포함하는 분리 장치이다. 분리 장치를 사용하여 제 1 부재를 권취하면서 구조체와 스테이지 사이의 가공 부재를 제 1 부재와 제 2 부재로 분리시킨다. 예를 들면, 제 1 부재는 도 5(A)에 도시된 제 2 기판(463) 이외에 적층체와 대응되고, 제 2 부재는 제 2 기판(463)과 대응된다.
본 발명의 일 실시형태의 분리 장치를 사용하여 가공 부재를 제 1 부재 및 제 2 부재에 유효하게 분리시킬 수 있다. 본 발명의 일 실시형태의 분리 장치는 복잡한 구조를 갖지 않으며, 다양한 크기를 갖는 가공 부재의 분리에 적용될 수 있다.
분리 장치의 구조 및 조작 및 분리 장치를 사용한 분리 방법에 대해서 후술한다.
<구조예 1>
도 7(A)~7(D), 도 8(A)~8(C), 및 도 9(A)~9(C)를 참조하여, 제 1 부재(103a)를 가공 부재(103)로부터 박리해서 제 1 부재(103a) 및 제 2 부재(103b)를 분리시키는 예를 나타낸다.
도 7(A)은 박리를 행하기 직전 분리 장치의 투시도이고, 도 7(B)은 그것의 정면도이며, 도 7(D)은 그것의 측면도이다.
도 7(A)~7(D)에 도시된 분리 장치는 구조체(101) 및 스테이지(105)를 포함한다. 구조체(101)는 볼록면을 갖는다. 스테이지(105)는 볼록면과 향하는 지지면을 갖는다.
도 7(A)~7(D)에 있어서, 가공 부재(103)는 볼록면과 분리 장치의 지지면 사이에 배열된다.
도 7(C)은 구조체(101)에 대해서 가공 부재(103)의 위치가 도 7(A), 도 7(B), 및 도 7(D)의 것과 다른 경우를 나타내는 상면도이다. 도 7(A)은 가공 부재(103)의 측부에서 박리가 개시되는 경우를 나타낸다. 또한, 도 7(C)의 상면도에 나타낸 바와 같이 박리는 가공 부재(103)의 코너부에서 개시될 수 있다. 박리가 가공 부재(103)의 측부에서 개시되는 경우에 있어서, 단측이 박리되고, 장측 방향으로 박리를 진행하는 것이 바람직하다. 따라서, 구조체의 회전 속도의 조건이 용이하게 조정되고, 박리 수득율은 증가될 수 있다.
가공 부재(103)는 시트형 형상을 갖고, 이것은 시트형 제 1 부재(103a) 및 시트형 제 2 부재(103b)를 포함한다. 제 1 부재(103a) 및 제 2 부재(103b) 각각은 단층 또는 적층일 수 있다. 가공 부재(103)에 있어서, 박리 트리거를 형성하는 것이 바람직하다. 트리거를 사용함으로써, 박리는 제 1 부재(103a)와 제 2 부재(103b) 사이의 계면에서 용이하게 행해진다.
분리 장치가 이송 수단을 포함하는 경우에 있어서, 가공 부재(103)는 이송 수단을 사용하여 스테이지(105) 상에 제공될 수 있다.
도 7(D)의 2점 쇄선으로 둘러싸인 부분과 대응하는 확대도에 나타낸 바와 같이, 구조체(101)의 볼록면은 가공 부재(103)에 형성된 점형 형상 또는 선형(실선, 파선, 또는 프레임 형상을 포함)으로 박리 트리거(102)를 사용하여 중첩된다. 그 다음, 제 1 부재(103a)를 박리하기 위한 힘은 구조체(101)의 회전에 의해 가공 부재(103)에 적용되고, 제 1 부재(103a)의 박리가 박리 트리거(102) 근방에서 개시된다. 그 후, 가공 부재(103)는 제 1 부재(103a) 및 제 2 부재(103b)로 분리된다.
구조체(101)는 볼록면, 예를 들면 원통 형상(원주 형상, 직원주 형상, 타원 기둥 형상, 포물 기둥 형상 등을 포함), 구면 형상, 일부가 원통 형상인 구조, 일부가 구면 형상인 구조 등을 갖는 것이 바람직하다. 예를 들면, 드럼 롤러와 같은 롤러가 사용될 수 있다.
구조체의 재료로서, 금속, 합금, 유기 수지 등을 들 수 있다. 구조체는 내부에 공간이나 정공을 가질 수 있다.
도 10(C) 및 10(D)은 볼록면을 부분적으로 갖는 구조체(151) 및 구조체(152) 각각을 도시한다. 구조체(151) 및 구조체(152) 각각은 부분적으로 원통 형상을 갖는다.
구조체의 볼록 면의 곡률 반경은 스테이지(105)의 지지면의 것보다 작다. 볼록면의 곡률 반경은, 예를 들면 0.5 ㎜ 이상 및 1000 ㎜ 이하일 수 있다. 예를 들면, 가공 부재가 분리되는 경우, 볼록면의 곡률 반경은 0.5 ㎜ 이상 및 500 ㎜ 이하, 구체적으로는 150 ㎜, 225 ㎜, 300 ㎜ 등이다. 이러한 볼록면을 갖는 구조체의 예로는 직경이 300 ㎜, 450 ㎜, 또는 600 ㎜인 롤러를 포함한다. 볼록면의 곡률 반경의 바람직한 범위는 가공 부재의 두께 또는 크기에 따라 달라진다는 것에 주목한다. 따라서, 구조체의 곡률 반경은 상기에 한정되는 것은 아니고, 구조체의 곡률 반경이 스테이지(105)의 지지면의 것보다 작은 것이 바람직하다.
가공 부재(103)가 낮은 점착력을 가진 적층 구조를 가지는 경우에 있어서, 분리는 낮은 점착력을 가진 계면에서 발생하고, 분리의 수득률이 감소될 수 있다. 예를 들면, 가공 부재(103)가 유기 EL 소자를 포함하는 경우에 있어서, 분리는 EL층에 포함되는 2개의 층 사이의 계면 또는 EL층과 전극 사이의 계면에서 발생하고, 따라서 제 1 부재(103a)와 제 2 부재(103b) 사이의 계면에서 분리가 어려워지는 경우가 있다. 따라서, 볼록면의 곡률 반경은 제 1 부재(103a)와 제 2 부재(103b) 사이의 계면에서 분리가 야기되도록 결정된다. 또한, 분리부는 구조체(101)의 회전 속도로 조정될 수 있다.
볼록면의 곡률 반경이 너무 작은 경우, 볼록면에 권취된 제 1 부재(103a)에 포함된 소자가 파손될 수 있다. 따라서, 볼록면의 곡률 반경은 0.5 ㎜ 이상이 바람직하다.
볼록면의 곡률 반경이 큰 경우, 유리 기판, 사파이어 기판, 석영 기판, 또는 실리콘 기판과 같은 낮은 가요성 및 높은 강성을 가진 기판은 볼록면에 권취될 수 있다. 따라서, 볼록면의 곡률 반경은 300 ㎜ 이상이 바람직하다.
또한, 볼록면의 곡률 반경이 큰 경우, 분리 장치가 큰 크기를 갖고, 설치 부분 등이 제한될 수 있다. 따라서, 볼록면의 곡률 반경은, 예를 들면 1000 ㎜ 이하가 바람직하고, 500 ㎜ 이하가 더욱 바람직하다.
볼록면의 적어도 일부가 점성을 가질 수 있다. 예를 들면, 점착 테이프 등이 볼록면 일부 또는 전체에 붙을 수 있다. 도 10(E)에 도시된 바와 같이, 제 1 부재(103a)에 붙기 위해서 점성을 갖는 부분(104)을 볼록면의 적어도 일부에 제공할 수 있다. 또한, 구조체(101) 자체는 흡착 메카니즘을 가질 수 있어 볼록면이 제 1 부재(103a)에 부착될 수 있다.
구조체(101) 또는 스테이지(105)는 하기 방향: 전후; 좌우; 및 상하 중 적어도 어느 하나로 이동할 수 있다. 구조체(101)의 볼록면과 스테이지(105)의 지지면 사이의 거리는 다양한 두께로 가공 부재의 분리가 조정될 수 있는 것이 바람직하다. 구조예 1에 있어서, 구조체(101)는 스테이지(105)의 길이 방향으로 이동될 수 있다.
스테이지(105) 상에 위치된 부재 등(예를 들면, 가공 부재(103) 또는 제 2 부재(103b))을 유지하기 위한 유지 수단으로서, 흡입 척, 정전 척, 또는 기계적 척과 같은 척을 들 수 있다. 예를 들면, 포러스 척이 사용될 수 있다. 또한, 부재는 흡입 테이블, 히터 테이블, 스피너 테이블 등에 고정될 수 있다.
도 8(A)은 박리가 행해지는 상태의 분리 장치의 투시도이고, 도 8(B)은 그것의 정면도이며, 도 8(C)은 그것의 측면도이다. 도 9(A)는 박리 단계 후에 분리 장치의 투시도이고, 도 9(B)는 그것의 정면도이며, 도 9(C)는 그것의 측면도이다.
회전축(109)은 구조체(101)의 중심에 제공된다. 구조체(101)가 회전되는 방향을 도 8(A), 8(C) 등에 나타내었지만, 구조체(101)는 도 8(A), 8(C) 등에 나타낸 방향뿐만 아니라 역방향으로 회전될 수 있다. 또한, 회전축(109)은 가이드(107)의 홈을 따라 이동됨으로써, 구조체(101)가 스테이지(105)의 길이 방향으로 이동될 수 있다(도 8(C) 및 도 9(C)의 좌우방향).
구조체(101)의 회전에 의해, 가공 부재(103)로부터 구조체(101)의 볼록면과 중첩하는 제 1 부재(103a)의 박리가 박리 트리거 근방에서 개시되고, 제 1 부재(103a)는 볼록면에 권취되면서 제 2 부재(103b)로부터 분리된다. 제 1 부재(103a)는 구조체(101)의 볼록면에 유지되고, 제 2 부재(103b)는 스테이지(105) 상에 유지된다.
본 발명의 일 실시형태의 분리 장치에 있어서, 스테이지(105)에 대한 구조체(101)의 회전 중심의 위치는 적어도 하나의 스테이지(105) 및 구조체(101)에서 이동됨으로서 변경될 수 있다. 구조예 1에 있어서, 구조체(101)의 회전 중심이 이동되는 예를 나타낸다. 구체적으로, 스테이지(105)가 정지한(또는 고정된) 상태에서 구조체(101)가 제 1 부재(103a)를 권취하면서 가공 부재(103)의 하나의 단부로부터 대향하는 단부쪽으로 이동(회전)될 수 있는 예를 나타낸다.
구조체(101)의 볼록면의 선형 속도는 스테이지(105)에 대한 구조체(101)의 회전 중심의 이동 속도 이상이다.
제 1 부재(103a) 또는 제 2 부재(103b)에 장력을 가하면서 제 1 부재(103a) 및 제 2 부재(103b)를 서로 분리시킬 수 있다.
도 8(C)에서 화살표(108)에 의해 표시된 바와 같이, 제 1 부재(103a) 및 제 2 부재(103b)가 서로 분리되는 표면에 액체를 공급할 수 있는 액체 공급 수단이 제공될 수 있다.
또한, 박리에서 야기되는 정전기로 인해 제 1 부재(103a)에 포함되는 소자 등에 악영향(예를 들면, 반도체 소자가 정전기에 의해 손상되는 현상)을 억제시킬 수 있다. 액체가 분무형 또는 증기형으로 분사될 수 있다는 것에 주목한다. 액체로서, 순수 또는 유기 용매를 사용할 수 있다. 중성, 알칼리성, 또는 산성 수용액 또는 염이 용해된 수용액을 사용할 수 있다.
분리 장치가 이송 수단을 포함하는 경우에 있어서, 스테이지(105) 상에 제 2 부재(103b) 또는 구조체(101)에 권취된 제 1 부재(103a)는 분리 후에 이송 수단으로 이송될 수 있다.
도 10(A) 및 10(B)에 도시된 바와 같이, 구조체(101)를 추가 회전시킴으로써, 스테이지(105) 상에 제공된 시트형 부재(111) 및 제 1 부재(103a)가 접착될 수 있다.
부재(111)는 단층 구조 또는 적층 구조를 가질 수 있다. 제 1 부재(103a)와 접하고 있는 부재(111)의 표면의 적어도 일부에 제 1 부재(103a)에 대해서 점착성을 갖는 것이 바람직하다. 예를 들면, 접착층을 형성할 수 있다.
구조체(101)가 1 회전하는 동안에, 제 1 부재(103a)는 볼록면에 완전하게 권취될 수 있다. 이것은 제 1 부재(103a)가 스테이지(105)와 접하고 구조체(101)에 의해 가압되는 것으로부터 방지될 수 있는 바람직한 단계이다.
또한, 권취된 제 1 부재(103a)는 스테이지(105)와 접하는 것 없이 부재(111)에 접착되는 것이 바람직하다.
예를 들면, 회전 단계는 하기 방식으로 행해질 수 있다. 우선, 구조체(101)는 1/4 회전되어서 제 1 부재(103a)의 전체를 볼록면에 권취시킨다. 이어서, 구조체(101)는 3/4 회전되어서 구조체(101)를 부재(111)의 단부 근방으로 이동시킨다. 그 다음, 구조체(101)는 1/4 회전되어서 제 1 부재(103a)를 부재(111)에 접착시킨다.
또한, 분리 후에 구조체(101)와 스테이지(105) 사이의 거리를 조정해서 구조체(101)에 권취된 제 1 부재(103a)를 스테이지(105)와 접하지 않는다.
<구조예 2>
구조예 2에 있어서, 스테이지에 대한 구조체의 회전 중심의 위치가 스테이지를 이동시킴으로써 변경되는 예를 나타낸다. 구체적으로, 구조체의 회전 중심의 위치가 이동되지 않지만 스테이지가 대향하는 단부쪽으로 가공 부재의 하나의 단부로부터 이동되는 예를 나타낸다.
도 11(A)~11(C), 도 12(A)~12(C), 및 도 13(A)~13(C)을 참조하여, 제 1 부재(153a) 및 제 2 부재(153b)가 가공 부재(153)로부터 제 1 부재(153a)를 박리함으로써 서로 분리되는 예를 나타낸다.
도 11(A)은 박리가 행해지기 직전 분리 장치의 투시도이고, 도 11(B)은 그것의 정면도이며, 도 11(C)은 그것의 측면도이다.
도 11(A)~11(C)에 도시된 분리 장치는 구조체(151), 스테이지(155), 지지체(157), 및 이송 롤러(158)를 포함한다. 구조체(151)는 볼록면을 갖는다. 스테이지(155)는 볼록면과 향하는 지지면을 갖는다. 지지체(157)는 구조체(151)를 지지한다.
도 11(A)~11(C)에 있어서, 가공 부재(153)는 볼록면과 분리 장치의 지지면 사이에 제공된다.
도 11(A)은 가공 부재(153)의 측부에서 박리가 개시되는 예를 나타내지만, 박리는 가공 부재(153)의 코너부에서 개시되고, 이것은 구조예 1의 경우와 유사하다.
구조체(151), 가공 부재(153), 및 스테이지(155)는 각각 구조예 1의 구조체(101), 가공 부재(103), 및 스테이지(105)의 것과 유사한 구조를 가질 수 있음으로써; 그것의 설명을 생략한다. 가공 부재(153)에 있어서, 박리 트리거(162)가 제공된다.
지지체(157)는 구조체(151)의 회전축(159)을 지지한다. 지지체(157)는 구조체(151)의 수직 위치를 조정하는 기능을 갖는다. 따라서, 구조체(151)의 볼록면과 스테이지(155)의 지지면 사이의 거리는 조정 가능할 수 있다.
이송 롤러(158)는 스테이지(155)를 이동시킬 수 있다. 스테이지(155)를 이동시키기 위한 수단에는 특별히 한정되지 않고, 컨베이어 벨트 또는 이송 로봇이 사용될 수 있다.
분리 장치가 이송 수단을 포함하는 경우에 있어서, 가공 부재(153)가 이송 수단을 가진 스테이지(155) 상에 제공될 수 있다.
도 12(A)는 박리가 행해지는 상태에서 분리 장치의 투시도이고, 도 12(B)는 그것의 정면도이며, 도 12(C)는 그것의 측면도이다. 도 13(A)은 박리 후 분리 장치의 투시도이고, 도 13(B)은 그것의 정면도이며, 도 13(C)은 그것의 측면도이다.
회전축(159)은 구조체(151)의 중심에 제공된다. 구조체(151) 또는 이송 롤러(158)가 회전되는 방향을 도 12(A), 12(C) 등에 나타내었지만, 구조체(151) 또는 이송 롤러(158)는 도 12(A), 12(C) 등에 나타낸 방향뿐만 아니라 역 방향으로 회전될 수 있다. 이송 롤러(158)를 회전시킴으로써, 구조체(151)의 회전 중심에 대한 스테이지(155) 및 스테이지(155) 상에 가공 부재(153)의 위치가 이동될 수 있다(구체적으로, 도 12(C) 또는 도 13(C)의 좌우방향으로 이동됨).
구조체(151)에 유지된 제 1 부재(153a)는 가공 부재(153)로부터 박리되고, 볼록면에 권취되며, 제 2 부재(153b)로부터 분리된다. 스테이지(155) 상에 제 2 부재(153b)가 유지된다.
구조체(151)의 볼록면은 가공 부재(153)의 박리 트리거(162)와 중첩된다. 그 다음, 구조체(151)가 회전됨으로써 제 1 부재(153a)를 박리하기 위한 힘은 가공 부재(153)에 적용되고, 박리 트리거(162) 근방의 제 1 부재(153a)가 박리된다. 가공 부재(103)로부터 박리된 제 1 부재(153a)는 볼록면에 권취되고 제 2 부재(103b)로부터 분리된다. 제 1 부재(153a)는 구조체(151)의 볼록면에 유지되고, 제 2 부재(153b)는 스테이지(155) 상에 유지된다.
분리 장치가 이송 수단을 포함하는 경우에 있어서, 스테이지(155) 상에 제 2 부재는 구조체(151)에 권취된 제 1 부재(153a)가 분리 후에 이송 수단에 의해 이송될 수 있다.
도 14(A) 및 14(B)에 도시된 바와 같이, 구조체(151) 및 이송 롤러(158)가 회전됨으로써, 스테이지(156) 상에 제공된 시트형 부재(161)와 제 1 부재(153a)가 접착될 수 있다. 가공 부재(153)가 제공되는 스테이지(155) 상에 부재(161)가 제공될 수 있다.
<구조예 3>
본 발명의 일 실시형태의 분리 장치의 또 다른 구조는 도 15(A1), 15(A2), 15(B1), 15(B2), 15(C1), 및 15(C2)를 참조하여 기재된다. 도 15(A1), 15(A2), 15(B1), 15(B2), 15(C1), 및 15(C2)는 본 발명의 일 실시형태의 분리 장치의 구조 및 조작을 도시한다.
도 15(A1), 도 15(B1), 및 도 15(C1)는 본 발명의 일 실시형태의 분리 장치의 측면을 도시하는 각 모식도이다. 도 15(A2), 도 15(B2), 및 도 15(C2)는 분리 장치의 상면을 도시하는 각 모식도이다.
도 15(A1) 및 도 15(A2)는 가공 부재(103)로부터 제 1 부재(103a)의 박리 단계를 개시하는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
도 15(B1) 및 도 15(B2)는 가공 부재(103)로부터 제 1 부재(103a)가 박리되는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
도 15(C1) 및 도 15(C2)는 가공 부재(103)로부터 제 1 부재(103a)의 박리가 종료되는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
일 실시형태의 구조예 3에 기재된 분리 장치는 원통형 구조체(101) 및 원통형 구조체(101)의 내벽과 접하고 구조체(101)의 회전과 동기해서 회전시킬 수 있는 회전체(101a)를 포함하고 있고, 이것은 도 7(A)~7(D), 도 8(A)~8(C), 도 9(A)~9(C), 도 10(A)~10(E), 도 11(A)~11(C), 도 12(A)~12(C), 도 13(A)~13(C), 및 도 14(A) 및 14(B)를 참조하여 기재된 분리 장치와 다르다. 다른 구성 요소는 하기에 상세하게 기재될 것이고, 상기 설명은 다른 유사한 구성 요소에 참조된다.
구조체(101)는 원통형 형상을 갖는다. 구조체(101)는 그 외면에 부재(101b)와 함께 제공될 수 있다는 것에 주목한다(도 15(A1) 및 도 15(A2) 참조).
부재(101b)는 구조체(101)의 표면의 물성을 개질시킬 수 있다. 예를 들면, 부재(101b)는 구조체(101)의 표면이 점성을 갖는 것을 허용한다. 또한, 부재(101b)는 구조체(101)의 표면이 요철 부분에 집중된 응력을 분산시킬 수 있는 탄성을 갖는 것을 허용한다.
예를 들면, 고무, 실리콘 고무, 수지, 천연 재료 등이 부재(101b)에 사용될 수 있다.
구조체(101)에 제공된 부재(101b)가 이음 부분을 가지는 경우에 있어서, 가공 부재(103)가 이음 부분과 접하는 것을 방지하기 위해서 스테이지(105)와 구조체(101) 사이에 가공 부재가 제공된다.
회전체(101a)가 원통형 구조체(101)의 내주면과 접하고 있고, 가공 부재(103)가 구조체(101)의 외주면과 스테이지(105) 사이에 끼워져 있다.
회전체(101a)는 중심축 주위로 회전 가능하게 제공된다. 예를 들면, 회전체(101a)는 원통형 롤러 또는 그 외면에 기어를 제공할 수 있다.
그 외주면에 기어가 제공된 회전체(101a)가 사용되는 경우에 있어서, 회전체(101a)가 제공된 기어와 맞물리는 기어가 구조체(101)의 내면에 제공된다. 이 구조에 있어서, 예를 들면 회전체(101a)는 구동 수단을 사용하여 회전되도록 구동되고, 회전은 구조체(101)에 영향을 줄 수 있다.
제 1 단계로서, 박리 트리거(102)가 제공된 가공 부재(103)는 스테이지(105)와 구조체(101) 사이에 삽입된다(도 15(A1) 및 도 15(A2) 참조). 가공 부재(103)가 단측 및 장측을 가지는 경우에 있어서, 박리 트리거(102)는 코너부에 제공되는 것이 바람직하고, 가공 부재(103)는 상기로부터 나타낸 바와 같이 회전체(101a)의 중심축에 수직인 방향에 대하여 각도(θ)로 경사진 상태에서 코너 부분으로 삽입될 수 있다. 결과적으로, 제 2 부재(103b)로부터 제 1 부재(103a)의 박리는 박리 트리거(102)에서 점진적으로 진행될 수 있다.
제 2 단계로서, 제 2 부재(103b)에서 제 1 부재(103a)의 추가 박리가 진행된다(도 15(B1) 및 도 15(B2) 참조).
화살표(108)로 표시된 액체 공급 장치를 사용하여 제 1 부재(103a) 및 제 2 부재(103b)가 분리되는 표면(분리 표면)에 액체가 공급된다(도 15(B1) 참조). 예를 들면, 액체는 분리 표면에 주입된다. 또한, 액체는 분사될 수 있다.
예를 들면, 주입되거나 분사되는 액체로서, 물, 극성 용매 등이 사용될 수 있다. 액체를 주입함으로써 박리에 의해 야기되는 정전기 등의 영향을 감소시킬 수 있다. 또한, 박리층이 액체와 함께 용해되면서 박리가 진행될 수 있다.
제 3 단계로서, 제 1 부재(103a) 및 제 2 부재(103b)가 분리된다(도 15(C1) 및 도 15(C2) 참조).
<구조예 4>
본 발명의 일 실시형태의 분리 장치의 또 다른 구조는 도 16(A1), 16(A2), 16(B1), 16(B2), 16(C1), 및 16(C2)을 참조하여 기재된다. 도 16(A1), 16(A2), 16(B1), 16(B2), 16(C1), 및 16(C2)은 본 발명의 일 실시형태의 분리 장치의 구조 및 조작을 도시한다.
도 16(A1), 도 16(B1), 및 도 16(C1)은 본 발명의 일 실시형태의 분리 장치의 측면을 도시하는 각각의 모식도이다. 도 16(A2), 도 16(B2), 및 도 16(C2)은 그것의 상면을 도시하는 각각의 모식도이다.
도 16(A1) 및 도 16(A2)은 가공 부재(153)로부터 제 1 부재(153a)의 박리가 개시되는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
도 16(B1) 및 도 16(B2)은 제 1 부재(153a)가 가공 부재(153)로부터 박리되는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
도 16(C1) 및 도 16(C2)은 가공 부재(153)로부터 제 1 부재(153a)의 박리가 종료되는 상태에서 본 발명의 일 실시형태의 분리 장치를 도시한다.
본 실시형태에서 구조예 4에 기재된 분리 장치는 원통형 구조체(151) 대신에 원통형 구조체(101), 및 원통형 구조체(101)의 내벽과 접하고 있고 구조체(101)의 회전과 동기해서 회전될 수 있는 회전체(101a)를 포함하고 있고, 이것은 도 11(A)~11(C), 도 12(A)~12(C), 및 도 13(A)~13(C)을 참조하여 기재된 분리 장치와 다르다.
또한, 구조예 4에 기재된 분리 장치에 있어서, 구조체(151)는 구조체(101) 대신에 고정되고, 스테이지(155)는 이동되며, 이것은 도 15(A1), 15(A2), 15(B1), 15(B2), 15(C1), 및 15(C2)를 참조하여 기재된 분리 장치의 경우와 다르다.
본 실시형태는 본 명세서에서 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 3)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 장치의 구조 및 표시 소자에 대해서 기재할 것이다.
도 17(A)에 도시된 표시 장치는 표시 소자의 화소를 포함하는 영역(이하, 영역은 화소부(502)라 일컫는다), 화소부(502)의 외측에 제공되고 화소를 구동하기 위한 회로를 포함하는 회로부(이하, 부분은 구동 회로부(504)라 일컫는다), 소자를 보호하는 기능을 갖는 각각의 회로(이하, 회로는 보호 회로(506)라 일컫는다), 및 단자부(507)를 포함한다. 보호 회로(506)는 반드시 제공될 필요가 없다는 것에 주목한다.
구동 회로부(504)의 일부 또는 전체는 화소부(502)와 동일한 기판 상에 형성되는 것이 바람직하다. 따라서, 구성 요소의 수 및 단자수가 감소될 수 있다. 구동 회로부(504)의 일부 또는 전체가 화소부(502)와 동일한 기판 상에 제공되지 않는 경우에 있어서, IC칩은 COG 또는 테이프 자동화 접착(TAB)으로 실장될 수 있다.
화소부(502)는 X행(X는 2 이상의 자연수) 및 Y열(Y는 2 이상의 자연수)의 복수의 표시 소자를 구동하기 위한 회로를 포함한다(이하, 이러한 회로는 화소 회로(501)라 일컫는다). 구동 회로부(504)는 화소를 선택하기 위해 신호(주사 신호)를 공급하기 위한 회로(이하, 회로는 게이트 드라이버(504a)라 일컫는다) 및 화소의 표시 소자를 구동하기 위해 신호(데이터 신호)를 공급하기 위한 회로(이하, 회로는 소스 드라이버(504b)라 일컫는다)와 같은 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는 단자부(507)를 통해서 시프트 레지스터를 구동하기 위한 신호를 입력하고 신호를 출력한다. 예를 들면, 게이트 드라이버(504a)는 스타트 펄스 신호, 클록 신호 등을 입력하고 펄스 신호를 출력한다. 게이트 드라이버(504a)는 주사 신호로 공급된 배선(이하, 이러한 배선은 주사선 GL_1~GL_X라 일컫는다)의 전위를 제어하는 기능을 갖는다. 복수의 게이트 드라이버(504a)는 주사선 GL_1~GL_X를 분리해서 제어하기 위해 제공될 수 있다는 것에 주목한다. 또한, 게이트 드라이버(504a)는 초기화 신호를 공급하는 기능을 갖지만, 이것에 한정되는 것은 아니다. 게이트 드라이버(504a)는 또 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는 단자부(507)를 통해서 데이터 신호가 유래되는 신호(비디오 신호)뿐만 아니라 시프트 레지스터를 구동하기 위한 신호를 입력한다. 소스 드라이버(504b)는 비디오 신호를 기초해서 화소 회로(501)에 기록된 데이터 신호를 생성하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 스타트 펄스, 클록 신호 등의 입력에 의해 생성되는 펄스 신호에 응답하여 데이터 신호의 출력을 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 데이터 신호로 공급된 배선(이하, 이러한 배선은 데이터선 DL_1~DL_Y라 일컫는다)의 전위를 제어하는 기능을 갖는다. 또한, 소스 드라이버(504b)는 초기화 신호를 공급하는 기능을 갖지만, 이것에 한정되는 것은 아니다. 소스 드라이버(504b)는 또 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는, 예를 들면 복수의 아날로그 스위치 등을 포함한다. 소스 드라이버(504b)는 복수의 아날로그 스위치를 순차적으로 온 상태로 함으로써 비디오 신호를 시분할하여 얻어진 신호를 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 사용하여 형성될 수 있다.
펄스 신호 및 데이터 신호는 각각 스캔 신호로 공급된 복수의 스캔선 GL 중 하나 및 데이터 신호로 공급된 복수의 데이터선 DL 중 하나를 통해서 복수의 화소 회로부(501) 각각에 입력된다. 복수의 화소 회로(501) 각각에 데이터 신호의 기록 및 유지가 게이트 드라이버(504a)에 의해 행해진다. 예를 들면, m행과 n열(m은 X 이하의 자연수, 및 n은 Y 이하의 자연수)의 화소 회로(501)에 펄스 신호가 주사선 GL_m을 통해 게이트 드라이버(504a)로부터 입력되고, 데이터 신호는 주사선 GL_m의 전위에 따라 데이터선 DL_n을 통해서 소스 드라이버(504b)로부터 입력된다.
도 17(A)에 나타낸 보호 회로(506)는, 예를 들면 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선 GL에 접속된다. 또한, 보호 회로(506)는 소스 드라이버(504b)와 화소 회로(501) 사이에 연결을 생성하는 데이터선 DL에 연결된다. 또한, 보호 회로(506)는 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 연결될 수 있다. 또한, 보호 회로(506)는 소스 드라이버(504b)와 단자부(507) 사이의 배선에 연결될 수 있다. 단자부(507)는 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 비디오 신호를 입력하기 위한 단자를 갖는 부분을 의미한다는 것에 주목한다.
보호 회로(506)는 보호 회로에 연결된 배선에 소정 범위 외의 전위가 적용될 경우 보호 회로에 연결된 배선을 또 다른 배선에 전기적으로 연결시키는 회로이다.
도 17(A)에 도시된 바와 같이, 보호 회로부(506)는 화소부(502) 및 구동 회로부(504)에 제공되어서, 정전기 방전(ESD) 등에 의해 발생되는 과전류에 대한 표시 장치의 내성을 개선시킬 수 있다. 보호 회로(506)의 구성은, 예를 들면 보호 회로(506)가 게이트 드라이버(504a)에 연결되는 구성 또는 보호 회로(506)가 소스 드라이버(504b)에 연결되는 구성이 채용될 수 있지만, 이것에 한정되는 것은 아니라는 것에 주목한다. 또한, 보호 회로(506)는 단자부(507)에 연결되도록 구성될 수 있다.
도 17(A)에 도시된 비한정적인 예에 있어서, 구동 회로부(504)는 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함한다. 예를 들면, 게이트 드라이버(504a)만을 형성하고, 별도로 준비된 소스 드라이버 회로(예를 들면, IC칩 등)가 탑재될 수 있다.
예를 들면, 본 명세서 등에 있어서, 표시 소자, 표시 소자를 포함하는 장치인 표시 장치, 발광 소자, 및 발광 소자를 포함하는 장치인 발광 장치는 각종 모드를 채용할 수 있거나 각종 소자를 포함할 수 있다. 표시 소자의 예로는, 표시 장치, 발광 소자, 또는 발광 장치가 콘트라스트, 휘도, 반사율, 투과율 등이 일렉트로루미네선스(EL) 소자(예를 들면, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 또는 무기 EL 소자), LED(예를 들면, 백색 LED, 적색 LED, 녹색 LED, 또는 청색 LED), 트랜지스터(전류에 따라 광을 발하는 트랜지스터), 전자 방출체, 액정 소자, 전자 잉크, 전기영동 소자, 회절 광 밸브(GLV), 플라즈마 표시 패널(PDP), 미세 전자 기계 시스템(MEMS)을 사용한 표시 소자, 디지털 미소반사 장치(DMD), 디지털 마이크로 셔터(DMS), MIRASOL(등록 상표), 간섭 변조기 표시(IMOD) 소자, MEMS 셔터 표시 소자, 광간섭형 MEMS 표시 소자, 일렉트로웨팅 소자, 압전성 세라믹 표시, 또는 탄소 나노튜브와 같은 전자기 작용에 의해 변화되는 표시 매체를 포함한다. EL 소자를 갖는 표시 장치의 예로는 EL 표시를 포함한다는 것에 주목한다. 전자 방출체를 갖는 표시 장치는 전계 방출 표시(FED), SED형 플랫 패널 표시(SED: 표면-도전 전자-방출체 표시) 등을 포함한다. 액정 소자를 포함하는 표시장치의 예로는 액정 표시(예를 들면, 투과형 액정 표시, 반투과형 액정 표시, 반사형 액정 표시, 직시형 액정 표시, 또는 투사형 액정 표시)를 포함한다. 전자 잉크, 전자 액체 분말, 또는 전기영동 소자를 갖는 표시 장치는 전자 페이퍼 등을 포함한다. 반투과형 액정 표시 또는 반사형 액정 표시인 경우에 있어서, 화소 전극의 일부 또는 전부는 반사 전극으로서 기능한다. 예를 들면, 화소 전극의 일부 또는 전부는 알루미늄, 은 등으로 형성된다. 이러한 경우에 있어서, SRAM과 같은 메모리 회로가 반사 전극 하에 제공되어 전력 소비를 저하시킬 수 있다.
도 17(A)의 복수의 화소 회로(501) 각각은, 예를 들면 도 17(B)에 도시된 구조를 가질 수 있다.
도 17(B)에 도시된 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 커패시터(560)를 포함한다.
액정 소자(570)의 한 쌍의 전극의 전위는 화소 회로(501)의 사양에 따라 적절하게 설정된다. 액정 소자(570)의 정렬 상태는 기록 데이터에 달려있다. 공통 전위는 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극에 적용될 수 있다. 또한, 하나의 행으로 화소 회로(501)의 액정 소자(570) 중 한 쌍의 전극에 공급되는 전위는 또 다른 행으로 화소 회로(501)의 액정 소자(570) 중 한 쌍의 전극에 공급되는 전위와 다를 수 있다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서, 하기 모드: TN 모드, STN 모드, VA 모드, 축대칭으로 정렬된 마이크로 셀(ASM) 모드, 광학 보상용 복굴절(OCB) 모드, 강유전성 액정(FLC) 모드, 반강유전성 액정(AFLC) 모드, MVA 모드, 패턴화 수직 배열(PVA) 모드, IPS 모드, FFS 모드, 횡절 정렬(TBA) 모드 등 어느 하나를 들 수 있다. 표시 장치의 구동 방법의 다른 예로는 전기적으로 제어된 복굴절(ECB) 모드, 고분자 분산형 액정(PDLC) 모드, 고분자 네트워크 액정(PNLC) 모드, 및 게스트-호스트 모드를 포함한다. 본 발명의 일 실시형태는 그것에 한정되는 것은 아니고, 다양한 액정 소자 및 구동 방법이 사용될 수 있다는 것에 주목한다.
m행 및 n열의 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 및 드레인 중 하나가 데이터선 DL_n에 전기적으로 연결되고, 다른 것은 액정 소자(570)의 다른 쌍의 전극에 전기적으로 연결된다. 트랜지스터(550)의 게이트 전극은 스캔선 GL_m에 전기적으로 연결된다. 트랜지스터(550)는 온 또는 오프 상태가 됨으로써 데이터 신호를 기록할지의 여부를 제어하는 기능을 갖는다.
커패시터(560)의 한 쌍의 전극 중 하나는 전위가 공급되는 배선(이하, 전위 공급선 VL이라 일컫는다)에 전기적으로 연결되고, 다른 것은 액정 소자(570)의 다른 쌍의 전극에 전기적으로 연결된다. 전위 공급선 VL의 전위는 화소 회로(501)의 사양에 따라 적절하게 설정된다. 커패시터(560)는 기록 데이터를 보관하기 위한 보관 커패시터로서 기능을 한다.
예를 들면, 도 17(B)의 화소 회로(501)를 포함하는 표시 장치에 있어서, 화소 회로(501)는 도 17(A)에 나타낸 게이트 드라이버(504a)에 의해 행별로 순차적으로 선택됨으로써, 트랜지스터(550)는 온 상태가 되고 데이터 신호가 기록된다.
트랜지스터(550)가 오프 상태인 경우, 데이터가 기록된 화소 회로(501)가 유지 상태가 된다. 이 조작은 행별로 순차적으로 행해짐으로써, 화상이 표시된다.
도 17(A)의 복수의 화소 회로(501) 각각은, 예를 들면 도 17(C)에 나타낸 구조를 가질 수 있다.
도 17(C)에 나타낸 화소 회로(501)는 트랜지스터(552, 554), 커패시터(562), 및 발광 소자(572)를 포함한다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 하나는 데이터 신호가 공급되는 배선(이하, 신호선 DL_n이라 일컫는다)에 전기적으로 연결된다. 트랜지스터(552)의 게이트 전극은 게이트 신호가 공급되는 배선(이하, 주사선 GL_m이라 일컫는다)에 전기적으로 연결된다.
트랜지스터(552)는 온 또는 오프 상태가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 갖는다.
커패시터(562)의 한 쌍의 전극 중 하나는 전위가 공급되는 배선(이하, 전위 공급선 VL_a라 일컫는다)에 전기적으로 연결되고, 다른 것은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 것에 전기적으로 연결된다.
커패시터(562)는 기록 데이터를 보유하기 위한 보관 커패시터로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 하나는 전위 공급선 VL_a에 전기적으로 연결된다. 트랜지스터(554)의 게이트 전극은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 것에 전기적으로 연결된다.
발광 소자(572)의 양극 및 음극 중 하나는 전위 공급선 VL_b에 전기적으로 연결되고, 다른 것은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 것에 전기적으로 연결된다.
발광 소자(572)로서, 예를 들면 유기 전자 발광 소자(유기 EL 소자라 일컫는다) 등이 사용될 수 있다. 발광 소자(572)는 유기 EL 소자; 무기 재료를 포함하는 무기 EL 소자를 사용할 수 있지만, 이것에 한정되는 것은 아니다.
고전력 전위 VDD는 전위 공급선 VL_a 및 전위 공급선 VL_b 중 하나에 공급되고, 저전력 전위 VSS는 전위 공급선 VL_a 및 전위 공급선 VL_b 중 다른 것에 공급된다.
예를 들면, 도 17(C)의 화소 회로(501)를 포함하는 표시 장치에 있어서, 화소 회로(501)는 도 17(A)에 나타낸 게이트 드라이버(504a)에 의해 행별로 순차적으로 선택됨으로써, 트랜지스터(552)는 온 상태가 되고 데이터 신호가 기록된다.
트랜지스터(552)가 오프 상태인 경우, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한, 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류의 양은 기록 데이터 신호의 전위에 의해 제어된다. 발광 소자(572)는 전류가 흐르는 양에 따라 휘도로 발광한다. 이 조작은 행별로 순차적으로 행해짐으로써, 화상이 표시된다.
예를 들면, 본 명세서 등에 있어서, 트랜지스터는 각종 구조를 채용할 수 있다. 트랜지스터의 종류에는 한정이 없다. 예를 들면, 단결정 실리콘을 포함하는 트랜지스터 또는 비정질 실리콘, 다결정질 실리콘, 미정질(미결정, 나노결정, 또는 반무정형이라 일컫는다) 실리콘 등으로 대표되는 비단결정질 반도체막을 포함하는 트랜지스터가 트랜지스터로서 사용될 수 있다. 또한, 반도체막을 박막화한 박막 트랜지스터(TFT)가 사용될 수 있다. TFT를 사용하는 경우에 있어서, 다양한 이점이 있다. 예를 들면, TFT가 단결정질 실리콘을 사용하는 경우의 것보다 낮은 온도에서 형성될 수 있기 때문에 제조 비용의 감소 또는 제조 장치의 크기 증가가 달성될 수 있다. 제조 장치가 크게 제조되기 때문에 TFT가 큰 기판을 사용하여 형성될 수 있다. 따라서, 다수의 표시 장치가 저비용에서 동시에 형성될 수 있다. 또한, 낮은 내열성을 갖는 기판은 낮은 제조 온도로 인해 사용될 수 있다. 따라서, 트랜지스터는 투광성 기판을 사용하여 형성될 수 있다. 또한, 표시 소자의 광 투과는 투광성 기판을 사용하여 형성된 트랜지스터를 사용함으로써 제어될 수 있다. 또한, 트랜지스터에 포함되는 막의 일부는 트랜지스터의 두께가 작기 때문에 광을 투과시킬 수 있다. 따라서, 개구율이 개선될 수 있다.
다결정질 실리콘을 형성하는 경우에 촉매(예를 들면, 니켈)가 사용될 때에 결정도를 더욱 개선시킬 수 있고 뛰어난 전기 특성을 갖는 트랜지스터를 형성할 수 있다. 따라서, 게이트 구동 회로(예를 들면, 주사선 구동 회로), 소스 구동 회로(예를 들면, 신호선 구동 회로), 및 신호 처리 회로(예를 들면, 신호 생성 회로, 감마 보정 회로, 또는 DA 변환 회로)를 화소부로서 동일한 기판 상에 형성시킬 수 있다.
미정질 실리콘을 형성하는 경우에 촉매(예를 들면, 니켈)가 사용될 때에 결정도를 더욱 개선시킬 수 있고 뛰어난 전기 특성을 갖는 트랜지스터를 형성시킬 수 있다. 이 경우에 있어서, 결정도는 레이저 조사를 행하는 것 없이 열 처리를 행하는 것만으로 개선시킬 수 있다. 따라서, 게이트 구동 회로(예를 들면, 주사선 구동 회로) 및 소스 구동 회로의 일부(예를 들면, 아날로그 스위치)는 화소부로서 동일한 기판을 사용하여 형성될 수 있다. 결정화용 레이저 조사가 행해지지 않을 경우, 실리콘 결정도의 불균일을 억제할 수 있다는 것에 주목한다. 따라서, 고품질의 화상을 표시할 수 있다. 다결정질 실리콘 또는 미정질 실리콘을 촉매(예를 들면, 니켈) 없이 제조하는 것이 가능하다는 것에 주목한다.
실리콘의 결정도를 전체 패널에서 다결정, 미결정 등으로 개선시키는 것이 바람직하지만, 본 발명은 이것에 한정되는 것은 아니라는 것에 주목한다. 실리콘의 결정도는 패널의 일부에서만 개선될 수 있다. 결정도의 선택적 증가는 선택적 레이저 조사 등에 의해 달성될 수 있다. 예를 들면, 레이저 광은 화소 이외의 영역인 주변 구동 회로 영역, 게이트 구동 회로 및 소스 구동 회로와 같은 영역, 또는 소스 구동 회로의 일부(예를 들면, 아날로그 스위치)에만 발할 수 있다. 따라서, 실리콘의 결정도는 회로가 고속에서 조작될 필요가 있는 영역에서만 개선될 수 있다. 화소 영역이 고속에서 조작될 필요성이 특히 없기 때문에 결정도가 개선되지 않아도 문제없이 화소 회로를 조작시킬 수 있다. 따라서, 결정도를 개선시키는 영역이 작아서 제조 단계를 감소시킬 수 있다. 따라서, 스루풋을 증가시킬 수 있고 제조 비용을 감소시킬 수 있다. 또한, 필요한 제조 장치의 수가 작기 때문에, 제조 비용을 감소시킬 수 있다.
예를 들면, 화합물 반도체(예를 들면, SiGe, GaAs 등), 산화물 반도체(예를 들면, Zn-O, In-Ga-Zn-O, In-Zn-O(인듐 아연 산화물), In-Sn-O, Sn-O, Ti-O, 및 Al-Zn-Sn-O, In-Sn-Zn-O) 등을 포함하는 트랜지스터를 트랜지스터로서 사용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체 중 어느 하나를 박막화함으로써 얻어지는 박막 트랜지스터를 사용할 수 있다. 제조 온도를 저하시킬 수 있기 때문에, 이러한 트랜지스터는, 예를 들면 실온에서 형성될 수 있다. 따라서, 트랜지스터는 플라스틱 기판 또는 막 기판과 같은 낮은 내열성을 갖는 기판에 직접적으로 형성될 수 있다. 이러한 화합물 반도체 또는 산화물 반도체가 트랜지스터의 채널 부분뿐만 아니라 다른 용도에도 사용될 수 있다. 예를 들면, 이러한 화합물 반도체 또는 산화물 반도체를 배선, 레지스터, 화소 전극, 투광 전극 등용으로 사용할 수 있다. 이러한 소자가 트랜지스터로서 동시에 증착되거나 형성될 수 있기 때문에 비용이 감소될 수 있다.
예를 들면, 잉크젯법 또는 인쇄법에 의해 형성되는 트랜지스터 등을 트랜지스터로서 사용할 수 있다는 것에 주목한다. 따라서, 트랜지스터는 실온에서 형성될 수 있고, 낮은 진공에서 형성될 수 있으며, 또는 큰 기판을 사용하여 형성될 수 있다. 따라서, 트랜지스터는 마스크(레티클)의 사용 없이 형성될 수 있어서 트랜지스터의 레이아웃을 용이하게 변경시킬 수 있다. 또한, 트랜지스터가 레지스트의 사용 없이 형성될 수 있기 때문에 재료 비용이 감소되고 단계수도 감소될 수 있다. 또한, 필요한 곳에 막을 형성할 수 있기 때문에 막을 전면 상에 형성한 후 에칭이 행해지는 제조 방법과 비교해서 낭비되지 않음으로써, 비용이 감소될 수 있다.
예를 들면, 유기 반도체 또는 탄소 나노튜브를 포함하는 트랜지스터 등을 트랜지스터로서 사용할 수 있다는 것에 주목한다. 따라서, 이러한 트랜지스터는 구부러질 수 있는 기판을 사용하여 형성될 수 있다. 유기 반도체 또는 탄소 나노튜브를 포함하는 트랜지스터를 포함하는 장치는 충격에 저항할 수 있다.
각종 상이한 구조를 가진 트랜지스터를 트랜지스터로서 사용할 수 있다는 것에 주목한다. 예를 들면, MOS 트랜지스터, 접합 트랜지스터, 쌍극 트랜지스터 등을 트랜지스터로서 사용할 수 있다. MOS 트랜지스터를 트랜지스터로서 사용함으로써, 트랜지스터의 크기를 감소시킬 수 있다. 따라서, 다수의 트랜지스터가 탑재될 수 있다. 쌍극 트랜지스터를 트랜지스터로서 사용함으로써, 다량의 전류가 흐를 수 있다. 따라서, 회로가 고속에서 조작될 수 있다. MOS 트랜지스터 및 쌍극 트랜지스터를 하나의 기판 상에 형성시킬 수 있다는 것에 주목한다. 따라서, 전력 소비의 감소, 크기 감소, 고속 동작 등이 달성될 수 있다.
본 실시형태에 기재된 구조를 다른 실시형태 중 어느 하나에 기재된 구조와 적절하게 조합해서 사용할 수 있다.
(실시형태 4)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 장치를 사용하여 형성될 수 있는 표시 모듈을 기재할 것이다.
도 18의 표시 모듈(8000)에 있어서, FPC에 연결된 터치 패널(8004), FPC(8005)에 연결된 표시 패널(8006), 백라이트 유닛(8007), 프레임(8009), 인쇄판(8010), 및 배터리(8011)를 상부 커버(8001)와 하부 커버(8002) 사이에 제공할 수 있다.
본 발명의 일 실시형태의 표시 장치는, 예를 들면 표시 패널(8006)용으로 사용될 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기를 터치 패널(8004) 및 표시 패널(8006)의 크기에 따라 적절하게 변화시킬 수 있다. 상부 커버(8001) 및 하부 커버(8002)는 가요성을 가질 수 있다.
터치 패널(8004)은 저항성 터치 패널 또는 용량성 터치 패널일 수 있고 표시 패널(8006)과 중첩시키기 위해서 형성될 수 있다. 표시 패널(8006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 광 센서를 표시 패널(8006)의 각 화소에 제공하여 터치 패널(8004)은 광학 터치 패널로서 기능할 수 있다. 터치 패널(8004)은 가요성을 가질 수 있다.
백라이트 유닛(8007)은 광원(8008)을 포함한다. 광원(8008)이 백라이트 유닛(8007) 상에 제공되는 구조를 도 18에 도시하지만, 본 발명의 일 실시형태는 이 구조에 한정되는 것은 아니다. 예를 들면, 광원(8008)이 백라이트 유닛(8007)의 단부에 제공되고 광 산란판을 추가 제공하는 구조를 채용할 수 있다. 유기 EL 소자와 같은 자기 발광성 발광 소자가 사용되는 경우 또는 반사 패널이 사용되는 경우에 있어서, 백라이트 유닛(8007)이 반드시 제공될 필요는 없다. 백라이트 유닛(8007)은 가요성을 가질 수 있다.
프레임(8009)은 표시 패널(8006)을 보호하고 인쇄판(8010)의 동작에 의해 발생되는 전자파를 차단하기 위한 전자기 차폐로서 기능한다. 프레임(8009)은 방열판으로서 기능할 수 있다. 프레임(8009)은 가요성을 가질 수 있다.
인쇄판(8010)은 전력 회로 및 비디오 신호 및 클록 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전력 회로에 전력을 공급하기 위한 전원으로서, 외부의 상업용 전원 또는 별도 제공된 배터리(8011)를 사용한 전원을 사용할 수 있다. 배터리(8011)는 상업용 전원을 사용하는 경우에 생략될 수 있다. 인쇄판(8010)은 FPC일 수 있다.
표시 모듈(8000)은 편광판, 위상차판, 또는 프리즘 시트와 같은 부재를 추가적으로 제공할 수 있다.
본 실시형태에 기재된 구조를 다른 실시형태 중 어느 하나에 기재된 구조와 적절하게 조합해서 사용할 수 있다.
(실시형태 5)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 장치용으로 사용될 수 있는 트랜지스터 및 트랜지스터에 포함되는 재료에 대해서 기재할 것이다. 본 실시형태에 기재된 트랜지스터는 상기 실시형태에 기재된 트랜지스터(350, 352, 550, 552, 554) 등으로 사용될 수 있다. 본 실시형태에 기재된 트랜지스터는 가요성 기판에 이송되기 전 상태의 구조를 갖는다는 것에 주목한다.
도 19(A)는 본 발명의 일 실시형태의 표시 장치에 사용될 수 있는 트랜지스터의 예의 단면도이다. 트랜지스터는 기판(900) 상에 유기 수지층(910), 절연막(915), 게이트 전극층(920), 게이트 절연막(931)과 게이트 절연막(932)이 순서대로 적층되어 있는 게이트 절연막(930), 산화물 반도체층(940), 및 산화물 반도체층의 일부와 접하고 있는 소스 전극층(950) 및 드레인 전극층(960)을 포함한다. 또한, 절연막(970), 절연막(980), 및 절연막(990)은 게이트 절연막(930), 산화물 반도체층(940), 소스 전극층(950), 및 드레인 전극층(960) 상에 형성될 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 19(B)에 도시한 바와 같이, 게이트 전극층(920) 및 산화물 반도체층(940)과 중첩하고 절연막(980) 또는 절연막(990) 상에 있는 도전막(921)을 포함할 수 있다. 도전막이 제 2 게이트 전극층(백 게이트)으로서 사용되는 경우, 온-상태의 전류는 증가될 수 있고 스레숄드 전압은 제어될 수 있다. 온-상태의 전류를 증가시키기 위해서, 예를 들면 게이트 전극층(920) 및 도전막(921)을 동일한 전위를 갖도록 설정하고, 트랜지스터는 이중-게이트 트랜지스터로서 구동된다. 또한, 스레숄드 전압을 제어하기 위해서, 게이트 전극층(920)의 전위와 다른 고정 전위를 도전막(921)에 공급한다.
본 발명의 일 실시형태의 트랜지스터는 도 25(A) 및 25(B)에 도시된 바와 같이 채널-보호형 바텀-게이트 구조를 가질 수 있다. 이 구조에 있어서, 절연막(933)은 채널 영역을 보호하는 기능을 갖는다. 따라서, 절연막(933)은 채널 영역과 중첩하는 영역에만 제공될 수 있거나 도 25(A) 및 25(B)에 도시된 바와 같은 영역 이외의 영역에 제공될 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 26(A) 및 26(B)에 도시된 바와 같이 자기-정렬된 탑-게이트 구조를 가질 수 있다. 도 26(A)의 구조에 있어서, 소스 영역(951) 및 드레인 영역(961)을 하기: 산화물 반도체층과 접하고 있는 소스 전극층(950) 및 드레인 전극층(960)을 제조함으로써 산소 결손이 발생되거나; 산화물 반도체층이 마스크로서 게이트 전극층(920)을 사용하여 붕소, 인, 또는 아르곤과 같은 불순물로 도핑하는 방식으로 형성될 수 있다. 도 26(B)의 구조에 있어서, 도핑법을 사용하는 것 대신에 소스 영역(951) 및 드레인 영역(961)을 하기: 질화 실리콘막과 같은 수소를 함유하는 절연막(975)을 산화물 반도체층(940)의 일부와 접하도록 형성시키고 수소를 산화물 반도체층(940)의 일부에 확산시키는 방식으로 형성될 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 27(A)에 도시된 바와 같은 자기-정렬된 탑-게이트 구조를 가질 수 있다. 도 27(A)의 구조에 있어서, 소스 영역(951) 및 드레인 영역(961)을 하기: 산화물 반도체층과 접하고 있는 소스 전극층(950) 및 드레인 전극층(960)을 제조함으로써 산소 결손이 발생되거나; 산화물 반도체층이 마스크로서 게이트 절연막(930)을 사용하여 붕소, 인, 또는 아르곤과 같은 불순물로 도핑되는 방식으로 형성될 수 있다. 도 27(A)의 구조에 있어서, 소스 전극층(950), 드레인 전극층(960), 및 게이트 전극층(920)을 하나의 공정으로 형성시킬 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 27(B)에 도시된 바와 같은 자기-정렬된 탑-게이트 구조를 가질 수 있다. 도 27(B)의 구조에 있어서, 게이트 절연막(930)을 마스크로서 사용하는 붕소, 인, 또는 아르곤과 같은 불순물로 도핑법을 사용하는 것 이외에 소스 영역(951) 및 드레인 영역(961)을 하기: 질화 실리콘막과 같은 수소를 함유하는 절연막(975)을 산화물 반도체층(940)의 일부와 접하도록 형성하고 수소를 산화물 반도체층(940)의 일부에 확산시키는 방식으로 형성될 수 있다. 구조에 있어서, 소스 영역(951) 및 드레인 영역(961)은 낮은 저항성을 가질 수 있다. 또한, 불순물로 도핑을 행하지 않는 구조 또는 절연막(975)이 없는 구조를 형성할 수 있다.
산화물 반도체층의 산소 결손을 형성하는 원소를 불순물(불순물 원소)로서 설명한다는 것에 주목한다. 불순물 원소의 대표예로는 붕소, 탄소, 질소, 불소, 알루미늄, 실리콘, 인, 염소, 및 희가스 원소이다. 희가스 원소의 대표예로는 헬륨, 네온, 아르곤, 크립톤, 및 크세논이다.
산소 결손이 불순물 원소의 첨가에 의해 발생되는 산화물 반도체에 수소를 첨가시킨 경우, 수소가 산소 결손 부분에 들어가서 전도대 근방에 도너 준위를 형성한다. 결과적으로, 산화물 반도체의 도전율이 증가해서 산화물 반도체는 도체가 된다. 도체가 된 산화물 반도체는 산화물 도체라 일컬을 수 있다. 산화물 반도체는 일반적으로 그들의 큰 에너지 갭으로 인해 가시광선의 투광성을 갖는다. 산화물 도체는 전도대 근방의 도너 준위를 갖는 산화물 반도체이다. 따라서, 도너 준위에 의한 흡수의 영향이 작고, 산화물 도체는 산화물 반도체의 것과 비교 가능한 가시광선의 투광성을 갖는다.
산화물 도체를 사용하여 형성되는 막(이하, 산화물 도전층이라 일컫는다)의 저항률의 온도 의존성에 대해서 도 36을 참조하여 설명한다.
여기서, 산화물 도전층을 포함하는 시료를 형성한다. 산화물 도전층으로서, 하기 산화물 도전층: 산화물 반도체층과 접하고 있는 질화 실리콘막을 제조함으로써 형성되는 산화물 도전층(OC_SiNx); 도핑 장치로 산화물 반도체층에 아르곤을 첨가하고 질화 실리콘막과 접하고 있는 산화물 반도체층을 제조함으로써 형성되는 산화물 도전층(OC_Ar 도프+SiNx); 및 플라즈마 처리 장치로 아르곤 플라즈마에 산화물 반도체층을 노출시키고 질화 실리콘막과 접하고 있는 산화물 반도체층을 제조함으로써 형성되는 산화물 도전층(OC_Ar 플라즈마+SiNx)을 형성한다. 질화 실리콘막은 수소를 함유하고 있다.
산화물 도전층(OC_SiNx)을 포함하는 시료를 형성하기 위한 방법에 대해서 하기에 설명한다. 400 ㎚ 두께의 산화질화 실리콘막을 플라즈마 CVD법에 의해 유리 기판 상에 증착시킨 다음, 산소 플라즈마에 노출시켜 산소 이온을 산화질화 실리콘막에 첨가함으로써 산소가 열에 의해 방출되는 산화질화 실리콘막이 형성된다. 이어서, 산소가 열에 의해 방출되는 산화질화 실리콘막 상에 100 ㎚ 두께의 In-Ga-Zn 산화물막을 원자비 In:Ga:Zn=5:5:6의 스퍼터링 타겟을 사용하여 스퍼터링법에 의해 증착시키고 450℃의 질소 분위기 하에서 열 처리를 실시한 다음, 450℃의 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다. 이어서, 100 ㎚ 두께의 질화 실리콘막을 플라즈마 CVD법에 의해 증착시킨다. 그 다음, 막을 350℃에서 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다.
산화물 도전층(OC_Ar 도프+SiNx)을 포함하는 시료를 형성하기 위한 방법에 대해서 하기에 설명한다. 400 ㎚ 두께의 산화질화 실리콘막을 플라즈마 CVD법에 의해 유리 기판 상에 증착시킨 다음, 산소 플라즈마에 노출시켜 산소 이온을 산화질화 실리콘막에 첨가함으로써 산소가 열에 의해 방출되는 산화질화 실리콘막이 형성된다. 이어서, 산소가 열에 의해 방출되는 산화질화 실리콘막 상에 100 ㎚ 두께의 In-Ga-Zn 산화물막을 원자비 In:Ga:Zn=5:5:6의 스퍼터링 타겟을 사용하여 스퍼터링법에 의해 증착시키고 450℃의 질소 분위기 하에서 열 처리를 실시한 다음, 450℃의 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다. 이어서, 도핑 장치를 사용하여 5×1014 /㎠의 양을 가진 아르곤을 10 kV의 가속 전압에서 In-Ga-Zn 산화물막에 첨가시킴으로써, 산소 결손이 In-Ga-Zn 산화물막에 형성된다. 이어서, 100 ㎚ 두께의 질화 실리콘막을 플라즈마 CVD법에 의해 증착시킨다. 그 다음, 막을 350℃에서 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다.
산화물 도전층(OC_Ar 플라즈마+SiNx)을 포함하는 시료를 형성하기 위한 방법에 대해서 하기에 설명한다. 400 ㎚ 두께의 산화질화 실리콘막을 플라즈마 CVD법에 의해 유리 기판 상에 증착시킨 다음, 산소 플라즈마에 노출시킴으로써 산소가 열에 의해 방출되는 산화질화 실리콘막이 형성된다. 이어서, 산소가 열에 의해 방출되는 산화질화 실리콘막 상에 100 ㎚ 두께의 In-Ga-Zn 산화물막을 원자비 In:Ga:Zn=5:5:6의 스퍼터링 타겟을 사용하여 스퍼터링법에 의해 증착시키고 450℃의 질소 분위기 하에서 열 처리를 실시한 다음, 450℃의 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다. 이어서, 플라즈마 처리 장치로 아르곤 플라즈마를 발생시키고, 가속된 아르곤 이온을 In-Ga-Zn 산화물막에 대해서 충돌이 일어남으로써 산소 결손이 발생된다. 이어서, 100 ㎚ 두께의 질화 실리콘막을 플라즈마 CVD법에 의해 증착시킨다. 그 다음, 막을 350℃에서 질소 및 산소의 혼합 가스 하에서 열 처리를 실시한다.
도 36은 각 시료의 측정된 저항률을 나타낸다. 저항률의 측정은 4개의 프로브 밴더파우법에 의해 행해진다. 도 36에 있어서, 가로축은 측정 온도를 나타내고, 세로축은 저항률을 나타낸다. 사각형, 삼각형, 및 원형은 각각 산화물 도전층(OC_SiNx)의 측정 결과, 산화물 도전층(OC_Ar 도프+SiNx)의 측정 결과, 및 산화물 도전층(OC_Ar 플라즈마+SiNx)의 측정 결과를 표시한다.
질화 실리콘막과 접하지 않은 산화물 반도체층은 나타내지 않았지만 높은 저항률을 가져서 저항률을 측정하기가 곤란하다. 따라서, 산화물 도전층은 산화물 반도체층보다 낮은 저항률을 갖고 있다는 것을 알 수 있다.
도 36에 의해서, 산화물 도전층(OC_Ar 도프+SiNx) 및 산화물 도전층(OC_Ar 플라즈마+SiNx)이 산소 결손 및 수소를 함유하고 있는 경우에 저항률의 변화가 작다. 대표적으로, 80K~290K의 온도에서의 저항률 변화는 ±20% 미만이다. 또한, 150K~250K의 온도에서의 저항률 변화는 ±10% 미만이다. 즉, 산화물 도체는 축퇴형 반도체이고 이것은 전도대 에지가 페르미 준위와 일치하거나 주로 일치하는 것으로 추정된다. 따라서, 산화물 도전층이 트랜지스터의 소스 영역 및 드레인 영역으로서 사용되는 경우, 저항 접촉은 산화물 도전층이 소스 전극 및 드레인 전극으로서 기능하는 도전막과 접하고 있는 부분에서 일어나고, 산화물 도전층 및 소스 전극과 드레인 전극으로서 기능하는 도전막의 접촉 저항이 감소될 수 있다. 또한, 산화물 도체는 저항률의 온도 저항이 낮음으로써 산화물 반도체층 및 소스 전극과 드레인 전극으로서 기능하는 도전막의 접촉 저항의 변동이 작아 신뢰성이 높은 트랜지스터가 형성될 수 있다.
본 발명의 일 실시형태의 트랜지스터는 도 28(A) 및 28(B)에 도시된 바와 같이 게이트 절연막(935)을 통해서 산화물 반도체층(940)과 중첩하는 도전막(921)을 포함할 수 있다. 도 28(A) 및 28(B)는 도 26(A) 및 26(B)에 도시된 트랜지스터에 도전막(921)이 제공된 예를 도시하지만, 도전막(921)은 도 27(A) 및 27(B)에 도시된 트랜지스터에 제공될 수 있다.
본 발명의 일 실시형태의 표시 장치에 있어서, 산화물 반도체는 상술한 바와 같이 활성층에 사용된다. 산화물 반도체층을 사용하는 트랜지스터는 비정질 실리콘을 사용하는 트랜지스터보다 이동도가 높기 때문에 크기가 용이하게 감소되어 화소의 크기 감소의 원인이 된다. 산화물 반도체층을 사용하는 트랜지스터는 가요성 표시 장치에 높은 신뢰성을 줄 수 있다. 본 발명의 실시형태는 그것에 한정되는 것이 아니라는 것에 주목한다. 경우 또는 상황에 따라서 활성층은 산화물 반도체 이외의 반도체를 포함할 수 있다.
도 19(A) 및 19(B) 등에 도시된 바와 같이, 게이트 전극층(920)의 폭은 산화물 반도체층(940)의 것보다 큰 것이 바람직하다는 것에 주목한다. 백라이트를 갖는 표시 장치에 있어서, 게이트 전극층은 차광층으로서 기능하고, 광으로 산화물 반도체층(940)의 조사에 의해 야기되는 전기 특성의 열화를 억제시킬 수 있다. EL 표시 장치에 있어서, 탑-게이트 트랜지스터의 게이트 전극은 차광층으로서 기능할 수 있다.
이어서, 본 발명의 일 실시형태의 트랜지스터의 구성 요소에 대해서 상세하게 기재할 것이다.
가요성 기판에의 구성 요소의 이송 단계가 용이하게 행해지기 때문에 기판(900)은 강성 기판인 것이 바람직하다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 금속 기판 등이 사용될 수 있다. 기판(900)은 실시형태 1의 제 1 기판(462)과 대응된다는 것에 주목한다.
유기 수지층(910)으로서, 예를 들면 에폭시 수지, 아라마이드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 또는 폴리아미드-이미드 수지와 같은 유기 수지가 사용될 수 있다. 유기 수지층(910)은 실시형태 1의 유기 수지층(320a)과 대응된다는 것에 주목한다.
절연막(915)으로서, 예를 들면 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 또는 질화산화 실리콘막, 또는 상기 막 중 어느 하나를 포함하는 적층막과 같은 단층이 사용될 수 있다. 절연막(915)은 실시형태 1의 제 1 절연막(321a)과 대응된다.
게이트 전극층(920) 및 도전막(921)은 크롬(Cr), 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 아연(Zn), 몰리브덴(Mo), 탄탈(Ta), 티탄(Ti), 텅스텐(W), 망간(Mn), 니켈(Ni), 철(Fe), 또는 코발트(Co), 상기 금속 원소를 포함하는 합금, 상기 금속 원소 중 어느 하나가 조합된 합금 등을 사용하여 형성될 수 있다. 또한, 게이트 전극층(920)은 단층 구조 또는 2 이상의 층의 적층 구조를 가질 수 있다.
또한, 게이트 전극층(920) 및 도전막(921)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 티탄 산화물을 함유하는 인듐 산화물, 티탄 산화물을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물과 같은 투광성 도전성 재료를 사용하여 형성될 수 있다. 상기 투광성 도전성 재료 및 상기 금속 원소를 사용하여 형성된 적층 구조를 갖는 것이 가능해진다.
또한, In-Ga-Zn계 산화질화 반도체막, In-Sn계 산화질화 반도체막, In-Ga계 산화질화 반도체막, In-Zn계 산화질화 반도체막, Sn계 산화질화 반도체막, In계 산화질화 반도체막, 금속 질화막(InN 또는 ZnN과 같은) 등은 게이트 전극층(920) 및 게이트 절연막(932) 사이에 제공될 수 있다.
게이트 절연막(930)인 각각의 게이트 절연막(931, 932)으로서, 플라즈마 화학 기상 증착 성장(PECVD)법, 스퍼터링법 등에 의해 형성된 하기 막: 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈막, 산화 마그네슘막, 산화 란탄막, 산화 세륨막, 및 산화 네오디뮴막 중 적어도 하나를 포함하는 절연층이 사용될 수 있다. 게이트 절연막(931, 932)의 적층 구조 대신에 게이트 절연막(930)은 상기로부터 선택된 재료를 사용하여 형성된 단층의 절연막 또는 3개 이상의 층의 절연막일 수 있다는 것에 주목한다.
트랜지스터의 채널 형성 영역으로서 기능하는 산화물 반도체층(940)과 접하고 있는 게이트 절연막(932)은 산화물 절연막인 것이 바람직하고 화학량론적 조성 이상으로 산소를 함유하는 영역(산소-과잉 영역)을 갖는 것이 바람직하다. 즉, 게이트 절연막(932)은 산소를 방출시킬 수 있는 절연막이다. 게이트 절연막(932)의 산소-과잉 영역을 제공하기 위해서, 예를 들면 게이트 절연막(932)은 산소 분위기 하에서 형성된다. 또한, 산소를 증착된 게이트 절연막(932)으로 도입시켜서 그 안에 산소-과잉 영역을 제공할 수 있다. 산소는 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법, 플라즈마 처리 등에 의해 도입될 수 있다.
산화 하프늄이 게이트 절연막(931, 932)용으로 사용되는 경우에 있어서, 하기 효과가 달성된다. 하프늄 산화물은 산화 실리콘 및 산화질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄 또는 산화 알루미늄을 사용함으로써, 등가의 산화물 두께보다 물리적 두께를 크게 할 수 있기 때문에; 등가의 산화물 두께가 10 ㎚ 이하 또는 5 ㎚ 이하인 경우라도 터널 전류로 인한 누전을 낮게 할 수 있다. 즉, 그것은 낮은 오프-상태의 전류를 가진 트랜지스터를 제공하는 것이 가능해진다. 게다가, 결정질 구조를 가진 산화 하프늄은 비정질 구조를 가진 산화 하프늄보다 유전율이 높다. 따라서, 낮은 오프-상태의 전류를 가진 트랜지스터를 제공하기 위해서 결정질 구조를 가진 산화 하프늄을 사용하는 것이 바람직하다. 결정질 구조의 예로는 단사정 구조 및 등축정계 구조를 포함한다. 본 발명의 일 실시형태는 상기 예에 한정되는 것은 아니라는 것에 주목한다.
본 실시형태에 있어서, 질화 실리콘막은 절연막(931)으로서 형성되고, 산화 실리콘막은 게이트 절연막(932)으로서 형성된다. 또한, 질화 실리콘막은 산화 실리콘막보다 유전율이 높고 산화 실리콘의 것과 동등한 정전 용량에 대해서 큰 두께가 요구된다. 따라서, 질화 실리콘막이 트랜지스터의 게이트 절연막(930)용으로 사용될 경우, 게이트 절연막의 물리적 두께를 증가시킬 수 있다. 상기로부터, 트랜지스터의 내전압의 감소를 방지하고 또한 트랜지스터의 내전압을 개선시킴으로써 트랜지스터의 정전 파괴가 방지될 수 있다.
산화물 반도체층(940)은 대표적으로 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)을 사용하여 형성된다. 특히, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)은 산화물 반도체층(940)용으로 사용되는 것이 바람직하다.
산화물 반도체층(940)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)인 경우에 있어서, In-M-Zn 산화물의 막을 형성하기 위해 사용되는 스퍼터링 타겟의 금속 원소의 원자비는 In≥M 및 Zn≥M을 만족한다. 이러한 스퍼터링 타겟의 금속 원소의 원자비로서, In:M:Zn=1:1:1, In:M:Zn=5:5:6, 및 In:M:Zn=3:1:2이 바람직할 수 있다. 오차로서 형성된 산화물 반도체층(940)의 금속 원소의 원자비는 ±40% 범위 내의 스퍼터링 타겟의 금속 원소의 상기 원자비로부터 달라진다는 것에 주목한다.
산화물 반도체층(940)용으로 In-M-Zn 산화물을 사용하는 경우에 있어서, Zn 및 O가 제거될 경우, In의 비율 및 M의 비율은 각각 25 원자% 이상 및 75 원자% 이하가 바람직하고, 각각 34 원자% 이상 및 66 원자% 이하가 더욱 바람직하다.
산화물 반도체층(940)의 에너지 갭은 2 eV 이상이고, 바람직하게는 2.5 eV 이상이며, 보다 바람직하게는 3 eV 이상이다. 이런 식으로, 트랜지스터의 오프-상태 전류의 양은 넓은 에너지 갭을 가진 산화물 반도체를 사용함으로써 저감될 수 있다.
산화물 반도체층(940)은 3 ㎚ 이상 및 200 ㎚ 이하의 두께를 갖고, 바람직하게는 3 ㎚~100 ㎚이며, 더욱 바람직하게는 3 ㎚~50 ㎚이다.
낮은 캐리어 밀도를 가진 산화물 반도체층은 산화물 반도체층(940)으로서 사용된다. 예를 들면, 캐리어 밀도가 1×1017 /㎤ 이하, 바람직하게는 1×1015 /㎤ 이하, 더욱 바람직하게는 1×1013 /㎤ 이하, 가장 바람직하게는 1×1011 /㎤ 이하인 산화물 반도체층이 산화물 반도체층(940)으로서 사용된다.
그러나, 조성은 상술한 것에 한정되는 것은 아니고, 적절한 조성을 갖는 재료가 트랜지스터의 요구되는 반도체 특성 및 전기 특성(예를 들면, 전계 효과 이동도 및 스레숄드 전압)에 따라 사용될 수 있다. 또한, 트랜지스터의 요구되는 반도체 특성을 얻기 위해서, 산화물 반도체층(940)의 캐리어 밀도, 불순물 농도, 결함 밀도, 산소에 대한 금속 원소의 원자비, 원자간 거리, 밀도 등을 적절한 값으로 설정하는 것이 바람직하다.
또한, 산화물 반도체 층에 있어서, 주성분 이외에 수소, 질소, 탄소, 실리콘, 및 금속 원소는 불순물이다. 예를 들면, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시킨다. 실리콘은 산화물 반도체층의 불순물 준위를 형성한다. 불순물 준위는 트랩되고, 트랜지스터의 전기 특성을 열화시킬 수 있다. 산화물 반도체층 및 다른 층과의 계면에서 불순물의 농도를 감소시키는 것이 바람직하다.
산화물 반도체층 진성 또는 실질적으로 진성을 제조하기 위해 산화물 반도체층의 불순물의 농도를 감소시킴으로써 산화물 반도체층이 채널로서 기능하는 트랜지스터에 안정한 전기 특성을 효과적으로 부여할 수 있다는 것에 주목한다. 용어 "실질적으로 진성"이란 산화물 반도체층이 1×1017 /㎤ 미만, 바람직하게는 1×1015 /㎤ 미만, 더욱 바람직하게는 1×1013 /㎤ 미만, 특히 바람직하게는 8×1011 /㎤ 미만, 가장 바람직하게는 1×1011 /㎤ 미만, 가장 바람직하게는 1×1010 /㎤ 미만, 및 1×10-9 /㎤ 이상인 캐리어 밀도를 갖는 상태를 말한다.
산화물 반도체층 진성 또는 실질적으로 진성을 제조하기 위해서, SIMS(이차 이온 질량 분석기)에 있어서, 예를 들면 산화물 반도체층의 소정 깊이에서 또는 산화물 반도체층의 영역에서 실리콘의 농도는 1×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 보다 바람직하게는 1×1018 원자/㎤ 미만이다. 또한, 산화물 반도체층의 소정 깊이에서 또는 산화물 반도체층의 영역에서 수소의 농도는 2×1020 원자/㎤ 이하, 바람직하게는 5×1019 원자/㎤ 이하, 더욱 바람직하게는 1×1019 원자/㎤ 이하, 가장 바람직하게는 5×1018 원자/㎤ 이하이다. 또한, 산화물 반도체층의 소정 깊이에서 또는 산화물 반도체층의 영역에서 질소의 농도는 5×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 이하, 더욱 바람직하게는 1×1018 원자/㎤ 이하, 가장 바람직하게는 5×1017 원자/㎤ 이하이다.
산화물 반도체층이 결정을 포함하는 경우에 있어서, 실리콘 또는 탄소의 고농도는 산화물 반도체층의 결정도를 감소시킬 수 있다. 산화물 반도체층의 결정도를 저하시키기 않기 위해서, 예를 들면 산화물 반도체층의 소정 깊이에서 또는 산화물 반도체층의 영역에서 실리콘의 농도는 1×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 더욱 바람직하게는 1×1018 원자/㎤ 미만이다. 또한, 산화물 반도체층의 소정 깊이 또는 산화물 반도체층의 영역에서 탄소의 농도는, 예를 들면 1×1019 원자/㎤ 미만, 바람직하게는 5×1018 원자/㎤ 미만, 더욱 바람직하게는 1×1018 원자/㎤ 미만이다.
채널 형성 영역용 고순도화 산화물 반도체층을 포함하는 트랜지스터의 오프-상태의 전류가 낮다는 것은 다양한 실험으로 증명될 수 있다. 예를 들면, 원소가 채널 폭 1×106 ㎛ 및 채널 길이 10 ㎛를 갖는 경우라도, 1V~10V의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서 오프-상태의 전류는 반도체 파라미터 분석기의 측정 제한 이하, 즉 1×10-13 A 이하일 수 있다. 이 경우에 있어서, 트랜지스터의 채널 폭에 규격화된 오프-상태의 전류가 100 zA/㎛ 이하인 것을 알 수 있다. 또한, 커패시터 및 트랜지스터는 서로 연결되어 있고 커패시터로 흐르거나 커패시터로부터 흐르는 전하가 트랜지스터에 의해 제어되는 회로로 오프-상태의 전류가 측정된다. 측정에 있어서, 고순도화 산화물 반도체층은 트랜지스터의 채널 형성 영역용으로 사용되고, 트랜지스터의 오프-상태의 전류 밀도는 단위 시간당 커패시터의 전하량의 변화에 의해 측정된다. 결과적으로, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 마이크로미터당 수십 약토암페어(yA/㎛)의 낮은 오프-상태의 전류가 얻어질 수 있다. 따라서, 고순도화 산화물 반도체층의 형성된 채널 형성 영역을 포함하는 트랜지스터의 오프-상태의 전류는 결정도를 갖는 실리콘을 포함하는 트랜지스터의 것보다 상당하게 낮다.
소스 전극층(950) 및 드레인 전극층(960)용은 산화물 반도체층으로부터 산소의 추출 특성을 갖는 도전막을 사용하는 것이 바람직하다. 예를 들면, Al, Cr, Cu,Ta, Ti, Mo, W, Ni, Mn, Nd, 또는 Sc가 사용될 수 있다. 이들 재료 중 어느 하나의 합금 또는 도전성 질화물을 사용하는 것도 가능해진다. 이들 재료로부터 선택된 복수의 재료의 적층, 이들 재료의 합금, 및 이들 재료의 도전성 질화물을 사용하는 것도 가능해진다. 대표적으로, 산소와 특히 용이하게 접착되는 Ti, 또는 높은 용융점을 가짐으로써 후 공정 온도를 상대적으로 높게 하는 W를 사용하는 것이 바람직하다. 또한, 낮은 저항을 갖는 Cu또는 합금(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti를 나타냄)을 사용할 수 있다. 또한, 상기 재료 중 어느 하나와 Cu또는 합금을 포함하는 적층을 사용할 수 있다.
합금(X는 Mn, Ni, Cr, Fe, Co, Mo, Ta, 또는 Ti를 나타냄)을 사용하는 경우, 산화물 반도체층과 접하는 영역 또는 열 처리에 의해 절연막과 접하는 영역에 피복막이 형성되는 경우가 있다. 피복층은 X를 함유하는 화합물을 포함한다. X를 함유하는 화합물의 예로는 X 산화물, In-X 산화물, Ga-X 산화물, In-Ga-X 산화물, 및 In-Ga-Zn-X 산화물을 포함한다. 피복막을 형성한 경우, 피복막은 차폐막으로서 기능하고, 합금막에서 Cu는산화물 반도체층에 진입하는 것을 방지할 수 있다.
산화물 반도체층으로부터 산소를 추출할 수 있는 도전막에 의해, 산화물 반도체층에서의 산소는 방출되어서 산화물 반도체막의 산소 결손을 형성한다. 층에 약간 함유된 수소 및 산소 결손이 서로 접착됨으로써, 영역은 현저하게 n형 영역으로 변화된다. 따라서, n형 영역은 트랜지스터의 소스 또는 드레인 영역으로서 기능할 수 있다.
절연막(970, 980, 990)은 각각 보호 절연막의 기능을 갖는다. 예를 들면, 절연막(970)은 산소가 투과될 수 있는 절연막이다. 또한, 절연막(970)은 절연막(980)을 형성할 때에 산화물 반도체층(940)에 손상을 완화시키는 기능도 갖는다.
산화물 절연막(970)으로서, 5 ㎚ 이상 및 150 ㎚ 이하, 바람직하게는 5 ㎚ 이상 및 50 ㎚ 이하의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막 등을 사용할 수 있다. 본 명세서에 있어서, "산화질화 실리콘막"이란 질소보다 산소를 더 함유하는 막을 말하고, "질화산화 실리콘막"이란 산소보다 질소를 더 함유하는 막을 말한다.
또한, 절연막(970)의 결함수가 작은 것이 바람직하고, 대표적으로는 실리콘의 불포화결합으로 인해 g=2.001에서 나타나는 신호의 스핀 밀도가 전자 스핀공명(ESR) 측정에 의해 3×1017 스핀/㎤ 이하인 것이 바람직하다. 이것은 절연막(970)의 결함 밀도가 높으면, 산소가 결함에 접착되고 절연막(970)을 통과하는 산소의 양이 감소하기 때문이다.
절연막(980)은 산소 함량이 화학량론적 조성의 것 이상인 산화물 절연막을 사용하여 형성된다. 산소의 일부가 화학량론적 조성의 것보다 산소 함량을 함유하는 산화물 절연막으로부터 열에 의해 방출된다. 화학량론적 조성의 것보다 산소 함량을 함유하는 산화물 절연막은 열 처리가 행해져서 막 표면의 온도가 100℃ 이상 및 700℃ 이하이거나 100℃ 이상 및 500℃ 이하인 열탈착 분광기(TDS) 분석에서 산소 원자로 변환된 방출된 산소의 양이 1.0×1018 원자/㎤ 이상, 바람직하게는 3.0×1020 원자/㎤ 이상의 산화물 절연막이다.
30 ㎚ 이상 및 500 ㎚ 이하, 바람직하게는 50 ㎚ 이상 및 400 ㎚ 이하의 두께를 가진 산화 실리콘막, 산화질화 실리콘막 등을 절연막(980)용으로 사용할 수 있다.
또한, 절연막(980)의 결함량이 작은 것이 바람직하고, 대표적으로는 실리콘의 불포화 결합으로부터 유래하는 g=2.001에서 나타나는 신호의 스핀 밀도가 ESR 측정에 의해 1.5×1018 스핀/㎤ 미만, 더욱 바람직하게는 1×1018 스핀/㎤ 이하인 것이다. 절연막(980)은 절연막(970)보다 산화물 반도체층(940)으로부터 보다 떨어져 제공됨으로써, 절연막(980)이 절연막(970)보다 높은 결함 밀도를 가질 수 있다.
또한, 절연막(970, 980)이 동종의 재료를 사용하여 형성될 수 있기 때문에, 절연막(970)과 절연막(980) 사이에 경계면을 명확하게 분별하는 것이 곤란할 수 있다. 따라서, 본 실시형태에 있어서, 절연막(970, 980) 사이에 경계면을 파선으로 나타낸다. 절연막(970, 980)의 2층 구조를 본 실시형태에 기재하고 있지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면, 절연막(970)의 단층 구조, 절연막(980)의 단층 구조, 또는 3층 이상을 포함하는 적층 구조를 사용할 수 있다.
절연막(990)은 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등을 차폐하는 기능을 가질 수 있다. 절연막(990)을 사용하여, 산화물 반도체층(940)에서 외부로 산소 확산 및 외부에서 산화물 반도체층(940)으로 수소, 물 등의 진입이 방지될 수 있다. 절연막(990)으로서, 예를 들면 질화물 절연막이 사용될 수 있다. 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 사용하여 형성된다. 산소, 수소, 물, 알칼리 금속, 알칼리 토류 금속 등에 대한 차폐 효과를 갖는 질화물 절연막 대신에 산소, 수소, 물 등에 대한 차폐 효과를 갖는 산화물 절연막을 제공할 수 있다는 것에 주목한다. 산소, 수소, 물 등에 대한 차폐 효과를 갖는 산화물 절연막으로서, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막을 들 수 있다.
산화물 반도체층(940)은 복수의 산화물 반도체층이 적층되어 있는 구조를 갖는다는 것에 주목한다. 예를 들면, 도 20(A)에 도시된 트랜지스터의 경우와 같이, 제 1 산화물 반도체층(941a) 및 제 2 산화물 반도체층(941b)의 적층은 산화물 반도체층(940)을 구성할 수 있다. 제 1 산화물 반도체층(941a) 및 제 2 산화물 반도체층(941b)은 다른 원자비를 갖는 금속 산화물을 포함할 수 있다. 예를 들면, 하나의 산화물 반도체층은 2종의 금속을 함유하는 하나의 산화물, 3종의 금속을 함유하는 산화물, 및 4종의 금속을 함유하는 산화물을 포함할 수 있고, 다른 산화물 반도체층은 2종 의 금속을 함유하는 또 다른 하나의 산화물, 3종의 금속을 함유하는 산화물, 및 4종의 금속을 함유하는 산화물을 포함할 수 있다.
또한, 제 1 산화물 반도체층(941a) 및 제 2 산화물 반도체층(941b)은 다른 원자비를 가진 동일한 구성 원소를 포함할 수 있다. 예를 들면, 하나의 산화물 반도체층은 1:1:1, 5:5:6, 또는 3:1:2의 원자비로 In, Ga, 및 Zn을 함유할 수 있고, 다른 산화물 반도체층은 1:3:2, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6의 원자비로 In, Ga, 및 Zn을 함유할 수 있다. 각 산화물 반도체층의 원자비는 오차로서 상기 원자비의 ±20%의 범위 내로 달라진다는 것에 주목한다.
상기에서, 게이트 전극과 근접하고 있는(채널측에 산화물 반도체층) 하나의 산화물 반도체층은 In≥Ga(원자비에서, In은 Ga 이상)의 원자비를 갖고; 게이트 전극으로부터 멀리 있는(백 채널측에 산화물 반도체층) 다른 산화물 반도체층은 In<Ga의 원자비를 갖는다. 그 경우에 있어서, 높은 전계 효과 이동도를 가진 트랜지스터가 제조될 수 있다. 한편, 채널측에 산화물 반도체층이 In<Ga의 원자비를 갖고 백채널측에 산화물 반도체층이 In≥Ga(원자비에서, In은 Ga 이상)의 원자비를 가질 경우, 경시적 변화 또는 신뢰성 시험으로 인한 트랜지스터의 스레숄드 전압의 변화량을 감소시키는 것이 가능해진다.
또한, 트랜지스터의 반도체막은 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층의 3층 구조를 가질 수 있다. 그 경우에 있어서, 제 1~제 3 산화물 반도체층은 다른 원자비를 가진 동일한 구성 원소를 포함할 수 있다. 3층 반도체막을 포함하는 트랜지스터는 도 20(B) 및 도 29(A) 및 29(B)를 참조하여 설명될 것이다. 반도체막이 다층 구조를 가진 구조가 본 실시형태에 기재된 다른 트랜지스터용으로 채용될 수 있다는 것에 주목한다.
도 20(B) 및 도 29(A) 및 29(B)에 도시된 각 트랜지스터는 게이트 절연막측으로부터 순서대로 적층된 제 3 산화물 반도체층(942a), 제 2 산화물 반도체층(942b), 및 제 1 산화물 반도체층(942c)을 포함한다.
제 1 산화물 반도체층(942c) 및 제 3 산화물 반도체층(942a)은 InM1xZnyOz(x가 1 이상인 경우, x≥1, y>1, z>0, M1=Ga, Hf 등)로 표시되는 재료를 사용하여 형성된다. 제 2 산화물 반도체층(942b)은 InM2xZnyOz(x가 1 이상이고 y가 x 이상인 경우, x≥1, y≥x, z>0, M2=Ga, Sn 등)로 표시될 수 있는 재료를 사용하여 형성된다.
제 1 및 제 3 산화물 반도체층(942c, 942a)의 전도대 하단보다 제 2 산화물 반도체층(942b)의 전도대 하단이 진공 준위로부터 깊은 우물형 구조를 형성하기 위해서 제 1~제 3 산화물 반도체층의 재료가 적절하게 선택된다.
예를 들면, 제 1 산화물 반도체층(942c) 및 제 3 산화물 반도체막(942a)은 각각 In:Ga:Zn=1:1:1, 1:3:2, 1:3:4, 1:3:6, 1:4:5, 1:6:4, 또는 1:9:6의 원자비를 가질 수 있고; 제 2 산화물 반도체층(942b)은 In:Ga:Zn=1:1:1, 5:5:6, 또는 3:1:2의 원자비를 가질 수 있다.
제 1~제 3 산화물 반도체층(942c~942a)이 동일한 구성 원소를 포함하고 있기 때문에, 제 2 산화물 반도체층(942b)은 제 3 산화물 반도체층(942a)과의 계면에서 적은 결함 상태(트랩 준위)를 갖는다. 구체적으로, 결함 상태(트랩 준위)는 게이트 절연막과 제 3 산화물 반도체층(942a) 사이의 계면에서의 것보다 적다. 이런 이유로 인해, 산화물 반도체층이 상기 방식으로 적층되는 경우, 경시적 변화 또는 신뢰성 시험으로 인한 트랜지스터의 스레숄드 전압의 변화량이 감소될 수 있다.
또한, 제 1 및 제 3 산화물 반도체층(942c, 942a)의 전도대 하단보다 제 2 산화물 반도체층(942b)의 전도대 하단이 진공 준위로부터 깊은 우물형 구조를 형성하기 위해서 제 1~제 3 산화물 반도체층의 재료가 적절하게 선택된다. 결과적으로, 트랜지스터의 전계 효과 이동도가 증가될 수 있고 경시적 변화 또는 신뢰성 시험으로 인한 트랜지스터의 스레숄드 전압의 변화량이 감소될 수 있다.
또한, 제 1~제 3 산화물 반도체층(942c~942a)은 다른 결정도를 갖는 산화물 반도체를 사용하여 형성될 수 있다. 채널 형성 영역으로서 기능할 수 있는 적어도 제 2 산화물 반도체층(942b)은 결정도를 가진 막이 바람직하고, 표면에 수직으로 c축 정렬된 막이 더욱 바람직하다.
도 29(A) 등에 도시된 탑-게이트 트랜지스터의 채널 형성 영역의 채널 폭 방향의 단면에 대해서 도 35(A) 및 35(B)에 도시된 구조가 바람직하다. 각각의 상기 구조에 있어서, 게이트 전극층(920)은 채널 폭 방향으로 산화물 반도체층(940)을 전기적으로 둘러싸고 있다. 이러한 트랜지스터 구조는 둘러싸인 채널(s채널) 구조라 일컫어진다.
도 28(A) 및 28(B)에 도시된 바와 같이 도전막(921)을 포함하는 구조에 있어서, 게이트 전극층(920) 및 도전막(921)은 동일한 전위를 갖기 위해서, 도 35(B)에 도시된 바와 같이 콘택트 홀을 통해서 서로 연결될 수 있다.
본 실시형태에 기재된 구조를 다른 실시형태의 어느 하나에 기재된 구조와 적절하게 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에 있어서, 본 발명의 일 실시형태의 표시 장치에 포함되는 트랜지스터에 대해서 설명할 것이다.
본 발명의 일 실시형태의 표시 장치에 포함되는 트랜지스터는 반드시 균일한 구조를 가질 필요가 없다. 예를 들면, 표시 장치 중 화소부의 트랜지스터 및 화소부를 구동하기 위한 구동 회로부에 사용되는 트랜지스터가 다른 구조를 가짐으로써; 트랜지스터는 각각의 부분에 적절한 전기 특성을 가질 수 있고, 표시 장치의 신뢰성을 개선시킬 수 있다.
구동 회로에 포함되는 트랜지스터가 이중 게이트 구조를 가질 경우, 트랜지스터는 높은 전계 효과 이동도를 갖는다.
또한, 구동 회로부의 트랜지스터 및 화소부의 트랜지스터는 다른 채널 길이를 가질 수 있다. 대표적으로, 구동 회로부의 트랜지스터(194)의 채널 길이는 2.5 ㎛ 미만, 또는 1.45 ㎛ 이상 및 2.2 ㎛ 이하이다. 화소부의 트랜지스터(190)의 채널 길이는 2.5 ㎛ 이상, 또는 2.5 ㎛ 이상 및 20 ㎛ 이하이다.
화소부의 트랜지스터와 비교해서 구동 회로부의 트랜지스터의 채널 길이가 2.5 ㎛ 미만 또는 1.45 ㎛ 이상 및 2.2 ㎛ 이하인 경우, 전계 효과 이동도는 증가될 수 있고, 온-상태 전류의 양은 증가될 수 있다. 결과적으로, 고속에서 동작이 가능한 구동 회로부가 형성될 수 있다.
구동 회로부의 트랜지스터가 높은 전계 효과 이동도를 가지는 경우, 입력 단자수를 작게할 수 있다.
도 26(A)에 도시된 트랜지스터가 도 2의 액정 표시 장치의 화소부의 트랜지스터로서 사용되고 도 29(A)에 도시된 트랜지스터가 구동 회로부의 트랜지스터로서 사용되는 예를 도 30에 도시한다. 화소부의 트랜지스터 및 구동 회로부의 트랜지스터가 도 3의 EL 표시 장치의 다른 구조를 갖는 예를 도 31에 도시한다. 화소부의 트랜지스터로서, 도 26(B) 및 도 27(A) 및 27(B)에 도시된 트랜지스터 중 어느 하나를 사용할 수 있다는 것에 주목한다. 구동 회로부의 트랜지스터로서, 산화물 반도체층이 도 29(A) 및 29(B) 및 도 27(A) 및 27(B)의 다층 구조를 가지는 트랜지스터 중 어느 하나를 사용할 수 있다.
화소부의 트랜지스터용은 백라이트 또는 EL 소자로부터 광 조사에 대해서 높은 신뢰성을 가진 트랜지스터가 바람직할 수 있다. 예를 들면, 타겟으로서 원자비 In:Ga:Zn=1:1:1을 가진 재료를 사용하여 스퍼터링법에 의해 증착된 산화물 반도체층을 채널 형성 영역에 사용함으로써, 광 조사에 대해서 높은 신뢰성을 가진 트랜지스터를 형성할 수 있다.
반대로, 구동 회로부의 트랜지스터용은 높은 전계 효과 이동도를 가진 트랜지스터가 바람직할 수 있다. 상기 구조 이외에, 타겟으로서 원자비 In:Ga:Zn=3:1:2를 가진 재료를 사용하여 스퍼터링법에 의해 증착된 산화물 반도체층을 채널 형성 영역용으로 사용함으로써, 높은 전계 효과 이동도를 가진 트랜지스터를 형성할 수 있다.
본 실시형태에 있어서, 하나의 기판 상에 상기 2종의 트랜지스터를 형성하기 위한 방법을 도 32(A)~32(D) 및 도 33(A)~33(D)를 참조하여 설명한다. 하나의 트랜지스터가 적층 구조를 가진 산화물 반도체층을 가질 경우, 2종의 트랜지스터는 단순 공정으로 하나의 기판 상에 형성될 수 있다. 도면의 좌측에, 화소부의 트랜지스터로서 도 26(A)의 트랜지스터의 것과 구조가 유사한 트랜지스터 A의 채널 길이 방향의 단면을 나타낸다. 도면의 우측에 구동 회로부의 트랜지스터로서, 도 29(A)의 트랜지스터의 것과 구조가 유사한 트랜지스터 B의 채널 길이 방향으로의 단면을 나타낸다. 트랜지스터 A 및 트랜지스터 B에서 공통된 참조 번호는 하나의 트랜지스터에만 주어진다는 것에 주목한다. 본 실시형태에 기재된 트랜지스터를 형성하기 위한 방법에 있어서, 실시형태 1에 기재되어 있는 가요성 기판에 이송되는 구성 요소를 형성하기 위한 방법을 포함하고 있다.
기판(900)으로서, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘, 탄화 실리콘 등으로 이루어진 단결정 반도체 기판 또는 다결정 반도체 기판, 게르마늄 실리콘 등으로 이루어진 화합물 반도체 기판, 실리콘-온-인슐레이터(SOI) 기판 등을 사용할 수 있다. 또한, 반도체 소자가 추가 제공된 이들 기판 중 어느 하나를 사용할 수 있다.
유기 수지층(910)용은 에폭시 수지, 아라마이드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 또는 폴리아미드-이미드 수지와 같은 유기 수지를 사용할 수 있다. 특히, 폴리이미드 수지가 높은 내열성을 가지기 때문에 사용되는 것이 바라직하다. 폴리이미드 수지가 사용되는 경우, 폴리이미드 수지의 두께는 3 ㎚ 이상 및 20 ㎛ 이하이고, 바람직하게는 500 ㎚ 이상 및 2 ㎛ 이하이다. 폴리이미드 수지는 스핀 코팅법, 딥 코팅법, 독터 블레이드법 등에 의해 형성될 수 있다.
절연막(915)은 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막 등을 사용하여 스퍼터링법, CVD법 등으로 형성될 수 있다.
절연층(935)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디듐, 산화 하프늄, 산화 탄탈 등을 포함하는 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등을 포함하는 질화물 절연막, 또는 이들 중 어느 하나의 혼합 재료를 사용하여 형성될 수 있다. 또한, 상기 재료 중 어느 하나를 포함하는 적층을 사용할 수 있고, 산화물 반도체층과 접하고 있는 적어도 상층은 산화물 반도체층에 산소의 공급원으로서 기능할 수 있는 과잉 산소를 함유하는 재료를 사용하여 형성되는 것이 바람직하다.
산소는 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법, 플라즈마 처리 등에 의해 절연층(935)에 첨가될 수 있다. 산소를 첨가하는 것은 절연막(935)이 산화물 반도체층으로 훨씬 용이하게 산소를 공급할 수 있게 한다.
기판(900)의 표면이 절연체로 이루어지고 후에 형성되는 산화물 반도체층으로 불순물 확산의 영향을 주지 않는 경우에 있어서, 절연층(935)이 반드시 제공될 필요는 없다. 또한, 도 28(A) 및 28(B)에 도시된 바와 같이, 도전막(921)은 절연막(915) 상에 형성되고, 절연층(935)은 도전막 상에 형성될 수 있다.
이어서, 절연층(935) 상에, 구동 회로 트랜지스터에서 제 1 산화물 반도체층(942c)이 되는 제 1 산화물 반도체막(940c) 및 제 2 산화물 반도체층(942b)이 되는 제 2 산화물 반도체막(940b)은 스퍼터링법, CVD법, MBE법 등에 의해 증착될 수 있다.
이어서, 레지스트 마스크(801)는 리소그래피법에 의해 레지스트 마스크(801)를 사용하여 구동 회로 영역에 형성된다(도 32(A) 참조). 레지스트 마스크를 사용하여, 제 1 산화물 반도체막(940c) 및 제 2 산화물 반도체막(940b)을 선택적으로 에칭하여 제 1 산화물 반도체층(942c) 및 제 2 산화물 반도체층(942b)을 포함하는 적층을 형성한다(도 32(B) 참조).
이어서, 제 3 산화물 반도체층(942a)이 되는 제 3 산화물 반도체막(940a)은 적층을 커버하기 위해 형성된다.
실시형태 5에 기재된 재료는 제 1 산화물 반도체막(940c), 제 2 산화물 반도체막(940b), 및 제 3 산화물 반도체막(940a)용으로 사용될 수 있다. 본 실시형태에 있어서, 예를 들면 In-Ga-Zn-산화물(In:Ga:Zn=1:1:1[원자비])은 제 1 산화물 반도체막(940c) 및 제 3 산화물 반도체막(940a)용으로 사용되고, In-Ga-Zn-산화물(In:Ga:Zn=3:1:2[원자비])은 제 2 산화물 반도체막(940b)용으로 사용된다. 제 1 산화물 반도체막(940c), 제 2 산화물 반도체막(940b), 및 제 3 산화물 반도체막(940a)의 원자비 중 각 원자의 비율은 오차로서 ±20%의 범위 내로 달라질 수 있다. 스퍼터링법이 증착용으로 사용되는 경우에 있어서, 상기 재료가 타겟으로서 사용될 수 있다.
각각의 제 1 산화물 반도체막(940c), 제 2 산화물 반도체막(940b), 및 제 3 산화물 반도체막(940a)용으로 사용될 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 또한, In 및 Zn 모두를 함유하는 것이 바람직하다. 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 변동을 감소시키기 위해서, 산화물 반도체는 In 및 Zn 이외에 안정제를 함유하는 것이 바람직하다.
안정제로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr) 등을 들 수 있다. 또 다른 안정제로서, 란탄(La)과 같은 란타노이드, 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu)을 들 수 있다.
산화물 반도체로서, 예를 들면 하기: 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, 또는 In-Hf-Al-Zn 산화물 중 어느 하나를 사용할 수 있다.
여기서, 예를 들면 "In-Ga-Zn 산화물"이란 주성분으로서 In, Ga, 및 Zn을 함유하는 산화물을 의미하는 것에 주목한다. In-Ga-Z계 산화물은 In, Ga, 및 Zn 이외에 또 다른 금속 원소를 함유할 수 있다. 또한, 본 명세서에 있어서, In-Ga-Zn 산화물을 사용하여 형성된 막을 IGZO막이라고도 일컫는다.
또한, InMO3(ZnO)m(m>0을 만족하고, m은 정수가 아니다)로 표시되는 재료를 사용할 수 있다. M은 Ga, Y, Zr, La, Ce, 및 Nd로부터 선택된 하나 이상의 금속 원소를 나타낸다는 것에 주목한다. 또한, In2SnO5(ZnO)n(n>0, n은 정수이다)로 표시되는 재료를 사용할 수 있다.
제 2 산화물 반도체막(940b)이 제 1 산화물 반도체막(940c) 및 제 3 산화물 반도체막(940a)보다 높은 전자 친화력을 갖기 위해서, 제 2 산화물 반도체막(940b)의 재료가 선택되는 것에 주목한다.
산화물 반도체막이 스퍼터링법에 의해 형성되는 것이 바람직하다는 것에 주목한다. 스퍼터링법으로서, RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 산화물 반도체막의 막 두께, 막 조성, 및 결정도의 균일성을 개선시키기 위해서, RF 스퍼터링법보다는 DC 스퍼터링법 또는 AC 스퍼터링법을 사용하는 것이 바람직하다.
제 2 산화물 반도체막(940b)의 인듐 함량은 제 1 및 제 3 산화물 반도체막(940c 및 940a)의 것보다 큰 것이 바람직하다. 산화물 반도체에 있어서, 중금속의 s 궤도가 캐리어 이송에 주로 기인하고, 산화물 반도체의 In의 비율이 증가할 경우 s 궤도의 중첩이 증가되기 쉽다. 따라서, In의 비율이 Ga의 것보다 큰 조성을 갖는 산화물은 In의 비율이 Ga의 것 이하인 조성을 갖는 산화물보다 큰 이동도를 갖는다. 이런 이유로 인해, 채널 형성 영역에 높은 인듐 함량을 갖는 산화물을 사용하여 높은 이동도를 갖는 트랜지스터를 달성할 수 있다.
제 1 열처리는 제 3 산화물 반도체막(940a)이 형성된 후에 행해질 수 있다. 제 1 열처리는 불활성 가스 분위기, 10 ppm 이상의 산화성 가스를 함유하는 분위기, 또는 감압 상태 하에서 250℃ 이상 및 650℃ 이하, 바람직하게는 300℃ 이상 및 500℃ 이하의 온도에서 행해질 수 있다. 또한, 불활성 가스 분위기 하에서 열처리가 행해지는 방식으로 제 1 열처리가 행해진 다음, 탈착된 산소를 보상하기 위해서 10 ppm 이상의 산화성 가스를 함유하는 분위기 하에서 또 다른 열처리가 행해질 수 있다. 제 1 열처리는 제 1~제 3 산화물 반도체막(940c~940a)의 결정도를 증가시킬 수 있고 제 1~제 3 산화물 반도체막(940c~940a) 및 절연층(935)으로부터 물 및 수소와 같은 불순물을 제거할 수 있다. 후술되는 제 3 산화물 반도체막(940a)의 에칭 단계 후에 제 1 열처리가 행해질 수 있다는 것에 주목한다.
이어서, 리소그래피법에 의해 레지스트 마스크(802)를 화소 영역에 형성한다. 구동 회로 영역에 레지스트 마스크(803)를 제 1 산화물 반도체층(942c) 및 제 2 산화물 반도체층(942b)을 포함하는 적층 상에 형성한다(도 32(C) 참조).
이어서, 레지스트 마스크를 사용하여 화소 영역에 산화물 반도체층(943a)을 형성하기 위해서 제 3 산화물 반도체막(940a)을 선택적으로 에칭한다. 또한, 제 1 산화물 반도체층(942c), 제 2 산화물 반도체층(942b), 및 제 3 산화물 반도체층(942a)을 포함하는 적층을 구동 회로 영역에 형성한다(도 32(D) 참조).
이어서, 제 1 도전막을 산화물 반도체층(943a) 및 상기 적층 상에 형성한다. 제 1 도전막으로서, 단층 또는 적층은 Al, Cr, Cu,Ta, Ti, Mo, W, Ni, Mn, Nd, 및 Sc 및 이들 금속 재료 중 어느 하나의 합금으로부터 선택된 재료를 사용하여 형성될 수 있다.
이어서, 레지스트 마스크를 제 1 도전막 상에 형성하고, 레지스트 마스크를 사용하여 제 1 도전막을 선택적으로 에칭함으로써 소스 전극층(950) 및 드레인 전극층(960)이 형성된다(도 33(A) 참조). 이 단계에 있어서, 산화물 반도체층(943a) 및 제 1~제 3 산화물 반도체층을 포함하는 적층의 일부가 n형화된다.
이어서, 게이트 절연막(930)은 화소 영역 및 구동 회로 영역을 커버하기 위해서 형성된다(도 33(B) 참조). 게이트 절연막(930)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 산화 탄탈 등을 사용하여 형성될 수 있다. 게이트 절연막(930)은 상기 재료 중 어느 하나를 포함하는 적층일 수 있다. 게이트 절연막(930)은 스퍼터링법, CVD법, MBE법 등에 의해 형성될 수 있다.
그 다음, 게이트 전극층(920)이 되는 제 2 도전막을 게이트 절연막(930) 상에 형성한다. 제 2 도전막용은 단층, 적층, 또는 Al, Ti, Cr, Co, Ni, Cu,Y, Zr, Mo, Ru,Ag, Mn, Nd, Sc, Ta, 및 W 중 어느 하나의 합금이 사용될 수 있다. 제 2 도전막은 스퍼터링법, CVD법 등에 의해 형성될 수 있다. 제 2 도전막은 질소를 함유하는 도전막 또는 도전막과 질소를 함유하는 도전막을 포함하는 적층을 사용하여 형성될 수 있다.
그 후, 레지스트 마스크를 제 2 도전막 상에 형성하고, 제 2 도전막을 레지스트 마스크를 사용하여 선택적으로 에칭하여 게이트 전극층(920)을 형성한다.
이어서, 산화물 반도체층(943a) 및 제 1~제 3 산화물 반도체층(942c~942a)을 포함하는 적층에 있어서, 소스 전극층(950), 드레인 전극층(960), 및 게이트 전극층(920)으로 커버되지 않는 영역에 불순물(810)을 첨가하여 영역을 n형화 영역이 되도록 만들고 소스 영역(951) 및 드레인 영역(961)을 형성한다(도 33(C) 참조).
불순물을 첨가하기 위한 방법으로서, 플라즈마 처리, 이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법 등을 사용할 수 있다. 게이트 절연막(930)을 마스크로서 게이트 전극층(920)을 사용하여 선택적으로 에칭한 후에 불순물의 첨가를 행할 수 있다는 것에 주목한다.
산화물 반도체층의 도전율을 증가시키기 위해 첨가되는 불순물로서, 예를 들면 하기: 인, 비소, 안티몬, 붕소, 알루미늄, 실리콘, 질소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 인듐, 불소, 염소, 티탄, 아연, 및 탄소 중 하나 이상을 사용할 수 있다.
산화물 반도체층에 불순물 원소로서 희가스가 첨가되는 경우, 산화물 반도체층 중 금속 원소와 산소 사이의 결합이 절단됨으로써 산소 결손이 발생된다. 산화물 반도체층 중의 산소 결손과 산화물 반도체층에 잔존 또는 산화물 반도체층에 첨가되는 수소 간의 상호작용은 산화물 반도체층의 도전율을 증가시킬 수 있다. 구체적으로, 산화물 반도체층의 산소 결손으로 수소가 진입함으로써, 캐리어로서 기능하는 전자가 생성된다. 결과적으로, 도전율이 증가된다.
도 33(C)에 있어서, 소위 오프셋 영역(산화물 반도체층의 영역, 이것은 게이트 전극층(920), 및 소스와 드레인 전극층과 중첩하고 있지 않다)의 폭이 0.1 ㎛ 미만인 경우, 상기 불순물의 도핑을 반드시 행할 필요는 없다. 오프셋 영역이 0.1 ㎛ 미만인 경우에 있어서, 불순물의 도핑 유무에 있어서 트랜지스터의 오프-상태의 전류량의 차는 상당히 작다.
이어서, 게이트 절연막(930) 및 게이트 전극층(920) 상에 절연막(970), 절연막(980), 및 절연막(990)이 형성된다(도 33(D) 참조).
이온 주입법, 이온 도핑법, 플라즈마 액침 이온 주입법, 플라즈마 처리 등에 의해 절연막(970) 및/또는 절연막(980)에 산소를 첨가할 수 있다. 산소를 첨가함으로써, 절연막(970) 및/또는 절연막(980)에서 산화물 반도체층(943a) 및 제 1~제 3 산화물 반도체층(942c~942a)으로 산소가 용이하게 공급될 수 있다.
그 후, 제 2 열처리가 행해질 수 있다. 제 2 열처리는 제 1 열처리의 것과 유사한 조건에서 행해질 수 있다. 제 2 열처리에 의해, 절연층(935), 절연막(970), 및 절연막(980)으로부터 과잉의 산소가 용이하게 방출되고, 산화물 반도체층(943a) 및 제 1~제 3 산화물 반도체층(942c~942a)을 포함하는 적층의 산소 결손을 감소시킬 수 있다.
또한, 도 34(A)~34(D)는 하기: 화소부의 트랜지스터로서 도 26(B)의 트랜지스터의 구조와 유사한 트랜지스터 C를 사용하고, 구동 회로부의 트랜지스터로서 도 29(B)의 트랜지스터의 구조와 유사한 트랜지스터 D를 사용하는 구조를 형성하기 위한 방법을 도시한다.
도 33(B)에 도시된 단계까지, 상술한 트랜지스터를 형성하기 위한 상기 방법과 유사한 단계를 행함으로써, 게이트 전극층(920)이 형성된다(도 34(A) 참조).
이어서, 게이트 절연막(930)은 마스크로서 게이트 전극층(920)을 사용하여 에칭된다(도 34(B) 참조).
이어서, 질화 실리콘막 또는 질화 알루미늄막과 같은 수소를 함유하는 절연막(975)을 산화물 반도체층(940)의 일부와 접하도록 형성하여 산화물 반도체층(940)의 일부에 수소를 확산시킨다(도 34(C) 참조). 확산된 수소는 산화물 반도체층(940) 중의 산소 결손과 접착하여 도너로서 기능하고; 따라서 낮은 저항의 소스 영역(951) 및 낮은 저항의 드레인 영역(961)을 형성할 수 있다. 도 34(C)의 구조에 있어서, 산화물 반도체층을 상기 불순물로 도핑할 수 있다.
이어서, 절연막(975) 상에 절연막(970), 절연막(980), 및 절연막(990)을 형성한다(도 34(D) 참조).
상기 단계를 통해서, 단층 구조를 가진 산화물 반도체층을 포함하는 트랜지스터 및 적층 구조를 가진 산화물 반도체층을 포함하는 트랜지스터를 하나의 기판 상에 용이하게 형성할 수 있다. 또한, 고속으로 조작 가능하고, 광 조사로 인한 열화가 적으며, 또한 우수한 표시 품질을 가진 화소부를 포함하는 표시 장치를 형성할 수 있다.
본 실시형태에 기재된 금속막, 반도체막, 및 무기 절연막과 같은 다양한 막은 대표적으로 스퍼터링법 또는 플라즈마 CVD법에 의해 형성될 수 있지만, 이러한 막은 또 다른 방법, 예를 들면 열 CVD법에 의해 형성될 수 있다. 금속 유기 화학 기상 증착(MOCVD)법 또는 원자층 증착(ALD)법은 열 CVD법의 예로서 채용될 수 있다.
열 CVD법은 막을 형성하기 위해 플라즈마를 이용하지 않기 때문에 플라즈마 손상으로 인한 결함이 발생하지 않는다는 이점을 갖는다.
소스 가스 및 산화제를 동시에 챔버에 공급하고, 챔버의 압력을 대기압 또는 감압으로 설정하며, 반응을 기판 근방 또는 기판 상에서 야기되는 방식으로 열 CVD법에 의한 증착을 행할 수 있다.
챔버의 압력을 대기압 또는 감압으로 설정하고, 반응을 위한 소스 가스를 챔버에 순차적으로 도입한 다음, 가스 도입 순서를 반복하는 방식으로 ALD법에 의한 증착을 행할 수 있다. 예를 들면, 각각의 스위칭 밸브(고속 밸브라고도 일컫는다)를 전환함으로써 챔버에 2종 이상의 소스 가스가 순차적으로 공급된다. 예를 들면, 제 1 소스 가스가 도입되고, 소스 가스가 혼합되지 않기 위해서 제 1 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들면, 아르곤 또는 질소)가 도입된 다음, 제 2 소스 가스가 도입된다. 제 1 소스 가스 및 불활성 가스가 동시에 도입되는 경우에 있어서, 불활성 가스는 캐리어 가스로서 기능하고, 불활성 가스는 제 2 소스 가스의 도입과 동시에 도입될 수 있다는 것도 주목한다. 또한, 불활성 가스 도입 대신에 진공 배기에 의해 제 1 소스 가스가 배출된 다음, 제 2 소스 가스가 도입될 수 있다. 제 1 소스 가스가 기판 표면에 흡착되어 제 1 층을 형성한 다음; 제 2 소스 가스가 도입되어 제 1 층과 반응한 결과; 제 2 층이 제 1 층 상에 적층되어 박막이 형성된다. 가스 도입 순서는 소망한 두께가 얻어질 때까지 복수 회 반복함으로써 우수한 단차 피복성을 가진 박막을 형성할 수 있다. 박막의 두께는 가스 도입 순서의 반복 회수에 의해 조정될 수 있으므로; ALD법은 두께를 정확하게 조정하는 것을 가능하게 함으로써 미세한 FET를 제조하기에 적합하다.
본 실시형태에 개시되어 있는 금속막, 반도체막, 및 무기 절연막과 같은 다양한 막을 MOCVD법 또는 ALD법과 같은 열 CVD법에 의해 형성될 수 있다. 예를 들면, In-Ga-Zn-Ox(x>0)막이 형성되는 경우에 있어서, 트리메틸인듐, 트리메틸갈륨, 및 디메틸아연을 사용할 수 있다. 트리메틸인듐의 화학식이 In(CH3)3인 것에 주목한다. 트리메틸갈륨의 화학식은 Ga(CH3)3이다. 디메틸아연의 화학식은 Zn(CH3)2이다. 상기 조합에 한정되는 것 없이, 트리에틸갈륨(화학식: Ga(C2H5)3)은 트리메틸갈륨 대신에 사용될 수 있고 디에틸아연(화학식: Zn(C2H5)2)은 디메틸아연 대신에 사용될 수 있다.
예를 들면, ALD법을 사용하는 증착 장치에 의해 산화 하프늄막이 형성되는 경우에 있어서, 2종의 가스, 즉 용매 및 하프늄 전구체 화합물(하프늄 알콕시드 용액, 대표적으로 테트라키스(디메틸아미드)하프늄(TDMAH))을 함유하는 액체를 기화시킴으로써 얻어지는 산화제로서 오존(O3) 및 소스 가스를 사용한다. 테트라키스(디메틸아미드)하프늄의 화학식은 Hf[N(CH3)2]4인 것에 주목한다. 또 다른 재료액의 예로는 테트라키스(에틸메틸아미드)하프늄을 포함한다.
예를 들면, ALD를 채용하는 증착 장치를 사용하여 산화 알루미늄막을 형성하는 경우에 있어서, 2종의 가스, 예를 들면 용매 및 알루미늄 전구체 화합물을 함유하는 액체(예를 들면, 트리메틸알루미늄(TMA))를 기화시킴으로써 얻어지는 산화제로서 H2O 및 소스 가스를 사용한다. 트리메틸알루미늄의 화학식은 Al(CH3)3인 것에 주목한다. 또 다른 재료액의 예로는 트리스(디메틸아미드)알루미늄, 트리이소부틸알루미늄, 및 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트)를 포함한다.
예를 들면, ALD법을 사용하는 증착 장치에 의해 산화 실리콘막이 형성되는 경우에 있어서, 헥사클로로디실란을 막이 형성되는 표면에 흡착하고 흡착물에 함유된 염소를 제거하며, 산화성 가스(예를 들면, O2 또는 일산화이질소)의 라디칼을 공급해서 흡착물과 반응시킨다.
예를 들면, ALD를 채용하는 증착 장치를 사용하여 텅스텐막이 형성되는 경우에 있어서, WF6 가스 및 B2H6 가스를 복수 회 순차적으로 도입하여 초기 텅스텐 막을 형성한 다음, WF6 가스 및 H2 가스를 동시에 도입하여 텅스텐막을 형성한다. SiH4 가스는 B2H6 가스 대신에 사용될 수 있다는 것에 주목한다.
예를 들면, ALD를 채용하는 증착 장치를 사용하여 산화물 반도체막, 예를 들면 InGaZnOx(x>0)막을 형성하는 경우에 있어서, In(CH3)3 가스 및 O3 가스를 복수 회 순차적으로 도입해서 In-O층을 형성하고, Ga(CH3)3 가스 및 O3 가스를 동시에 도입해서 GaO층을 형성한 다음, Zn(CH3)2 가스 및 O3 가스를 동시에 도입하여 ZnO층을 형성한다. 이들 층의 순서는 본 실시예에 한정되는 것은 아니라는 것에 주목한다. In-Ga-O층, In-Zn-O층, 또는 Ga-Zn-O층과 같은 혼합 화합물층은 이들 가스의 혼합에 의해 형성될 수 있다. Ar과 같은 불활성 가스와 버블링함으로써 얻어지는 H2O 가스가 O3 가스 대신에 사용될 수 있지만, H를 함유하고 있지 않은 O3 가스를 사용하는 것이 바람직할 수 있다는 것에 주목한다. 또한, In(CH3)3 가스 대신에, In(C2H5)3 가스가 사용될 수 있다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스가 사용될 수 있다. 또한, Zn(CH3)2 가스가 사용될 수 있다.
본 실시형태는 본 명세서의 다른 실시형태 중 어느 하나와 적절하게 조합될 수 있다.
(실시형태 7)
본 실시형태에 있어서, 본 발명의 일 실시형태에 따라 트랜지스터용으로 사용될 수 있는 산화물 반도체막에 대해서 설명한다.
<산화물 반도체의 구조>
산화물 반도체의 구조에 대해서 후술한다.
본 명세서에 있어서, 용어 "평행"이란 2개의 직선 사이에 형성된 각도가 -10°이상 및 10°이하인 것을 표시하고, 따라서 각도가 -5°이상 및 5°이하인 경우도 포함한다. 용어 "실질적으로 평행"이란 2개의 직선 사이에 형성된 각도가 -30°이상 및 30°이하인 것을 표시한다. 용어 "수직"이란 2개의 직선 사이에 형성된 각도가 80°이상 및 100°이하인 것을 표시하고, 따라서 각도가 85°이상 및 95°이하인 경우를 포함한다. 용어 "실질적으로 수직"이란 2개의 직선 사이에 형성된 각도가 60°이상 및 120°이하인 것을 표시한다.
본 명세서에 있어서, 삼방정계 및 능면정계는 육방정계에 포함된다.
산화물 반도체는 단결정 산화물 반도체 및 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예로는 c축 정렬된 결정질 산화물 반도체(CAAC-OS), 다결정질 산화물 반도체, 미정질 산화물 반도체, 및 비정질 산화물 반도체를 포함한다.
또 다른 관점으로부터, 산화물 반도체는 비정질 산화물 반도체 및 결정질 산화물 반도체로 분류된다. 결정질 산화물 반도체의 예로는 단결정 산화물 반도체, CAAC-OS, 다결정질 산화물 반도체, 및 미정질 산화물 반도체를 포함한다.
<CAAC-OS>
우선, CAAC-OS에 대해서 설명한다. CAAC-OS는 c축 정렬된 나노결정(CANC)을 포함하는 산화물 반도체라 일컬을 수 있다.
CAAC-OS는 복수의 c축 정렬된 결정부(펠릿이라고도 일컫는다)를 갖는 산화물 반도체 중 하나이다.
투과형 전자 현미경(TEM)을 사용하여 얻어지는 CAAC-OS의 명시 화상 및 회절 패턴의 조합된 분석 화상(고해상도의 TEM 상이라 일컫는다)에 있어서, 복수의 펠릿이 관찰될 수 있다. 그러나, 고해상도의 TEM 상에 있어서, 펠릿 사이에 경계면, 즉 결정 경계가 명확하게 관찰되지 않는다. 따라서, CAAC-OS에 있어서, 결정 경계로 인한 전자 이동도의 감소가 일어나기 어렵다.
TEM으로 관찰된 CAAC-OS에 대해서 후술한다. 도 21(A)은 시료 표면과 실질적으로 평행한 방향으로부터 관찰되는 CAAC-OS층 단면의 고해상도 TEM 상의 예를 나타낸다. 고해상도 TEM 상은 구면수차 보정기능으로 얻어진다. 구면수차 보정기능으로 얻어진 고해상도 TEM 상은 특히 Cs 보정된 고해상도 TEM 상이라 일컬어진다. Cs 보정된 고해상도 TEM 상은, 예를 들면 JEOL Ltd. 제품의 원자 분해능 분석 전자 현미경 JEM-ARM200F로 얻어질 수 있다.
도 21(B)은 도 21(A)의 영역(1)의 확대된 Cs 보정된 고해상도 TEM 상이다. 도 21(B)은 펠릿의 층상 방식으로 금속 원자가 배열되어 있는 것을 나타낸다. 각 금속 원자층은 CAAC-OS가 형성되는 표면(이하, 표면을 형성면이라 일컫는다) 또는 CAAC-OS의 상면의 요철을 반영하는 구성을 갖고, CAAC-OS의 형성면 또는 상면과 평행하게 배열된다.
도 21(B)에 나타낸 바와 같이, CAAC-OS막은 특징적인 원자 배열을 갖는다. 특징적인 원자 배열은 도 21(C)의 보조선에 의해 나타낸다. 펠릿의 크기는 약 1 ㎚~3 ㎚이고, 펠릿의 틸트에 의해 야기되는 공간의 크기는 약 0.8 ㎚인 것이 도 21(B) 및 21(C)로 증명된다. 따라서, 펠릿은 나노결정(nc)이라고도 일컬어질 수 있다.
여기서, Cs 보정된 고해상도 TEM 상에 의해서, 기판(5120) 상에 CAAC-OS층의 펠릿(5100)의 모식적 배열은 벽돌 또는 블록이 적층되어 있는 구조에 의해 도시된다(도 21(D) 참조). 도 21(C)에 관찰된 바와 같은 펠릿이 틸트된 부분은 도 21(D)에 나타낸 영역(5161)과 대응된다.
도 22(A)는 시료 표면과 실질적으로 수직인 방향으로부터 관찰되는 CAAC-OS 평면의 Cs 보정된 고해상도 TEM 상을 나타낸다. 도 22(B), 22(C), 및 22(D)는 각각 도 22(A)의 영역 (1), (2), 및 (3)의 확대된 Cs 보정된 고해상도 TEM 상이다. 금속 원자가 펠릿의 삼각형, 사각형, 또는 육각형 구성으로 배열되는 것을 도 22(B), 22(C), 및 22(D)에 나타낸다. 그러나, 상이한 펠릿 사이에서 금속 원자 배열의 규칙성은 없다.
이어서, X선 회절(XRD)에 의해 분석되는 CAAC-OS에 대해서 설명한다. 예를 들면, InGaZnO4 결정을 포함하는 CAAC-OS의 구조가 면외법에 의해 분석되는 경우, 도 23(A)에 나타낸 바와 같이 31°주위의 회절각(2θ)에서 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (009) 평면으로부터 유래되고, 이것은 CAAC-OS의 결정이 c축 정렬을 가지며, CAAC-OS의 형성면 또는 상면과 실질적으로 수직인 방향으로 c축 정렬된 것을 나타낸다.
면외법에 의해 CAAC-OS의 구조적인 분석에 있어서, 31°주위의 2θ에서의 피크 이외에 또 다른 피크는 2θ가 36°인 경우 나타날 수 있다. 36°주위에서 2θ의 피크는 CAAC-OS 일부에 c축 정렬을 포함하지 않는 결정인 것을 나타낸다. 면외법에 의해 분석된 CAAC-OS에 있어서, 2θ가 31°주위인 경우 피크가 나타나고 2θ가 36°주위인 경우 피크가 나타나지 않는 것이 바람직하다.
한편, X선이 c축과 실질적으로 수직인 방향으로 시료에 입사되는 면내법에 의해 CAAC-OS의 구조적인 분석에 있어서, 2θ가 56°주위인 경우 피크가 나타난다. 이 피크는 InGaZnO4 결정의 (110) 평면으로부터 유래된다. CAAC-OS인 경우에 있어서, 도 23(B)에 나타낸 바와 같이, 2θ가 56°주위에 고정되고 축(φ축)으로서 시료 표면의 법선 벡터를 사용하여 회전된 시료로 분석(φ 스캔)이 행해지는 경우, 피크가 명확하게 관찰되지 않는다. 반대로, InGaZnO4의 단결정 산화물 반도체인 경우에 있어서, 도 23(C)에 나타낸 바와 같이, 2θ가 56°주위에 고정되어 φ스캔이 행해지는 경우, (110) 평면과 동등한 결정 평면으로부터 유래된 6개의 피크가 관찰된다. 따라서, XRD를 사용하는 구조적인 분석은 CAAC-OS에서 a축 및 b축의 방향이 상이하다는 것을 나타낸다.
이어서, 전자 회절에 의해 분석된 CAAC-OS에 대해서 설명한다. 예를 들면, 300 ㎚의 프로브 직경을 가진 전자빔이 시료 표면과 평행한 방향으로 InGaZnO4 결정을 포함하는 CAAC-OS층에 입사되는 경우, 도 40(A)에 나타낸 회절 패턴(선택 영역의 투과형 전자 회절 패턴이라고도 일컫는다)을 얻을 수 있다. 이 회절 패턴에 있어서, InGaZnO4 결정의 (009) 평면으로부터 유래되는 스팟을 포함한다. 따라서, 전자 회절은 CAAC-OS에 포함된 펠릿이 c축 정렬을 갖고 CAAC-OS의 형성면 또는 상면과 실질적으로 수직인 방향으로 c축 정렬되어 있는 것을 나타낸다. 한편, 300 ㎚의 프로브 직경을 가진 전자빔이 시료 표면과 수직인 방향으로 동일한 시료에 입사되는 방식으로 얻어지는 회절 패턴을 도 40(B)에 나타낸다. 도 40(B)에 나타낸 바와 같이, 링형 회절 패턴이 관찰된다. 따라서, 전자 회절은 CAAC-OS에 포함되는 펠릿의 a축 및 b축이 규칙적인 정렬을 갖지 않는 것도 나타낸다. 도 40(B)의 제 1 링은 InGaZnO4 결정의 (010) 평면, (100) 평면 등으로부터 유래된다고 생각된다. 도 40(B)의 제 2 링은 (110) 평면 등으로부터 유래된다고 여겨진다.
또한, CAAC-OS는 결함 상태의 저밀도를 갖는 산화물 반도체이다. 산화물 반도체의 결함은, 예를 들면 불순물 및 산소 결손으로 인한 결함이다. 따라서, CAAC-OS는 낮은 불순물 농도를 갖는 산화물 반도체라 일컬어질 수 있다. 또한, CAAC-OS는 적은 산소 결손을 가진 산화물 반도체라 일컬어질 수 있다.
산화물 반도체에 함유되는 불순물은 캐리어 트랩으로서 기능하거나 캐리어 발생원으로서 기능할 수 있다. 또한, 산화물 반도체의 산소 결손은 캐리어 트랩으로서 기능하거나 수소가 그 안에 포획되는 경우 캐리어 발생원으로서 기능한다.
불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소와 같은 산화물 반도체의 주성분 이외의 원소를 의미한다는 것에 주목한다. 예를 들면, 산화물 반도체에 포함되는 금속 원소보다 산소와의 접착 강도가 큰 원소(구체적으로, 실리콘 등)는 산화물 반도체로부터 산소를 추출하고, 이것은 산화물 반도체의 원자 배열의 무질서 및 감소된 결정도를 야기한다. 아연, 또는 니켈과 같은 중금속, 아르곤, 이산화탄소 등은 큰 원자 반경(또는 분자 반경)을 가짐으로써, 산화물 반도체의 원자 배열을 방해하여 결정도를 감소시킨다.
결함 상태의 밀도가 낮은(산소 결손수가 작은) 산화물 반도체는 낮은 캐리어 밀도를 가질 수 있다. 이러한 산화물 반도체는 고순도화 진성 또는 실질적으로 고순도화 진성 산화물 반도체라 일컬어진다. CAAC-OS는 낮은 불순물 농도 및 결함 상태의 낮은 밀도를 갖는다. 즉, CAAC-OS는 고순도화 진성 또는 실질적으로 고순도화 진성 산화물 반도체이기 쉽다. 따라서, CAAC-OS를 포함하는 트랜지스터는 거의 음의 스레숄드 전압(거의 노멀리 온임)을 가지기 어렵다. 고순도화 진성 또는 실질적으로 고순도화 진성 산화물 반도체는 적은 캐리어 트랩을 갖는다. 산화물 반도체의 캐리어 트랩에 의해 포획된 전하가 방출되는데 오랜 시간이 걸린다. 포획된 전하는 고정된 전하같이 행동할 수 있다. 따라서, 높은 불순물 농도 및 결함 상태의 고밀도를 갖는 산화물 반도체를 포함하는 트랜지스터는 불안정한 전기 특성을 가질 수 있다. 그러나, CAAC-OS를 포함하는 트랜지스터는 전기 특성의 변동이 작고 높은 신뢰성을 갖는다.
CAAC-OS가 결함 상태의 저밀도를 가지기 때문에, 광 조사에 의해 발생되는 캐리어가 결함 상태에서 포획되기 어려워진다. 따라서, CAAC-OS를 사용하는 트랜지스터에서 가시광선 또는 자외선을 이용한 조사로 인해 전기 특성의 변화가 작다.
<미정질 산화물 반도체>
이어서, 미정질 산화물 반도체에 대해서 설명한다.
고해상도 TEM 상에서 결정부가 관찰되는 영역 및 결정부가 명확하게 관찰되지 않는 영역을 미정질 산화물 반도체가 갖는다. 대부분의 경우에 있어서, 미정질 산화물 반도체에 포함되는 결정부의 크기는 1 ㎚ 이상 및 100 ㎚ 이하, 또는 1 ㎚ 이상 및 10 ㎚ 이하이다. 1 ㎚ 이상 및 10 ㎚ 이하의 크기, 또는 1 ㎚ 이상 및 3 ㎚ 이하의 크기를 가진 미결정인 나노결정을 포함하는 산화물 반도체는 구체적으로 나노결정질 산화물 반도체(nc-OS)라 일컬어진다. nc-OS의 고해상도 TEM 상에 있어서, 예를 들면 결정 경계가 명확하게 관찰되지 않는 경우가 있다. CAAC-OS에 있어서 펠릿의 것과 나노결정의 기원이 동일할 가능성이 있다는 것에 주목한다. 따라서, nc-OS의 결정부는 하기 설명의 펠릿이라 일컬어질 수 있다.
nc-OS에 있어서, 미시적 영역(예를 들면, 1 ㎚ 이상 및 10 ㎚ 이하의 크기를 가진 영역, 특히 1 ㎚ 이상 및 3 ㎚ 이하의 크기를 가진 영역)은 주기적인 원자 배열을 갖는다. nc-OS의 상이한 펠릿 사이에 결정 배향의 규칙성은 없다. 따라서, 전체막의 배향이 관찰되지 않는다. 따라서, 분석방법에 따라 nc-OS는 비정질 산화물 반도체와 구분되지 않는 경우가 있다. 예를 들면, nc-OS가 펠릿의 크기보다 큰 직경을 갖는 X선을 사용하여 XRD 장치로 면외법에 의해 구조적인 분석을 실시한 경우, 결정면을 나타내는 피크가 나타나지 않는다. 또한, nc-OS가 펠릿의 크기보다 큰 프로브 직경(예를 들면, 50 ㎚ 이상)을 가진 전자빔을 사용하여 전자 회절(전자 회절은 선택된 영역의 전자 회절이라고도 일컫는다)을 실시할 경우 할로 패턴과 같은 회절 패턴이 관찰된다. 한편, 펠릿의 크기와 근접하거나 그 크기보다 작은 프로브 직경을 갖는 전자빔이 적용되는 경우 nc-OS의 나노빔 전자 회절 패턴에 스팟이 나타난다. 또한, nc-OS의 나노빔 전자 회절 패턴에 있어서, 원형(링) 패턴의 높은 휘도를 가진 영역이 나타나는 경우가 있다. 또한, nc-OS층의 나노빔 전자 회절 패턴에 있어서, 복수의 스팟이 링형 영역에 나타나는 경우가 있다.
상술한 바와 같이 펠릿 사이에 결정 배향의 규칙성이 없기 때문에, nc-OS는 무작위로 정렬된 나노결정(RANC)을 포함하는 산화물 반도체 또는 비정렬된 나노결정(NANC)을 포함하는 산화물 반도체라고도 일컬어질 수 있다.
따라서, nc-OS는 비정질 산화물 반도체와 비교해서 높은 규칙성을 갖는 산화물 반도체이다. 따라서, nc-OS는 비정질 산화물 반도체보다 결정 상태의 밀도가 낮은 경향이 있다. nc-OS의 상이한 펠릿 사이에 결정 배향의 규칙성이 없다는 것에 주목한다. 따라서, nc-OS는 CAAC-OS보다 결정 상태의 밀도가 높다.
<비정질 산화물 반도체>
이어서, 비정질 산화물 반도체에 대해서 설명한다.
비정질 산화물 반도체는 원자 배열이 불규칙하고 결정부가 없는 산화물 반도체이다. 예를 들면, 비정질 산화물 반도체는 석영의 경우와 같이 특정한 상태를 갖지 않는다.
비정질 산화물 반도체의 고해상도 TEM 상에 있어서, 결정부가 발견되지 않을 수 있다.
비정질 산화물 반도체가 XRD 장치로 면외법에 의해 구조적인 분석이 행해질 경우, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체에 전자 회절이 행해질 경우 할로 패턴이 관찰된다. 또한, 비정질 산화물 반도체에 나노빔 전자 회절이 행해질 경우 스팟은 관찰되지 않고 할로 패턴만이 나타난다.
비정질 구조의 다양한 견해가 있다. 예를 들면, 원자 배열이 질서성을 전혀 갖지 않는 구조를 완전한 비정질 구조라 불린다. 한편, 최근접 원자 거리 또는 제 2 최근접 원자 거리까지 질서성을 갖지만 장거리 질서성을 갖지 않는 구조도 비정질 구조라 불린다. 따라서, 엄격한 정의는 원자 배열에서 무시할 정도의 질서성이 존재한다 하더라도 산화물 반도체를 비정질 산화물 반도체라 부르도록 허용하지 않는다. 장기 질서성을 갖는 적어도 산화물 반도체를 비정질 산화물 반도체라 부르지 않을 수 있다. 따라서, 결정부의 존재로 인해, 예를 들면 CAAC-OS 및 nc-OS는 비정질 산화물 반도체 또는 완전하게 비정질 산화물 반도체라 불리지 않을 수 있다.
<비정질형 산화물 반도체층>
산화물 반도체는 nc-OS와 비정질 산화물 반도체 사이에 구조를 가질 수 있다는 것에 주목한다. 이러한 구조를 갖는 산화물 반도체는 구체적으로 비정질형 산화물 반도체(a형 OS)라 일컬어진다.
a형 OS의 고해상도 TEM 상에 있어서, 보이드가 관찰될 수 있다. 또한, 고해상도 TEM 상에 있어서, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다.
a형 OS가 보이드를 포함하기 때문에 불안정한 구조를 갖는다. CAAC-OS 및 nc-OS와 비교해서 불안정한 구조를 a형 OS가 갖는 것을 확인하기 위해서, 전자 조사에 의해 야기되는 구조 변화에 대해서 후술한다.
전자 조사가 실시된 시료로서 a형 OS(시료 A), nc-OS(시료 B), 및 CAAC-OS(시료 C)를 준비한다. 각각의 시료는 In-Ga-Zn 산화물이다.
우선, 각 시료의 고해상도 단면 TEM 상이 얻어진다. 고해상도 단면 TEM 상은 모든 시료가 결정부를 갖는 것을 나타낸다.
어떤 일부를 결정부로서 간주할 경우 다음과 같이 판정된다는 것에 주목한다. InGaZnO4 결정의 단위 세포는 3개의 In-O층 및 6개의 Ga-Zn-O층을 포함하는 9개의 층이 c축 방향으로 적층되는 구조를 가지는 것으로 알려져 있다. 인접한 층 사이에 거리는 (009) 평면에 격자 간격(d값이라 일컫는다)과 동등하다. 결정 구조 분석으로부터 그 값은 0.29 ㎚로 산출된다. 따라서, 격자 무늬간 격자 간격이 0.28 ㎚ 이상 및 0.30 ㎚ 이하인 부분을 InGaZnO4의 결정부로서 간주한다. 각각의 격자 무늬는 InGaZnO4 결정의 a-b 평면과 대응된다.
도 41은 각 시료에서 결정부(22개소에서 45개소)의 평균 크기 변화를 나타낸다. 결정부 크기는 격자 무늬 길이와 대응된다는 것에 주목한다. a형 OS의 결정부 크기가 누적 전자량의 증가에 따라서 증가되는 것을 도 41에 나타낸다. 구체적으로, 도 41에서 (1)로 나타낸 바와 같이, TEM 관찰 초기에서 약 1.2 ㎚의 결정부(결정부는 초기 핵이라고도 일컬어진다)는 누적 전자량 4.2×108 e-/㎚2에서 약 2.6 ㎚ 크기로 성장한다. 반대로, nc-OS 및 CAAC-OS의 결정부 크기는 전자 조사의 초기에서 누적 전자량 4.2×108 e-/㎚2으로 작은 변화를 나타낸다. 구체적으로, 도 41에서 (2) 및 (3)으로 나타낸 바와 같이, 누적 전자량의 상관없이, nc-OS층 및 CAAC-OS층의 평균 결정 크기는 각각 약 1.4 ㎚ 및 약 2.1 ㎚이다.
이런 식으로, a형 OS의 결정부의 성장이 전자 조사에 의해 유도된다. 반대로, nc-OS 및 CAAC-OS에 있어서, 결정부의 성장은 전자 조사에 의해 거의 유도되지 않는다. 따라서, a형 OS는 nc-OS 및 CAAC-OS와 비교해서 불안정한 구조를 갖는다.
a형 OS가 보이드를 포함하고 있기 때문에 nc-OS 및 CAAC-OS보다 낮은 밀도를 갖는다. 구체적으로, a형 OS의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체 밀도의 78.6% 이상 및 92.3% 미만이다. nc-OS 및 CAAC-OS 각각의 밀도는 동일한 조성을 갖는 단결정 산화물 반도체 밀도의 92.3% 이상 및 100% 미만이다. 그것은 단결정 산화물 반도체막 밀도의 78% 미만의 밀도를 갖는 산화물 반도체를 증착시키기 어려워진다는 것에 주목한다.
예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, 능면정 구조를 가진 단결정 InGaZnO4의 밀도는 6.357 g/㎤이다. 따라서, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, a형 OS의 밀도는 5.0 g/㎤ 이상 및 5.9 g/㎤ 미만이다. 예를 들면, In:Ga:Zn=1:1:1의 원자비를 갖는 산화물 반도체인 경우에 있어서, nc-OS 및 CAAC-OS 각각의 밀도는 5.9 g/㎤ 이상 및 6.3 g/㎤ 미만이다.
동일한 조성을 가진 단결정이 존재하지 않는 경우가 있다는 것에 주목한다. 그 경우에 있어서, 상이한 조성을 가진 단결정 산화물 조성물을 충분한 비율에서 조합되고, 소망한 조성을 가진 단결정 산화물 반도체의 것과 동등한 밀도가 산출되는 것이 가능해진다. 소망한 조성을 갖는 단결정 산화물 반도체의 밀도는 상이한 조성을 가진 단결정 산화물 반도체의 조합 비율에 따라 가중 평균을 사용하여 산출될 수 있다. 밀도를 산출하기 위해 가능한 한 적은 종의 단결정 산화물 반도체를 사용하는 것이 바람직하다는 것에 주목한다.
상술한 바와 같이, 산화물 반도체는 다양한 구조 및 다양한 특성을 갖는다. 산화물 반도체는, 예를 들면 비정질 산화물 반도체, a형 OS, 미정질 산화물 반도체, 및 CAAC-OS 중 2개 이상의 막을 포함하는 적층막일 수 있다는 것에 주목한다.
<증착 모델>
CAAC-OS 및 nc-OS의 증착 모델의 예에 대해서 후술한다.
도 42(A)는 CAAC-OS막이 스퍼터링법에 의해 증착되는 증착실 내면의 모식도이다.
타겟(5130)은 백킹 플레이트에 부착된다. 복수의 자석은 그들 사이에 위치된 백킹 플레이트로 타겟(5130)을 향하도록 제공된다. 복수의 자석은 자기장을 발생시킨다. 자석의 자기장을 이용함으로써 증착 속도가 증가되는 스퍼터링법을 마그네트론 스퍼터링법이라 일컫는다.
기판(5120)은 타겟(5130)을 향하도록 위치되고, 거리 d(타겟-기판 거리(T-S 거리)라도고 일컫는다)는 0.01 m 이상 및 1 m 이하, 바람직하게 0.02 m 이상 및 0.5 m 이하이다. 증착실은 대개 증착 가스(예를 들면, 산소 가스, 아르곤 가스, 또는 5 vol% 이상의 산소를 함유하는 혼합 가스)로 채워지고 증착실 내의 압력은 0.01 ㎩ 이상 및 100 ㎩ 이하, 바람직하게 0.1 ㎩ 이상 및 10 ㎩ 이하로 제어된다. 여기서, 타겟(5130)에 일정한 값 이상의 전압을 적용함으로써 방전이 개시되고, 플라즈마가 관찰된다. 자기장은 타겟(5130) 근방의 고밀도 플라즈마 영역을 형성한다. 고밀도 플라즈마 영역에 있어서, 증착 가스는 이온화되어서, 이온(5101)이 발생된다. 이온(5101)의 예로는 산소 양이온(O+) 및 아르곤 양이온(Ar+)을 포함한다.
여기서, 타겟(5130)은 복수의 결정 입자를 포함하는 다결정질 구조를 갖고 적어도 하나의 결정 입자의 벽개면이 존재한다. 도 43(A)은 예로서 타겟(5130)에 포함된 InGaZnO4 결정 구조를 나타낸다. InGaZnO4 결정이 b축과 평행한 방향으로부터 관찰되는 경우의 구조를 도 43(A)에 나타낸다는 것에 주목한다. Ga-Zn-O층의 산소 원자가 인접한 Ga-Zn-O층의 것과 근접하게 위치된다는 것을 도 43(A)에 나타낸다. 산소 원자가 음의 전하를 가짐으로써, 2개의 Ga-Zn-O층 사이에 척력이 발생된다. 결과적으로, InGaZnO4 결정은 2개의 인접한 Ga-Zn-O층 사이에 벽개면을 갖는다.
고밀도 플라즈마 영역에서 발생되는 이온(5101)을 전계에 의해 타겟(5130)측 쪽으로 가속시킨 다음, 타겟(5130)과 충돌시킨다. 이때, 평판형(펠릿형) 스퍼터드된 입자인 펠릿(5100a, 5100b)을 분리시키고 벽개면으로부터 스터퍼드시킨다. 펠릿(5100a) 및 펠릿(5100b)의 구조는 이온(5101)의 충돌 영향에 의해 왜곡될 수 있다는 것에 주목한다.
펠릿(5100a)은 삼각형 평면, 예를 들면 정삼각형 평면을 갖는 평판형(펠릿형) 스퍼터드된 입자이다. 펠릿(5100b)은 육각형 평면, 예를 들면 정육각형 평면을 갖는 평판형(펠릿형) 스퍼터드된 입자이다. 펠릿(5100a) 및 펠릿(5100b)과 같은 평판형(펠릿형) 스퍼터드된 입자를 총칭하여 펠릿(5100)이라 부른다는 것에 주목한다. 펠릿(5100)의 평면 형상은 삼각형 또는 육각형에 한정되는 것은 아니다. 예를 들면, 평면은 2개 이상의 삼각형을 조합함으로써 형성되는 형상을 가질 수 있다. 예를 들면, 2개의 삼각형을 조합함으로써 사각형(예를 들면, 마름모)을 형성할 수 있다.
펠릿(5100)의 두께는 증착 가스의 종류 등에 의해 결정된다. 펠릿(5100)의 두께는 균일한 것이 바람직하고; 그 이유에 대해서 후술한다. 또한, 스퍼터드된 입자는 큰 두께를 가진 주사위 형상과 비교해서 작은 두께를 가진 펠릿 형상을 갖는 것이 바람직하다. 예를 들면, 펠릿(5100)의 두께는 0.4 ㎚ 이상 및 1 ㎚ 이하, 바람직하게 0.6 ㎚ 이상 및 0.8 ㎚ 이하이다. 또한, 펠릿(5100)의 폭은, 예를 들면 1 ㎚ 이상 및 3 ㎚ 이하, 바람직하게 1.2 ㎚ 이상 및 2.5 ㎚ 이하이다. 펠릿(5100)은 도 41의 설명(1)에서 초기 핵과 대응된다. 예를 들면, 이온(5101)이 In-Ga-Zn 산화물을 포함하는 타겟(5130)과 충돌하는 경우, 도 43(B)에 나타낸 바와 같이, 3개의 층인 Ga-Zn-O층, In-O층, 및 Ga-Zn-O층을 포함하는 펠릿(5100)을 분리한다. c축과 평행한 방향으로부터 관찰되는 분리된 펠릿(5100)의 구조를 도 43(C)에 나타낸다는 것에 주목한다. 따라서, 펠릿(5100)은 2개의 Ga-Zn-O층(브레드 조각) 및 In-O층(필링)을 포함하는 나노미터 크기의 샌드위치 구조를 갖는다.
펠릿(5100)은 플라즈마를 통과할 때에 전하를 수용하여, 그 측면이 음 또는 양으로 대전될 수 있다. 펠릿(5100)에 있어서, 그 측면에 위치된 산소 원자가 음으로 대전될 수 있다. 이런 식으로, 측면이 동일한 극성으로 대전될 경우, 전하가 서로 반발하고, 따라서 펠릿(5100)이 평판 형상을 유지할 수 있다. CAAC-OS가 In-Ga-Zn 산화물인 경우에 있어서, 인듐 원자와 접착된 산소 원자는 음으로 대전될 가능성이 있다. 인듐 원자, 갈륨 원자, 또는 아연 원자와 접착된 산소 원자가 음으로 대전될 또 다른 가능성이 있다. 또한, 펠릿(5100)은 플라즈마를 통과할 때 인듐 원자, 갈륨 원자, 아연 원자, 산소 원자 등과 접착됨으로써 성장할 수 있다. 도 41에서 (2)와 (1)간의 크기 차이는 플라즈마 성장의 양과 대응한다. 여기서, 기판(5120)의 온도를 주위 실온으로 하는 경우에 있어서, 기판(5120)의 펠릿(5100)이 거의 성장하지 않고; 따라서, nc-OS막이 형성된다(도 42(B) 참조). nc-OS의 증착이 실온에서 행해질 수 있기 때문에 기판(5120)이 대형인 경우 nc-OS을 증착시킬 수 있다. 펠릿(5100)을 플라즈마 중으로 성장시키기 위해서, 그것은 스퍼터링으로 증착 전력을 증가시키는 것이 효과적이다. 높은 증착 전력은 펠릿(5100)의 구조를 안정화시킬 수 있다.
도 42(A) 및 42(B)에 나타낸 바와 같이, 펠릿(5100)은 플라즈마 중으로 연처럼 비상하고 기판(5120) 위까지 날아간다. 펠릿(5100)이 대전되어 있기 때문에, 펠릿(5100)을 또 다른 펠릿(5100)이 이미 증착되어 있는 영역과 근접시킬 경우, 척력이 발생한다. 여기서, 기판(5120) 상에 기판(5120)의 상면과 평행한 방향으로 자기장(수평 자지장이라고도 일컫는다)이 발생한다. 기판(5120)과 타겟(5130) 사이에 전위차가 주어지고, 따라서 전류가 기판(5120)으로부터 타겟(5130)쪽으로 흐른다. 따라서, 펠릿(5100)은 자기장 및 전류의 효과에 의해 기판(5120) 상면에 힘(로런츠 힘)을 준다. 이것은 플레밍의 왼손 법칙으로 설명 가능하다.
펠릿(5100)의 질량은 원자의 것보다 크다. 따라서, 기판(5120)의 상면 상에 펠릿(5100)을 이동시키기 위해서, 외부로부터 펠릿(5100)에 몇몇 힘을 가하는 것이 중요하다. 일종의 힘은 자기장 및 전류의 작용에 의해 발생되는 힘일 수 있다. 펠릿(5100)에 충분한 힘을 가해서 기판(5120)의 상면 상에 펠릿(5100)을 이동시키기 위해서, 상면에 기판(5120)의 상면과 평행한 방향으로 자기장을 10 G 이상, 바람직하게 20 G 이상, 더욱 바람직하게 30 G 이상, 가장 바람직하게 50 G 이상인 영역을 제공하는 것이 바람직하다. 또한, 상면에 기판(5120)의 상면과 평행한 방향으로 자기장을 기판(5120)의 상면과 수직인 방향으로의 자기장만큼 높은 1.5배 이상, 더욱 바람직하게 3배 이상, 가장 바람직하게 5배 이상인 영역을 제공하는 것이 바람직하다.
이때, 자석 및 기판(5120)을 상대적으로 이동시키거나 회전시킴으로써, 기판(5120)의 상면에 수평 자기장의 방향이 계속 변화한다. 따라서, 다양한 방향으로 힘을 수용함으로써 기판(5120)의 상면에 다양한 방향으로 펠릿(5100)을 이동시킬 수 있다.
또한, 도 42(A)에 나타낸 바와 같이, 기판(5120)이 가열되는 경우, 마찰 등으로 인한 펠릿(5100)과 기판(5120) 사이에 저항이 낮아진다. 결과적으로, 펠릿(5100)은 기판(5120)의 상면 상에서 활공한다. 평면이 기판(5120)을 면한 상태에서 펠릿(5100)의 활공이 야기된다. 그 다음, 펠릿(5100)이 이미 증착되어 있는 또 다른 펠릿(5100)의 측면을 도달할 경우, 펠릿(5100)의 측면이 접착된다. 이때, 펠릿(5100)의 측면에 산소 원자가 방출된다. 방출된 산소 원자를 사용하여, CAAC-OS의 산소 결손을 채우는 경우가 있고; 따라서, CAAC-OS가 저밀도의 결함 상태를 갖는다. 기판(5120)의 상면 온도는, 예를 들면 100℃ 이상 및 500℃ 미만, 150℃ 이상 및 450℃ 미만, 또는 170℃ 이상 및 400℃ 미만인 것에 주목한다. 이런 이유로, 기판(5120)이 대형인 경우라도, CAAC-OS를 증착시키는 것이 가능해진다.
또한, 펠릿(5100)을 기판(5120) 상에서 가열시킴으로써, 원자가 재배열되고, 이온(5101)의 충돌에 의해 야기되는 구조 왜곡이 감소될 수 있다. 구조 왜곡이 감소된 펠릿(5100)은 실질적으로 단결정이다. 펠릿(5100)이 접착된 후에 가열되는 경우라도, 펠릿(5100) 그 자체의 팽창 및 수축이 거의 일어나기 어렵고, 이것은 펠릿(5100)을 실질적으로 단결정으로 변경시킴으로써 야기된다. 따라서, 펠릿(5100) 간에 공간의 팽창으로 인해 입자 경계와 같은 결점 형성을 방지할 수 있고, 따라서, 크레바스의 발생을 방지할 수 있다.
CAAC-OS는 하나의 판형 구조의 단결정 산화물 반도체를 갖는 것이 아니라 적층된 벽돌 또는 블록형 펠릿(5100)(나노결정)군을 가진 배열을 갖는다. 또한, 결정 경계는 펠릿(5100) 사이에 존재하는 것이 아니다. 따라서, 증착 중에 가열, 증착 후에 가열 또는 구부러짐으로 인해 수축과 같은 변형이 CAAC-OS에서 발생하는 경우라도 국부 응력을 완화시키거나 왜곡을 제거하는 것이 가능해진다. 따라서, 이 구조는 가요성 반도체 장치에 적합하다. nc-OS는 펠릿(5100)(나노결정)이 랜덤으로 적층되는 배열을 갖는다는 것에 주목한다.
타겟(5130)이 이온(5101)으로 스퍼터드되는 경우, 펠릿(5100) 이외에 산화 아연 등이 분리될 수 있다. 산화 아연은 펠릿보다 경량이기 때문에 기판(5120) 상면에 펠릿 전에 도달한다. 결과적으로, 산화 아연은 0.1 ㎚ 이상 및 10 ㎚ 이하, 0.2 ㎚ 이상 및 5 ㎚ 이하, 또는 0.5 ㎚ 이상 및 2 ㎚ 이하의 두께를 가진 산화 아연층(5102)을 형성한다. 도 44(A)~44(D)는 단면 모식도이다.
도 44(A)에 도시된 바와 같이, 펠릿(5105a) 및 펠릿(5105b)을 산화 아연층(5102) 상에 증착시킨다. 여기서, 펠릿(5105a) 및 펠릿(5105b)의 측면은 서로 접착한다. 또한, 펠릿(5105c)은 펠릿(5105b) 상에 증착된 다음, 펠릿(5105b) 상에서 활공한다. 또한, 산화 아연과 함께 타겟으로부터 분리된 복수의 입자(5103)는 기판(5120)의 가열에 의해 결정화되어 펠릿(5105a)의 또 다른 측면 상에 영역(5105a1)을 형성한다. 복수의 입자(5103)는 산소, 아연, 인듐, 갈륨 등을 함유할 수 있다는 것에 주목한다.
그 다음, 도 44(B)에 도시된 바와 같이, 영역(5105a1)은 펠릿(5105a)의 일부로 성장하여 펠릿(5105a2)을 형성한다. 또한, 펠릿(5105c)의 측면은 펠릿(5105b)의 또 다른 측면과 접하고 있다.
이어서, 도 44(C)에 도시된 바와 같이, 펠릿(5015d)을 펠릿(5015a2) 및 펠릿(5105b) 상에 증착시킨 다음, 펠릿(5105a2) 및 펠릿(5105b) 상에서 활공한다. 또한, 산화 아연층(5102) 상에 펠릿(5105c)의 또 다른 측면 쪽에서 펠릿(5105e)이 활공한다.
그 다음, 도 44(D)에 도시된 바와 같이, 펠릿(5105d)의 측면을 펠릿(5105a2)의 측면과 접하도록 펠릿(5105d)을 위치시킨다. 또한, 펠릿(5105e)의 측면은 펠릿(5105c)의 또 다른 측면과 접하고 있다. 산화 아연과 함께 타겟(5130)으로부터 분리된 복수의 입자(5103)는 기판(5120)의 가열에 의해 결정화되어 펠릿(5105d)의 또 다른 측면 상에 영역(5105d1)을 형성한다.
상술된 바와 같이, 증착된 펠릿을 서로 접하도록 위치시킨 다음 펠릿의 측면에서 성장이 야기됨으로써 CAAC-OS가 기판(5120) 상에 형성된다. 따라서, CAAC-OS의 각 펠릿은 nc-OS의 것보다 크다. 도 41에서 (3)과 (2) 사이에 크기 차이는 증착 후에 성장량과 대응된다.
펠릿 간에 공간이 매우 작을 경우, 펠릿은 큰 펠릿을 형성할 수 있다. 큰 펠릿은 단결정 구조를 갖는다. 예를 들면, 펠릿의 크기는 상기에서 본 경우 10 ㎚ 이상 및 200 ㎚ 이하, 15 ㎚ 이상 및 100 ㎚ 이하, 또는 20 ㎚ 이상 및 50 ㎚ 이하일 수 있다. 이 경우에 있어서, 극히 작은 트랜지스터용으로 사용되는 산화물 반도체에 있어서, 채널 형성 영역은 큰 펠릿 안에 피트될 있다. 따라서, 단결정 구조를 갖는 영역은 채널 형성 영역으로서 사용될 수 있다. 또한, 펠릿의 크기가 증가되는 경우, 단결정 구조를 갖는 영역은 트랜지스터의 채널 형성 영역, 소스 영역, 및 드레인 영역으로서 사용될 수 있다.
이런 식으로, 트랜지스터의 채널 형성 영역 등이 단결정 구조를 갖는 영역에 형성되는 경우, 트랜지스터의 주파수 특성이 증가될 수 있는 경우가 있다.
이러한 모델에서 나타낸 바와 같이, 펠릿(5100)은 기판(5120) 상에 증착된다고 생각된다. 따라서, 형성 표면이 결정 구조를 갖지 않는 경우라도 CAAC-OS가 증착될 수 있고; 따라서, 이 경우의 성장 메카니즘은 에피택시얼 성장과 다르다. 또한, 레이저 결정화는 CAAC-OS의 형성에 필요하지 않고, 대형의 유리 기판 등의 상이라도 균일한 막이 형성될 수 있다. 예를 들면, 기판(5120)의 상면(형성면)이 비정질 구조(예를 들면, 상면이 비정질 산화 실리콘으로 형성됨)를 가지는 경우라도, CAAC-OS가 형성될 수 있다.
또한, CAAC-OS의 형성에 있어서, 형성면이 요철을 갖는 경우라도 형성면인 기판(5120)의 상면 형상에 따라 펠릿(5100)이 배열된다는 것을 알 수 있다. 예를 들면, 기판(5120)의 상면이 원자 준위에서 평탄한 경우에 있어서, a-b 평면과 평행한 평면이 아래쪽으로 향하기 위해서 펠릿(5100)이 배열된다. 펠릿(5100)의 두께가 균일한 경우에 있어서, 균일한 두께, 편평도, 및 높은 결정도를 가진 층이 형성된다. n층(n은 자연수이다)을 적층함으로써, CAAC-OS가 얻어질 수 있다.
기판(5120)의 상면이 요철을 가지는 경우에 있어서, 요철을 따르는 각각의 펠릿(5100)이 배열된 n층(n은 자연수이다)이 적층된 CAAC-OS가 형성된다. 기판(5120)이 요철을 갖기 때문에, CAAC-OS의 펠릿(5100) 사이에 갭이 발생되기 쉬운 경우가 있다. 분자간 힘으로 인해, 요철면 상이라도 펠릿 사이에 갭을 가능한 한 작게 되도록 배열한다는 것에 주목한다. 따라서, 형성면이 요철을 가지는 경우라도, 높은 결정도를 가진 CAAC-OS가 얻어질 수 있다.
CAAC-OS막이 이러한 모델에 의해 증착되기 때문에, 스퍼터드된 입자는 작은 두께를 가진 펠릿 형상을 갖는 것이 바람직하다. 스퍼터드된 입자가 큰 두께를 가진 주사위 형상을 갖는 경우, 기판(5120)을 향하는 평면이 달라지고, 이것은 두께 또는 결정 정렬이 균일하지 않은 막의 형성으로 유도될 수 있다.
상술된 증착 모델에 따라서, 높은 결정도를 가진 CAAC-OS는 비정질 구조를 가진 막 형성면 상이라도 형성될 수 있다.
본 실시형태에 기재된 구조를 다른 실시형태의 어느 하나에 기재된 구조와 적절하게 조합해서 사용할 수 있다.
(실시형태 8)
본 실시형태에 있어서, 본 발명의 일 실시형태가 적용된 전자 장치에 대해서 도 24(A)~24(D)를 참조하여 설명할 것이다.
신뢰성이 높은 가요성 전자 장치는 본 발명의 일 실시형태의 장치를 채택함으로써 제조될 수 있다.
전자 장치의 예로는 텔레비전 장치, 컴퓨터 등의 모니터, 디지털 카메라, 또는 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 휴대전화(휴대용 전화 또는 휴대용 전화 장치라고도 일컫는다), 휴대용 게임 콘솔, 휴대용 정보 단말기, 오디오 재생 장치, 대형 게임기 등이다.
본 발명의 일 실시형태의 표시 장치는 가요성을 가지기 때문에 주택 또는 건물의 만곡된 내벽면/외벽면 또는 자동차의 만곡된 내부면/외부면을 따라 포함될 수 있다.
도 24(A)는 휴대전화의 예를 도시한다. 휴대전화(7100)는 하우징(7101)에 포함되는 표시부(7102), 조작 버튼(7103), 외부 연결 포트(7104), 스피커(7105), 마이크로폰(7106), 카메라(7107) 등을 포함한다. 휴대전화(7100)는 표시부(7102)용으로 본 발명의 일 실시형태의 표시 장치를 사용하여 제조된다는 것에 주목한다. 본 발명의 일 실시형태에 의해서, 만곡된 표시부를 갖는 신뢰성이 높은 휴대전화가 제공될 수 있다.
도 24(A)에 도시된 휴대전화의 표시부(7102)가 손가락 등으로 터치되는 경우, 데이터를 휴대전화(7100)에 입력시킬 수 있다. 전화 걸기 및 문자 입력과 같은 조작은 손가락 등으로 표시부(7102)에 터치에 의해 행해질 수 있다. 예를 들면, 표시부(7102)에 표시된 아이콘(7108)을 터치함으로써, 어플리케이션이 개시될 수 있다.
전력은 조작 버튼(7103)으로 온 또는 오프할 수 있다. 또한, 표시부(7102)에 표시된 화상의 종류를 전환시킬 수 있고; 메일 생성 화면에서 메인 메뉴 화면으로 화상을 전환시킨다.
도 24(B)는 손목 시계형 휴대용 정보 단말기의 예를 도시한다. 휴대용 정보 단말기(7200)는 하우징(7201), 표시부(7202), 밴드(7203), 버클(7204), 조작 버튼(7205), 입출력 단자(7206) 등을 포함한다.
휴대용 정보 단말기(7200)는 휴대전화 착신, 전자 우편, 텍스트 보기 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임과 같은 다양한 어플리케이션을 실행할 수 있다.
표시부(7202)의 표시면이 구부러지고, 화상은 구부러진 표시면 상에 표시될 수 있다. 또한, 표시부(7202)는 터치 센서를 포함하고, 조작은 손가락, 스타일러스 등으로 화면을 터치함으써 행해질 수 있다. 예를 들면, 표시부(7202)에 표시된 아이콘(7207)을 터치함으로써 어플리케이션이 개시될 수 있다.
조작 버튼(7205)을 사용하여, 전력 ON/OFF, 무선 통신의 ON/OFF, 매너 모드의 설정 및 해제, 및 절전 모드의 설정 및 해제와 같은 다양한 기능이 행해질 수 있다. 예를 들면, 조작 버튼(7205)의 기능은 휴대용 정보 단말기(7200)에 포함되는 조작 시스템을 설정함으로써 자유롭게 설정될 수 있다.
휴대용 정보 단말기(7200)는 기존의 통신 기준에 의한 통신 방법인 근거리 통신이 채용될 수 있다. 그 경우에 있어서, 예를 들면 휴대용 정보 단말기(7200)와 무선 통신이 가능한 헤드셋 사이의 상호 통신이 행해질 수 있고, 따라서 손을 쓰지 않고 이용할 수 있는 통화가 가능하다.
또한, 휴대용 정보 단말기(7200)는 입출력 단자(7206)를 포함하고, 연결기를 통해 또 다른 정보 단말기로 데이터가 직접 송신되고 수신될 수 있다. 입출력 단자(7206)를 통해서 충전이 가능하다. 충전 조작은 입출력 단자(7206)를 사용하는 것 없이 무선 전력 공급에 의해 행해질 수 있다는 것에 주목한다.
본 발명의 일 실시형태의 표시 장치는 휴대용 정보 단말기(7200)의 표시부(7202)에 사용될 수 있다.
도 24(C)는 휴대용 표시 장치의 예를 도시한다. 표시부(7300)는 하우징(7301), 표시부(7302), 조작 버튼(7303), 표시부 풀(7304), 및 제어부(7305)를 포함한다.
표시 장치(7300)는 원통형의 하우징(7301) 내에 롤형 가요성 표시부(7102)를 포함한다.
표시 장치(7300)는 제어부(7305)로 비디오 신호를 수신할 수 있고 표시부(7302) 상에 수신된 비디오를 표시할 수 있다. 또한, 배터리는 제어부(7305)에 포함된다. 또한, 비디오 신호 또는 전력이 배선에 의해 외부로부터 직접 공급될 수 있도록 연결기를 연결하기 위한 단자부가 제어부(7305)에 포함될 수 있다.
조작 버튼(7303)을 누름으로써, 전력 ON/OFF, 표시된 비디오의 전환 등이 행해질 수 있다.
표시부(7302)가 표시부 풀(7304)로 인출된 상태에서의 표시 장치(7300)를 도 24(D)에 도시한다. 이 상태에서 표시부(7302) 상에 비디오가 표시될 수 있다. 또한, 하우징(7301)의 표면 상에 조작 버튼(7303)은 한손 조작을 가능하게 한다. 조작 버튼(7303)이 하우징(7301) 중심이 아니라 도 24(C)에 도시된 바와 같이 하우징(7301)의 한 측면 상에 제공되고, 이것은 한손 조작을 용이하게 한다.
표시부(7302)가 인출될 때 평평한 표시면을 갖도록 표시부(7302)의 측부에 보강 프레임이 제공될 수 있다는 것에 주목한다.
이 구조 이외에, 소리가 비디오 신호와 함께 수신되는 오디오 신호로 출력되도록 하우징에 스피커를 제공할 수 있다는 것에 주목한다.
표시부(7302)는 본 발명의 일 실시형태의 발광 장치를 포함한다. 본 발명의 일 실시형태에 의해서, 경량 및 신뢰성이 높은 발광 장치를 제공할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 하나와 적절하게 조합해서 실현될 수 있다.
(실시형태 9)
본 실시형태에 있어서, 상기 실시형태에 기재된 트랜지스터의 변형예에 대해서 도 37(A)~37(F), 도 38(A)~38(F), 및 도 39(A)~39(E)를 참조하여 설명할 것이다. 도 37(A)~37(F)에 도시된 트랜지스터를 절연막(824) 상에 산화물 반도체층(828), 산화물 반도체층(828)과 접하고 있는 절연막(837), 및 절연막(837)과 접하고 있고 산화물 반도체층(828)과 중첩하고 있는 도전막(840)을 기판(821) 상에 각각 포함한다. 절연막(837)은 게이트 절연막으로서 기능한다. 도전막(840)은 게이트 전극층으로서 기능한다.
또한, 트랜지스터는 산화물 반도체층(828)과 접하고 있는 절연막(846) 및 절연막(846)과 접하고 있는 절연막(847)으로 제공된다. 또한, 절연막(846) 및 절연막(847)의 개구부를 통해서 산화물 반도체층(828)과 접하고 있는 도전막(856, 857)이 제공된다. 도전막(856, 857)은 소스 전극층 및 드레인 전극층으로서 기능한다. 또한, 절연막(847) 및 도전막(856, 857)과 접하고 있는 절연막(862)이 제공된다.
본 실시형태에 기재된 트랜지스터의 구조 및 구조와 접하고 있는 도전막 및 절연막으로서, 상기 실시형태에 기재된 트랜지스터의 구조 및 구조와 접하고 있는 도전막 및 절연막을 적절하게 사용할 수 있다.
도 37(A)에 도시된 트랜지스터에 있어서, 산화물 반도체층(828)은 도전막(840)과 중첩하는 영역(828a) 및 불순물 원소를 함유하는 영역(828b, 828c)을 포함한다. 영역(828b, 828c)을 형성해서 그 사이에 영역(828a)을 끼워 넣는다. 도전막(856, 857)은 각각 영역(828b, 828c)과 접하고 있다. 영역(828a)은 채널 영역으로서 기능한다. 영역(828b, 828c)은 영역(828a)보다 저항성이 낮고 저항성이 낮은 영역이라 일컬을 수 있다. 영역(828b, 828c)은 소스 영역 및 드레인 영역으로서 기능한다.
또한, 도 37(B)에 도시된 트랜지스터의 경우와 같이, 산화물 반도체층(828)은 불순물 원소가 도전막(856, 857)과 접하고 있는 영역(828d, 828e)에 첨가되지 않는 구조를 가질 수 있다. 이 경우에 있어서, 불순물 원소를 함유하는 영역(828b, 828c)을 영역(828a)과 도전막(856, 857)과 접하고 있는 영역(828d, 828e) 사이에 제공한다. 전압이 도전막(856, 857)에 적용되는 경우 영역(828d, 828e)은 도전성을 갖고; 따라서, 영역(828d, 828e)은 소스 영역 및 드레인 영역으로서 기능한다.
도전막(856, 857)이 형성된 후에, 불순물 원소가 표시로서 도전막(840) 및 도전막(856, 857)을 사용하여 산화물 반도체층에 첨가되는 방식으로 도 37(B)에 도시된 트랜지스터가 형성될 수 있다는 것에 주목한다.
도전막(840)의 단부는 테이퍼드된 형상을 가질 수 있다. 절연막(837) 및 도전막(840)이 서로 접하고 있는 표면과 도전막(840)의 측면 사이에 형성된 각(θ1)은 90°미만, 10°이상 및 85°이하, 15°이상 및 85°이하, 30°이상 및 85°이하, 45°이상 및 85°이하, 또는 60°이상 및 85°이하이다. 각(θ1)이 90°미만, 10°이상 및 85°이하, 15°이상 및 85°이하, 30°이상 및 85°이하, 45°이상 및 85°이하, 또는 60°이상 및 85°이하인 경우, 절연막(837) 및 도전막(840)의 측면과 절연막(846)의 피복률을 개선시킬 수 있다.
이어서, 영역(828b, 828c)의 변형예에 대해서 설명한다. 도 37(C)~37(F)은 각각 도 37(A)에 도시된 산화물 반도체층(828) 근방의 확대도이다. 채널 길이(L)는 불순물 원소를 함유하는 한 쌍의 영역 사이에 거리를 나타낸다.
채널 길이 방향으로의 단면도에서 도 37(C)에 도시된 바와 같이, 영역(828a)과 영역(828b, 828c) 사이에 경계는 절연막(837)을 통해서 도전막(840)의 단부와 정렬 또는 실질적으로 정렬된다. 즉, 영역(828a)과 영역(828b, 828c) 사이에 경계는 상면도에 나타낸 바와 같이, 도전막(840)의 단부와 정렬 또는 실질적으로 정렬된다.
또한, 채널 길이 방향으로의 단면도에서 도 37(D)에 도시된 바와 같이, 영역(828a)은 도전막(840)의 단부와 중첩되지 않은 영역을 갖는다. 영역은 오프셋 영역으로서 기능한다. 채널 길이 방향으로의 오프셋 영역의 길이를 Loff라 일컫는다. 복수의 오프셋 영역이 제공되는 경우, Loff는 하나의 오프셋 영역의 길이를 나타낸다는 것에 주목한다. Loff는 채널 길이(L)에 포함된다. Loff는 채널 길이(L)의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만인 것에 주목한다.
또한, 채널 길이 방향으로의 단면도에서 도 37(E)에 도시된 바와 같이, 영역(828b, 828c)은 각각 절연막(837)을 통해서 도전막(840)과 중첩되는 영역을 갖는다. 영역은 중첩 영역으로서 기능한다. 채널 길이 방향으로의 중첩 영역은 Lov라 일컫는다. Lov는 채널 길이(L)의 20% 미만, 10% 미만, 5% 미만, 또는 2% 미만이다.
또한, 채널 길이 방향으로의 단면도에서 도 37(F)에 도시된 바와 같이, 영역(828f)은 영역(828a)과 영역(828c) 사이에 제공되고, 영역(828g)은 영역(828a)과 영역(828c) 사이에 제공된다. 영역(828f, 828g)은 불순물 원소의 농도가 낮고 영역(828b, 828c)보다 저항성이 높다. 이 경우에 영역(828f, 828g)은 절연막(837)과 중첩하지만, 그들은 절연막(837) 및 도전막(840)과 중첩할 수 있다.
도 37(C)~37(F)에 있어서, 도 37(A)에 도시된 트랜지스터에 대해서 설명하지만; 도 37(B)에 도시된 트랜지스터는 도 37(C)~37(F)의 구조 중 어느 하나를 적절하게 채용할 수 있다는 것에 주목한다.
도 38(A)에 도시된 트랜지스터에 있어서, 절연막(837)의 단부는 도전막(840)의 단부보다 외측 상에 위치된다. 즉, 절연막(837)은 단부가 도전막(840)의 단부를 지나 연장되는 형상을 갖는다. 절연막(846)은 영역(828a)에 가까이 하지 않고; 따라서, 절연막(846)에 함유되는 질소, 수소 등은 채널 영역으로서 기능하는 영역(828a)에 진입하는 것을 방지할 수 있다.
도 38(B)에 도시된 트랜지스터에 있어서, 절연막(837) 및 도전막(840)은 각각 테이퍼드된 형상을 갖고, 테이퍼드된 형상의 각은 서로 다르다. 즉, 절연막(837) 및 도전막(840)이 서로 접하고 있는 면과 도전막(840)의 측면 사이에 형성된 각(θ1)은 산화물 반도체층(828) 및 절연막(837)이 서로 접하고 있는 면과 절연막(837)의 측면 사이에 형성된 각(θ2)과 다르다. 각(θ2)은 90°미만, 30°이상 및 85°이하, 또는 45°이상 및 70°이하일 수 있다. 예를 들면, 각(θ2)이 각(θ1) 미만인 경우, 절연막(846)과의 피복률이 개선된다. 또한, 각(θ2)이 각(θ1) 이상인 경우, 절연막(846)은 영역(828a)에 가까이 하지 않고; 따라서 절연막(846)에 함유되는 질소, 수소 등은 채널 영역으로서 기능하는 영역(828a)에 진입하는 것을 방지할 수 있다.
이어서, 영역(828b, 828c)의 변형예에 대해서 도 38(C)~38(F)을 참조하여 설명한다. 도 38(C)~38(F)은 각각 도 38(A)에 도시된 산화물 반도체층(828) 근방의 확대도이다.
채널 길이 방향으로의 단면도에서 도 38(C)에 도시된 바와 같이, 영역(828a)과 영역(828b, 828c) 사이에 경계는 절연막(837)을 통해서 도전막(840)의 단부와 정렬 또는 실질적으로 정렬된다. 즉, 상면도에 나타낸 바와 같이, 영역(828a)과 영역(828b, 828c) 사이에 경계는 도전막(840)의 단부와 정렬 또는 실질적으로 정렬된다.
채널 길이 방향으로의 단면도에서 도 38(D)에 도시된 바와 같이, 영역(828a)은 도전막(840)과 중첩하고 있지 않은 영역을 갖는다. 영역은 오프셋 영역으로서 기능한다. 즉, 상면도에 나타낸 바와 같이, 영역(828b, 828c)의 단부는 절연막(837)의 단부와 정렬 또는 실질적으로 정렬되고 도전막(840)의 단부와 중첩하고 있지 않다.
채널 길이 방향으로의 단면도에서 도 38(E)에 도시된 바와 같이, 영역(828b, 828c)은 각각 절연막(837)을 통해서 도전막(840)과 중첩하는 영역을 갖는다. 이러한 영역을 중첩 영역이라 일컫는다. 즉, 상면도에 나타낸 바와 같이, 영역(828b, 828c)의 단부는 도전막(840)과 중첩한다.
채널 길이 방향으로의 단면도에서 도 38(F)에 도시된 바와 같이, 영역(838f)은 영역(828a)과 영역(828b) 사이에 제공되고, 영역(828g)은 영역(828a)과 영역(828c) 사이에 제공된다. 영역(828f, 828g)은 불순물 원소의 농도가 낮고 영역(828b, 828c)보다 저항성이 높다. 이 경우에 영역(828f, 828g)은 절연막(837)과 중첩하고 있고, 그들은 절연막(837) 및 도전막(840)과 중첩할 수 있다.
도 38(C)~38(F)에 있어서, 도 38(A)에 도시된 트랜지스터에 대해서 설명하지만; 도 38(B)에 도시된 트랜지스터는 도 38(C)~38(F)의 구조 중 어느 하나를 적절하게 채용할 수 있다는 것에 주목한다.
도 39(A)에 도시된 트랜지스터에 있어서, 도전막(840)은 절연막(837)과 접하고 있는 도전막(840a) 및 도전막(840a)와 접하고 있는 도전막(840b)을 포함하는 적층 구조를 갖는다. 도전막(840a)의 단부는 도전막(840b)의 단부보다 외측 상에 위치되어 있다. 즉, 단부는 도전막(840b)의 단부를 지나 연장되는 형상을 도전막(840a)이 갖는다.
이어서, 영역(828b, 828c)의 변형예에 대해서 설명한다. 도 39(B)~39(E)는 각각 도 39(A)에 도시된 산화물 반도체층(828) 근방의 확대도이다.
채널 길이 방향으로의 단면도에서 도 39(B)에 도시된 바와 같이, 영역(828a)과 영역(828b, 828c) 사이에 경계는 도전막(840) 내의 도전막(840a)의 단부가 절연막(837)을 통해서 정렬되거나 실질적으로 정렬된다. 즉, 상면도에 나타낸 바와 같이, 영역(828a)과 영역(828b, 828c) 사이에 경계는 도전막(840)의 단부와 정렬되거나 실질적으로 정렬된다.
채널 길이 방향으로의 단면도에서 도 39(C)에 도시된 바와 같이, 영역(828a)은 도전막(840)과 중첩되지 않는 영역을 갖는다. 영역은 오프셋 영역으로서 기능한다. 구조는 상면도에 나타낸 바와 같이, 영역(828b, 828c)의 단부는 절연막(837)의 단부와 정렬되거나 실질적으로 정렬되고 도전막(840)의 단부와 중첩되지 않는 구조를 가질 수 있다.
채널 길이 방향으로의 단면도에서 도 39(D)에 도시된 바와 같이, 영역(828b, 828c)은 각각 도전막(840), 구체적으로 도전막(840a)과 중첩하는 영역을 갖는다. 이러한 영역을 중첩 영역이라 일컫는다. 즉, 상면도에 나타낸 바와 같이, 영역(828b, 828c)의 단부는 도전막(840a)과 중첩한다.
채널 길이 방향으로의 단면도에서 도 39(E)에 도시된 바와 같이, 영역(828f)은 영역(828a)과 영역(828b) 사이에 제공되고, 영역(828g)은 영역(828a)과 영역(828c) 사이에 제공된다. 불순물 원소는 도전막(840a)을 통해서 영역(828f, 828g)에 첨가되고; 따라서 영역(828f, 828g)은 영역(828b, 828c)보다 불순물 원소의 농도가 낮고 저항성이 높다. 영역(828f, 828g)은 도전막(840a)과 중첩하지만, 그들은 도전막(840a) 및 도전막(840b) 모두와 중첩할 수 있다.
절연막(837)의 단부는 도전막(840a)의 단부보다 외측 상에 위치될 수 있다.
또한, 절연막(837)의 측면은 만곡될 수 있다.
또한, 절연막(837)은 테이퍼드된 형상을 가질 수 있다. 즉, 산화물 반도체층(828) 및 절연막(837)이 서로 접하고 있는 표면과 절연막(837)의 측면 사이에 형성된 각이 90°미만, 바람직하게 30° 이상 및 90°미만일 수 있다.
도 39(A)~39(E)에 기재된 바와 같이, 산화물 반도체층(828)은 영역(828b, 828c)보다 불순물 원소의 농도가 낮고 저항성이 높은 영역(828f, 828g)을 포함함으로써, 드레인 영역의 전계가 완화될 수 있다. 따라서, 트랜지스터의 스레숄드 전압의 시프트와 같은, 드레인 영역의 전계로 인한 트랜지스터의 열화를 억제할 수 있다.
본 실시형태는 다른 실시형태에 기재된 구조 중 어느 하나와 적절하게 조합해서 구현될 수 있다.
101: 구조체 101a: 회전체
101b: 부재 102: 트리거
103: 가공 부재 103a: 부재
103b: 부재 104: 부위
105: 스테이지 107: 가이드
108: 화살표 109: 회전축
111: 부재 151: 구조체
152: 구조체 153: 가공 부재
153a: 부재 153b: 부재
155: 단계 156: 단계
157: 지지체 158: 이송 롤러
159: 회전축 160: 게이트 절연막
161: 부재 162: 트리거
170: 게이트 전극층 190: 트랜지스터
194: 트랜지스터 300: 표시 장치
300a: 표시 장치 300b: 표시 장치
301: 가요성 기판 302: 화소부
304: 회로부 305: 회로부
307: 가요성 기판 308: FPC 단자부
310: 신호선 311: 배선부
312: 밀폐재 316: FPC
318a: 접착층 318b: 접착층
320a: 유기 수지층 320b: 유기 수지층
321a: 절연막 321b: 절연막
334: 절연막 336: 착색층
338: 차광층 350: 트랜지스터
352: 트랜지스터 360: 접속 전극
364: 절연막 366: 절연막
368: 절연막 370: 평탄화 절연막
372: 도전막 374: 도전막
375: 액정 소자 376: 액정층
378: 스페이서 380: 이방성 도전막
400: 표시 장치 408: FPC
410: 소자층 411: 소자층
430: 절연막 432: 밀봉층
434: 절연막 444: 도전막
446: EL층 448: 도전막
462: 기판 463: 기판
468: 자외선 480: 발광 소자
501: 화소 회로 502: 화소부
504: 구동 회로부 504a: 게이트 드라이버
504b: 소스 드라이버 506: 보호 회로
507: 단자부 550: 트랜지스터
552: 트랜지스터 554: 트랜지스터
560: 커패시터 562: 커패시터
570: 액정 소자 572: 발광 소자
600: 엑시머 레이저 장치 610a: 레이저광
610b: 레이저광 610c: 레이저광
610d: 선형 빔 630: 광학계
650: 미러 670: 렌즈
700: 가공물 710: 가공 영역
720: 기판 801: 레지스트 마스크
802: 레지스트 마스크 803: 레지스트 마스크
810: 불순물 821: 절연막
828: 산화물 반도체층 828a: 영역
828b: 영역 828c: 영역
828f: 영역 828g: 영역
828h: 영역 828i: 영역
837: 절연막 840: 도전막
840a: 도전막 840b: 도전막
846: 절연막 847: 절연막
856: 도전막 857: 도전막
862: 절연막 900: 기판
910: 유기 수지층 915: 절연막
920: 게이트 전극층 921: 도전막
930: 게이트 절연막 931: 절연막
932: 절연막 933: 절연막
935: 절연층 940: 산화물 반도체층
940a: 산화물 반도체막 940b: 산화물 반도체막
940c: 산화물 반도체막 941a: 산화물 반도체층
941b: 산화물 반도체층 942a: 산화물 반도체층
942b: 산화물 반도체층 942c: 산화물 반도체층
943a: 산화물 반도체층 950: 소스 전극층
951: 소스 영역 960: 드레인 전극층
961: 드레인 영역 970: 절연막
975: 절연막 980: 절연막
990: 절연막 7100: 휴대전화
7101: 하우징 7102: 표시부
7103: 조작 버튼 7104: 외부 접속 포트
7105: 스피커 7106: 마이크로폰
7107: 카메라 7108: 아이콘
7200: 휴대형 정보단말기 7201: 하우징
7202: 표시부 7203: 밴드
7204: 버클 7205: 조작 버튼
7206: 입출력 단자 7207: 아이콘
7300: 표시 장치 7301: 하우징
7302: 표시부 7303: 조작 버튼
7304: 표시부 풀 7305: 제어부
5100: 펠릿 5100a: 펠릿
5100b: 펠릿 5101: 이온
5102: 산화 아연층 5103: 입자
5105a: 펠릿 5105a1: 영역
5105a2: 펠릿 5105b: 펠릿
5105c: 펠릿 5105d: 펠릿
5105d1: 영역 5105e: 펠릿
5120: 기판 5130: 타겟
5161: 영역 8000: 표시 모듈
8001: 상부 커버 8002: 하부 커버
8003: FPC 8004: 터치 패널
8005: FPC 8006: 표시 패널
8007: 백라이트 유닛 8008: 광원
8009: 프레임 8010: 인쇄판
8011: 배터리
본 출원은 2013년 12월 2일자로 일본 특허청에 제출된 일본 특허출원번호 2013-249631, 2013년 12월 12일자로 일본 특허청에 제출된 일본 특허충원번호 2013-256872, 2013년 12월 27일자로 일본 특허청에 제출된 일본 특허출원번호 2013-272176, 및 2014년 3월 11일자로 일본 특허청에 제출된 일본 특허출원번호 2014-047348에 기초하고, 그 전문을 참조로서 여기에 포함한다.

Claims (11)

  1. 휴대용 정보 단말기로서,
    제 1 가요성 기판;
    상기 제 1 가요성 기판 위의 제 1 접착층;
    상기 제 1 접착층 위의 제 1 유기 수지층;
    상기 제 1 유기 수지층 위의 절연층;
    상기 절연층 위의 트랜지스터; 및
    상기 트랜지스터에 전기적으로 접속된 EL 소자를 포함하고,
    상기 제 1 유기 수지층의 두께는 20㎛ 이하이고,
    상기 휴대용 정보 단말기의 표시부의 적어도 일부는 만곡된 표면을 포함하는, 휴대용 정보 단말기.
  2. 휴대용 정보 단말기로서,
    제 1 가요성 기판;
    상기 제 1 가요성 기판 위의 제 1 접착층;
    상기 제 1 접착층 위의 제 1 유기 수지층;
    상기 제 1 유기 수지층 위의 절연층;
    상기 절연층 위의 트랜지스터;
    상기 트랜지스터에 전기적으로 접속된 EL 소자; 및
    상기 EL 소자 위의 터치 센서를 포함하고,
    상기 제 1 유기 수지층의 두께는 20㎛ 이하이고,
    상기 휴대용 정보 단말기의 표시부의 적어도 일부는 만곡된 표면을 포함하고,
    상기 휴대용 정보 단말은 무선 전력 공급에 의해 충전 조작을 행하는, 휴대용 정보 단말기.
  3. 휴대용 정보 단말기로서,
    제 1 가요성 기판;
    상기 제 1 가요성 기판 위의 제 1 접착층;
    상기 제 1 접착층 위의 제 1 유기 수지층;
    상기 제 1 유기 수지층 위의 절연층;
    상기 절연층 위의 트랜지스터; 및
    상기 트랜지스터에 전기적으로 접속된 EL 소자를 포함하고,
    상기 제 1 유기 수지층의 두께는 20㎛ 이하이고,
    상기 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 휴대용 정보 단말기의 표시부의 적어도 일부는 만곡된 표면을 포함하는, 휴대용 정보 단말기.
  4. 제 3 항에 있어서,
    상기 산화물 반도체는 인듐과 아연을 포함하는, 휴대용 정보 단말기.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 유기 수지층은 에폭시 수지, 아라미드 수지, 아크릴 수지, 폴리이미드 수지, 폴리아미드 수지, 및 폴리아미드-이미드 수지 중 적어도 하나를 포함하는, 휴대용 정보 단말기.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 접착층은 에폭시 수지, 아크릴 수지, 실리콘 수지, 및 페놀 수지 중 적어도 하나를 포함하는, 휴대용 정보 단말기.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 EL 소자 위에 컬러 필터를 더 포함하는, 휴대용 정보 단말기.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 EL 소자 위의 제 2 유기 수지층;
    상기 제 2 유기 수지층 위의 제 2 접착층; 및
    상기 제 2 접착층 위의 제 2 가요성 기판을 더 포함하는, 휴대용 정보 단말기.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    손목에 착용되는 밴드를 더 포함하는, 휴대용 정보 단말기.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    원통형 하우징을 더 포함하고,
    상기 원통형 하우징은 상기 표시부를 둥글게 말아서 상기 표시부를 포함하는, 휴대용 정보 단말기.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    조작 시스템과 조작 버튼을 더 포함하고,
    상기 휴대용 정보 단말기는 상기 조작 시스템에 의해 상기 조작 버튼의 기능들을 설정하는, 휴대용 정보 단말기.
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