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KR20160088276A - 반도체 장치 및 그 제작 방법 - Google Patents

반도체 장치 및 그 제작 방법 Download PDF

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KR20160088276A
KR20160088276A KR1020160089231A KR20160089231A KR20160088276A KR 20160088276 A KR20160088276 A KR 20160088276A KR 1020160089231 A KR1020160089231 A KR 1020160089231A KR 20160089231 A KR20160089231 A KR 20160089231A KR 20160088276 A KR20160088276 A KR 20160088276A
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film transistor
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켄고 아키모토
다이스케 카와에
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

보텀 게이트형의 박막 트랜지스터에 있어서, 소스 전극과 드레인 전극의 사이에 생길 우려가 있는 전계 집중을 완화하여, 스위칭 특성의 열화를 억제하는 구조 및 그 제작 방법을 제공한다. 소스 전극 및 드레인 전극 위에 산화물 반도체층을 갖는 보텀 게이트형의 박막 트랜지스터로 하고, 산화물 반도체층과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 이상 90° 미만으로 함으로써, 소스 전극 및 드레인 전극의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 한다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
산화물 반도체를 사용하는 표시 장치 및 그 제작 방법에 관한 것이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등의 평판에 형성되는 박막 트랜지스터는, 비정질 실리콘(amorphous silicon), 다결정 실리콘에 의하여 제작되어 있다. 비정질 실리콘을 사용한 박막 트랜지스터는, 전계 효과 이동도가 낮으면서 유리 기판의 대면적화에 대응할 수 있고, 한편으로, 결정 실리콘을 사용한 박막 트랜지스터는, 전계 효과 이동도가 높으면서 레이저 어닐링이 필요하고, 유리 기판의 대면적화에는 반드시 적응하지 않다는 특성을 갖는다.
이것에 대하여, 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서, 산화 아연, In-Ga-Zn-O계 산화물 반도체를 사용하여 박막 트랜지스터를 제작하고, 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허 문헌 1 및 특허 문헌 2에서 개시되어 있다.
[특허문헌 1] 특개2007-123861호 공보
[특허문헌 2] 특개2007-096055호 공보
보텀 게이트형의 박막 트랜지스터에 있어서, 소스 전극과 드레인 전극의 사이에 생길 우려가 있는 전계 집중을 완화하여, 스위칭 특성의 열화를 억제하는 구조 및 그 제작 방법을 제공하는 것을 과제의 하나로 한다.
또한, 산화물 반도체층의 피복성을 향상시키는 구조 및 그 제작 방법을 제공하는 것도 과제의 하나로 한다.
소스 전극 및 드레인 전극 위에 산화물 반도체층을 갖는 보텀 게이트형의 박막 트랜지스터로 하고, 산화물 반도체층과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 내지 90° 미만으로 함으로써, 소스 전극 및 드레인 전극의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 한다.
본 명세서에서 개시하는 발명의 구성의 하나는, 절연 표면을 갖는 기판 위에 게이트 전극과, 게이트 전극 위에 절연층과, 절연층 위에 소스 전극 및 드레인 전극과, 소스 전극의 측면과, 상기 측면과 대향하는 드레인 전극의 측면 사이에 게이트 전극과 절연층을 사이에 두고 중첩하는 산화물 반도체층을 갖고, 기판의 기판 면과 소스 전극의 측면으로 이루어지는 각과, 기판의 기판 면과 드레인 전극의 측면으로 이루어지는 각이 20° 이상 90° 미만인 것을 특징으로 하는 반도체 장치이다.
상기 구성은, 상기 과제의 적어도 하나를 해결한다.
소스 전극 및 드레인 전극에 사용하는 금속 재료에도 따르지만, 소스 전극 및 드레인 전극의 적어도 측면에는 자연 산화막이 형성된다. 이 자연 산화막은, 에칭 후에 대기 등의 산소를 포함하는 분위기에 노출되면, 형성된다. 또한, 에칭 후에 산화물 반도체층을 형성할 때의 성막 분위기에 산소를 포함하는 경우에도 전극 측면에 자연 산화막이 형성된다.
또한, 전극 상면에 자연 산화물이 형성되는 것을 방지하기 위하여, 스퍼터링법으로 얻어지는 금속막 위에 접하여 버퍼층(n+층이라고도 부름)을 대기에 노출하지 않고, 연속적으로 성막하는 것이 바람직하다. 이 버퍼층은, 산화물 반도체층과 비교하여 저저항의 산화물 반도체층이고, 소스 영역 또는 드레인 영역으로서 기능시킨다.
상기 구성에 있어서, 상기 소스 전극 및 드레인 전극의 상면에 버퍼층을 갖고, 상기 버퍼층 위에 산화물 반도체층을 갖는다. 버퍼층을 대기에 노출하지 않고, 연속적으로 성막함으로써, 상기 소스 전극 및 드레인 전극의 상면에 자연 산화막이 형성되는 것을 방지한다.
또한, 보텀 게이트형의 박막 트랜지스터에 있어서, 게이트 전극에 임계 값 전압보다 충분히 큰 전압을 가하여, 온(ON) 상태로 한 경우의 드레인 전류의 경로(채널 길이 방향의 전류 경로)는, 우선, 드레인 전극으로부터 게이트 절연막의 계면 근방의 산화물 반도체층을 거쳐 소스 전극에 도달하는 경로가 된다.
또한, 소스 전극 및 드레인 전극 위에 산화물 반도체층을 갖는 보텀 게이트형의 박막 트랜지스터의 채널 길이는, 소스 전극과 드레인 전극의 최단 간격 거리에 상당하고, 소스 전극과 드레인 전극에 끼워지고, 게이트 절연막과의 계면 근방의 산화물 반도체층의 거리로 한다.
n+층을 드레인 전극 및 소스 전극의 상면에 접하여 형성하는 경우, 전극 측면에 형성되는 자연 산화막의 도전율이 낮으면, 드레인 전류의 주된 경로는, 드레인 전극으로부터 n+층을 거쳐, 드레인 전극 측면의 계면 근방의 산화물 반도체층을 통하여, 게이트 절연막의 계면 근방의 산화물 반도체층을 거쳐, 소스 전극 측면의 계면 근방의 산화물 반도체층을 통하여 n+층을 거쳐 소스 전극에 도달하는 경로가 된다. 스퍼터링법으로 얻어지는 산화물 반도체층은, 피성막면과의 계면 근방의 막질이, 피성막면의 재료에 영향을 받는 경향이 있다. 산화물 반도체층은, n+층과의 계면, 소스 전극 측면(및 드레인 전극 측면)과의 계면, 게이트 절연막과의 계면을 갖고, 상이한 재료와의 계면을 적어도 3개 갖는다. 따라서, 산화물 반도체층에 있어서, 드레인 전극 측면의 자연 산화막과의 계면 상태와, 게이트 절연막과의 계면 상태는 상이하므로, 드레인 전극 측면의 계면 근방의 산화물 반도체층이 제 1 전계 집중 완화 영역으로서 기능한다. 또한, 소스 전극 측면의 자연 산화막과의 계면 상태와, 게이트 절연막과의 계면 상태는 상이하므로, 소스 전극 측면의 계면 근방의 산화물 반도체층이 제 2 전계 집중 완화 영역으로서 기능한다.
이와 같이, 산화물 반도체층에 있어서의 소스 전극의 측면 및 드레인 전극의 측면과 중첩하는 영역은, 전계 집중 완화 영역으로서 기능한다.
본 명세서에서 사용하는 산화물 반도체는, InMO3(ZnO)m(m>0)로 표기되는 박막을 형성하고, 그 박막을 반도체층으로서 사용한 박막 트랜지스터를 제작한다. 또한, M는, 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co) 중으로부터 선택된 1종의 금속 원소 또는 복수의 금속 원소를 가리킨다. 예를 들어, M으로서, 갈륨(Ga)의 경우가 있는 이외에, 갈륨(Ga)과 니켈(Ni), 또는 갈륨(Ga)과 철(Fe) 등, 갈륨(Ga) 이외의 상기 금속 원소가 포함되는 경우가 있다. 또한, 상기 산화물 반도체에 있어서, M으로서 포함되는 금속 원소 이외에 불순물 원소로서 철(Fe), 니켈(Ni), 그 이외의 천이 금속 원소, 또는 상기 천이 금속의 산화물이 포함되어 있는 것이 있다. 본 명세서에 있어서는, 이 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
In-Ga-Zn-O계 비단결정막의 결정 구조는, 비정질 구조가 XRD의 분석으로는 관찰된다. 분석한 In-Ga-Zn-O계 비단결정막은, 스퍼터링법으로 형성한 후, 가열 처리를 200℃ 내지 500℃, 대표적으로는 300℃ 내지 400℃에서 10분 내지 100분 행한다.
산화물 반도체층과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 이상 90° 미만으로 하고, 소스 전극 및 드레인 전극의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 함으로써, 제 1 전계 집중 완화 영역의 길이 및 제 2 전계 집중 완화 영역의 길이를 길게 하여 전계 집중을 완화시킨다. 또한, 소스 전극 및 드레인 전극의 막 두께를 두껍게 함으로써도 전극 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 할 수 있다.
또한, 산화물 반도체층을 스퍼터링법에 의하여 성막하는 경우, 기판 면에 수직한 전극 측면에 형성되는 막 두께는, 전극 상면에 형성되는 막 두께보다 얇게 될 우려가 있다. 산화물 반도체층과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 이상 90° 미만으로 함으로써, 측면에 있어서도 막 두께의 균일성을 높일 수 있고, 전계 집중을 완화할 수도 있다.
또한, 도 1에 도시하는 바와 같이, 소스 전극 측면의 하단을 시점으로 하고, 소스 전극 측면의 상단을 연결한 직선이 소스 전극 측면의 기울기에 대략 일치하는 경우, 소스 전극은 테이퍼 형상을 갖는다고 할 수 있고, 기판의 기판 면과 소스 전극의 측면으로 이루어지는 각도 θ1은, 제 1 테이퍼 각이라고도 한다. 또한, 드레인 전극 측면의 하단을 시점으로 하고, 드레인 전극 측면의 상단을 연결한 직선이 드레인 전극 측면의 기울기에 대략 일치하는 경우, 드레인 전극은 테이퍼 형상을 갖는다고 할 수 있고, 기판의 기판 면과 드레인 전극의 측면으로 이루어지는 각도 θ2는, 제 2 테이퍼 각이라고도 말할 수 있다.
또한, 전극 측면이 1개의 각도를 갖는 형상에 한정되지 않고, 적어도 소스 전극의 하단부의 측면의 각도 θ1, 및 드레인 전극의 하단부의 측면의 각도 θ2가 20° 이상 90° 미만이면 전극 측면에 단차(段差)를 가져도 좋다.
또한, 다른 발명의 구성은, 절연 표면을 갖는 기판 위에 게이트 전극과, 게이트 전극 위에 절연층과, 절연층 위에 소스 전극 및 드레인 전극과, 소스 전극의 측면과, 상기 측면과 대향하는 드레인 전극의 측면 사이에 게이트 전극과 절연층을 사이에 두고 중첩하는 산화물 반도체층을 갖고, 기판의 기판 면과 소스 전극 하단부의 측면으로 이루어지는 각과, 기판의 기판 면과 드레인 전극 하단부의 측면으로 이루어지는 각이 20° 이상 90° 미만인 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서, 기판의 기판 면과 소스 전극 하단부의 측면으로 이루어지는 각은, 기판의 기판 면과 소스 전극 상단부의 측면으로 이루어지는 각과 상이하게 한다. 또한, 상기 구성에 있어서, 기판의 기판 면과 드레인 전극 하단부의 측면으로 이루어지는 각은, 기판의 기판 면과 드레인 전극 상단부의 측면으로 이루어지는 각과 상이하게 한다. 또한, 산화물 반도체층을 끼워 대향하는 소스 전극 측면과 드레인 전극 측면의 단면 형상은 같은 에칭 공정을 거치기 때문에 대략 동일하다.
예를 들어, 소스 전극(및 드레인 전극) 하단부의 측면의 각도와, 소스 전극(및 드레인 전극) 상단부의 측면의 각도를 상이하게 하고, 소스 전극(및 드레인 전극) 상단부의 측면의 각도를 90°로 하여도 좋다. 소스 전극(및 드레인 전극) 상단부의 측면의 각도를 소스 전극(및 드레인 전극) 상단부의 측면의 각도를 소스 전극(및 드레인 전극) 하단부 측면의 각도보다 크게 함으로써, 소스 전극 및 드레인 전극을 형성하기 위한 마스크의 간격을 좁게 설계할 수 있고, 결과적으로 채널 길이를 짧게 설계, 예를 들어, 채널 길이를 1㎛ 내지 10㎛로 설계할 수 있다.
또한, 소스 전극 및 드레인 전극의 측면 형상은, 적어도 일부에 곡면을 가져도 좋고, 예를 들어, 소스 전극 및 드레인 전극의 단면 형상에 있어서, 전극의 하단부는, 전극의 외측에 위치하는 곡률 반경의 중심에 의하여 결정되는 1개의 곡면을 가지도록 하여도 좋다. 또한, 소스 전극 및 드레인 전극의 측면 형상은, 전극 상면으로부터 기판 쪽으로 향하여 퍼지는 단면 형상을 가져도 좋다.
상술한 다양한 단면 형상을 갖는 전극의 형상은, 드라이 에칭 또는 웨트 에칭에 의하여 형성된다. 드라이 에칭에 사용하는 에칭 장치로서는, 반응성 이온 에칭법(RIE법)을 사용한 에칭 장치나, ECR(Electron Cyclotron Resonance)이나 ICP(Inductively Coupled Plasma) 등의 고밀도 플라즈마원을 사용한 드라이 에칭 장치를 사용할 수 있다. 또한, ICP 에칭 장치와 비교하여 넓은 면적에 걸쳐 일정한 방전이 얻어지기 쉬운 드라이 에칭으로서는, 상부 전극을 접지시키고, 하부 전극에 13.56MHz의 고주파 전원을 접속하고, 또한, 하부 전극에 3.2MHz의 저주파 전원을 접속한 ECCP(Enhanced Capacitively Coupled Plasma) 모드의 에칭 장치가 있다. 이 ECCP 모드의 에칭 장치라면, 예를 들어, 기판으로서 제 10 세대의 3m를 넘는 사이즈의 기판을 사용하는 경우에도 대응할 수 있다.
또한, 소스 전극 및 드레인 전극은 단층이라도 좋고, 적어도 상이한 2개의 재료로 이루어지는 2층 이상의 다층이라도 좋다.
또한, 상기 구성을 실현하기 위한 제작 방법에 관한 발명의 구성의 하나는, 절연 표면을 갖는 기판 위에 게이트 전극을 형성하고, 게이트 전극을 덮는 게이트 절연층을 형성하고, 게이트 절연층 위에 도전층과 버퍼층을 대기에 노출되지 않고 적층 형성하고, 버퍼층 및 도전층을 선택적으로 에칭하여 기판의 기판 면으로 이루어지는 각이 20° 이상 90° 미만인 측면을 갖는 소스 전극 및 드레인 전극을 형성하고, 게이트 절연층, 소스 전극, 및 드레인 전극 위에 산화물 반도체층을 형성하는 반도체 장치의 제작 방법이다.
상기 제작 방법에 관한 구성에 있어서, 버퍼층은, 인듐, 갈륨, 및 아연을 포함하고, 버퍼층 위에 형성하는 산화물 반도체층과 같은 타깃을 사용할 수 있다. 성막 분위기를 변경함으로써, 버퍼층과, 산화물 반도체층을 나누어 형성할 수 있고, 공통한 타깃을 사용함으로써, 제작 비용을 저감할 수 있다.
상기 제작 방법에 관한 구성에 있어서, 게이트 절연층 위에 도전층과 버퍼층을 대기에 노출되지 않고 적층 형성하고, 연속적으로 성막을 행하는 것을 특징의 하나로 한다.
상기 제작 방법에 관한 구성에 있어서, 소스 전극 및 드레인 전극을 형성하는 도전층은, 알루미늄, 텅스텐, 크롬, 탄탈, 티타늄, 몰리브덴 등의 금속 재료 또는 그 합금 재료를 사용하여 형성한다. 또한, 도전층은 2층 이상의 적층으로 하여도 좋고, 예를 들어, 알루미늄막을 하층으로 하고, 상층을 티타늄막으로 하는 적층, 텅스텐막을 하층으로 하고, 상층을 몰리브덴막으로 하는 적층, 알루미늄막을 하층으로 하고, 상층을 몰리브덴막으로 하는 적층 등을 사용할 수 있다.
본 명세서에서 연속적인 성막이란, 스퍼터링법으로 행하는 제 1 성막 공정으로부터 스퍼터링법으로 행하는 제 2 성막 공정까지의 일련의 프로세스 중, 피처리 기판이 놓여져 있는 분위기가 대기 등의 오염 분위기에 노출되지 않고, 항상 진공 중 또는 불활성 가스 분위기(질소 분위기 또는 희 가스 분위기)에서 제어되어 있는 것을 가리킨다. 연속적인 성막을 행함으로써, 청정화된 피처리 기판의 수분 등의 재부착을 회피하여 성막할 수 있다.
동일 챔버 내에서 제 1 성막 공정으로부터 제 2 성막 공정까지의 일련의 프로세스를 행하는 것은, 본 명세서에 있어서의 연속적인 성막의 범위에 있는 것으로 한다.
또한, 상이한 챔버에서 제 1 성막 공정으로부터 제 2 성막 공정까지의 일련의 프로세스를 행하는 경우, 제 1 성막 공정이 종료한 후, 대기에 노출되지 않고 챔버 사이를 기판 반송하여 제 2 성막을 실시하는 것도 본 명세서에 있어서의 연속적인 성막의 범위에 있는 것으로 한다.
또한, 제 1 성막 공정과 제 2 성막 공정 사이에, 기판 반송 공정, 얼라인먼트(alignment) 공정, 서냉(徐冷) 공정, 또는 제 2 공정에 필요한 온도로 하기 위하여 기판을 가열 또는 냉각하는 공정 등을 가져도, 본 명세서에 있어서의 연속적인 성막의 범위에 있는 것으로 한다.
다만, 세정 공정, 웨트 에칭, 레지스트 형성 등 액체를 사용하는 공정이 제 1 성막 공정과 제 2 성막 공정 사이에 있는 경우, 본 명세서에서 가리키는 연속적인 성막의 범위에는 상당하지 않는 것으로 한다.
본 명세서에 있어서, 상(上), 하(下), 측(側), 수평, 수직 등의 방향을 나타내는 문언은 기판 표면 위에 디바이스를 배치한 경우의 기판 면을 기준으로 하는 방향을 가리킨다.
또한, 제 1, 제 2로서 붙이는 서수사는, 편의적으로 사용하는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 또한, 본 명세서에 있어서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것이 아니다.
기판의 기판 면과 소스 전극의 측면으로 이루어지는 각과, 기판의 기판 면과 드레인 전극의 측면으로 이루어지는 각을 조절함으로써, 소스 전극 및 드레인 전극 위에 형성되는 산화물 반도체층의 피복성을 향상시킨다.
전계 집중 완화 영역을 형성함으로써, 소스 전극과 드레인 전극 사이에 생길 우려가 있는 전계 집중을 완화하여, 박막 트랜지스터의 스위칭 특성의 열화를 억제한다.
도 1은 반도체 장치의 일례를 설명하는 단면도.
도 2는 반도체 장치의 일례를 설명하는 단면도.
도 3a 및 도 3b는 반도체 장치의 제작 방법의 일례를 설명하는 단면도.
도 4a 내지 도 4c는 반도체 장치의 제작 방법의 일례를 설명하는 단면도.
도 5는 반도체 장치의 제작 방법의 일례를 설명하는 상면도.
도 6은 반도체 장치의 제작 방법의 일례를 설명하는 상면도.
도 7은 반도체 장치의 제작 방법의 일례를 설명하는 상면도.
도 8은 반도체 장치의 제작 방법의 일례를 설명하는 상면도.
도 9a1, 도 9a2, 도 9b1, 도 9b2는 단자부의 단면도의 일례 및 상면도의 일례를 도시하는 도면.
도 10은 반도체 장치의 제작 방법의 일례를 설명하는 상면도.
도 11은 반도체 장치의 일례를 설명하는 단면도.
도 12a 및 도 12b는 반도체 장치의 블록도의 일례를 설명하는 도면.
도 13은 신호선 구동 회로의 구성의 일례를 설명하는 도면.
도 14는 신호선 구동 회로의 동작의 일례를 설명하는 타이밍 차트.
도 15는 신호선 구동 회로의 동작의 일례를 설명하는 타이밍 차트.
도 16은 시프트 레지스터의 구성의 일례를 설명하는 도면.
도 17은 도 16에 도시하는 플립플롭의 접속 구성을 설명하는 도면.
도 18은 반도체 장치의 화소 등가 회로의 일례를 설명하는 도면.
도 19a 내지 도 19c는 반도체 장치의 일례를 설명하는 단면도.
도 20a1, 도 20a2, 도 20b는 반도체 장치의 일례를 설명하는 단면도 및 상면도.
도 21은 반도체 장치의 일례를 설명하는 단면도.
도 22a 및 도 22b는 반도체 장치의 일례를 설명하는 단면도 및 상면도.
도 23a 및 도 23b는 전자 페이퍼의 사용 형태의 예를 설명하는 도면.
도 24는 전자 서적의 일례를 도시하는 외관도.
도 25a 및 도 25b는 텔레비전 장치 및 디지털 포토 프레임의 예를 도시하는 외관도.
도 26a 및 도 26b는 유기기의 예를 도시하는 외관도.
도 27은 휴대 전화기의 일례를 도시하는 외관도.
도 28은 박막 트랜지스터의 전기 특성의 일례를 도시하는 도면.
도 29는 전기 특성을 측정하기 위하여 제작한 박막 트랜지스터의 상면도.
도 30a 내지 도 30c는 샘플을 제작하는 공정을 도시하는 단면도.
도 31a 및 도 31b는 샘플의 단면 일부를 도시하는 사진 및 단면도.
도 32a는 반도체 장치의 단면 구조의 일례를 도시하는 도면이고, 도 32b는 반도체 장치의 등가 회로도이고, 도 32c는 반도체 장치의 상면도.
도 33a 내지 도 33c는 계산 모델의 구조를 도시하는 단면도.
도 34는 계산 결과를 도시하는 그래프.
도 35는 계산 결과를 도시하는 그래프.
도 36은 계산 결과를 도시하는 그래프.
도 37a 및 도 37b는 계산 결과를 도시하는 그래프.(비교예)
본 실시형태에 대하여, 이하에 설명한다.
(실시형태 1)
도 1에 박막 트랜지스터(170)를 기판 위에 형성하는 예를 도시한다. 또한, 도 1은 박막 트랜지스터의 단면도의 일례이다.
절연 표면을 갖는 기판(100) 위에 형성된 게이트 전극(101)은, 게이트 절연층(102)에 덮이고, 게이트 전극(101)과 중첩하는 게이트 절연층(102) 위에는 제 1 배선 또는 제 2 배선이 형성된다. 소스 전극층(105a) 또는 드레인 전극층(105b)으로서 기능하는 제 1 배선 또는 제 2 배선 위에는, 버퍼층이 각각 형성되어 있다. 소스 전극층(105a) 위에는 제 1 버퍼층(104a)이 형성되고, 드레인 전극층(105b) 위에는 제 2 버퍼층(104b)이 형성되어 있다. 또한, 제 1 버퍼층(104a) 및 제 2 버퍼층(104b) 위에는 산화물 반도체층(103)을 갖는다.
도 1에 있어서, 투광성을 갖는 기판(100)에는, 코닝(CORNING)사의 7059 유리나 1737 유리 등으로 대표되는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
게이트 전극(101)은, 단층 또는 상이한 금속 재료로 이루어지는 적층으로 한다. 또한, 게이트 전극(101)의 재료는 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)를 사용하여, 게이트 전극(101)의 측면의 각도를 20° 이상 90° 미만으로 한다. 적어도 단부에 테이퍼 형상이 형성되도록 에칭하여 게이트 전극(101)을 형성한다.
또한, 게이트 절연층(102)은, 스퍼터링법 또는 플라즈마 CVD법으로 얻어지는 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등의 절연막을 사용하여, 이들 재료로 이루어지는 단층 또는 적층 구조로서 형성하여도 좋다. 또한, 게이트 절연층(102) 위에 형성하는 소스 전극층(105a) 및 드레인 전극층(105b)을 에칭할 때, 선택 비율이 충분히 취할 수 있는 재료를 선택하는 것이 바람직하다. 또한, 소스 전극층(105a) 및 드레인 전극층(105b)을 에칭할 때, 게이트 절연층(102)의 표면이 20nm정도까지 에칭되어도 좋고, 금속 재료의 에칭 잔사를 없애기 위해서는, 약간 표층을 제거하는 것이 바람직하다.
소스 전극층(105a) 및 드레인 전극층(105b)은 단층 또는 상이한 금속 재료로 이루어지는 적층으로 한다. 소스 전극층(105a) 및 드레인 전극층(105b)의 재료는 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)를 사용한다.
소스 전극층(105a)의 단면 형상은, 도 1에 도시하는 바와 같이, 기판의 기판 면과 소스 전극층(105a)의 측면으로 이루어지는 각도 θ1이 20° 이상 90° 미만으로 한다. 또한, 드레인 전극층(105b)의 단면 형상은, 도 1에 도시하는 바와 같이, 기판의 기판 면과 드레인 전극층(105b)의 측면으로 이루어지는 각도 θ2가 20° 이상 90° 미만으로 한다. 같은 에칭 공정(드라이 에칭 또는 웨트 에칭)에 의하여 형성되므로, 각도 θ1과 θ2는 대략 동일하다. 산화물 반도체층과 접하는 소스 전극층(105a)의 측면의 각도 θ1 및 드레인 전극층(105b)의 측면의 각도 θ2를 20° 이상 90° 미만으로 함으로써, 소스 전극층(105a) 및 드레인 전극층(105b)의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 한다.
또한, 도 1에서는 기판의 이면 평면을 기판 면으로 하여 각도 θ1, 각도 θ2를 도시하지만, 특히 한정되지 않고, 기판의 표면 평면을 기판 면으로서도 기판의 이면 평면과 표면 평면은 평행이기 때문에 같은 각도가 되는 것은 물론이다.
이와 같은 형상의 소스 전극층(105a) 및 드레인 전극층(105b) 위에 산화물 반도체층(103)을 형성한다. 산화물 반도체층(103)은, In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여, 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 산소를 포함하는 아르곤 분위기 하에서 성막한 후, 레지스트 마스크를 형성하여 선택적으로 에칭하여, 불필요한 부분을 제거하여 형성한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층의 막 두께는 5nm 내지 200nm로 한다. 본 실시형태에서는, 산화물 반도체층의 막 두께는 100nm로 한다.
또한, 소스 전극층(105a)과 산화물 반도체층(103) 사이에는, 제 1 버퍼층(104a)을 형성하는 것이 바람직하다. 또한, 드레인 전극층(105b)과 산화물 반도체층(103) 사이에는, 제 2 버퍼층(104b)을 형성하는 것이 바람직하다.
제 1 버퍼층(104a), 및 제 2 버퍼층(104b)은 산화물 반도체층(103)과 비교하여, 저저항의 산화물 반도체층(n+층)이고, 소스 영역 또는 드레인 영역으로서 기능한다.
n+층은, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 사용하고, 성막 조건은, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 실온으로 하고, 아르곤 유량 40sccm를 도입하여 스퍼터링 성막을 행한다. In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 의도적으로 사용하는데도 불구하고, 성막 직후에 크기 1nm 내지 10nm의 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또한, 타깃의 성분비, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치Φ), 온도(실온 내지 100℃), 반응성 스퍼터링의 성막 조건 등을 적절히 조절함으로써, 결정립의 유무나, 결정립의 밀도, 직경 사이즈는 1nm 내지 10nm의 범위로 조절될 수 있다. 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 20nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막 두께를 넘는 크기가 되지 않는다. 본 실시형태에서는, 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는 5nm로 한다.
또한, 소스 전극층(105a) 또는 드레인 전극층(105b)이 되는 도전막과 n+층이 되는 산화물 반도체층을 대기에 노출시키지 않고 스퍼터링법으로 적층함으로써, 제작 프로세스 중에 소스 전극층 또는 드레인 전극층이 노출하여 먼지가 부착하는 것을 방지할 수 있다.
스퍼터링법으로 얻어지는 산화물 반도체층(103)은, 피성막면과 계면 근방의 막질이, 피성막면의 재료에 영향을 받는 경향이 있다. 산화물 반도체층은, n+층과의 계면, 소스 전극층 측면(및 드레인 전극층 측면)과의 계면, 게이트 절연막과의 계면을 갖고, 상이한 재료와의 계면을 적어도 3개 갖는다. 따라서, 산화물 반도체층(103)에 있어서, 드레인 전극층 측면의 자연 산화막과의 계면 상태와, 게이트 절연막과의 계면 상태는 상이하므로, 드레인 전극층 측면의 계면 근방의 산화물 반도체층이 제 1 전계 집중 완화 영역(106a)으로서 기능한다. 또한, 소스 전극 측면의 자연 산화막과의 계면 상태와, 게이트 절연막과의 계면 상태는 상이하므로, 소스 전극 측면의 계면 근방의 산화물 반도체층이 제 2 전계 집중 완화 영역(106b)으로서 기능한다. 산화물 반도체층과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 이상 90° 미만으로 하고, 소스 전극 및 드레인 전극의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 함으로써, 제 1 전계 집중 완화 영역(106a)의 길이 L1 및 제 2 전계 집중 완화 영역(106b)의 길이 L2를 길게 하여 전계 집중을 완화시킨다. 또한, 소스 전극 및 드레인 전극의 막 두께를 두껍게 함으로써도 전극 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 할 수 있다.
또한, 산화물 반도체층(103)을 스퍼터링법에 의하여 성막하는 경우, 기판 면에 수직한 전극측면에 형성되는 막 두께는, 전극 상면에 형성되는 막 두께보다 얇게 될 우려가 있다. 산화물 반도체층(103)과 접하는 소스 전극의 측면의 각도 θ1 및 드레인 전극의 측면의 각도 θ2를 20° 이상 90° 미만으로 함으로써, 측면에 있어서도 막 두께의 균일성을 높일 수 있고, 산화물 반도체층(103)이 국소적으로 얇아지는 영역을 저감하고, 전계 집중을 완화할 수도 있다.
(실시형태 2)
도 1에서는, 소스 전극층(드레인 전극층) 측면의 하단을 시점으로 하고, 소스 전극층(드레인 전극층) 측면의 상단을 연결한 직선이 소스 전극층(드레인 전극층) 측면의 기울기에 대략 일치하는 예를 도시하지만, 본 실시형태에서는, 소스 전극층(드레인 전극층) 측면에 단차를 갖는 예를 도 2를 사용하여 설명한다. 적어도 소스 전극층의 하단부의 측면의 θ1 및 드레인 전극층의 하단부의 측면의 θ2가 20° 이상 90° 미만이면, 전극 측면에 단차를 가져도 좋다. 또한, 도 2에 있어서, 도 1과 공통 부분에는 같은 부호를 사용한다.
절연 표면을 갖는 기판(100) 위에 형성된 게이트 전극(101)은, 게이트 절연층(102)에 덮이고, 게이트 전극(101)과 중첩하는 게이트 절연층(102) 위에는 제 1 배선 또는 제 2 배선이 형성된다. 소스 전극층(405a) 또는 드레인 전극층(405b)으로서 기능하는 제 1 배선 또는 제 2 배선 위에는, 버퍼층이 각각 형성되어 있다. 소스 전극층(405a) 위에는 제 1 버퍼층(404a)이 형성되고, 드레인 전극층(405b) 위에는 제 2 버퍼층(404b)이 형성되어 있다. 또한, 제 1 버퍼층(404a) 및 제 2 버퍼층(404b) 위에는 산화물 반도체층(403)을 갖는다.
절연 표면을 갖는 기판(100), 게이트 전극(101) 및 게이트 절연층(102)에 관해서는, 실시형태 1과 마찬가지므로, 여기서는 자세한 설명은 생략한다.
또한, 소스 전극층(405a) 및 드레인 전극층(405b)은, 단층 또는 상이한 금속 재료로 이루어지는 적층으로 한다. 소스 전극층(405a) 및 드레인 전극층(405b)의 재료는, 금속 재료(알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 스칸듐(Sc)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금)를 사용한다.
여기서는, 소스 전극층(405a) 및 드레인 전극층(405b)으로서 막 두께 100nm의 텅스텐막의 단층을 사용하고, 코일 형상의 안테나를 사용하는 ICP 에칭 장치를 사용하여 도 2에 도시하는 소스 전극층(405a)의 측면 형상, 및 드레인 전극층(405b)의 측면 형상을 형성하는 예를 설명한다.
본 실시형태에서는, CF4의 가스 유량을 25sccm, Cl3의 가스 유량을 25sccm, O2의 가스 유량을 10sccm로 하고, 1.5Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 에칭을 행한다. 기판 측(시료 스테이지)에도 10W의 RF(13.56 MHz) 전력을 투입하고, 실질적으로 부(負)의 자기 바이어스 전압을 인가한다. 적어도, 게이트 절연막(102)이 어느 정도 노정한 단계에서, 이 에칭을 도중에 정지함으로써, 단차를 갖는 전극 측면이 형성된다.
상기 에칭 조건에 의하여, 소스 전극층(405a)의 단면 형상은, 기판의 기판 면과 소스 전극층(405a)의 하단부 측면으로 이루어지는 각도 θ1이 20° 이상 90° 미만으로 할 수 있고, 도 2에 도시하는 바와 같이, θ1은 약 40°이다. 또한, 기판의 기판 면과 소스 전극층(405a)의 상단부 측면으로 이루어지는 각도는 약 90°이다. 또한, 산화물 반도체층(403)을 끼워 대향하는 소스 전극층(405a) 측면과 드레인 전극층(405b) 측면의 단면 형상은 대략 같은 에칭 공정을 거치기 때문에 대략 동일하다.
이와 같이, 소스 전극층(405a)(및 드레인 전극층(405b)) 상단부의 측면의 각도를 소스 전극층(405a)(및 드레인 전극층(405b)) 하단부의 측면의 각도보다 크게 함으로써, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성하기 위한 포토 마스크(또는 레지스트 마스크)의 간격을 좁게 설계할 수 있고, 결과적으로 채널 길이를 짧게 설계, 예를 들어, 채널 길이를 1㎛ 내지 10㎛로 설계할 수 있다.
또한, 상술한 방법에 한정되지 않고, 소스 전극층(405a) 및 드레인 전극층(405b)으로서 사용하는 에칭 가스의 에칭 레이트가 상이한 재료를 적층시켜, 하층에 에칭 레이트가 낮은 재료층, 상층에 에칭 레이트가 높은 재료층으로 하고, 에칭을 행하면, 전극 측면에 단차를 형성할 수 있다.
산화물 반도체층(403)을 끼워 대향하는 2개의 전극 측면에 단차를 형성함으로써, 소스 전극층 및 드레인 전극층의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 함으로써, 제 1 전계 집중 완화 영역(406a)의 길이 L3 및 제 2 전계 집중 완화 영역(406b)의 길이 L4를 길게 하여 전계 집중을 완화시킨다.
또한, 소스 전극층 및 드레인 전극층의 측면에 있어서의 전극 상단으로부터 전극 하단까지의 거리를 크게 하기 위하여, 상술한 드라이 에칭 후에, 또한, 웨트 에칭을 행하여 산화물 반도체층(403)을 끼워 대향하는 2개의 전극 측면의 일부에 곡면을 갖게 하여도 좋다.
또한, 상술한 드라이 에칭이 아니라, 소스 전극층 및 드레인 전극층의 형성을 웨트 에칭을 행하여, 적어도 소스 전극층의 하단부 측면의 각도 θ1, 및 드레인 전극층의 하단부 측면의 각도 θ2를 20° 이상 90° 미만으로 하여도 좋고, 전극 상면으로부터 기판 쪽으로 향하여 퍼지는 단면 형상으로 하여도 좋다.
또한, 본 실시형태는 실시형태 1과 자유롭게 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 박막 트랜지스터 및 그 제작 공정에 대하여, 도 3a 내지 도 8, 및 도 9a1, 도 9a2, 도 9b1, 도 9b2를 사용하여 설명한다.
도 3a에 있어서, 투광성을 갖는 기판(100)에는 바륨 보로실리케이트 유리나, 알루미노 보로실리케이트 유리 등의 유리 기판을 사용할 수 있다.
다음에, 도전층을 기판(100) 전체 면에 형성한 후, 제 1 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 배선 및 전극(게이트 전극(101)을 포함하는 게이트 배선, 용량 배선(108), 및 제 1 단자(121))를 형성한다. 이 때, 적어도 게이트 전극(101)의 단부에 테이퍼 형상이 형성되도록 에칭한다. 이 단계에서의 상면도를 도 3a에 도시한다. 또한, 이 단계에서의 상면도가 도 5에 상당한다.
게이트 전극(101)을 포함하는 게이트 배선과 용량 배선(108), 단자부의 제 1 단자(121)는, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd), 알루미늄(Al), 구리(Cu)로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다. 그 중에서도, 알루미늄(Al)이나 구리(Cu) 등의 저저항 도전성 재료로 형성하는 것이 바람직하지만, 알루미늄(Al) 단체로는 내열성이 떨어지고, 또 부식(腐蝕)하기 쉽다는 등의 문제점이 있기 때문에, 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd)으로부터 선택된 원소, 또는 상술한 원소를 조합한 합금막, 또는 상술한 원소를 성분으로 하는 질화물로 형성한다.
다음에, 게이트 전극(101) 위에 게이트 절연층(102)을 전체 면에 성막한다. 게이트 절연층(102)은 스퍼터링법 등을 사용하여, 막 두께를 50nm 내지 250nm로 한다.
예를 들어, 게이트 절연층(102)으로서 스퍼터링법에 의하여 산화 실리콘막을 사용하여, 100nm의 막 두께로 형성한다. 물론, 게이트 절연층(102)은 이와 같은 산화 실리콘막에 한정되지 않고, 산화질화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등의 다른 절연막을 사용하여, 이들 재료로 이루어지는 단층 또는 적층 구조로서 형성하여도 좋다.
다음에, 게이트 절연층(102) 위에 금속 재료로 이루어지는 도전막을 스퍼터링법이나 진공 증착법으로 형성한다. 도전막의 재료로서는, 알루미늄(Al), 크롬(Cr), 탄탈(Ta), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)으로부터 선택된 원소, 또는 상술한 원소를 성분으로 하는 합금이나, 상술한 원소를 조합한 합금막 등을 들 수 있다. 여기서는, 도전막으로서 알루미늄(Al)막과 그 알루미늄(Al)막 위에 중첩하여 티타늄(Ti)막을 적층한다. 또한, 도전막은 3층 구조로 하여도 좋고, 텅스텐막 위에 티타늄막을 적층하여도 좋다. 또한, 도전막은 실리콘을 포함하는 알루미늄막의 단층 구조나 텅스텐막의 단층 구조로 하여도 좋다.
다음에, 도전막 위에 제 1 산화물 반도체막(실시형태에서는, 제 1 In-Ga-Zn-O계 비단결정막)을 스퍼터링법으로 형성한다. 여기서는, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 사용하고, 성막 조건은, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 실온으로 하고, 아르곤 가스 유량 40sccm를 도입하여 스퍼터링 성막을 행한다. In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 의도적으로 사용하는데도 불구하고, 성막 직후에 크기 1nm 내지 10nm의 결정립을 포함하는 In-Ga-Zn-O계 비단결정막이 형성되는 경우가 있다. 또한, 타깃의 성분비, 성막 압력(0.1Pa 내지 2.0Pa), 전력(250W 내지 3000W: 8인치Φ), 온도(실온 내지 100℃), 반응성 스퍼터링의 성막 조건 등을 적절히 조절함으로써, 결정립의 유무나, 결정립의 밀도, 직경 사이즈는 1nm 내지 10nm의 범위로 조절될 수 있다. 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 20nm로 한다. 물론, 막 중에 결정립이 포함되는 경우, 포함되는 결정립의 사이즈가 막 두께를 넘는 크기가 되지 않는다. 본 실시형태에서는, 제 1 In-Ga-Zn-O계 비단결정막의 막 두께는 5nm로 한다.
다음에, 제 2 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 제 1 In-Ga-Zn-O계 비단결정막을 에칭한다. 여기서는, ITO07N(Kanto Chemical CO.,INC. 제조)를 사용한 웨트 에칭에 의하여, 화소부에 있어서 불필요한 부분을 제거하여, 제 1 In-Ga-Zn-O계 비단결정막(111a, 111b)을 형성한다. 또한, 여기서의 에칭은, 웨트 에칭에 한정되지 않고 드라이 에칭을 사용하여도 좋다.
다음에, 제 1 In-Ga-Zn-O계 비단결정막의 에칭과 같은 레지스트 마스크를 사용하여, 에칭에 의하여 불필요한 부분을 제거하여, 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이 때, 에칭 방법으로서 웨트 에칭 또는 드라이 에칭을 사용한다. 여기서는, SiCl4와 Cl2와 BCl3의 혼합 가스를 반응 가스로 한 드라이 에칭에 의하여 알루미늄막과 티타늄막을 적층한 도전막을 에칭하여 소스 전극층(105a) 및 드레인 전극층(105b)을 형성한다. 이 단계에서의 단면도를 도 3b에 도시하였다. 또한, 이 단계에서의 상면도가 도 6에 상당한다.
여기서의 에칭에 의하여, 후에 형성하는 산화물 반도체층과 접하는 소스 전극층(105a)의 측면의 각도 θ1 및 드레인 전극층(105b)의 측면의 각도 θ2를 20° 이상 90° 미만으로 한다. 산화물 반도체층을 끼워 대향하는 2개의 전극 측면을 테이퍼 형상으로 함으로써, 산화물 반도체층에 있어서의 소스 전극층의 측면 및 드레인 전극층의 측면과 중첩하는 영역은, 전계 집중 완화 영역으로서 기능시킬 수 있다.
또한, 제 2 포토리소그래피 공정에 있어서, 소스 전극층(105a) 및 드레인 전극층(105b)과 같은 재료인 제 2 단자(122)를 단자부에 남긴다. 또한, 제 2 단자(122)는 소스 배선(소스 전극층(105a)을 포함하는 소스 배선)과 전기적으로 접속되어 있다. 또한, 단자부에 있어서, 제 2 단자(122)의 상방에 존재하고, 또 제 2 단자(122)와 중첩하는 제 1 In-Ga-Zn-O계 비단결정막(123)은 잔존한다.
또한, 용량부에 있어서는, 소스 전극층(105a) 및 드레인 전극층(105b)과 같은 재료인 용량 전극층(124)을 남긴다. 또한, 용량부에 있어서, 용량 전극층(124)의 상방에 존재하고, 또 용량 전극층(124)과 중첩하는 제 1 In-Ga-Zn-O계 비단결정막(111c)은 잔존한다.
다음에, 레지스트 마스크를 제거한 후, 대기에 노출하지 않고, 제 2 산화물 반도체막(본 실시형태에서는 제 2 In-Ga-Zn-O계 비단결정막)을 형성한다. 플라즈마 처리 후, 대기에 노출하지 않고, 제 2 In-Ga-Zn-O계 비단결정막을 형성하는 것은, 게이트 절연층과 반도체막의 계면에 먼지 등을 부착시키지 않는 점에서 효과가 있다. 여기서는, 직경 8인치의 In, Ga, 및 Zn를 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1)을 사용하여 기판과 타깃 사이의 거리를 170mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 또는 산소 분위기 하에서 성막한다. 또한, 펄스 직류(DC) 전원을 사용하면, 먼지를 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는, 5nm 내지 200nm로 한다. 본 실시형태에서는, 제 2 In-Ga-Zn-O계 비단결정막의 막 두께는 100nm로 한다.
제 2 In-Ga-Zn-O계 비단결정막은, 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건과 상이하게 함으로써, 제 1 In-Ga-Zn-O계 비단결정막보다 전기 저항이 높은 막으로 한다. 예를 들어, 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량과 아르곤 가스 유량의 비율보다 제 2 In-Ga-Zn-O계 비단결정막의 성막 조건에 있어서의 산소 가스 유량이 차지하는 비율이 많은 조건으로 한다. 구체적으로는, 제 1 In-Ga-Zn-O계 비단결정막의 성막 조건은, 희 가스(아르곤, 또는 헬륨 등) 분위기 하(또는 산소 가스 10% 이하, 아르곤 가스 90% 이상)로 하고, 제 2 In-Ga-Zn-O계 비단결정막의 성막 조건은 산소 분위기 하(또는 산소 가스 유량과 아르곤 가스 유량의 비율 1:1 이상)로 한다.
다음에, 200℃ 내지 600℃, 대표적으로는 300℃ 내지 500℃의 열 처리를 행하는 것이 바람직하다. 여기서는, 노(爐)에 넣어 질소 분위기 또는 대기 분위기 하에서 350℃, 1시간의 열 처리를 행한다. 이 열 처리에 의하여, In-Ga-Zn-O계 비단결정막의 원자 레벨의 재배열이 행해진다. 이 열 처리에 의하여, 캐리어의 이동을 저해하는 변형이 해방되기 때문에, 여기서의 열 처리(광 어닐링도 포함함)는 중요하다. 또한, 열 처리를 행하는 타이밍은, 제 2 In-Ga-Zn-O계 비단결정막의 형성 후라면, 특히 한정되지 않고, 예를 들어 화소 전극 형성 후에 행하여도 좋다.
다음에, 제 3 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 반도체층(103)을 형성한다. 여기서는, ITO07N(Kanto Chemical CO.,INC. 제조)를 사용한 웨트 에칭에 의하여, 제 2 In-Ga-Zn-O계 비단결정막을 제거하여 반도체층(103)을 형성한다. 웨트 에칭에 의하여 제거하는 경우, 에칭의 폐액으로부터 산화물 반도체를 재생하고, 타깃의 제작에 재이용할 수 있다.
산화물 반도체에 포함되는 인듐이나 갈륨은, 희소 가치가 있는 금속인 것이 알려져 있고, 재이용함으로써 자원 절약화를 도모하는 것과 함께 산화물 반도체를 사용하여 형성되는 제품의 비용 삭감을 도모할 수 있다.
또한, 제 1 In-Ga-Zn-O계 비단결정막과 제 2 In-Ga-Zn-O계 비단결정막은 같은 에천트를 사용하기 때문에, 여기서의 에칭에 의하여 제 1 In-Ga-Zn-O계 비단결정막이 제거된다. 따라서, 제 2 In-Ga-Zn-O계 비단결정막으로 덮인 제 1 In-Ga-Zn-O계 비단결정막의 측면은 보호되지만, 도 4a에 도시하는 바와 같이, 노출되어 있는 제 1 In-Ga-Zn-O계 비단결정막(111a, 111b)은 에칭되어, 제 1 버퍼층(104a), 제 2 버퍼층(104b)이 형성된다. 또한, 반도체층(103)의 에칭은, 웨트 에칭에 한정되지 않고, 드라이 에칭을 사용하여도 좋다. 이상의 공정에서, 반도체층(103)을 채널 형성 영역으로 하는 박막 트랜지스터(170)를 제작할 수 있다. 이 단계에서의 단면도를 도 4a에 도시한다. 또한, 이 단계에서의 상면도가 도 7에 상당한다.
다음에, 레지스트 마스크를 제거하여, 반도체층을 덮는 보호 절연막(107)을 형성한다. 보호 절연막(107)은 스퍼터링법 등을 사용하여 얻어지는 질화 실리콘막, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화 탄탈막 등을 사용할 수 있다.
다음에, 제 4 포토리소그래피 공정을 행하여 레지스트 마스크를 형성하고, 보호 절연막(107)의 에칭에 의하여 드레인 전극층(105b)에 도달하는 콘택트 홀(125)을 형성한다. 또한, 여기서의 에칭에 의하여 제 2 단자(122)에 도달하는 콘택트 홀(127)도 형성한다. 또한, 여기서의 에칭에 의하여 용량 전극층(124)에 도달하는 콘택트 홀(109)도 형성한다. 또한, 마스크의 매수를 삭감하기 위하여 같은 레지스트 마스크를 사용하고, 또한 게이트 절연층을 에칭하여 게이트 전극에 도달하는 콘택트 홀(126)도 같은 레지스트 마스크로 형성하는 것이 바람직하다. 이 단계에서의 단면도를 도 4b에 도시한다.
다음에, 레지스트 마스크를 제거한 후, 투명 도전막을 형성한다. 투명 도전막의 재료로서는, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO라고 기재함) 등을 스퍼터링법이나 진공 증착법 등을 사용하여 형성한다. 이와 같은 재료의 에칭 처리는, 염산계 용액에 의하여 행한다. 그렇지만, 특히 ITO의 에칭은, 잔사가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위하여, 산화 인듐 산화 아연 합금(In2O3-ZnO)을 사용하여도 좋다.
다음에, 제 5 포토리소그래피 공정을 행하여, 레지스트 마스크를 형성하고, 에칭에 의하여 불필요한 부분을 제거하여 화소 전극(110)을 형성한다.
또한, 이 제 5 포토리소그래피 공정에 있어서, 용량부에 있어서의 게이트 절연층(102)을 유전체로 하고, 용량 전극층(124)과 화소 전극(110)으로 저장 용량이 형성된다. 용량 배선(108)은 콘택트 홀(109)을 사이에 두고, 용량 전극층(124)과 전기적으로 접속한다.
또한, 이 제 5 포토리소그래피 공정에 있어서, 제 1 단자 및 제 2 단자를 레지스트 마스트로 덮어 단자부에 형성된 투명 도전막(128, 129)을 남긴다. 투명 도전막(128, 129)은 FPC와의 접속에 사용되는 전극 또는 배선이 된다. 제 2 단자(122) 위에 형성된 투명 도전막(129)은 소스 배선의 입력 단자로서 기능하는 접속용의 단자 전극이다.
다음에, 레지스트 마스크를 제거하여, 이 단계에서의 단면도를 도 4c에 도시한다. 또한, 이 단계에서의 상면도가 도 8에 상당한다.
또한, 도 9a1, 도 9a2는, 이 단계에서의 게이트 배선 단자부의 상면도 및 단면도를 각각 도시한다. 도 9a1은, 도 9a2 중의 C1-C2 선에 따른 단면도에 상당한다. 도 9a1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 9a1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 제 1 단자(151)와, 소스 배선과 같은 재료로 형성되는 접속 전극(153)이 게이트 절연층(152)을 사이에 두어 중첩하고, 투명 도전막(155)으로 도통시킨다. 또한, 도 4c에 도시한 투명 도전막(128)과 제 1 단자(121)가 접촉하는 부분이, 도 9a1의 투명 도전막(155)과 제 1 단자(151)가 접촉하는 부분에 대응한다.
또한, 도 9b1, 도 9b2는, 도 4c에 도시하는 소스 배선 단자부와 상이한 소스 배선 단자부의 상면도 및 단면도를 각각 도시한다. 또한, 도 9b1은, 도 9b2 중의 D1-D2 선에 따른 단면도에 상당한다. 도 9b1에 있어서, 보호 절연막(154) 위에 형성되는 투명 도전막(155)은, 입력 단자로서 기능하는 접속용의 단자 전극이다. 또한, 도 9b1에 있어서, 단자부에서는, 게이트 배선과 같은 재료로 형성되는 전극(156)이 소스 배선과 전기적으로 접속되는 제 2 단자(150)의 아래 쪽에 게이트 절연층(102)을 사이에 두어 중첩한다. 전극(156)은, 제 2 단자(150)와는 전기적으로 접속하지 않고, 전극(156)을 제 2 단자(150)와 상이한 전위, 예를 들어 플로팅, GND, 0V 등으로 설정하면, 노이즈 대책을 위한 용량 또는 정전기 대책을 위한 용량을 형성할 수 있다. 또한, 제 2 단자(150)는 보호 절연막(154)을 사이에 두고 투명 도전막(155)과 전기적으로 접속한다.
게이트 배선, 소스 배선 및 용량 배선은, 화소 밀도에 따라 복수개 형성된다. 또한, 단자부에 있어서는, 게이트 배선과 같은 전위의 제 1 단자, 소스 배선과 같은 전위의 제 2 단자, 용량 배선과 같은 전위의 제 3 단자 등이 복수로 나란하게 배치된다. 각각의 단자의 개수는, 각각 임의의 개수로 형성하면 좋고, 실시자가 적절히 결정하면 좋다.
이와 같이, 5번의 포토리소그래피 공정에 의하여, 5장의 포토 마스크를 사용하여 보텀 게이트형의 n 채널형 박막 트랜지스터인 박막 트랜지스터(170)를 갖는 화소 박막 트랜지스터부, 저장 용량을 완성시킬 수 있다. 그리고, 이들을 개개의 화소에 대응하여 매트릭스 형상으로 배치하여 화소부를 구성함으로써, 액티브 매트릭스형의 표시 장치를 제작하기 위한 한쪽의 기판으로 할 수 있다. 본 명세서에서는, 편의상 이와 같은 기판을 액티브 매트릭스 기판으로 부른다.
액티브 매트릭스형의 액정 표시 장치를 제작하는 경우에는, 액티브 매트릭스 기판과, 대향 전극이 형성된 대향 기판 사이에 액정층을 형성하고, 액티브 매트릭스 기판과 대향 기판을 고정한다. 또한, 대향 기판에 형성된 대향 전극과 전기적으로 접속하는 공통 전극을 액티브 매트릭스 기판 위에 형성하고, 공통 기판과 전기적으로 접속하는 제 4 단자를 단자부에 형성한다. 이 제 4 단자는, 공통 전극을 고정 전위, 예를 들어, GND, 0V 등으로 설정하기 위한 단자이다.
또한, 본 실시형태에서는, 도 8의 화소 구성에 한정되지 않고, 도 8과는 상이한 상면도의 예를 도 10에 도시한다. 도 10에서는, 용량 배선을 형성하지 않고, 게이트 절연층을 유전체로서 화소 전극을 인접하는 화소의 게이트 배선과 게이트 절연층을 사이에 두어 중첩하는 용량 전극층으로 저장 용량을 형성하는 예이고, 이 경우, 용량 배선 및 용량 배선과 접속하는 제 3 단자는 생략할 수 있다. 또한, 도 10에 있어서, 도 8과 같은 부분에는 같은 부호를 사용하여 설명한다.
액티브 매트릭스형 액정 표시 장치에 있어서는, 매트릭스 형상으로 배치된 화소 전극을 구동시킴으로써, 화면상에 표시 패턴이 형성된다. 상세하게는 선택된 화소 전극과 상기 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에게 인식된다.
액정 표시 장치의 동영상 표시에 있어서, 액정 분자 자체의 응답이 느리기 때문에, 잔상이 생기거나, 또는 동영상의 흐릿함이 생긴다는 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위하여, 전체 면의 흑색 표시를 1프레임 간격으로 행하는, 소위 흑색 삽입이라고 불리는 구동 기술이 있다.
또한, 수직 동기화 주파수가 통상적인 수직 주파수의 1.5배 이상, 바람직하게는 2배 이상인 더블 프레임 레이트 구동이라고 하는 구동 기술을 이용함으로써, 동영상 특성이 개선된다.
또한, 액정 표시 장치의 동영상 특성을 개선하기 위하여, 백 라이트로서 복수의 LED(발광 다이오드) 광원, 또는 복수의 EL 광원 등을 사용하여 면 광원을 구성하고, 면 광원을 구성하는 각 광원을 독립적으로 1프레임 기판 내에서 간결 점등 구동하는 구동 기술도 있다. 면 광원으로서, 3종류 이상의 LED를 사용하여도 좋고, 백색 발광의 LED를 사용하여도 좋다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞추어, LED의 발광 타이밍을 동기시킬 수도 있다. 이 구동 기술은, LED를 부분적으로 소등할 수 있기 때문에, 특히 일 화면을 차지하는 흑색 표시 영역의 비율이 많은 영상 표시의 경우에는, 소비 전력의 저감 효과를 도모할 수 있다.
이들의 구동 기술을 조합함으로써, 액정 표시 장치의 동영상 특성 등의 표시 특성을 종래보다 더욱 개선시킬 수 있다.
본 실시형태에서 얻어지는 n채널형 트랜지스터는, In-Ga-Zn-O계 비단결정막의 반도체층을 채널 형성 영역에 사용하여, 양호한 동적 특성을 갖기 때문에, 이들의 구동 기술을 조합할 수 있다.
또한, 발광 표시 장치를 제작하는 경우, 유기 발광 소자의 한쪽의 전극(캐소드라고도 부름)은, 저전원 전위, 예를 들어 GND, 0V 등으로 설정하기 위하여, 단자부에 캐소드를 저전원 전위, 예를 들어 GND, 0V 등으로 설정하기 위한 제 4 다자가 형성된다. 또한, 발광 표시 장치를 제작하는 경우에는, 소스 배선, 및 게이트 배선과 아울러 전원 공급선을 형성한다. 따라서, 단자부에는 전원 공급선과 전기적으로 접속하는 제 5 단자를 형성한다.
본 실시형태에서는, 게이트 전극층, 게이트 절연층, 소스 전극층 및 드레인 전극층, 소스 영역 및 드레인 영역(In, Ga, 및 Zn를 포함하는 산화물 반도체층), 반도체층(In, Ga, 및 Zn를 포함하는 산화물 반도체층)의 적층 구조를 갖는 박막 트랜지스터로 하고, 게이트 절연층 표면을 플라즈마 처리로 개질함으로써, 반도체층의 막 두께를 박막으로 한 채, 또 기생 용량을 억제할 수 있다. 또한, 박막이라도 게이트 절연층에 대한 비율이 충분하기 때문에, 기생 용량은 충분히 억제된다.
본 실시형태에 의하여, 온-오프 비율이 높은 박막 트랜지스터를 얻을 수 있고, 양호한 동적 특성을 갖는 박막 트랜지스터를 제작할 수 있다. 따라서, 전기 특성이 높고, 신뢰성이 좋은 박막 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는, 반도체 장치로서 전자 페이퍼의 예를 나타낸다.
도 11은, 액정 표시 장치와 상이한 반도체 장치의 예로서 액티브 매트릭스형의 전자 페이퍼를 도시한다. 반도체 장치의 화소부에 사용되는 박막 트랜지스터(581)로서는, 실시형태 3에서 나타내는 화소부의 박막 트랜지스터와 마찬가지로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체막으로서 포함하는 박막 트랜지스터이다. 또한, 실시형태 1에 나타낸 바와 같이, 산화물 반도체층을 끼워 대향하는 2개의 전극 측면을 테이퍼 형상으로 함으로써, 전계 완화 영역이 형성된 신뢰성이 높은 박막 트랜지스터를 구비한 전자 페이퍼를 실현할 수 있다.
도 11의 전자 페이퍼는, 트위스트 볼 표시 방식을 사용한 표시 장치의 예이다. 트위스트 볼 표시 방식이란, 백색과 흑색으로 나누어 칠한 구형(球形) 입자를 표시 소자에 사용하는 전극층인 제 1 전극층 및 제 2 전극층 사이에 배치하여, 제 1 전극층 및 제 2 전극층에 전위차를 생기게 한 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법이다.
박막 트랜지스터(581)는 보텀 게이트 구조의 박막 트랜지스터이고, 소스 전극층 및 드레인 전극층은 제 1 전극층(587)과 전극층(585)에 형성하는 개구에 접하여, 전기적으로 접속되어 있다. 제 1 전극층(587)과 제 2 전극층(588) 사이에는 흑색 영역(590a) 및 백색 영역(590b)을 갖고, 주위에 액체로 채워져 있는 캐비티(594)를 포함하는 구형 입자(589)가 형성되고, 구형 입자(589)의 주위는 수지 등의 충전재(595)로 충전되어 있다(도 11 참조).
또한, 트위스트 볼 대신에, 전기 영동 소자를 사용할 수도 있다. 투명한 액체와, 양(正)으로 대전한 흰 미립자와 음(負)으로 대전한 검은 미립자를 봉입한 직경 10㎛ 내지 200㎛ 정도의 마이크로 캡슐을 사용한다. 제 1 전극층과 제 2 전극층의 사이에 형성되는 마이크로 캡슐은, 제 1 전극층과 제 2 전극층에 의하여, 전장(電場)이 주어지면, 흰 미립자와, 검은 미립자가 반대 방향으로 이동하고, 백색 또는 흑색을 표시할 수 있다. 이 원리를 응용한 표시 소자가 전기 영동 표시 소자이고, 전자 페이퍼라고 불리고 있다. 전기 영동 표시 소자는, 액정 표시 소자에 비교하여 반사율이 높기 때문에, 보조 라이트는 불필요하고, 또한 소비 전력이 작고, 어두운 장소에서도 표시부를 인식할 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 한번 표시된 상(像)을 유지할 수 있기 때문에, 전파 발신원으로부터 표시 기능이 있는 반도체 장치(간단히, 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고도 함)를 멀리한 경우에도, 표시된 상을 보존해 두는 것이 가능하게 된다.
이상의 공정에 의하여, 반도체 장치로서 제작 비용이 저감된 전자 페이퍼를 제작할 수 있다.
본 실시형태에서는, 실시형태 1, 실시형태 2, 또는 실시형태 3에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 반도체 장치의 일례인 표시 장치에 있어서, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 제작하는 예에 대하여 이하에 설명한다.
화소부에 배치하는 박막 트랜지스터는, 실시형태 1 또는 실시형태 2에 따라 형성한다. 또한, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터는 n채널형 TFT이기 때문에, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성한다.
반도체 장치의 일례인 액티브 매트릭스형 액정 표시 장치의 블록도의 일례를 도 12a에 도시한다. 도 12a에 도시하는 표시 장치는, 기판(5300) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5301)와, 각 화소를 선택하는 주사선 구동 회로(5302)와, 선택된 화소로의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5303)를 갖는다.
화소부(5301)는 신호선 구동 회로(5303)로부터 열 방향으로 신장하여 배치된 복수의 신호선 S1 내지 Sm(도시하지 않음)에 의하여 신호선 구동 회로(5303)와 접속되고, 주사선 구동 회로(5302)로부터 행 방향으로 신장하여 배치된 복수의 주사선 G1 내지 Gn(도시하지 않음)에 의하여 주사선 구동 회로(5302)와 접속되고, 신호선 S1 내지 Sm 및 주사선 G1 내지 Gn에 대응하여 매트릭스형으로 배치된 복수의 화소(도시하지 않음)를 갖는다. 또한, 각 화소는 신호선 Sj(신호선 S1 내지 Sm 중 어느 하나), 주사선 Gi(주사선 G1 내지 Gn 중 어느 하나)와 접속된다.
또한, 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터는, n채널형 TFT이고, n채널형 TFT로 구성하는 신호선 구동 회로에 대하여 도 13을 사용하여 설명한다.
도 13에 도시하는 신호선 구동 회로는 드라이버 IC(5601), 스위치군(5602_1 내지 5602_M), 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)을 갖는다. 스위치군(5602_1 내지 5602_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 갖는다.
드라이버 IC(5601)는 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 스위치군(5602_1 내지 5602_M) 각각은 제 1 배선(5611), 제 2 배선(5612), 제 3 배선(5613) 및 스위치군(5602_1 내지 5602_M) 각각에 대응한 배선(5621_1 내지 5621_M)에 접속된다. 그리고, 배선(5621_1 내지 5621_M) 각각은 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 3개의 신호선에 접속된다. 예를 들어, J열째의 배선(5621_J(배선(5621_1) 내지 배선(5621_M) 중 어느 하나))은 스위치군(5602_J)이 갖는 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속된다.
또한, 제 1 배선(5611), 제 2 배선(5612) 및 제 3 배선(5613)에는 각각 신호가 입력된다.
또한, 드라이버 IC(5601)는 단결정 반도체 기판 위에 형성되어 있는 것이 바람직하다. 스위치군(5602_1 내지 5602_M)은 화소부와 동일 기판 위에 형성되어 있는 것이 바람직하다. 따라서, 드라이버 IC(5601)와 스위치군(5602_1 내지 5602_M)는 FPC 등을 사이에 두고 접속하면 좋다.
다음에, 도 13에 도시한 신호선 구동 회로의 동작에 대하여, 도 14의 타이밍 차트를 참조하여 설명한다. 또한, 도 14의 타이밍 차트는 i행째의 주사선 Gi가 선택되어 있는 경우의 타이밍 차트를 도시하고 있다. 또한, i행째의 주사선 Gi의 선택 기간은 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3으로 분할되어 있다. 또한, 도 13의 신호선 구동 회로는 다른 행의 주사선이 선택되어 있는 경우에도 도 14와 같은 동작을 한다.
또한, 도 14의 타이밍 차트는 J열째의 배선(5621_J)이 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 접속되어 있는 경우에 대하여 도시한다.
또한, 도 14의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 및 오프의 타이밍(5703a), 제 2 박막 트랜지스터(5603b)의 온 및 오프의 타이밍(5703b), 제 3 박막 트랜지스터(5603c)의 온 및 오프의 타이밍(5703c) 및 J열째의 배선(5621_J)에 입력되는 신호(5721_J)를 도시한다.
또한, 배선(5621_1 내지 5621_M)에는 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 각각 다른 비디오 신호가 입력된다. 예를 들어, 제 1 서브 선택 기간 T1에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj-1에 입력되고, 제 2 서브 선택 기간 T2에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj에 입력되고, 제 3 서브 선택 기간 T3에 있어서 배선(5621_J)에 입력되는 비디오 신호는 신호선 Sj+1에 입력된다. 또한, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2 및 제 3 서브 선택 기간 T3에 있어서, 배선(5621_J)에 입력되는 비디오 신호를 각각 Data_j-1, Data_j, Data j+1로 한다.
도 14에 도시하는 바와 같이, 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온 되고, 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)를 사이에 두고 신호선 Sj-1에 입력된다. 제 2 서브 선택 기간 T2에서는 제 2 박막 트랜지스터(5603b)가 온 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 사이에 두고 신호선 Sj에 입력된다. 제 3 서브 선택 기간 T3에서는 제 3 박막 트랜지스터(5603c)가 온 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 사이에 두고 신호선 Sj+1에 입력된다.
이상으로부터, 도 13의 신호선 구동 회로는 1게이트 선택 기간을 3개로 분할함으로써, 1게이트 선택 기간 중에 1개의 배선(5621)으로부터 3개의 신호선에 비디오 신호를 입력할 수 있다. 따라서, 도 13의 신호선 구동 회로는 드라이버 IC(5601)가 형성되는 기판과 화소부가 형성되어 있는 기판과의 접속 개수를 신호선의 개수와 비교하여 약 1/3로 할 수 있다. 접속 개수가 약 1/3이 됨으로써, 도 13의 신호선 구동 회로는 신뢰성, 수율 등을 향상시킬 수 있다.
또한, 도 13에서 도시하는 바와 같이, 1게이트 선택 기간을 복수의 서브 선택 기간으로 분할하여, 복수의 서브 선택 기간 각각에 있어서 어느 1개의 배선으로부터 복수의 신호선 각각에 비디오 신호를 입력할 수 있으면, 박막 트랜지스터의 배치나 개수, 구동 방법 등은 한정되지 않는다.
예를 들어, 3개 이상의 서브 선택 기간 각각에 있어서 1개의 배선으로부터 3개 이상의 신호선 각각에 비디오 신호를 입력하는 경우는 박막 트랜지스터 및 박막 트랜지스터를 제어하기 위한 배선을 추가하면 좋다. 단, 1게이트 선택 기간을 4개 이상의 서브 선택 기간으로 분할하면, 1개의 서브 선택 기간이 짧아진다. 따라서, 1게이트 선택 기간은 2개 또는 3개의 서브 선택 기간으로 분할되는 것이 바람직하다.
다른 예로서, 도 15의 타이밍 차트에 도시하는 바와 같이, 1개의 선택 기간을 프리차지 기간 Tp, 제 1 서브 선택 기간 T1, 제 2 서브 선택 기간 T2, 제 3 서브 선택 기간 T3으로 분할하여도 좋다. 또한, 도 15의 타이밍 차트는 i행째의 주사선 Gi가 선택되는 타이밍, 제 1 박막 트랜지스터(5603a)의 온 및 오프의 타이밍(5803a), 제 2 박막 트랜지스터(5603b)의 온 및 오프의 타이밍(5803b), 제 3 박막 트랜지스터(5603c)의 온 및 오프의 타이밍(5803c) 및 J열째의 배선(5621_J)에 입력되는 신호(5821_J)를 도시하고 있다. 도 15에 도시하는 바와 같이, 프리차지 기간 Tp에 있어서 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)가 온 된다. 이 때, 배선(5621_J)에 입력되는 프리차지 전압 Vp가 제 1 박막 트랜지스터(5603a), 제 2 박막 트랜지스터(5603b) 및 제 3 박막 트랜지스터(5603c)를 사이에 두고, 각각 신호선 Sj-1, 신호선 Sj, 신호선 Sj+1에 입력된다. 제 1 서브 선택 기간 T1에 있어서 제 1 박막 트랜지스터(5603a)가 온 되고, 제 2 박막 트랜지스터(5603b), 및 제 3 박막 트랜지스터(5603c)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j-1이, 제 1 박막 트랜지스터(5603a)를 사이에 두고, 신호선 Sj-1에 입력된다. 제 2 서브 선택 기간 T2에서는 제 2 박막 트랜지스터(5603b)가 온 되고, 제 1 박막 트랜지스터(5603a) 및 제 3 박막 트랜지스터(5603c)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j가, 제 2 박막 트랜지스터(5603b)를 사이에 두고 신호선 Sj에 입력된다. 제 3 서브 선택 기간 T3에서는 제 3 박막 트랜지스터(5603c)가 온 되고, 제 1 박막 트랜지스터(5603a) 및 제 2 박막 트랜지스터(5603b)가 오프 된다. 이 때, 배선(5621_J)에 입력되는 Data_j+1이, 제 3 박막 트랜지스터(5603c)를 사이에 두고 신호선 Sj+1에 입력된다.
이상으로부터, 도 15의 타이밍 차트를 적용한 도 13의 신호선 구동 회로는 서브 선택 기간 전에 프리차지 선택 기간을 형성함으로써, 신호선을 프리차지할 수 있기 때문에, 화소에 대한 비디오 신호의 기록을 고속으로 행할 수 있다. 또한, 도 15에 있어서, 도 14와 마찬가지인 것에 관해서는 공통되는 부호를 사용하여 도시하고, 동일 부분 또는 같은 기능을 갖는 부분의 상세한 설명은 생략한다.
또한, 주사선 구동 회로의 구성에 대하여 설명한다. 주사선 구동 회로는, 시프트 레지스터, 버퍼를 가진다. 또한, 경우에 따라서는 레벨 시프터를 가져도 좋다. 주사선 구동 회로에 있어서, 시프트 레지스터에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼에 있어서 완충 증폭되고, 대응하는 주사선에 공급된다. 주사선에는 1라인분의 화소의 트랜지스터의 게이트가 접속되어 있다. 그리고, 1라인분의 화소의 트랜지스터를 일제히 온해야 하기 때문에, 버퍼는 큰 전류를 흘릴 수 있는 것이 사용된다.
주사선 구동 회로의 일부에 사용하는 시프트 레지스터의 일 형태에 대하여 도 16 및 도 17을 사용하여 설명한다.
도 16에 시프트 레지스터의 회로 구성을 도시한다. 도 16에 도시하는 시프트 레지스터는 복수의 플립플롭(5701_i)(플립플롭(5701_1 내지 5701(5701_n) 중 어느 하나)으로 구성된다. 또한, 제 1 클록 신호, 제 2 클록 신호, 스타트 펄스 신호, 리셋 신호가 입력되어 동작한다.
도 16의 시프트 레지스터의 접속 관계에 대하여 설명한다. 도 16의 시프트 레지스터는 i단째의 플립플롭(5701-i)(플립플롭(5701(5701_1 내지 5701(5701_n) 중 어느 하나)은 도 17에 도시한 제 1 배선(5501)이 제 7 배선(5717(5701_i-1)에 접속되고, 도 17에 도시한 제 2 배선(5502)이 제 7 배선(5717_i+1)에 접속되고, 도 17에 도시한 제 3 배선(5503)이 제 7 배선(5717(5701_i)에 접속되고, 도 17에 도시한 제 6 배선(5506)이 제 5 배선(5715)에 접속된다.
또한, 도 17에 도시한 제 4 배선(5504)이 홀수단째의 플립플롭에서는 제 2 배선(5712)에 접속되고, 짝수단째의 플립플롭에서는 제 3 배선(5713)에 접속되고, 도 17에 도시한 제 5 배선(5505)이 제 4 배선(5714)에 접속된다.
다만, 1단째의 플립플롭(5701_1)의 도 17에 도시하는 제 1 배선(5501)은 제 1 배선(5711)에 접속되고, n단째의 플립플롭(5701_n)의 도 17에 도시하는 제 2 배선(5502)은 제 6 배선(5716)에 접속된다.
또한, 제 1 배선(5711), 제 2 배선(5712), 제 3 배선(5713), 제 6 배선(5716)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선, 제 4 신호선이라고 불러도 좋다. 또한, 제 4 배선(5714), 제 5 배선(5715)을 각각 제 1 전원선, 제 2 전원선이라고 불러도 좋다.
다음에, 도 16에 도시하는 플립플롭의 자세한 내용에 대하여, 도 17에 도시한다. 도 17에 도시하는 플립플롭은 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)를 갖는다. 또한, 제 1 박막 트랜지스터(5571), 제 2 박막 트랜지스터(5572), 제 3 박막 트랜지스터(5573), 제 4 박막 트랜지스터(5574), 제 5 박막 트랜지스터(5575), 제 6 박막 트랜지스터(5576), 제 7 박막 트랜지스터(5577) 및 제 8 박막 트랜지스터(5578)는 n채널형 트랜지스터이며, 게이트-소스간 전압(Vgs)이 임계 값 전압(Vth)을 초과할 때, 도통 상태가 되는 것으로 한다.
다음에, 도 16에 도시하는 플립플롭의 접속 구성에 대하여 이하에 나타낸다.
제 1 박막 트랜지스터(5571)의 제 1 전극(소스 전극 또는 드레인 전극의 한쪽)이 제 4 배선(5504)에 접속되고, 제 1 박막 트랜지스터(5571)의 제 2 전극(소스 전극 또는 드레인 전극의 다른 쪽)이 제 3 배선(5503)에 접속된다.
제 2 박막 트랜지스터(5572)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 2 박막 트랜지스터(5572)의 제 2 전극이 제 3 배선(5503)에 접속된다.
제 3 박막 트랜지스터(5573)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 3 박막 트랜지스터(5573)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 3 박막 트랜지스터(5573)의 게이트 전극이 제 5 배선(5505)에 접속된다.
제 4 박막 트랜지스터(5574)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 4 박막 트랜지스터(5574)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 4 박막 트랜지스터(5574)의 게이트 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속된다.
제 5 박막 트랜지스터(5575)의 제 1 전극이 제 5 배선(5505)에 접속되고, 제 5 박막 트랜지스터(5575)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 5 박막 트랜지스터(5575)의 게이트 전극이 제 1 배선(5501)에 접속된다.
제 6 박막 트랜지스터(5576)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 6 박막 트랜지스터(5576)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 6 박막 트랜지스터(5576)의 게이트 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속된다.
제 7 박막 트랜지스터(5577)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 7 박막 트랜지스터(5577)의 제 2 전극이 제 1 박막 트랜지스터(5571)의 게이트 전극에 접속되고, 제 7 박막 트랜지스터(5577)의 게이트 전극이 제 2 배선(5502)에 접속된다. 제 8 박막 트랜지스터(5578)의 제 1 전극이 제 6 배선(5506)에 접속되고, 제 8 박막 트랜지스터(5578)의 제 2 전극이 제 2 박막 트랜지스터(5572)의 게이트 전극에 접속되고, 제 8 박막 트랜지스터(5578)의 게이트 전극이 제 1 배선(5501)에 접속된다.
또한, 제 1 박막 트랜지스터(5571)의 게이트 전극, 제 4 박막 트랜지스터(5574)의 게이트 전극, 제 5 박막 트랜지스터(5575)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 제 2 전극 및 제 7 박막 트랜지스터(5577)의 제 2 전극의 접속 개소를 노드(5543)로 한다. 또한, 제 2 박막 트랜지스터(5572)의 게이트 전극, 제 3 박막 트랜지스터(5573)의 제 2 전극, 제 4 박막 트랜지스터(5574)의 제 2 전극, 제 6 박막 트랜지스터(5576)의 게이트 전극 및 제 8 박막 트랜지스터(5578)의 제 2 전극의 접속 개소를 노드(5544)로 한다.
또한, 제 1 배선(5501), 제 2 배선(5502), 제 3 배선(5503) 및 제 4 배선(5504)을, 각각 제 1 신호선, 제 2 신호선, 제 3 신호선 및 제 4 신호선이라고 불러도 좋다. 또한, 제 5 배선(5505)을 제 1 전원선, 제 6 배선(5506)을 제 2 전원선이라고 불러도 좋다.
또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 또는 실시형태 2에 나타내는 n채널형 TFT만으로 제작할 수도 있다. 산화물 반도체층을 사용하는 트랜지스터의 이동도는 크기 때문에, 구동 회로의 구동 주파수를 높게 할 수 있다. 또한, 실시형태 1 또는 실시형태 2에 나타내는 n채널형 TFT는, 소스 영역 또는 드레인 영역에 의하여 기생 용량이 저감되므로 주파수 특성(f 특성이라고 불림)이 높다. 예를 들어, 실시형태 1 또는 실시형태 2에 나타내는 n채널형 TFT를 사용한 주사선 구동 회로는, 고속으로 동작시킬 수 있기 때문에, 프레임 주파수를 높게 하는 것, 또는 흑색 화면 등을 실현할 수도 있다.
또한, 주사선 구동 회로의 트랜지스터의 채널 폭을 크게 하는 것이나, 복수의 주사선 구동 회로를 배치하는 것 등에 의하여, 더욱 높은 프레임 주파수를 실현할 수 있다. 복수의 주사선 구동 회로를 배치하는 경우는, 짝수행의 주사선을 구동하기 위한 주사선 구동 회로를 한 쪽에 배치하고, 홀수행의 주사선을 구동하기 위한 주사선 구동 회로를 그 반대 측에 배치함으로써, 프레임 주파수를 높게 하는 것을 실현할 수 있다.
또한, 반도체 장치의 일례인 액티브 매트릭스형 발광 표시 장치를 제작하는 경우, 적어도 하나의 화소에 복수의 박막 트랜지스터를 배치하기 때문에, 주사선 구동 회로를 복수 배치하는 것이 바람직하다. 액티브 매트릭스형 발광 표시 장치의 블록도의 일례를 도 12b에 도시한다.
도 12b에 도시하는 발광 표시 장치는, 기판(5400) 위에 표시 소자를 구비한 화소를 복수 갖는 화소부(5401)와, 각 화소를 선택하는 제 1 주사선 구동 회로(5402), 및 제 2 주사선 구동 회로(5404)와, 선택된 화소에의 비디오 신호의 입력을 제어하는 신호선 구동 회로(5403)를 갖는다.
도 12b에 도시하는 발광 표시 장치의 화소에 입력되는 비디오 신호를 디지털 형식으로 하는 경우, 화소는 트랜지스터의 온 및 오프의 전환에 따라, 발광 또는 비발광의 상태가 된다. 따라서, 면적 계조법 또는 시간 계조법을 사용하여 계조의 표시를 행할 수 있다. 면적 계조법은 1화소를 복수의 부화소로 분할하고, 각 부화소를 독립적으로 비디오 신호에 의거하여 구동시킴으로써 계조 표시를 행하는 구동법이다. 또한, 시간 계조법은 화소가 발광하는 기간을 제어함으로써, 계조 표시를 행하는 구동법이다.
발광 소자는, 액정 소자 등과 비교하여 응답 속도가 빠르기 때문에, 액정 소자보다 시간 계조법에 적합하다. 구체적으로는, 시간 계조법으로 표시를 행하는 경우, 1프레임 기간을 복수의 서브 프레임 기간으로 분할한다. 또한, 비디오 신호에 따라, 각 서브 프레임 기간에 있어서, 화소의 발광 소자를 발광 또는 비발광의 상태로 한다. 복수의 서브 프레임 기간으로 분할함으로써, 1프레임 기간 중에 화소가 실제로 발광하는 기간의 총합 길이를 비디오 신호에 의하여 제어할 수 있고, 계조를 표시할 수 있다.
또한, 도 12b에 도시하는 발광 표시 장치에서는, 하나의 화소에 스위칭용 TFT와, 전류 제어용 TFT의 2개를 배치하는 경우, 스위칭용 TFT의 게이트 배선인 제 1 주사선에 입력되는 신호를 제 1 주사선 구동 회로(5402)에서 생성하고, 전류 제어용 TFT의 게이트 배선인 제 2 주사선에 입력되는 신호를 제 2 주사선 구동 회로(5404)에서 생성하는 예를 나타내지만, 제 1 주사선에 입력되는 신호와, 제 2 주사선에 입력되는 신호의 양쪽 모두를 하나의 주사선 구동 회로에서 생성하도록 하여도 좋다. 또한, 예를 들어, 스위칭 소자가 갖는 각 트랜지스터의 개수에 따라, 스위칭 소자의 동작을 제어하는 데에 사용되는 제 1 주사선이 각 화소에 복수 형성될 수도 있다. 이 경우, 복수의 제 1 주사선에 입력되는 신호를 모두 다 하나의 주사선 구동 회로에서 생성하여도 좋고, 복수의 각 주사선 구동 회로에서 생성하여도 좋다.
또한, 발광 표시 장치에 있어서도, 구동 회로 중, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 박막 트랜지스터와 동일 기판 위에 형성할 수 있다. 또한, 신호선 구동 회로 및 주사선 구동 회로를 실시형태 1 또는 실시형태 2에 나타내는 n채널형 TFT만으로 제작할 수도 있다.
이상의 공정에 의하여, 반도체 장치로서 신뢰성이 높은 표시 장치를 제작할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치로서 발광 표시 장치의 예를 나타낸다. 표시 장치가 갖는 표시 소자로서는, 여기서는 일렉트로루미네센스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지, 무기 화합물인지에 따라 구별되고, 일반적으로, 전자는 유기 EL소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 또한, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태로부터 기저 상태로 복귀할 때 발광한다. 이러한 메커니즘 때문에, 이와 같은 발광 소자는 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의하여 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 중에 분산시킨 발광층을 갖는 것이며, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층으로 끼우고, 더욱이 그것을 전극으로 끼운 구조이고, 발광 메카니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다. 또한, 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
도 18은 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용할 수 있는 화소의 구성 및 화소의 동작에 대하여 설명한다. 여기서는, 산화물 반도체층(In-Ga-Zn-O계 비단결정막)을 채널 형성 영역에 사용하는 n채널형 트랜지스터를 하나의 화소에 2개 사용하는 예를 나타낸다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404) 및 용량소자(6403)를 갖는다. 스위칭용 트랜지스터(6401)는 게이트가 주사선(6406)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(6405)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 다른 쪽)이 구동용 트랜지스터(6402)의 게이트에 접속되어 있다. 구동용 트랜지스터(6402)는 게이트가 용량소자(6403)를 사이에 두고, 전원선(6407)에 접속되고, 제 1 전극이 전원선(6407)에 접속되고, 제 2 전극이 발광소자(6404)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(6404)의 제 2 전극은 공통 전극(6408)에 상당한다.
또한, 발광 소자(6404)의 제 2 전극(공통 전극(6408))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위는 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 만족하는 전위이고, 저전원 전위로서는 예를 들어, GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(6404)에 인가하여, 발광 소자(6404)에 전류를 흘려 발광 소자(6404)를 발광시키기 위하여, 고전원 전위와 저전원 전위의 전위차가 발광 소자(6404)의 순방향 임계 값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(6403)는 구동용 트랜지스터(6402)의 게이트 용량을 대용하여 생략할 수도 있다. 구동용 트랜지스터(6402)의 게이트 용량에 대해서는, 채널 영역과 게이트 영역 사이에서 용량이 형성되어 있어도 좋다.
여기서, 전압입력 전압 구동 방식의 경우에는 구동용 트랜지스터(6402)의 게이트에는 구동용 트랜지스터(6402)가 충분히 온하거나, 오프하거나 하는 2개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(6402)는 선형 영역에서 동작시키기 위하여 전원선(6407)의 전압보다 높은 전압을 구동용 트랜지스터(6402)의 게이트에 인가한다. 또한, 신호선(6405)에는, (전원선 전압+구동용 트랜지스터(6402)의 Vth) 이상의 전압을 인가한다.
또한, 디지털 시간 계조 구동 대신에 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 18과 같은 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(6402)의 게이트에 발광 소자(6404)의 순 방향 전압+구동용 트랜지스터(6402)의 Vth 이상의 전압을 인가한다. 발광 소자(6404)의 순 방향 전압이란, 원하는 휘도로 한 경우의 전압을 가리키며, 적어도 순 방향 임계 값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위하여 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려 아날로그 계조 구동을 행할 수 있다.
또한, 도 18에 도시하는 화소 구성은 이것에 한정되지 않는다. 예를 들어, 도 18에 도시하는 화소에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
다음에, 발광 소자의 구성에 대하여 도 19a 내지 도 19c를 사용하여 설명한다. 여기서는, 구동용 TFT가 도 1b에 도시하는 박막 트랜지스터(170)의 경우를 예로 들어, 화소의 단면 구조에 대하여 설명한다. 도 19a 내지 도 19c의 반도체 장치에 사용되는 구동용 TFT인 TFT(7001), TFT(7011), TFT(7021)는 실시형태 1에서 나타내는 박막 트랜지스터(170)와 마찬가지로 제작할 수 있고, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 높은 전기 특성을 갖는 박막 트랜지스터이다.
발광 소자는 발광을 추출하기 위하여, 양극 또는 음극 중 적어도 하나가 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출이나, 기판 측의 면으로부터 발광을 추출하는 하면 사출이나, 기판 측 및 기판과는 반대 측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 도 18에 도시하는 화소 구성은 어떠한 사출 구조의 발광 소자에도 적용할 수 있다.
상면 사출 구조의 발광 소자에 대하여 도 19a를 사용하여 설명한다.
도 19a에 구동용 TFT인 TFT(7001)가 도 1b에 도시하는 박막 트랜지스터(170)이고, 발광 소자(7002)로부터 발해지는 광이 양극(7005) 측에 통과하는 경우의 화소의 단면도를 도시한다. 도 19a에서는, 발광 소자(7002)의 음극(7003)과 구동용 TFT인 TFT(7001)가 전기적으로 접속되어 있고, 음극(7003) 위에 발광층(7004)과 양극(7005)이 순차로 적층되어 있다. 음극(7003)은 일 함수가 작고, 또 광을 반사하는 도전막이라면 다양한 재료를 사용할 수 있다. 예를 들어, Ca, Al, CaF, MgAg, AlLi 등이 바람직하다. 그리고, 발광층(7004)은, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 복수의 층으로 구성되는 경우, 음극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층의 순서로 적층한다. 또한, 이들 층을 모두 형성할 필요는 없다. 양극(7005)은 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성하고, 예를 들어, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 나타냄), 인듐아연 산화물, 산화 실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 도전막을 사용하여도 좋다.
음극(7003) 및 양극(7005)으로 발광층(7004)을 끼운 영역이 발광 소자(7002)에 상당한다. 도 19a에 도시한 화소의 경우, 발광 소자(7002)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 양극(7005) 측으로 사출된다.
다음에, 하면 사출 구조의 발광 소자에 대하여 도 19b를 사용하여 설명한다. 구동용 TFT(7011)가 도 1a에 도시하는 박막 트랜지스터(170)이고, 발광 소자(7012)로부터 발해지는 광이 음극(7013) 측에 사출하는 경우의 화소의 단면도를 도시한다. 도 19b에서는, 구동용 TFT(7011)와 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에 발광 소자(7012)의 음극(7013)이 성막되어 있고, 음극(7013) 위에 발광층(7014), 양극(7015)이 순차로 적층되어 있다. 또한, 양극(7015)이 투광성을 갖는 경우, 양극 위를 덮도록, 광을 반사 또는 차폐하기 위한 차폐막(7016)이 성막되어도 좋다. 음극(7013)은, 도 19a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도(바람직하게는, 5nm 내지 30nm 정도)로 한다. 예를 들어, 20nm의 막 두께를 갖는 알루미늄막을, 음극(7013)으로서 사용할 수 있다. 그리고, 발광층(7014)은, 도 19a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7015)은 광을 투과할 필요는 없지만, 도 19a와 마찬가지로, 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다. 그리고, 차폐막(7016)은, 예를 들어, 광을 반사하는 금속 등을 사용할 수 있지만, 금속막에 한정되지 않는다. 예를 들어 흑색 안료를 첨가한 수지 등을 사용할 수 있다.
음극(7013) 및 양극(7015)에서 발광층(7014)을 끼운 영역이 발광 소자(7012)에 상당한다. 도 19b에 도시하는 화소의 경우, 발광 소자(7012)로부터 발해지는 광은, 화살표로 나타내는 바와 같이 음극(7013) 측으로 사출된다.
다음에, 양면 사출 구조의 발광 소자에 관해서, 도 19c를 사용하여 설명한다. 도 19c에서는, 구동용 TFT(7021)와 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에 발광 소자(7022)의 음극(7023)이 성막되어 있고, 음극(7023) 위에 발광층(7024), 양극(7025)이 순차로 적층되어 있다. 음극(7023)은, 도 19a의 경우와 마찬가지로, 일 함수가 작은 도전성 재료라면 다양한 재료를 사용할 수 있다. 다만, 그 막 두께는, 광을 투과하는 정도로 한다. 예를 들어, 20nm의 막 두께를 갖는 Al을, 음극(7023)으로서 사용할 수 있다. 그리고, 발광층(7024)은, 도 19a와 마찬가지로, 단수의 층으로 구성되어도 좋고, 복수의 층이 적층되도록 구성되어도 좋다. 양극(7025)은 도 19a와 마찬가지로, 광을 투과하는 투광성을 갖는 도전성 재료를 사용하여 형성할 수 있다.
음극(7023)과, 발광층(7024)과, 양극(7025)이 겹치는 부분이 발광 소자(7022)에 상당한다. 도 19c에 도시한 화소의 경우, 발광 소자(7022)로부터 발해지는 빛은, 화살표로 나타내는 바와 같이, 양극(7025) 측과 음극(7023) 측의 양쪽으로 사출된다.
또한, 여기서는, 발광 소자로서 유기 EL 소자에 대하여 기술하였지만, 발광 소자로서 무기 EL 소자를 형성할 수도 있다.
또한, 본 실시형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)와 발광 소자가 전기적으로 접속되어 있는 예를 제시하였지만, 구동용 TFT과 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구성이어도 좋다.
또한, 본 실시형태에서 나타내는 반도체 장치는, 도 19a 내지 도 19c에 도시한 구성에 한정되는 것이 아니라, 개시한 기술적 사상에 의거한 각종의 변형이 가능하다.
다음에, 반도체 장치의 일 형태에 상당하는 발광 표시 패널(발광 패널이라고도 함)의 상면 및 단면에 대하여, 도 22a, 도 22b를 사용하여 설명한다. 도 22a는, 제 1 기판 위에 형성된 박막 트랜지스터 및 발광 소자를, 제 2 기판과의 사이에 시일재에 의하여 밀봉한, 패널의 상면도이고, 도 22b는 도 22a의 H-I에 있어서의 단면도에 상당한다.
제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록, 시일재(4505)가 형성되어 있다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제 2 기판(4506)이 형성되어 있다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503)b, 및 주사선 구동 회로(4504a, 4504b)는, 제 1 기판(4501)과 시일재(4505)와 제 2 기판(4506)에 의하여, 충전재(4507)와 함께 밀봉되어 있다. 이렇게 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(부착 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(밀봉)하는 것이 바람직하다.
또한, 제 1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 박막 트랜지스터를 복수 갖고 있고, 도 22b에서는, 화소부(4502)에 포함되는 박막 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 박막 트랜지스터(4509)를 예시하고 있다.
박막 트랜지스터(4509, 4510)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 신뢰성이 높은 실시형태 1에 나타내는 박막 트랜지스터를 적용할 수 있다.
또한, 부호 4511은 발광 소자에 상당하고, 발광 소자(4511)가 갖는 화소 전극인 제 1 전극층(4517)은, 박막 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층과 전기적으로 접속되어 있다. 또한 발광 소자(4511)의 구성은, 제 1 전극층(4517), 전계 발광층(4512), 제 2 전극층(4513)의 적층 구조이지만, 본 실시형태에 나타낸 구성에 한정되지 않는다. 발광 소자(4511)로부터 추출되는 광의 방향 등에 맞추어, 발광 소자(4511)의 구성을 적절히 변경할 수 있다.
격벽(4520)은, 유기 수지막, 무기 절연막 또는 유기 폴리실록산을 사용하여 형성한다. 특히 감광성의 재료를 사용하여, 제 1 전극층(4517) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속된 곡률을 갖고 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
전계 발광층(4512)은, 단수의 층으로 구성되어 있어도 좋고, 복수의 층이 적층되도록 구성되어 있어도 좋다.
발광 소자(4511)에 산소, 수소, 수분, 이산화탄소 등이 침입하지 않도록, 제 2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성하여도 좋다. 보호막(116)으로서는, 질화 실리콘막, 질화산화 실리콘막, DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 주어지는 각종 신호 및 전위는, FPC(4518a, 4518b)로부터 공급되어 있다.
본 실시형태에서는, 접속 단자 전극(4515)이, 발광 소자(4511)가 갖는 제 1 전극층(4517)과 같은 도전막으로부터 형성되고, 단자 전극(4516)은, 박막 트랜지스터(4509, 4510)이 갖는 소스 전극층 및 드레인 전극층과 같은 도전막으로부터 형성되어 있다.
접속 단자 전극(4515)은, FPC(4518a)가 갖는 단자와, 이방성 도전막(4519)을 사이에 두고 전기적으로 접속되어 있다.
발광 소자(4511)로부터의 광의 추출 방향에 위치하는 기판에는, 제 2 기판은 투광성일 필요가 있다. 그 경우에는, 유리 기판, 플라스틱 기판, 폴리에스테르필름 또는 아크릴필름과 같은 투광성을 갖는 재료를 사용한다.
또한, 충전재(4507)로서는 질소나 아르곤 등의 불활성 기체 이외에, 자외선 경화 수지 혹은 열 경화 수지를 사용할 수 있고, PVC(폴리비닐 클로라이드), 아크릴, 폴리이미드, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐 부티랄) 혹은 EVA(에틸렌비닐 아세테이트)를 사용할 수 있다.
또한, 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원형 편광판을 포함함), 위상차판(1/4 파장판, 1/2 파장판), 컬러 필터 등의 광학 필름을 적절히 형성하여도 좋다. 또한 편광판 또는 원형 편광판에 반사 방지막을 형성하여도 좋다. 예를 들어, 표면의 요철에 의하여 반사광을 확산하여, 눈부심을 저감할 수 있는 안티글래어 처리를 적용할 수 있다.
신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 단결정 반도체 기판, 또는 절연 기판 위에 단결정 반도체막 또는 다결정 반도체막에 의하여 형성된 구동 회로로 실장되어 있어도 좋다. 또한, 신호선 구동 회로만, 또는 일부, 또는 주사선 구동 회로만, 또는 일부만을 별도로 형성하여 실장하여도 좋고, 본 실시형태는 도 22a 및 도 22b의 구성에 한정되지 않는다.
이상의 공정에 의하여, 제작 비용을 저감한 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시형태에서는, 실시형태 1, 실시형태 2, 또는 실시형태 3에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 반도체 장치의 일 형태에 상당하는 액정 표시 패널의 상명 및 단면에 대하여 도 20a1, 도 20a2, 도 20b를 사용하여 설명한다. 도 20a1, 도 20a2는, 제 1 기판(4001) 위에 형성된 실시형태 1에서 나타낸 In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함한 박막 트랜지스터(4010, 4011) 및 발광 소자(4013)를, 제 2 기판(4006)과의 사이에 시일재(4005)에 의하여 밀봉한 패널의 상면도이며, 도 20b는, 도 20a1, 도 20a2의 M-N에 있어서의 단면도에 상당한다.
제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)를 둘러싸도록, 시일재(4005)가 형성된다. 또한 화소부(4002)와, 주사선 구동 회로(4004) 위에 제 2 기판(4006)이 형성된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는 제 1 기판(4001)과 시일재(4005)와 제 2 기판(4006)에 의하여, 액정층(4008)과 함께 밀봉되어 있다. 또한, 제 1 기판(4001) 위의 시일재(4005)에 의하여 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(4003)가 실장되어 있다.
또한, 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG법, 와이어 본딩법, 혹은 TAB법 등을 사용할 수 있다. 도 20a는, COG법에 의하여 신호선 구동 회로(4003)를 실장하는 예이고, 도 20a2는, TAB법에 의하여 신호선 구동 회로(4003)를 실장하는 예이다.
또한, 제 1 기판(4001) 위에 형성된 화소부(4002)와, 주사선 구동 회로(4004)는 박막 트랜지스터를 복수 갖고, 도 20b에서는 화소부(4002)에 포함되는 박막 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 박막 트랜지스터(4011)를 예시한다. 박막 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 형성되어 있다.
박막 트랜지스터(4010, 4011)는, In-Ga-Zn-O계 비단결정막을 반도체층으로서 포함하는 실시형태 1에 나타내는 박막 트랜지스터를 적용할 수 있다. 박막 트랜지스터(4011)는, 실시형태 1의 도 1에 도시한 박막 트랜지스터(170)에 상당한다.
또한, 액정 소자(4013)가 갖는 화소 전극층(4030)은 박막 트랜지스터(4010)와 전기적으로 접속된다. 또한, 액정 소자(4013)의 대향 전극층(4031)은 제 2 기판(4006) 위에 형성된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 중첩되는 부분이 액정 소자(4013)에 상당한다. 또한, 화소 전극층(4030), 대향 전극층(4031)은 각각 배향막으로서 기능하는 절연층(4032, 4033)이 형성되어, 절연층(4032, 4033)을 사이에 두고 액정층(4008)을 협지한다.
또한, 제 1 기판(4001), 제 2 기판(4006)으로서는, 유리, 금속(대표적으로는 스테인리스), 세라믹스, 플라스틱을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐 플루오라이드) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름이나 폴리에스테르 필름으로 끼운 구조의 시트를 사용할 수도 있다.
또한, 부호(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상 스페이서로서, 화소 전극(4030)과 대향 전극(4031) 사이의 거리(셀 갭)를 제어하기 위하여 제공되어 있다. 또한, 구(球) 형상의 스페이서를 사용하여도 좋다. 또한, 대향 전극(4031)은 박막 트랜지스터(4010)와 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다. 공통 접속부를 사용하여, 한 쌍의 기판간에 배치되는 도전성 입자를 사이에 두고, 대향 전극층(4031)과 공통 전위선을 전기적으로 접속할 수 있다. 또한, 도전성 입자는 시일재(4005)에 함유시킨다.
또한, 배향막을 사용하지 않는 블루상(Blue Phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭(cholesteric) 액정을 계속해서 승온하면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현하는 상이다. 블루상은 좁은 온도 범위에서만 발현하므로, 온도 범위를 개선하기 위하여 5중량% 이상의 키랄제(chiral agent)를 혼합시킨 액정 조성물을 사용하여 액정층(4008)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 속도가 10μs 내지 100μs로 짧고, 광학적 등방성이기 때문에, 배향 처리가 불필요하고 시야각 의존성이 작다.
또한, 본 실시형태는 투과형 액정 표시 장치의 예이지만, 반사형 액정 표시 장치라도 반투과형 액정 표시 장치라도 적용할 수 있다.
또한, 본 실시형태의 액정 표시 장치에서는, 기판의 외측(시인측)에 편광판을 형성하고, 내측에 착색층, 표시 소자에 사용하는 전극층의 순서로 형성하는 예를 도시하지만, 편광판은 기판의 내측에 형성하여도 좋다. 또한, 편광판과 착색층의 적층 구조도 본 실시형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정 조건에 의하여 적절히 설정하면 좋다. 또한, 블랙 매트릭스로서 기능하는 차광막을 형성하여도 좋다.
또한, 본 실시형태에서는, 박막 트랜지스터의 표면 요철을 저감시키기 위하여, 및 박막 트랜지스터의 신뢰성을 향상시키기 위하여, 실시형태 1에서 얻어진 박막 트랜지스터를 보호막이나 평탄화 절연막으로서 기능하는 절연층(절연층(4020), 절연층(4021))으로 덮는 구성으로 되어 있다. 또한, 보호막은, 대기 중에 부유하는 유기물이나 금속물, 수증기 등의 오염 불순물의 침입을 방지하기 위한 것이고, 치밀한 막이 바람직하다. 보호막은 스퍼터링법 등을 사용하여 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 또는 질화산화 알루미늄의 단층, 또는 적층으로 형성하면 좋다. 본 실시형태에서는, 보호막을 스퍼터링법으로 형성하는 예를 나타내지만, 특히 한정되지 않고 PCVD법 등의 다양한 방법으로 형성하면 좋다.
여기서는, 보호막으로서 적층 구조의 절연층(4020)을 형성한다. 여기서는, 절연층(4020)의 1층째로서 스퍼터링법을 사용하여 산화 실리콘막을 형성한다. 보호막으로서 산화 실리콘막을 사용하면, 소스 전극층 및 드레인 전극층으로서 사용하는 알루미늄막의 힐록 방지에 효과적이다.
또한, 보호막의 2층째로서 절연층을 형성한다. 여기서는, 절연층(4020)의 2층째로서 스퍼터링법을 사용하여 질화 실리콘막을 형성한다. 보호막으로서 질화 실리콘막을 사용하면, 나트륨 등의 이온이 반도체 영역 중에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
또한, 보호층을 형성한 후, 반도체층의 어닐링(300℃ 내지 400℃)을 행하여도 좋다.
또한, 평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)으로서는, 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 에폭시 등의, 내열성을 갖는 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에, 저유전율 재료(low-k 재료), 실록산계 수지, PSG(인유리), BPSG(인붕소유리) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연층(4021)을 형성하여도 좋다.
또한, 실록산계 수지란, 실록산계 재료를 출발 재료로 하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산계 수지는 치환기로서는 유기기(예를 들어, 알킬기나 아릴기)나 플루오르기를 사용하여도 좋다. 또한, 유기기는 플루오르기를 가져도 좋다.
절연층(4021)의 형성법은 특히 한정되지 않고, 그 재료에 따라, 스퍼터링법, SOG법, 스핀코팅, 디핑, 스프레이 도포, 액적 토출법(잉크 젯법, 스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다. 절연층(4021)을 재료액을 사용하여 형성하는 경우, 베이크하는 공정에서 동시에 반도체층의 어닐링(300℃ 내지 400℃)를 행하여도 좋다. 절연층(4021)의 소성 공정과 반도체층의 어닐링을 겸하여 행함으로써, 효율 좋게 반도체 장치를 제작할 수 있다.
화소 전극층(4030), 대향 전극층(4031)은, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐주석 산화물, 인듐주석 산화물(이하, ITO라고 기재함), 인듐아연 산화물, 산화 실리콘을 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(4030), 대향 전극층(4031)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극은 시트 저항이 10000Ω/□ 이하, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 0.1Ω·cm 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 혹은 그 유전체, 폴리피롤 혹은 그 유전체, 폴리티오펜 혹은 그 유전체, 혹은 이들의 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도로 형성된 신호선 구동 회로(4003)와 주사선 구동 회로(4004), 또는 화소부(4002)에 주어지는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시형태에서는 접속단자 전극(4015)이, 액정 소자(4013)가 갖는 화소 전극층(4030)과 같은 도전막으로 형성되고, 단자 전극(4016)은 박막 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층과 같은 도전막으로 형성된다.
접속단자 전극(4015)은 FPC(4018)가 갖는 단자와, 이방성 도전막(4019)을 사이에 두고 전기적으로 접속된다.
또한, 도 20a 및 도 20a2에 있어서는, 신호선 구동 회로(4003)를 별도로 형성하고, 제 1 기판(4001)에 실장하는 예를 도시하지만, 본 실시형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
도 21은 TFT 기판(2600)을 사용하여 반도체 장치로서 액정 표시 모듈을 구성하는 일례를 도시한다.
도 21은 액정 표시 모듈의 일례이며, TFT 기판(2600)과 대향 기판(2601)이 시일재(2602)에 의하여 고착되고, 그 사이에 TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 착색층(2605), 편광판(2606)이 형성되어 표시 영역을 형성한다. 착색층(2605)은 컬러 표시를 행하는 경우에 필요하고, RGB 방식의 경우에는, 적색, 녹색, 청색의 각 색에 대응한 착색층이 각 화소에 대응하여 형성된다. TFT 기판(2600)과 대향 기판(2601)의 외측에는 편광판(2606, 2607), 확산판(2613)이 배치되어 있다. 광원은 냉음극관(2610)과 반사판(2611)에 의하여 구성되고, 회로 기판(2612)은, 플렉시블 배선 기판(2609)에 의하여 TFT 기판(2600)의 배선 회로부(2608)와 접속되고, 컨트롤 회로나 전원 회로 등의 외부 회로가 조립되어 있다. 또한, 편광판과, 액정층 사이에 위상차판을 갖는 상태로 적층하여도 좋다.
액정 표시 모듈에는, TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, MVA(Multi-domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(Anti Ferroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
상술한 공정에 의하여, 반도체 장치로서 제작 비용을 저감한 액정 표시 패널을 제작할 수 있다.
본 실시형태는, 실시형태 1, 실시형태 2, 또는 실시형태 3에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
전자 페이퍼는, 정보를 표시하는 것이라면 다양한 분야의 전자 기기에 사용할 수 있다. 예를 들어, 전자 페이퍼를 사용하여 전자 서적(전자 북), 포스터, 전차 등의 탈 것 류의 차내 광고, 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용할 수 있다. 전자 기기의 일례를 도 23a 내지 도 24에 도시한다.
도 23a는 전자 페이퍼로 제작된 포스터(2631)를 도시한다. 광고 매체가 종이로 된 인쇄물인 경우에는, 광고의 교환은 사람들의 손으로 행해지지만, 본 실시형태 3을 적용한 전자 페이퍼를 사용하면, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 포스터는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 23b는 전차 등의 탈 것 류의 차내 광고(2632)를 도시한다. 광고 매체가 종이로 된 인쇄물의 경우에는, 광고의 교환은 사람들의 손으로 행해지지만, 본 실시형태 3을 적용한 전자 페이퍼를 사용하면, 많은 일손을 필요로 하지 않고, 단시간에 광고의 표시를 바꿀 수 있다. 또한, 표시도 흐트러지지 않고, 안정한 화상을 얻을 수 있다. 또한, 차내 광고는 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다.
또한, 도 24는 전자 서적(2700)의 일례를 도시한다. 예를 들어, 전자 서적(2700)은 케이스(2701) 및 케이스(2703)의 2개의 케이스로 구성된다. 케이스(2701) 및 케이스(2703)는 축(軸)부(2711)에 의하여 일체화되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같은 구성에 의하여 종이의 서적과 같은 동작을 행할 수 있다.
케이스(2701)에는 표시부(2705)가 내장되고, 케이스(2703)에는 표시부(2707)가 내장된다. 표시부(2705) 및 표시부(2707)는 연속된 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어, 오른쪽의 표시부(도 24에서는 표시부(2705))에 문장을 표시하고 왼쪽의 표시부(도 24에서는 표시부(2707))에 화상을 표시할 수 있다.
또한, 도 24에서는, 케이스(2701)에 조작부 등을 구비한 예를 도시한다. 예를 들어, 케이스(2701)에 있어서, 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한, 케이스의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 하여도 좋다. 또한, 케이스의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다. 또한, 전자 서적(2700)은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한, 전자 서적(2700)은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다
(실시형태 9)
반도체 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라나 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다.
도 25a에는 텔레비전 장치(9600)의 일례를 도시한다. 텔레비전 장치(9600)는 케이스(9601)에 표시부(9603)가 내장된다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 케이스(9601)를 지지한 구성을 도시한다.
텔레비전 장치(9600)의 조작은 케이스(9601)가 구비하는 조작 스위치나, 별체의 리모트 컨트롤러(9610)에 의하여 행할 수 있다. 리모트 컨트롤러(9610)가 구비하는 조작 키(9609)에 의하여 채널이나 음량을 조작할 수 있고, 표시부(9603)에 표시되는 영상을 조작할 수 있다. 또한, 리모트 컨트롤러(9610)에 상기 리모트 컨트롤러(9610)로부터 출력하는 정보를 표시하는 표시부(9607)를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(9600)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반의 텔레비전 방송을 수신할 수 있고, 또 모뎀을 사이에 두고 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 할 수도 있다.
도 25b는 디지털 포토 프레임(9700)의 일례를 도시한다. 예를 들어, 디지털 포토 프레임(9700)은 케이스(9701)에 표시부(9703)가 내장된다. 표시부(9703)는 각종 화상을 표시할 수 있고, 예를 들어, 디지털 카메라 등으로 촬영한 화상 데이터를 표시시킴으로써, 일반적인 포토 프레임과 마찬가지로 기능시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 조작부, 외부 접속용 단자(USB 단자, USB 케이블 등의 각종 케이블과 접속할 수 있는 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 한다. 이들의 구성은 표시부와 동일 면에 내장되어도 좋지만, 측면이나 이면에 구비하면 디자인성이 향상되기 때문에 바람직하다. 예를 들어, 디지털 포토 프레임의 기록 매체 삽입부에 디지털 카메라를 사용하여 촬영한 화상 데이터를 기억한 메모리를 삽입하여 화상 데이터를 취득하고, 취득한 화상 데이터를 표시부(9703)에 표시시킬 수 있다.
또한, 디지털 포토 프레임(9700)은, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 원하는 화상 데이터를 취득하여, 표시시키는 구성으로 할 수도 있다.
도 26a는 휴대형 유기기이며, 케이스(9881)와 케이스(9891)의 2개의 케이스로 구성되고, 연결부(9893)에 의하여 개폐(開閉)가 가능하도록 연결되어 있다. 케이스(9881)에는, 표시부(9882)가 조립되고, 케이스(9891)에는 표시부(9883)가 조립되어 있다. 또한, 도 26a에 도시하는 휴대형 유기기는, 그 이외에 스피커부(9884), 기록 매체 삽입부(9886), LED램프(9890), 입력 수단(조작키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 빛, 액, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 냄새 또는 적외선을 측정하는 기능을 포함한 것), 마이크로 폰(9889)) 등을 포함한다. 물론, 휴대형 유기기의 구성은 상술한 내용에 한정되지 않고, 적어도 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 갖는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다. 도 26a에 도시하는 휴대형 유기기는, 기록 매체에 기록되어 있는 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 다른 휴대형 유기기와 무선 통신을 행하여 정보를 공유하는 기능을 갖는다. 또한, 도 26a에 도시하는 휴대형 유기기가 갖는 기능은 상술한 내용에 한정되지 않고, 다양한 기능을 가질 수 있다.
도 26b는, 대형 유기기인 슬롯 머신(9900)의 일례를 도시한다. 슬롯 머신(9900)은, 케이스(9901)에 표시부(9903)가 내장되어 있다. 또한, 슬롯 머신(9900)은 그 이외에, 스타트 레버나 스톱 스위치 등의 조작 수단, 코인 투입구, 스피커 등을 구비한다. 물론, 슬롯 머신(9900)의 구성은, 상술한 내용에 한정되지 않고, 적어도 실시형태 1 또는 실시형태 2에 나타내는 박막 트랜지스터를 갖는 반도체 장치를 구비한 구성이면 좋고, 그 이외 부속 설비가 적절히 설치된 구성으로 할 수 있다.
도 27은 휴대 전화기(1000)의 일례를 도시한다. 휴대 전화기(1000)는 케이스(1001)에 내장된 표시부(1002) 외에, 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 구비한다.
도 27에 도시하는 휴대 전화기(1000)는 표시부(1002)를 손가락 등으로 터치(touch)함으로써, 정보를 입력할 수 있다. 또한, 전화를 거는 조작, 또는 문자 메시지를 입력하는 조작은 표시부(1002)를 손가락 등으로 터치함으로써 행할 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제 1 모드는 화상의 표시가 주된 표시 모드이고, 제 2 모드는 문자 등의 정보의 입력이 주된 입력 모드이다. 제 3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시+입력 모드이다.
예를 들어, 전화를 거는 경우, 또는 문자 메시지를 제작하는 경우는, 표시부(1002)를 문자의 입력이 주된 문자 입력 모드로 하고, 화면에 표시시킨 문자의 입력 조작을 행하면 좋다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버튼을 표시시키는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에, 자이로스코프(gyroscope), 가속도 센서 등의 기울기를 검출하는 센서를 갖는 검출 장치를 설치함으로써, 휴대 전화기(1000)의 방향(세로 또는 가로)을 판단하여, 표시부(1002)의 화면 표시를 자동적으로 전환하도록 할 수 있다.
또한 화면 모드의 전환은, 표시부(1002)를 터치하거나 또는 케이스(1001)의 조작 버튼(1003)의 조작에 의하여 행해진다. 또한, 표시부(1002)에 표시되는 화상의 종류에 따라 전환하도록 할 수도 있다. 예를 들어, 표시부에 표시하는 화상 신호가 동영상 데이터라면 표시 모드로, 텍스트 데이터라면 입력 모드로 전환된다.
또한 입력 모드에 있어서, 표시부(1002)의 광 센서로 검출되는 신호를 검지하고, 표시부(1002)의 터치 조작에 의한 입력이 일정 기간 없을 경우에는, 화면의 모드를 입력 모드로부터 표시 모드로 전환하도록 제어하여도 좋다.
표시부(1002)는 이미지 센서로서 기능시킬 수도 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락을 접촉하는 것으로, 장문(掌紋), 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백 라이트 또는 근적외광을 발광하는 센싱용 광원을 사용하면, 손가락 정맥, 손바닥 정맥 등을 촬상할 수도 있다.
(실시형태 10)
실시형태 1 또는 실시형태 2에 있어서는, 버퍼층을 형성하는 예를 나타내지만, 본 실시형태에서는 버퍼층을 형성하지 않는 예를 나타낸다. 또한, 2개의 n채널형 박막 트랜지스터를 사용하여 인버터 회로를 구성하는 예를 이하에 설명한다.
화소부를 구동하기 위한 구동 회로는, 인버터 회로, 용량, 저항 등을 사용하여 구성한다. 2개의 n채널형 TFT를 조합하여 인버터 회로를 형성하는 경우, 인핸스먼트(enhancement)형 트랜지스터와 디플리션(depletion)형 트랜지스터를 조합하여 형성하는 경우(이하, EDMOS 회로라고 함)와, 인핸스먼트형 TFT끼라 형성하는 경우(이하, EEMOS 회로라고 함)가 있다. 또한, n채널형 TFT의 임계 값 전압이 정(正)의 경우는, 인핸스먼트형 트랜지스터로 정의하고, n채널형 TFT의 임계 값 전압이 부(負)의 경우는, 디플리션형 트랜지스터로 정의하고, 본 명세서 중에서는 이 정의에 따르는 것으로 한다.
화소부와 구동 회로는, 동일 기판 위에 형성하고, 화소부에 있어서는, 매트릭스 형상으로 배치한 인핸스먼트형 트랜지스터를 사용하여 화소 전극에의 전압 인가의 온 및 오프를 전환한다. 이 화소부에 배치하는 인핸스먼트형 트랜지스터는 산화물 반도체를 사용하고, 이 전기 특성은 게이트 전압 ±20V에 있어서 온 오프 비율이 109 이상이기 때문에, 누설 전류가 적고 저소비 전력 구동을 실현할 수 있다.
구동 회로의 인버터 화로의 단면 구조를 도 32a에 도시한다. 도 32a에 있어서, 기판(1400) 위에 제 1 게이트 전극(1401) 및 제 2 게이트 전극(1402)을 형성한다. 제 1 게이트 전극(1401) 및 제 2 게이트 전극(1402)의 재료는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여, 단층으로 또는 적층으로 형성할 수 있다.
예를 들어, 제 1 게이트 전극(1401) 및 제 2 게이트 전극(1402)의 2층 적층 구조로서는, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화 티타늄층 또는 질화 탄탈층을 적층한 2층 구조, 질화 티타늄층과 몰리브덴층을 적층한 2층 구조로 하는 것이 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 실리콘의 합금 또는 알루미늄과 티타늄의 합금과, 질화 티타늄 또는 티타늄층을 적층한 적층으로 하는 것이 바람직하다.
또한, 제 1 게이트 전극(1401) 및 제 2 게이트 전극(1402)을 덮는 게이트 절연층(1403) 위에는, 제 1 배선(1409), 제 2 배선(1410) 및 제 3 배선(1411)을 형성하고, 제 2 배선(1410)은 게이트 절연층(1403)에 형성된 콘택트 홀(1404)을 사이에 두고 제 2 게이트 전극(1402)과 직접 접속된다.
또한, 제 1 게이트 전극(1401)과 겹치는 위치에 제 1 배선(1409) 및 제 2 배선(1410) 위에 접하는 제 1 산화물 반도체층(1405)과, 제 2 게이트 전극(1402)과 겹치는 위치에 제 2 배선(1410) 및 제 3 배선(1411) 위에 접하는 제 2 산화물 반도체층(1407)을 형성한다.
제 1 박막 트랜지스터(1430)는, 제 1 게이트 전극(1401)과, 게이트 절연층(1403)을 사이에 두고, 제 1 게이트 전극(1401)과 겹치는 제 1 산화물 반도체층(1405)을 갖고, 제 1 배선(1409)은 접지 전위의 전원선(접지 전원선)이다. 이 접지 전위의 전원선은, 부의 전압 VDL가 인가되는 전원선(부전원선)으로 하여도 좋다.
제 2 박막 트랜지스터(1431)는, 제 2 게이트 전극(1402)과, 게이트 절연층(1403)을 사이에 두고, 제 2 게이트 전극(1402)과 겹치는 제 2 산화물 반도체층(1407)을 갖고, 제 3 배선(1411)은 정의 전압 VDD가 인가되는 전원선(정전원선)이다.
제 1 산화물 반도체층(1405)을 끼워 대향하는 제 1 배선(1409)의 측면과, 제 2 배선(1410)의 측면을 테이퍼 형상으로 함으로써, 산화물 반도체층에 있어서의 소스 전극층의 측면 및 드레인 전극층의 측면과 겹치는 영역은 전계 집중 완화 영역으로서 기능시킨다.
또한, 제 2 산화물 반도체층(1407)을 끼워 대향하는 제 1 배선(1409)의 측면과, 제 2 배선(1410)의 측면을 테이퍼 형상으로 함으로써, 산화물 반도체층에 있어서의 소스 전극층의 측면 및 드레인 전극층의 측면과 겹치는 영역은 전계 집중 완화 영역으로서 기능시킨다.
도 32a에 도시하는 바와 같이, 제 1 산화물 반도체층(1405)과 제 2 산화물 반도체층(1407)의 양쪽 모두에 전기적으로 접속하는 제 2 배선(1410)은, 게이트 절연층(1403)에 형성된 콘택트 홀(1404)을 사이에 두고, 제 2 박막 트랜지스터(1431)의 제 2 게이트 전극(1402)과 직접 접속한다. 제 2 배선(1410)과 제 2 게이트 전극(1402)을 직접 접속시킴으로써, 양호한 콘택트를 얻을 수 있고, 접촉 저항을 저감할 수 있다. 제 2 게이트 전극(1402)과 제 2 배선(1410)을 다른 도전막, 예를 들어, 투명 도전막을 사이에 두고, 접속하는 경우와 비교하여, 콘택트 홀의 개수의 저감, 콘택트 홀의 개수의 저감에 의한 점유 면적의 축소를 도모할 수 있다.
또한, 구동 회로의 인버터 회로의 상면도를 도 32c에 도시한다. 도 32c에 있어서, 쇄선 Z1-Z2로 절단한 단면이 도 32a에 상당한다.
EDMOS 회로의 등가 회로를 도 32b에 도시한다. 도 32a 및 도 32c에 도시하는 회로 접속은 도 32b에 상당하고, 제 1 박막 트랜지스터(1430)를 인핸스먼트형 n채널형 트랜지스터로 하고, 제 2 박막 트랜지스터(1431)를 디플리션형 n채널형 트랜지스터로 하는 예이다.
또한, 본 실시형태에서는, EDMOS 회로의 예를 나타냈지만, 양쪽 모두를 인핸스먼트형 n채널형 트랜지스터로 하는 EEMOS 회로를 사용하여 구동 회로를 구성하여도 좋다.
또한, 본 실시형태에 있어서는, 버퍼층을 형성하지 않는 예를 나타냈지만, 특히 한정되지 않고, 실시형태 1과 마찬가지로 제 1 배선(1409)의 상면, 제 2 배선(1410)의 상면, 및 제 3 배선(1411) 상면에 버퍼층을 형성하여도 좋다.
또한, 본 실시형태는, 실시형태 1 내지 실시형태 9의 어느 하나와 조합시킬 수 있다.
(실시형태 11)
본 실시형태에서는, 도 33a 내지 도 33c에 도시한 모델 구조의 박막 트랜지스터에 스트레스를 인가하여 전기 특성의 열화의 정도를 계산에 의하여 구한다.
도 33a에 도시하는 구조는, 유리 기판(301) 위에 게이트 전극층(302), 게이트 절연층(303)의 순서로 적층되고, 그 위에 소스 전극층(304), 및 드레인 전극층(305)을 형성한다. 또한, 소스 전극층(304)의 측면에는, 산화물층(307)과, 드레인 전극층(305)의 측면에는 산화물층(308)을 형성한다. 또한, 여기서는, 산화물층(307, 308)은 소스 전극층(304), 및 드레인 전극층(305)의 자연 산화막으로 한다. 또한, 소스 전극층(304), 드레인 전극층(305), 및 산화물층(307, 308)을 덮어 산화물 반도체층(306)을 형성한다.
게이트 전극층(302)은, 몰리브덴을 사용하여 소스 전극층(304), 및 드레인 전극층(305)도 동일 재료를 사용하는 설정으로 한다. 또한, 게이트 전극층(303)은 산화 실리콘막이고, 막 두께 100nm, 비유전율εr는 4.1로 한다. 산화물 반도체층(306)의 막 두께는 50nm이고, 재료로서는 In-Ga-Zn-O계 비단결정막을 사용한다. 또한, 박막 트랜지스터의 채널 길이 L=10㎛, 채널 폭 W=10㎛로 한다.
또한, 박막 트랜지스터에 주어지는 스트레스는, 게이트 전압 Vgs=2V, 소스 전극과 드레인 전극간의 전압 Vds=20V로 하고, 이 스트레스를 주는 시간을 1000초로 하고, 스트레스 인가 전후에서 전기 특성의 비교를 행한다.
이 계산에 있어서는, Silvaco사제의 시뮬레이션 소프트 “Atlas”를 사용하여 계산하였다.
또한, 소스 전극층(304)의 테이퍼 각도 θ1로서 27°, 45°, 또는 63°로 하여 계산하였다. 또한, 소스 전극층(304)의 테이퍼 각도 θ1은 드레인 전극층(305)의 테이퍼 각도 θ와 동일 각도로 설정한다.
소스 전극층(304)의 테이퍼 각도 θ1이 27°인 경우의 계산 결과를 도 34에 도시한다.
또한, 소스 전극층(304)의 테이퍼 각도 θ1이 45°인 경우의 계산 결과를 도 35에 도시한다.
또한, 소스 전극층(304)의 테이퍼 각도 θ1이 63°인 경우의 계산 결과를 도 36에 도시한다.
도 34, 도 35, 및 도 36의 결과를 보면, 소스 전극층(304)의 테이퍼 각도 θ1이 작으면 작을수록 열화되기 어렵다는 결과가 얻어진다.
또한, 비교하기 위하여, 90°로 한 도 33b에 도시하는 구조에서 마찬가지의 계산을 행한 결과를 도 37a에 도시한다. 도 33b에 도시하는 구조는, 각도가 상이한 점 이외는 도 33a와 동일하다.
또한, 비교를 위하여, 27°로 하여 소스 전극층(304)의 측면에 산화물층과 드레인 전극층(305)의 측면에 산화물층이 없는 도 33c에 도시하는 구조로 마찬가지의 계산을 행한 결과를 도 37b에 도시한다. 측면에 산화물층이 없는 경우, 테이퍼 각도 θ1을 어떤 각도로 하여도 같은 결과가 나왔다. 측면에 산화물층이 없는 경우는, 게이트 절연층(303)과 산화물 반도체층(306)의 계면이 전류 패스가 되기 때문에, 소스 전극층(304)의 측면의 테이퍼 각도가 어떤 각도가 되어도 전류 패스에 영향을 미치지 않는다.
이들 결과로부터, 소스 전극층(304)의 측면에 산화물층(307)과, 드레인 전극층(305)의 측면에 산화물층(308)을 형성하고, 또한, 테이퍼 각도 θ1을 90°보다 작게 함으로써 박막 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
상술한 구성으로 이루어지는 실시형태에 대하여, 이하에 제시하는 실시예에서 더 자세하게 설명하기로 한다.
[실시예 1]
본 실시예에서는, 산화물 반도체층을 사용하여 제작된 박막 트랜지스터의 특성에 관하여 제시한다.
이하에, 본 실시예에서 사용한 트랜지스터의 제작 방법에 대하여 설명한다.
우선, 기판 위에 제 1 도전막을 형성한 후, 상기 제 1 도전막을 포토리소그래피법을 사용하여 패터닝함으로써 게이트 전극(502)을 형성하였다. 이어서, 상기 게이트 전극(502) 위에 게이트 절연층(503)을 형성하였다. 이어서, 게이트 절연층(503) 위에 제 2 도전막과 버퍼층을 형성하였다. 또한, 기판을 대기에 노출시키지 않고, 연속적으로 제 2 도전막과 버퍼층을 형성하였다. 이어서, 상기 제 2 도전막 및 버퍼층을 포토리소그래피법을 사용하여 패터닝함으로써, 일부가 게이트 전극과 겹치는 소스 전극층(506a) 및 드레인 전극층(506b)을 형성하였다. 계속하여, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 포토리소그래피법을 사용하여 패터닝함으로써, 채널 형성 영역으로서 기능하는 섬 형상의 산화물 반도체층(510)을 형성하였다. 이어서, 질소 분위기 하에서 350℃, 1시간의 열 처리를 행하였다.
기판으로서, 아사히 유리사(ASAHI GLASS CO., LTD.)제의 유리 기판(상품명 AN100)을 사용하였다.
게이트 전극(502)이 되는 제 1 도전막으로서 스퍼터링법을 사용하여 막 두께 100nm의 텅스텐막을 형성하였다.
게이트 절연층(503)으로서 플라즈마 CVD법을 사용하여 막 두께 100nm의 산화질화 실리콘막을 형성하였다.
소스 전극층(506a) 및 드레인 전극층(506b)이 되는 제 2 도전막으로서, 스퍼터링법을 사용하여 막 두께 100nm의 텅스텐막을 형성하였다.
버퍼층은 스퍼터링법에 의하여 5nm 내지 10nm의 In-Ga-Zn-O계 비단결정막을 형성하였다. 성막 조건은, 이르곤 가스만 사용하고, 타깃은, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃을 사용하였다.
산화물 반도체층은, 스퍼터링법에 위하여 150nm의 In-Ga-Zn-O계 비단결정막을 형성하였다. 성막 조건은, 압력을 0.4Pa로 하고, 전력을 500W로 하고, 성막 온도를 25℃로 하고, 아르곤 가스 유량을 10sccm로 하고, 산소 유량을 5sccm로 하고, 유리 기판과 타깃간의 거리를 170mm로 하고, 직류(DC(Direct Current))로 행하였다. 타깃은, In2O3:Ga2O3:ZnO=1:1:1로 한 타깃(In:Ga:Zn=1:1:0.5)을 사용하였다.
또한, 플라즈마 처리를 행한 후, 기판(500)을 대기에 노출시키지 않고, 연속적으로 산화물 반도체층을 형성하였다. 또한, 이 성막 조건으로 얻어진 산화물 반도체층의 조성을 유도결합 플라즈마 질량 분석법(Inductively Coupled Plasma Mass Spectrometry: ICP-MS 분석법)에 의하여 측정한 결과는, InGa0 . 94Zn0 . 40O3 .31이었다.
도 28에 박막 트랜지스터의 Vg-Id 곡선을 도시한다. 또한, 본 실시예에서는, 트랜지스터의 측정은 드레인 전압(소스의 전압에 대한 드레인 전압)을 1V로 설정하여 행하였다.
또한, 본 실시예에서는, 트랜지스터의 구조를 도 29에 도시하는 바와 같이 형성하였다. 구체적으로는, 트랜지스터의 채널 길이 L를 100㎛, 채널 폭 W를 100㎛, 소스 전극층(506a)과 게이트 전극(502)이 겹치는 길이 Ls를 5㎛, 드레인 전극층(506b)과 게이트 전극(502)이 겹치는 길이 Ld를 5㎛, 채널 폭 방향과 평행한 방향에 있어서 산화물 반도체층(510)이 소스 전극층(506a) 및 드레인 전극층(506b)과 겹치지 않는 영역의 길이 A를 5㎛로 하였다.
이상으로, 기판을 대기에 노출시키지 않고, 연속적으로 제 2 도전막과 버퍼층을 형성한 것으로써, 트랜지스터의 온 및 오프 비율을 높게 하여, 전계 효과 이동도를 높게 할 수 있다는 것을 알 수 있다.
[실시예 2]
본 실시예에서는, 에칭 후의 전극 형상의 일례를 나타낸다. 우선, 샘플을 제작하는 프로세스에 대하여 도 30a 내지 도 30c를 사용하여 설명한다. 또한, 실시예 1과는, 소스 전극층 및 드레인 전극층의 단면 형상이 다르다는 점과, 버퍼층을 형성하지 않는 점에서만 상이하기 때문에, 동일의 개소에는, 동일의 부호를 사용하여 설명한다.
우선, 기판 위에 제 1 도전막을 형성한 후, 상기 제 1 도전막을 포토리소그래피법을 사용하여 패터닝함으로써, 게이트 전극(502)을 형성하였다. 이어서, 상기 게이트 전극(502) 위에 게이트 절연층(503)을 형성하였다(도 30a 참조). 이어서, 게이트 절연층(503) 위에 제 2 도전막을 형성하였다. 이어서, 상기 제 2 도전막을 포토리소그래피법을 사용하여 패터닝함으로써, 일부가 게이트 전극과 겹치는 소스 전극층(606a) 및 드레인 전극층(606b)을 형성하였다(도 30b 참조). 계속하여, 게이트 절연층, 소스 전극층 및 드레인 전극층 위에 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 포토리소그래피법을 사용하여 패터닝함으로써, 채널 형성 영역으로서 기능하는 섬 형상의 산화물 반도체층(610)을 형성하였다(도 30c 참조).
기판으로서, 아사히 유리사(ASAHI GLASS CO., LTD.)제의 유리 기판(상품명 AN100)을 사용하였다.
게이트 전극(502)이 되는 제 1 도전막으로서 스퍼터링법을 사용하여 막 두께 100nm의 텅스텐막을 형성하였다.
게이트 전극(503)으로서 플라즈마 CVD법을 사용하여 막 두께 100nm의 산화질화 실리콘막을 형성하였다.
소스 전극층(606a) 및 드레인 전극층(606b)이 되는 제 2 도전막으로서, 스퍼터링법을 사용하여 막 두께 100nm의 텅스텐막을 형성하였다.
산화물 반도체층은, 스퍼터링법에 의하여 150nm의 In-Ga-Zn-O계 비단결정막을 형성하였다. 성막 조건은 실시예 1과 마찬가지다.
소스 전극층(606a) 및 드레인 전극층(606b)의 에칭은, 코일 형상의 안테나를 사용하는 ICP 에칭 장치를 사용하여 행하였다. CF4의 가스 유량을 25sccm, Cl2의 가스 유량을 25sccm, O2의 가스 유량을 10sccm로 하고, 1.5Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하여 에칭을 행한다. 기판 측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 부의 자기-바이어스 전압을 인가한다. 적어도 게이트 절연막(503)이 어느 정도 노정된 단계에서 이 에칭을 중간에서 정지시킴으로써, 단차를 갖는 전극 측면이 형성된다.
상기 에칭 조건에 의하여, 소스 전극층(606a)의 단면 형상은, 기판의 기판 면과 소스 전극층(606a)의 하단부 측면으로 이루어지는 각도 θ1이 20° 이상 90° 미만으로 할 수 있다. 도 30c 중에 도시하는 점선으로 둘러싸인 부분의 단면 사진을 도 31a에 도시한다. 또한, 도 31b는, 도 31a의 모식도이다. 도 31a에 도시하는 바와 같이, θ1은 약 40°이다. 또한, 도 31a에 도시하는 바와 같이, 기판의 기판 면과 소스 전극층(606a)의 상단부 측면으로 이루어지는 각도는 약 90°이다. 또한, 산화물 반도체층(610)을 끼워 대향하는 소스 전극층(606a)의 측면과, 드레인 전극층(606b)의 측면의 단면 형상은 같은 에칭 공정을 거치므로, 대략 동일하다.
본 실시예에 의하여, 실시형태 2에 나타내는 소스 전극층 및 드레인 전극층의 단면 형상을 제작하는 것을 시사할 수 있었다고 할 수 있다.
100: 기판 101: 게이트 전극
102: 게이트 절연층 103: 산화물 반도체층
104a: 제 1 버퍼층 104b: 제 2 버퍼층
105a: 소스 전극층 105b: 드레인 전극층
106a: 제 1 전계 집중 완화 영역
106b: 제 2 전계 집중 완화 영역
170: 박막 트랜지스터

Claims (11)

  1. 제1 기판과;
    상기 제1 기판 위의 제1 도전층과;
    상기 제1 도전층 위의 제1 절연층과;
    상기 제1 절연층 위의 제2 도전층 및 제3 도전층과;
    상기 제2 도전층 위의 제1 금속 산화물층과;
    상기 제3 도전층 위의 제2 금속 산화물층과;
    상기 제1 절연층, 상기 제1 금속 산화물층 및 상기 제2 금속 산화물층 위의 산화물 반도체층과;
    상기 제2 도전층의 측면과 접촉하는 제1 산화물층과;
    상기 제3 도전층의 측면과 접촉하는 제2 산화물층과;
    상기 산화물 반도체층 위의 제2 절연층과;
    상기 제3 도전층과 전기적으로 접속되는, 상기 제2 절연층 위의 화소 전극과;
    상기 화소 전극 위의 제1 배향막;
    상기 제1 배향막 위의 액정층; 및
    상기 액정층 위의 제2 기판을 포함하고,
    상기 제1 금속 산화물층은 상기 산화물 반도체층과 상기 제2 도전층 사이에 있고,
    상기 제2 금속 산화물층은 상기 산화물 반도체층과 상기 제3 도전층 사이에 있고,
    상기 산화물 반도체층은 인듐, 아연 및 산소를 포함하고,
    상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 인듐, 아연 및 산소를 포함하고,
    상기 화소 전극은 인듐, 아연 및 산소를 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 구리를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제2 도전층 및 상기 제3 도전층 각각은 하부에 단차를 갖는, 반도체 장치.
  3. 제1 기판과;
    상기 제1 기판 위의 제1 도전층과;
    상기 제1 도전층 위의 제1 절연층과;
    상기 제1 절연층 위의 산화물 반도체층과;
    상기 산화물 반도체층과 접촉하는 제1 금속 산화물층 및 제2 금속 산화물층과;
    상기 제1 금속 산화물층과 접촉하는 제2 도전층과;
    상기 제2 금속 산화물층과 접촉하는 제3 도전층과;
    상기 제2 도전층의 측면과 접촉하는 제1 산화물층과;
    상기 제3 도전층의 측면과 접촉하는 제2 산화물층과;
    상기 산화물 반도체층 위의 제2 절연층과;
    상기 제3 도전층과 전기적으로 접속되는, 상기 제2 절연층 위의 화소 전극과;
    상기 화소 전극 위의 제1 배향막과;
    상기 제1 배향막 위의 액정층; 및
    상기 액정측 위의 제2 기판을 포함하고,
    상기 제1 금속 산화물층은 상기 산화물 반도체층과 상기 제2 도전층 사이에 있고,
    상기 제2 금속 산화물층은 상기 산화물 반도체층과 상기 제3 도전층 사이에 있고,
    상기 산화물 반도체층은 인듐, 아연 및 산소를 포함하고,
    상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 인듐, 아연 및 산소를 포함하고,
    상기 화소 전극은 인듐, 아연 및 산소를 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 구리를 포함하는, 반도체 장치.
  4. 제1 기판과;
    상기 제1 기판 위의 제1 도전층과;
    상기 제1 도전층 위의 제1 절연층과;
    상기 제1 절연층 위의 산화물 반도체층과;
    상기 산화물 반도체층과 접촉하는 제1 금속 산화물층 및 제2 금속 산화물층과;
    상기 제1 금속 산화물층과 접촉하는 제2 도전층과;
    상기 제2 금속 산화물층과 접촉하는 제3 도전층과;
    상기 제2 도전층의 측면과 접촉하는 제1 산화물층과;
    상기 제3 도전층의 측면과 접촉하는 제2 산화물층과;
    상기 산화물 반도체층 위의 제2 절연층과;
    상기 제3 도전층과 전기적으로 접속되는, 상기 제2 절연층 위의 화소 전극과;
    상기 화소 전극 위의 제1 배향막;
    상기 제1 배향막 위의 액정층; 및
    상기 액정층 위의 제2 기판을 포함하고,
    상기 제1 금속 산화물층은 상기 산화물 반도체층과 상기 제2 도전층 사이에 있고,
    상기 제2 금속 산화물층은 상기 산화물 반도체층과 상기 제3 도전층 사이에 있고,
    상기 산화물 반도체층은 인듐, 아연 및 산소를 포함하고,
    상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 인듐, 아연 및 산소를 포함하고,
    상기 화소 전극은 인듐, 아연 및 산소를 포함하고,
    상기 제2 도전층 및 상기 제3 도전층은 구리를 포함하고,
    상기 제2 도전층 및 상기 제3 도전층 각각은 하부에 단차를 갖는, 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 금속 산화물층 및 상기 제2 금속 산화물층은 갈륨을 포함하는, 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 산화물층 및 상기 제2 산화물층 각각은 자연 산화막인, 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제2 도전층과 상기 제3 도전층은 상기 제1 절연층과 접촉하는, 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제2 절연층은 상기 제2 도전층 및 상기 제3 도전층과 접촉하는, 반도체 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 기판의 표면과 상기 제2 도전층의 측면 사이의 각도는 20° 이상 90° 미만이고,
    상기 제1 기판의 표면과 상기 제3 도전층의 측면 사이의 각도는 20° 이상 90° 미만인, 반도체 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 화소 전극은 상기 제2 절연층과 접촉하는, 반도체 장치.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 액정층과 상기 제2 기판 사이에 제2 배향막이 제공된 대향 전극을 더 포함하는, 반도체 장치.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525224B2 (ja) 2008-09-30 2014-06-18 株式会社半導体エネルギー研究所 表示装置
TW201921700A (zh) 2008-11-07 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
US8927981B2 (en) * 2009-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011043162A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8803143B2 (en) 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
CN102157562B (zh) * 2011-01-18 2013-07-10 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
KR20210034703A (ko) * 2011-01-28 2021-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2012137472A1 (ja) * 2011-04-05 2012-10-11 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101960743B1 (ko) * 2012-06-06 2019-03-21 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US9153699B2 (en) * 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8900938B2 (en) * 2012-07-02 2014-12-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method of array substrate, array substrate and LCD device
TWI492389B (zh) * 2012-07-13 2015-07-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
CN102832254B (zh) * 2012-09-10 2016-04-06 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示面板
TWI513993B (zh) 2013-03-26 2015-12-21 Ind Tech Res Inst 三軸磁場感測器、製作磁場感測結構的方法與磁場感測電路
DE102014019794B4 (de) * 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
KR20150011472A (ko) 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
TWM493712U (zh) * 2014-08-01 2015-01-11 Superc Touch Corp 具有遮罩功能的感應電極之生物辨識裝置
CN104218151A (zh) * 2014-08-20 2014-12-17 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制作方法、阵列基板和显示装置
KR102254524B1 (ko) * 2014-09-22 2021-05-21 엘지디스플레이 주식회사 유기전계발광 표시장치
JP6546387B2 (ja) * 2014-10-28 2019-07-17 株式会社ジャパンディスプレイ 表示装置
CN104733542A (zh) 2015-03-24 2015-06-24 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及阵列基板
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
CN108780255B (zh) * 2016-02-23 2021-05-18 夏普株式会社 液晶显示装置
AU2017237818B2 (en) * 2016-03-24 2019-06-13 Kerdea Technologies, Inc. Resistive based NOx sensing method and apparatus
CN108878650B (zh) * 2017-05-10 2021-12-03 元太科技工业股份有限公司 有机薄膜晶体管
KR20230170155A (ko) * 2017-09-15 2023-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102546293B1 (ko) * 2017-12-28 2023-06-20 엘지디스플레이 주식회사 전계 발광 표시장치
WO2020109923A1 (ja) * 2018-11-30 2020-06-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板

Family Cites Families (221)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0764112A (ja) * 1993-08-30 1995-03-10 Sanyo Electric Co Ltd 液晶表示装置とその製造方法
JPH08236775A (ja) * 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
EP1336953A3 (en) 1997-02-17 2003-10-22 Seiko Epson Corporation Active matrix electroluminescent display with two tft's and storage capacitor
US6462722B1 (en) 1997-02-17 2002-10-08 Seiko Epson Corporation Current-driven light-emitting display apparatus and method of producing the same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100661825B1 (ko) 1999-12-28 2006-12-27 엘지.필립스 엘시디 주식회사 반사투과형 액정 표시장치의 어레이 기판 및 그의 제조방법
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7030551B2 (en) * 2000-08-10 2006-04-18 Semiconductor Energy Laboratory Co., Ltd. Area sensor and display apparatus provided with an area sensor
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
KR20030027302A (ko) 2001-09-28 2003-04-07 삼성전자주식회사 저유전율 절연막을 사용하는 박막 트랜지스터 기판 및 그제조 방법
US7095460B2 (en) 2001-02-26 2006-08-22 Samsung Electronics Co., Ltd. Thin film transistor array substrate using low dielectric insulating layer and method of fabricating the same
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP2003066488A (ja) 2001-08-30 2003-03-05 Hitachi Ltd 液晶表示装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
TW563088B (en) 2001-09-17 2003-11-21 Semiconductor Energy Lab Light emitting device, method of driving a light emitting device, and electronic equipment
JP3810724B2 (ja) 2001-09-17 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
ATE302923T1 (de) * 2001-10-04 2005-09-15 Oystertec Plc Verbindungen
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US7224333B2 (en) 2002-01-18 2007-05-29 Semiconductor Energy Laboratory Co. Ltd. Display device and driving method thereof
JP2003280587A (ja) 2002-01-18 2003-10-02 Semiconductor Energy Lab Co Ltd 表示装置およびそれを使用した表示モジュール、電子機器
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004046218A (ja) 2002-07-09 2004-02-12 Semiconductor Energy Lab Co Ltd 発光装置の駆動におけるデューティー比の決定方法及び該デューティー比を用いた駆動方法
US9153168B2 (en) 2002-07-09 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for deciding duty factor in driving light-emitting device and driving method using the duty factor
JP2004103905A (ja) * 2002-09-11 2004-04-02 Pioneer Electronic Corp 有機半導体素子
JP4627961B2 (ja) 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7185485B2 (en) * 2003-05-29 2007-03-06 Honeywell International Inc. Method and system for failure accommodation of gas generator fuel metering system
KR100489282B1 (ko) 2003-06-17 2005-05-17 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조방법
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8937580B2 (en) 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
JP4939737B2 (ja) 2003-08-08 2012-05-30 株式会社半導体エネルギー研究所 発光装置
JP4483235B2 (ja) 2003-09-01 2010-06-16 カシオ計算機株式会社 トランジスタアレイ基板の製造方法及びトランジスタアレイ基板
JP4550389B2 (ja) * 2003-09-12 2010-09-22 株式会社日立製作所 半導体装置
US20070075372A1 (en) 2003-10-20 2007-04-05 Nec Corporation Semiconductor device and manufacturing process therefor
WO2005047966A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and manufacturing method thereof
JP2005223049A (ja) * 2004-02-04 2005-08-18 Ricoh Co Ltd 半導体装置、半導体装置の製造方法、および表示装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005266346A (ja) 2004-03-18 2005-09-29 Seiko Epson Corp 基準電圧発生回路、データドライバ、表示装置及び電子機器
JP4461873B2 (ja) 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
US7928937B2 (en) * 2004-04-28 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2005354036A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4541787B2 (ja) * 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
EP1624333B1 (en) 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
US7648861B2 (en) 2004-08-03 2010-01-19 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a semiconductor device including separately forming a second semiconductor film containing an impurity element over the first semiconductor region
JP4877873B2 (ja) 2004-08-03 2012-02-15 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP4906039B2 (ja) 2004-08-03 2012-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100603361B1 (ko) * 2004-08-05 2006-07-20 삼성에스디아이 주식회사 평판 디스플레이 장치
US7208756B2 (en) * 2004-08-10 2007-04-24 Ishiang Shih Organic semiconductor devices having low contact resistance
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
KR101061850B1 (ko) 2004-09-08 2011-09-02 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조방법
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
KR20070085879A (ko) 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
KR100939998B1 (ko) 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP5036173B2 (ja) 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7705821B2 (en) * 2005-01-31 2010-04-27 Semiconductor Energy Laboratory Co., Ltd. Driving method using divided frame period
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2006227238A (ja) 2005-02-17 2006-08-31 Sony Corp 表示装置、表示方法
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7566633B2 (en) 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5046529B2 (ja) 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP4984416B2 (ja) 2005-03-31 2012-07-25 凸版印刷株式会社 薄膜トランジスタの製造方法
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR101182263B1 (ko) * 2005-04-22 2012-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유기 트랜지스터용 전극, 유기 트랜지스터, 및 반도체장치
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007043121A (ja) 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7820495B2 (en) 2005-06-30 2010-10-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7986287B2 (en) * 2005-08-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1938458B1 (en) * 2005-09-21 2015-06-03 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and devices having the cyclic redundancy check circuit
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20070057505A (ko) 2005-12-02 2007-06-07 엘지.필립스 엘시디 주식회사 박막 트랜지스터 기판의 제조방법
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
KR101381365B1 (ko) 2006-01-26 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유기 전계효과 트랜지스터 및 반도체장치
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
JP5364242B2 (ja) 2006-04-28 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP4728170B2 (ja) 2006-05-26 2011-07-20 三菱電機株式会社 半導体デバイスおよびアクティブマトリクス型表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
JP5230145B2 (ja) 2006-08-29 2013-07-10 株式会社半導体エネルギー研究所 表示装置の作製方法
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
EP1895545B1 (en) * 2006-08-31 2014-04-23 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4932415B2 (ja) * 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
TWI857906B (zh) * 2006-09-29 2024-10-01 日商半導體能源研究所股份有限公司 半導體裝置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
JP5210594B2 (ja) 2006-10-31 2013-06-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7646015B2 (en) 2006-10-31 2010-01-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device and semiconductor device
US7889528B2 (en) * 2006-11-29 2011-02-15 Semiconductor Energy Laroratory Co., Ltd. Rectifier circuit, power supply circuit, and semiconductor device
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
KR101425635B1 (ko) 2006-11-29 2014-08-06 삼성디스플레이 주식회사 산화물 박막 트랜지스터 기판의 제조 방법 및 산화물 박막트랜지스터 기판
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP5665256B2 (ja) 2006-12-20 2015-02-04 キヤノン株式会社 発光表示デバイス
KR101135418B1 (ko) 2006-12-28 2012-04-17 가부시키가이샤 알박 배선막의 형성 방법, 트랜지스터, 및 전자 장치
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7968382B2 (en) 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008241783A (ja) 2007-03-26 2008-10-09 Sony Corp 表示装置及びその駆動方法と電子機器
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5138276B2 (ja) * 2007-05-31 2013-02-06 株式会社ジャパンディスプレイイースト 表示装置の製造方法
US7987013B2 (en) * 2007-06-01 2011-07-26 Globalfoundries Inc. Estimating yield fluctuation for back-end planning
US7839636B2 (en) * 2007-09-14 2010-11-23 Ricoh Company, Limited Image processing apparatus, fan control method, and energy-saving control device
US7824939B2 (en) 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
CN107029277A (zh) 2007-11-29 2017-08-11 健赞公司 使用纯化的逆向热敏聚合物的内镜粘膜切除
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100977189B1 (ko) * 2008-03-14 2010-08-23 한국과학기술연구원 다결정 금속산화물 반도체층을 이용한 전계효과트랜지스터와 그 제조방법
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
TWI770659B (zh) 2008-07-31 2022-07-11 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5525778B2 (ja) 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW201921700A (zh) * 2008-11-07 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI467663B (zh) * 2008-11-07 2015-01-01 Semiconductor Energy Lab 半導體裝置和該半導體裝置的製造方法
KR101980167B1 (ko) 2008-11-07 2019-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5240059B2 (ja) 2009-05-14 2013-07-17 トヨタ自動車株式会社 排気還流装置の異常検出装置
TWI473273B (zh) * 2011-08-15 2015-02-11 Au Optronics Corp 薄膜電晶體、畫素結構及其製造方法
JP6108103B2 (ja) 2013-06-06 2017-04-05 トヨタ自動車株式会社 巻線装置及び巻線方法
JP7101049B2 (ja) 2018-06-06 2022-07-14 朋和産業株式会社 食品用包装袋
JP6594576B1 (ja) 2018-06-07 2019-10-23 キヤノン株式会社 光学系、それを備える撮像装置及び撮像システム
JP6991930B2 (ja) 2018-06-07 2022-01-13 相互印刷株式会社 プレススルーパックの包装体
JP7114059B2 (ja) 2018-06-07 2022-08-08 三甲株式会社 トレー
JP6788174B1 (ja) 2019-06-11 2020-11-25 馨 林谷 母板に雑草粘着液排除孔のある刈り払い刃。

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