KR20070117269A - 표시 장치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims abstract description 92
- 239000002184 metal Substances 0.000 claims abstract description 92
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000012535 impurity Substances 0.000 claims abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 25
- 239000010410 layer Substances 0.000 claims description 217
- 229920002120 photoresistant polymer Polymers 0.000 claims description 93
- 238000000034 method Methods 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 51
- 238000005530 etching Methods 0.000 claims description 50
- 239000011229 interlayer Substances 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 239000010936 titanium Substances 0.000 claims description 18
- 238000002161 passivation Methods 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052750 molybdenum Inorganic materials 0.000 claims description 9
- 239000011733 molybdenum Substances 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 238000004380 ashing Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000010408 film Substances 0.000 abstract description 122
- 239000010409 thin film Substances 0.000 abstract description 60
- 229910045601 alloy Inorganic materials 0.000 abstract description 13
- 239000000956 alloy Substances 0.000 abstract description 13
- 238000003860 storage Methods 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 7
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
- H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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Abstract
기존의 낮은 비저항을 갖는 금속 또는 합금을 게이트 전극으로 사용한 다결정 규소로 이루어진 반도체층을 포함하는 표시 장치의 경우, 상기 게이트 전극과 게이트 절연막 사이의 낮은 접착력으로 인해, 각 박막 트랜지스터 별로 상기 반도체층에 형성된 소스 영역, 드레인 영역 및 저농도 불순물 도핑 영역이 불균일하게 형성되는 문제가 있었다.
본 발명은 상기의 문제점을 해결하고자, 상기 게이트 절연막과의 접착력이 우수한 금속 또는 합금 및 낮은 비저항 금속 또는 합금으로 이루어진 두 층의 게이트 전극을 포함하는 표시 장치 및 그 표시 장치의 제조 방법을 제공한다.
다결정 규소 박막 트랜지스터, 이중 게이트 전극, 접착력
Description
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2은 도 1의 I-I선을 따라 자른 단면도이다.
도 3a, 도 4a, 도 5a 및 도 6a는 표시 장치의 제조 방법에 따라 나열한 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 3b는 도 3a의 II-II선을 따라 자른 단면도이다.
도 4b 내지 도 4e는 도 4a의 III- III선을 따라 자른 것으로, 제조 단계 순서로 나열한 단면도이다.
도 5b는 도 5a의 IV-IV선을 따라 자른 단면도이다.
도 6b는 도 6a의 V-V선을 따라 자른 단면도이다.
도 7은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 8은 도 7의 VI-VI선을 따라 자른 단면도이다.
도 9a, 도 10a, 도 11a 및 도 12a는 본 발명의 다른 실시 예에 따른 표시 장치의 제조 방법에 따라 나열한 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 9b는 도 9a의 II-II선을 따라 자른 단면도이다.
도 10b 내지 도 10e는 도 10a의 I- I선을 따라 자른 것으로, 제조 단계 순서로 나열한 단면도이다.
도 11b는 도 11a의 I-I선을 따라 자른 단면도이다.
도 12b는 도 12a의 I-I선을 따라 자른 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 절연 기판 121 : 게이트선
123 : 제 1 게이트 전극 124 : 제 2 게이트 전극
131 : 유지 전극선 133 : 유지 전극
141 : 게이트 절연막 142 : 제 1 게이트 절연막
143 : 제 2 게이트 절연막 150 : 반도체 층
151 : 소스 영역 152 : 드레인 영역
153 : 저농도 불순물 도핑 영역 154 : 채널 영역
171 : 데이터선 173 : 소스 전극
175 : 드레인 전극 190 : 화소 전극
601, 602 : 층간 절연막
본 발명은 표시 장치 및 그의 제조 방법에 관한 것으로, 더욱 상세하게 반 도체층으로 다결정 규소를 이용한 박막 트랜지스터를 포함하는 표시 장치 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin film transistor, TFT)는 액정 표시 장치나 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등에서 각 화소를 독립적으로 구동하기 위한 스위칭 소자로 사용된다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선과 화상 신호를 전달하는 데이터 선이 서로 교차하여 형성되어 있고, 각각의 화소에 배치되어 있으며 게이트선 및 데이터선과 연결되어 있는 박막 트랜지스터 및 박막 트랜지스터와 연결되어 있는 화소 전극 등을 포함하고 있다.
박막 트랜지스터는 게이트선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터선의 일부인 소스 전극과 반도체층을 중심으로 소스 전극과 마주하는 드레인 전극 등으로 이루어진다. 박막 트랜지스터는 게이트선을 통하여 전달되는 주사 신호에 따라 데이터선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
이때 반도체층은 규소의 결정 상태에 따라 비정질 규소(amorphous silicon)와 다결정 규소(poly crystalline silicon)로 이루어질 수 있다.
다결정 규소를 반도체층으로 이용하는 다결정 규소 박막 트랜지스터는 구동 속도가 비정질 규소 박막 트랜지스터 보다 훨씬 빠르기 때문에 화소 영역의 박막 트랜지스터와 함께 화소를 구동하기 위한 구동 회로를 박막 트랜지스터와 함께 기판에 형성할 수 있는 장점이 있다.
그러나 다결정 규소 박막 트랜지스터는 비정질 규소 박막 트랜지스터에 비해 오프 전류(Off current)가 높은 단점이 있으며, 이 문제를 해결하기 위해서 저농도 불순물 도핑 영역을 형성한다.
종래에는 게이트 전극의 측면에 산화막을 형성하거나, 상기 게이트 전극 위에 형성된 포토 레지스트 막을 이용하여 상기 저농도 불순물 도핑 영역을 형성하였다. 그러나 상기의 공정은 별도의 도핑용 마스크를 추가로 형성하여야 하기 때문에 공정 비용의 상승 및 표시 장치의 생산 효율을 떨어뜨리는 문제가 있다.
또한 종래의 표시 장치의 경우에는 낮은 비저항 특성을 갖는 금속 단일층으로 이루어진 게이트 전극과 하부 게이트 절연막 또는 상기 금속 단일층으로 이루어진 게이트 전극과 식각 공정을 위해 상기 게이트 전극 상에 형성하는 포토 레지스트 막과의 접착력이 약해 원하는 형상으로 상기 게이트 전극을 형성할 수 없는 단점이 있었다. 즉 게이트 전극과 게이트 절연막 또는 포토 레지스트 막 사이의 약한 접착력으로 원하는 형상으로 상기 게이트 전극을 패터닝할 수 없는 문제가 있다. 따라서, 상기 게이트 전극을 도핑 마스크로 이용하여 형성된 소스 영역과 드레인 영역 및 저농도 불순물 도핑 영역이 각 박막 트랜지스터 별로 서로 다른 위치에 형성되는 문제가 있었고, 이는 각 표시 장치 별로 서로 다른 박막 트랜지스터의 특성을 유발시키는 문제가 있다.
이에 본 발명에서 이루고자 하는 기술적 과제는 보다 단순한 공정을 이용하여 서로 동일한 다결정 규소 박막 트랜지스터 특성을 갖는 표시 장치를 제공하는 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 실시 예에 의한 표시 장치는 기판, 상기 기판 상에 형성되고, 소스 영역 및 드레인 영역, 채널 영역, 상기 소스 영역과 채널 영역 및 상기 드레인 영역과 채널 영역 사이에 형성된 저농도 불순물 도핑 영역을 포함하는 반도체 층, 상기 반도체 층 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되고, 상기 반도체 층의 채널 영역과 중첩하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고, 상기 게이트 절연막은 상기 소스 영역 및 드레인 영역 상에 형성된 제 1 영역 및 상기 채널 영역 상에 형성된 제 2 영역을 포함하고, 상기 게이트 절연막의 제 1 영역의 두께는 제 2 영역의 두께보다 얇은 것을 특징으로 한다.
상기 게이트 절연막은 상기 저농도 불순문 도핑 영역 상에 형성된 제 3 영역을 더 포함하고, 상기 게이트 절연막의 제 1 영역의 두께는 제 3 영역의 두께보다 얇고, 상기 게이트 절연막의 제 3 영역의 두께는 제 2 영역의 두께보다 얇게 형성된다.
상기 제 1 게이트 전극은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하고, 상기 제 2 게이트 전극은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함한다.
상기 게이트 절연막은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함한다.
본 발명의 다른 실시 예에 따른 표시 장치는 기판, 상기 기판 상에 형성되고, 소스 영역 및 드레인 영역, 채널 영역, 상기 소스 영역과 채널 영역 및 상기 드레인 영역과 채널 영역 사이에 형성된 저농도 불순물 도핑 영역을 포함하는 반도체 층, 상상기 반도체 층 상에 형성된 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상에 형성되고, 상기 반도체 층의 저농도 불순물 도핑 영역 및 채널 영역과 중첩하는 제 2 게이트 절연막, 상기 제 2 게이트 절연막 상에 형성되고, 상기 반도체 층의 채널 영역과 중첩하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함한다.
제 1 게이트 절연막은 상기 저농도 불순물 도핑 영역 상에 형성된 제 1 영역 및 상기 채널 영역 상에 형성된 제 2 영역을 포함하고, 제 1 영역의 두께는 제 2 영역의 두께보다 얇게 형성된다.
제 1 게이트 전극은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하고, 제 2 게이트 전극은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함한다.
또한 제 1 게이트 절연막은 산화 규소(SiOx)를 포함하고, 제 2 게이트 절연막은 질화 규소(SiNx)를 포함한다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 표시 장치의 제조 방법은 기판 위에 다결정 규소 층을 형성하는 단계, 상기 다결정 규소 층 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 제 1 게이트 금속 및 제 2 게이트 금속을 증착하는 단계, 제 1 게이트 금속 및 제 2 게이트 금속 위에 포토 레지스트 막을 도포하고, 노광 공정을 통해 상기 포토 레지스트 막을 패터닝하는 단계, 제 1 게이트 금속 및 제 2 게이트 금속을 식각하여 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단 계, 상기 패터닝 된 포토 레지스트 막을 이용하여 상기 반도체 층에 고농도 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계, 제 1 게이트 금속 패턴과 동일한 폭을 갖는 상기 패터닝 된 포토 레지스트 막을 제 2 게이트 전극과 동일한 폭을 갖도록 애슁하는 단계, 상기 제 2 게이트 전극과 동일한 폭을 갖도록 제 1 게이트 금속 패턴을 식각하여 제 1 게이트 전극을 형성하는 단계, 상기 애슁 된 포토 레지스트 막을 제거하는 단계 및 제 1 게이트 전극 및 제 2 게이트 전극을 이용하여 상기 다결정 규소 층에 저농도 불순물 도핑 영역을 형성하는 단계를 포함한다.
이때, 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계는 등방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극을 형성하는 단계 및 이방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계를 포함한다.
상기 저농도 불순물 도핑 영역을 형성한 후, 상기 게이트 절연막 및 제 2 게이트 전극 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막에 상기 소스 영역 및 드레인 영역을 외부로 노출시키는 컨택홀을 형성하는 단계, 상기 층간 절연막에 형성된 컨택홀을 통해 상기 소스 영역 및 드레인 영역과 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극 위에 패시베이션 층을 형성하는 단계, 상기 패시베이션 층에 상기 드레인 전극을 외부로 노출시키는 컨택홀을 형성하는 단계 및 상기 패시베이션 층에 형성된 컨택홀을 통 해 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 표시 장치의 제조 방법은 기판 위에 다결정 규소 층을 형성하는 단계, 상기 다결정 규소 층 위에 제 1 게이트 절연막 및 제 2 게이트 절연막을 형성하는 단계, 제 2 게이트 절연막 위에 제 1 게이트 금속 및 제 2 게이트 금속을 증착하는 단계, 제 1 게이트 금속 및 제 2 게이트 금속 위에 포토 레지스트 막을 도포하고, 노광 공정을 통해 상기 포토 레지스트 막을 패터닝하는 단계, 제 1 게이트 금속 및 제 2 게이트 금속을 식각하여 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계, 제 1 게이트 금속 패턴의 폭과 동일한 폭을 갖도록 제 2 게이트 절연막을 패터닝하는 단계, 제 1 게이트 금속 패턴과 동일한 폭을 갖는 상기 패터닝 된 포토 레지스트 막을 제 2 게이트 전극과 동일한 폭을 갖도록 애슁하는 단계, 상기 제 2 게이트 전극과 동일한 폭을 갖도록 제 1 게이트 금속 패턴을 식각하여 제 1 게이트 전극을 형성하는 단계, 상기 애슁 된 포토 레지스트 막을 제거하는 단계 및 제 1 게이트 전극, 제 2 게이트 전극 및 제 2 게이트 절연막을 이용하여 상기 다결정 규소 층에 저농도 불순물 도핑 영역 및 고농도 불순물이 도핑 된 소스 영역 및 드레인 영역을 동시에 형성하는 단계를 포함한다.
상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계는 등방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막 의 폭보다 좁은 폭을 갖는 제 2 게이트 전극을 형성하는 단계 및 이방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계를 포함한다.
상기 저농도 불순물 도핑 영역과 소스 영역 및 드레인 영역을 동시에 형성한 후, 상기 제 2 게이트 절연막 및 제 2 게이트 전극 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막에 상기 소스 영역 및 드레인 영역을 외부로 노출시키는 컨택홀을 형성하는 단계, 상기 층간 절연막에 형성된 컨택홀을 통해 상기 소스 영역 및 드레인 영역과 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 전극 및 드레인 전극 위에 패시베이션 층을 형성하는 단계, 상기 패시베이션 층에 상기 드레인 전극을 외부로 노출시키는 컨택홀을 형성하는 단계 및 상기 패시베이션 층에 형성된 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실기예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예를 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것으로 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 본 명세서에서 사용되는 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급된 구성 요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한 본 명세서에서 층 또는 막의 “위”,”상”,”상부” 또는 “아래”,”하부”로 지칭되는 것은 중간에 다른 층 또는 막을 개재한 경우를 포함한다. 또한, 본 명세서에서 사용되는 “중첩”은 하부 구조물과 상부 구조물이 서로 공통된 중심을 갖고 겹쳐져 있는 형상을 나타내고, 하부 구조물과 상부 구조물 사이에 다른 구조물이 개재한 경우를 포함하며, 상부 구조물과 하부 구조물 중 어느 하나의 구조물은 다른 구조물에 완전히 겹쳐지는 것을 의미한다. 또한 본 명세서에서 사용되는 용어에 대해 다른 정의가 없다면, 사용되는 모든 용어(기술 및 과학적 용어 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다.
이하에서는 도시된 도면을 바탕으로 본 발명의 실시 예에 따른 표시 장치 및 그 제조 방법을 설명한다.
도 1 및 도 2를 참조하여 본 발명의 일 실시 예에 따른 표시 장치에 대해 상세히 설명한다.
도 1을 참조하면, 표시 장치의 박막 트랜지스터 기판은 주사 신호를 전달하는 게이트선(121)과 화상 신호를 전달하는 데이터선(171)의 교차부에 박막 트랜지 스터가 형성된다.
상기 박막 트랜지스터는 다결정 규소를 포함하는 반도체 층, 상기 게이트선(121)에서 돌출되어 상기 반도체 층(150)과 중첩하는 게이트 전극 및 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 통해 상기 반도체 층(150)과 전기적으로 연결된 소스 전극(173) 및 드레인 전극(175)으로 구성된다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 데이터선(171)의 일부 영역이 상기 박막 트랜지스터의 소스 전극(173)을 구성하지만, 이에 한정되는 것이 아니고 소스 전극(173)이 데이터선(171)과 분리되어 형성될 수도 있다.
상기 박막 트랜지스터의 드레인 전극(175)은 제 3 컨택홀(163)을 통해 화소 전극(190)과 전기적으로 연결된다. 상기 화소 전극(190)은 산화 인듐 주석(Indium Tin Oxide,ITO)나 산화 인듐 아연(Indium Zinc Oxide,IZO)로 형성될 수 있다.
액정 표시 장치(Liquid Crystal Display, LCD)의 경우에 상기 박막 트랜지스터를 통해 전달된 화상 신호는 상기 화소 전극(190)과 상기 화소 전극(190)과 대향하는 공통 전극(미도시) 사이에 전위차를 발생시켜, 액정의 배열 방향을 변경시킨다. 상기 액정의 배열이 변경됨으로 인해, 빛의 투과량이 조절되어 원하는 영상을 표시하게 된다.
또한, 유기 발광 표시 장치(Organic Light Emitting Diode, OLED)의 경우에 상기 박막 트랜지스터를 통해 전달된 화상 신호는 상기 화소 전극(190)과 상기 화소 전극에 대향하는 공통 전극 사이에 전류의 흐름을 유발하여, 상기 화소 전극과 공통 전극 사이에 개재된 유기 발광 물질에서 출사되는 빛의 휘도를 조절하여 원하 는 영상을 표시하게 된다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은 상기 게이트선(121)과 동일한 방향으로 형성된 보조 용량 전극선(131)을 더 포함한다. 상기 보조 용량 전극선(131)과 연결된 보조 용량 전극(133)은 상기 화소 전극(190)과 중첩하여 유지 전극(storage capacitor)을 형성한다.
도 2는 도 1에 도시된 본 발명의 일 실시 예에 따른 표시 장치의 박막 트랜지스터 기판을 I-I선을 따라 자른 단면도이다.
박막 트랜지스터 기판은 투명한 절연 기판(110) 위에 산화 규소 또는 질화 규소로 이루어진 차단막(111)이 형성되어 있고, 차단막(111) 위에는 N형 또는 P형 도전형 불순물 이온이 고농도로 도핑되어 있는 소스 영역(151) 및 드레인 영역(152)과 이들 사이에 위치하는 채널 영역(154)을 포함하는 반도체층(150)이 형성되어 있다. 이때 상기 반도체층(150)은 다결정 규소로 형성된다.
그리고 소스 영역(151) 및 채널 영역(154) 사이, 드레인 영역(152)과 채널 영역(154) 사이에는 도전형 불순물 이온이 저농도로 도핑되어 있는 저농도 불순물 도핑 영역(153)이 형성되어 있다.
반도체층(150) 위에는 게이트 절연막(141)이 형성되어 있다. 상기 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx)로 이루어질 수 있다. 상기 게이트 절연막은 상기 반도체층(150)의 소스 영역(151) 및 드레인 영역(152) 위의 제 1 영역과 상기 채널 영역(154) 위의 제 2 영역 및 상기 저농도 불순물 도핑 영역(153) 위의 제 3 영역을 포함한다. 이때 제 1 영역의 게이트 절연막 높이는 제 2 영역의 게이트 절연막 높이보다 낮고, 제 3 영역의 게이트 절연막 높이는 제 2 영역의 게이트 절연막의 높이보다 낮다. 또한 제 1 영역의 게이트 절연막 높이는 제 3 영역의 게이트 절연막 높이보다 낮다. 이러한 각 영역 간의 높이 차는 게이트 전극(123, 124)을 패터닝하는 건식 식각 공정에 기한 것으로 상기 소스 영역 및 드레인 영역 위의 게이트 절연막(제 1 영역)은 상기 건식 식각 공정을 두 번 거치고, 상기 저농도 불순물 도핑 영역 위의 게이트 절연막(제 3 영역)은 상기 건식 식각 공정을 한 번 거치며, 상기 채널 영역 위의 게이트 절연막(제 2 영역)은 상기 건식 식각 공정을 거치지 않기 때문이다.
상기 게이트 절연막(141) 위에는 게이트선(121), 게이트 전극(123, 124) 및 보조 용량 전극(133)이 형성된다. 상기 게이트선(121), 게이트 전극(123, 124) 및 보조 용량 전극(133)은 두 층의 게이트 금속으로 형성된다.
상기 게이트 전극은 상기 반도체층(150)의 채널 영역과 중첩하여 형성된다. 즉, 게이트 절연막의 제 2 영역의 상부에 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)이 형성된다.
이때, 상기 게이트 절연막(141) 상에 형성되는 제 1 게이트 전극(123)은 게이트 절연막(141)과의 접착력이 강한 티타늄(Ti)이나 탄탈륨(Ta)을 포함하는 금속 또는 합금으로 형성된다. 또한 제 1 게이트 전극(123) 위에는 낮은 비저항을 갖는 몰리브덴(Mo)과 텅스텐(W) 중 적어도 하나를 포함하는 금속 또는 합금으로 형성된 제 2 게이트 전극(124)이 형성된다.
상기 게이트 절연막(141)과 제 1 게이트 전극(123) 사이의 강한 접착력으로 인해, 식각 공정 시 원하는 형상으로 게이트 전극을 형성할 수 있게 된다.
또는 제 1 게이트 전극(123)은 비저항이 낮은 몰리브덴(Mo)과 텅스텐(W) 중 적어도 하나를 포함하는 금속 또는 합금으로 형성하고, 제 1 게이트 전극 위에 포토 레지스트 막(PR)과의 접착력이 강한 티타늄(Ti)이나 탄탈륨(Ta)을 포함하는 금속 또는 합금으로 제 2 게이트 금속(124)이 형성될 수 있다. 이 경우에는 제 2 게이트 금속과 포토 레지스트 막과의 강한 접착력으로 상기 포토 레지스트 막의 들뜸(lifting) 현상이 방지되어, 식각 공정 시 원하는 형상으로 게이트 전극을 형성할 수 있게 된다.
게이트선(121), 게이트 전극(123, 124), 유지 전극(133) 및 유지 전극선(131) 위에는 제 1 층간 절연막(601)이 형성되어 있다. 제 1 층간 절연막(601)은 반도체층(150)의 소스 영역(151)과 드레인 영역(152)을 노출하는 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 포함한다.
제 1 층간 절연막(601)은 질화 규소(SiNx) 또는 산화 규소(SiOx)를 포함하는 단일막이나 다층막으로 형성될 수 있다.
제 1 층간 절연막(601) 위에는 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171)이 형성되어 있다. 데이터선(171)의 일부분은 제 1 컨택홀(161)을 통해 소스 영역(151)과 연결되어 있으며, 상기 소스 영역(151)과 연결되어 있는 부분은 박막 트랜지스터의 소스 전극(173)으로 사용된다.
그리고 데이터선(171)과 동일한 층에는 소스 전극(173)과 일정거리 떨어져 형성되어 있으며 제 2 컨택홀(162)을 통해 드레인 영역(152)과 연결되어 있는 드레 인 전극(175)이 형성되어 있다.
드레인 전극(175) 및 데이터선(171)도 게이트선과 같이 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위의 도전막으로 형성될 수 있으며, 이러한 도전막에 더하여 다른 물질 특히 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 어느 하나의 금속 또는 이들의 합금을 포함하는 다층막 구조를 가질 수도 있다.
상기 드레인 전극(175) 및 데이터선(171)이 형성되어 있는 제 1 층간 절연막(601) 위에는 제 2 층간 절연막(602)이 전면적으로 형성되어 있다. 제 2 층간 절연막은 상기 드레인 전극(175)을 노출 시키는 제 3 컨택홀(163)을 포함한다. 제 2 층간 절연막(602)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 이용하여 형성하며, 박막 트랜지스터를 보호하는 패시베이션층 역할을 한다.
그리고 제 2 층간 절연막(602) 위에는 드레인 전극(175)과 연결되는 화소 전극(190)이 형성되어 있다.
상기 화소 전극(190)은 산화 인듐 주석(Indium Tin Oxide, ITO)나 산화 아연 주석(Indium Zinc Oxide, IZO)으로 형성될 수 있다.
이하에서는 도 3a 내지 도 6b를 바탕으로 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 제조 방법에 대해 자세히 설명한다.
도 3a는 절연 기판(110) 위에 다결정 규소를 포함하는 반도체층(150)을 형성한 후, 박막 트랜지스터 기판의 평면도이다. 또한 도 3b는 상기 도 3a의 II-II선 을 따라 자른 박막 트랜지스터 기판의 단면도이다.
절연 기판(110)에 차단막(111)과 비정질 규소로 이루어진 반도체층을 연속 증착한다. 그 후, 상기 비정질 규소로 이루어진 반도체층을 레이져를 조사하거나, 열로 가열하여 다결정 규소로 이루어진 반도체층(150)을 형성한다. 그리고 상기 반도체층(150)을 원하는 형상으로 패터닝한다.
도 4a는 상기 결정화 된 반도체층(150) 위에 게이트 절연막(141) 및 게이트 전극(123, 124)를 형성한 후, 박막 트랜지스터 기판의 평면도이다. 또한 도 4b 내지 도 4e는 도 4a의 III- III선을 따라 자른 것으로 제조 방법의 순서에 따라 나열한 박막 트랜지스터 기판의 단면도이다.
상기 반도체층(150)을 패터닝 한 후, 차단층(111) 및 반도체층(150) 위에 게이트 절연막(141), 제 1 게이트 금속(123) 및 제 2 게이트 금속(124)을 연속 증착한다. 그리고 제 2 게이트 금속(124) 위에 포토 레지스트 막(Photo Resist, PR)을 도포한 후, 마스크를 이용하여 자외선(Ultra-Violet, UV) 등의 빛을 조사하여 상기 포토 레지스트 막(PR)을 패터닝 한다.
그 후, 도 4b에 도시된 바와 같이 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 사진 식각 공정을 거쳐 제 1 게이트 금속 패턴(124) 및 제 2 게이트 전극(123)을 형성한다.
상기 사진 식각 공정은 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 등방성 식각으로 상기 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극(124)을 형성한 후, 이방성 식각으로 상기 패터닝 된 포토 레지스트 막(PR)의 폭 과 동일한 폭을 갖는 제 1 게이트 금속 패턴(123)을 형성하는 제 1 방법 또는 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 이방성 식각으로 상기 포토 레지스트 막(PR)의 폭과 동일한 폭을 갖게 제 1 게이트 금속 패턴(123) 및 제 2 게이트 금속 패턴(124)을 형성한 후, 등방성 식각으로 상기 포토 레지스트 막의 폭(PR)보다 좁은 폭을 갖는 제 2 게이트 전극(124)을 형성하는 제 2 방법으로 이루어진다.
이때 상기 등방성 식각은 식각액(etchant)을 사용한 습식 식각(wet etch) 방법을 이용할 수 있다. 상기 등방성 식각은 기판의 수직한 방향뿐 아니라 기판에 평행한 방향으로도 재료가 식각되는 방법으로, 이를 이용하여 제 2 게이트 전극(124)의 폭을 상기 포토 레지스트 막(PR)의 폭보다 좁게 형성할 수 있다.
또한 상기 이방성 식각은 반응성이 좋은 가스를 사용한 건식 식각(dry etch) 방법을 이용할 수 있다. 상기 이방성 식각은 주로 기판에 수직한 방향으로만 식각이 이루어지는 식각 방법으로, 식각하는 물질에 따른 선택비가 상기 등방성 식각에 비해 낮다. 따라서, 상기 포토 레지스트 막의 폭과 동일한 폭을 갖게 제 1 게이트 금속 패턴을 패터닝하는 과정에서, 게이트 절연막의 일부도 식각되게 된다.
도 4b는 패터닝 된 포토 레지스트 막의 폭과 동일한 제 1 게이트 금속 패턴이 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극의 하부에 형성된 것으로 도시하고 있으나, 이와 반대로 형성될 수 있다.
상기 패터닝 된 포토 레지스트 막(PR)을 이용한 식각 공정으로 제 1 게이트 금속 패턴(123) 및 제 2 게이트 전극(124)을 형성한 후, 상기 패터닝 된 포토 레지스트 막(PR)을 도핑 마스크로 이용하여 상기 반도체층에 고농도로 불순물을 도핑한 다.
상기 불순물은 박막 트랜지스터의 다수 캐리어(carrier)가 전자(electron)일 경우에는 n형의 불순물 이온을 말한다. 상기 n형의 불순물 이온은 주로 화학 주기율표 상의 5B족에 해당하는 원소를 포함한다. 또한 박막 트랜지스터의 다수 캐리어(carrier)가 정공(hole)일 경우에는 p형의 불순물 이온을 말한다. 상기 p형의 불순물 이온은 주로 화학 주기율표 상의 3B족에 해당하는 원소를 포함한다.
도 4c는 고농도 불순물을 도핑하여 소스 영역(151) 및 드레인 영역(152)이 형성된 반도체층(150)을 도시된 도면이다. 전술한 이방성 식각의 특징으로 상기 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴(123)이 형성된 영역 하부의 게이트 절연막의 두께는 상기 소스 영역(151) 및 드레인 영역(152) 위의 게이트 절연막의 두께보다 높게 형성된다.
상기 반도체층(150)에 소스 영역(151) 및 드레인 영역(152)을 형성한 후, 저농도 불순물 도핑 영역 및 채널 영역을 형성하기 위해 상기 포토 레지스트 막(PR)을 애슁(ashing)한다. 상기 애슁(ashing)은 산소(Oxygen, O2)와 사불화 탄소(CF4)의 혼합 가스를 이용하여 상기 포토 레지스트 막(PR)의 표면을 깎아내는 공정으로, 이를 통해 상기 포토 레지스트 막(PR)의 폭을 제 2 게이트 전극(124)의 폭과 동일하게 형성한다.
그 후, 상기 애슁(ashing) 된 포토 레지스트 막(PR)을 이용하여 제 1 게이트 금속 패턴(123)을 식각하여, 제 2 게이트 전극(124)과 동일한 폭을 갖는 제 1 게이트 전극(123)을 형성한다. 상기 식각 공정은 이방성 식각을 이용한다.
전술한 이방성 식각의 특징으로 인해 게이트 절연막에는 단차가 형성된다. 즉 상기 소스 영역(151) 및 드레인 영역(152) 위에 형성된 게이트 절연막(제 1 영역)의 두께는 저농도 불순물 도핑 영역이 형성될 반도체 층 위에 형성된 게이트 절연막(제 3 영역)의 두께보다 얇다. 또한, 제 3 영역의 게이트 절연막 두께는 제 1 게이트 전극(123) 및 제 2 게이트 전극(124) 하부에 형성된 게이트 절연막(제 2 영역)의 두께보다 얇다.
도 4d는 포토 레지스트 막(PR)을 애슁(ashing)하고, 상기 애슁된 포토 레지스트 막을 이용하여 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)을 형성한 후의 박막 트랜지스터 기판의 단면도이다.
제 1 게이트 전극(123) 및 제 2 게이트 전극(124)을 형성한 후, 상기 애슁된 포토 레지스트 막을 제거한다. 그 후, 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)을 도핑 마스크로 하여 반도체 층을 저농도의 불순물로 도핑한다. 이 때, 상기 불순물은 상기 소스 영역(151) 및 드레인 영역(152)과 동일한 형의 이온을 말한다.
상기 저농도 불순물이 도핑되지 않은 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)이 형성된 하부의 반도체 층은 박막 트랜지스터의 채널 영역(154)을 이룬다.
또한 상기 반도체 층의 소스 영역(151) 및 채널 영역(154)의 사이와 드레인 영역(152) 및 채널 영역(154) 사이에는 저농도 불순물 도핑 영역(153)이 형성된다.
도 4e는 상기 반도체층(150)에 소스 영역(151), 드레인 영역(152), 저농도 불순물 도핑 영역(153) 및 채널 영역(154)이 형성된 박막 트랜지스터 기판의 단면도이다.
그 후 도 5a 및 도 5b에 도시된 바와 같이, 게이트 절연막(141), 제 1 게이트 전극(123) 및 제 2 게이트 전극(124) 위에 제 1 층간 절연막(601)을 형성한다. 그리고 제 1 층간 절연막(601)에 상기 반도체 층(150)의 소스 영역(151) 및 드레인 영역(152)을 외부로 노출하는 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 형성한다.
그 후 제 1 층간 절연막(601) 위에 데이터 금속을 증착한 후, 사진 식각 공정을 통해 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 형성한다. 상기 소스 전극(173) 및 드레인 전극(175)은 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 통해 상기 반도체층(150)의 소스 영역(151) 및 드레인 영역(152)과 전기적으로 연결된다.
그 후 도 6a 및 도 6b에 도시된 바와 같이 데이터선(171), 소스 전극(173), 드레인 전극(175) 및 제 1 층간 절연막(601) 위에 제 2 층간 절연막(602)을 형성하고, 제 2 층간 절연막(602)에 상기 드레인 전극(175)을 외부로 노출시키는 제 3 컨택홀(163))을 형성한다.
그 후 제 2 층간 절연막(602)에 화소 전극(190)을 형성한다. 상기 화소 전극(190)은 제 3 컨택홀(163)을 통해 상기 드레인 전극(175)과 전기적으로 연결된다.
이하에서는 도 7 내지 도 12b를 참조하여, 본 발명의 다른 실시 예에 따른 표시 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 7은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 평면도이고, 도 8은 상기 도 7의 VI-VI선을 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판은 기판(110) 상에 차단막(111)이 형성된다. 상기 차단막(111) 위에는 소스 영역(151), 드레인 영역(152), 채널 영역(154) 및 상기 소스 영역과 채널 영역의 사이와 상기 드레인 영역과 채널 영역의 사이에 형성된 저농도 불순물 도핑 영역(153)을 포함하는 다결정 규소로 이루어진 반도체층(150)이 형성된다.
상기 반도체층(150) 위에는 제 1 게이트 절연막(142) 및 제 2 게이트 절연막(143)이 형성된다. 이 때, 제 2 게이트 절연막(143)은 상기 반도체 층의 저농도 불순물 도핑 영역(153) 및 채널 영역(154) 위에만 형성되며, 저농도 불순물 도핑 영역(153) 위의 제 2 게이트 절연막(제 1 영역)의 높이가 채널 영역(154) 위의 제 2 게이트 절연막(제 2 영역)의 높이보다 낮다.
제 1 게이트 절연막(142)은 산화 규소(SiOx)를 포함하고, 제 2 게이트 절연막(143)은 질화 규소(SiNx)를 포함한다.
그러나 이에 한정되는 것은 아니고, 역으로 제 1 게이트 절연막은 질화 규소(SiNx)를 포함하고, 제 2 게이트 절연막은 산화 규소(SiOx)를 포함할 수 있다.
제 2 게이트 절연막(143) 위에는 동일한 금속 또는 합금으로 형성된 게이트선(121), 게이트 전극(123, 124), 보조 용량 전극선(131) 및 보조 용량 전극(133)이 형성된다. 상기 게이트 선((121), 게이트 전극(123, 124), 보조 용량 전극선(131) 및 보조 용량 전극(133)은 이중의 게이트 금속으로 형성된다.
게이트 전극을 예로 들면, 상기 반도체층(150)의 채널 영역(154)과 중첩하는 제 2 게이트 절연막(143) 위에는 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)이 형성된다.
본 발명의 일 실시 예와 동일하게 제 1 게이트 전극(123)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하는 금속이나 합금으로 형성되고, 제 2 게이트 전극(124)은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함하는 금속이나 합금으로 형성된다.
또는 제 1 게이트 전극(123)은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함하는 금속이나 합금으로 형성되고, 제 2 게이트 전극(124)은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하는 금속이나 합금으로 형성될 수 있다.
제 1 게이트 절연막(142), 제 2 게이트 절연막(143), 제 1 게이트 전극(123) 및 제 2 게이트 전극(124) 위에는 제 1 층간 절연막(601)이 형성된다. 제 1 층간 절연막(601)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 중 적어도 하나를 포함하는 단일막 또는 다층막으로 형성될 수 있다.
제 1 층간 절연막(601)은 상기 반도체층(150)의 소스 영역(151) 및 드레인 영역(152)을 외부로 노출시키는 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 포함한다.
제 1 층간 절연막(601) 위에는 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성된다.
본 발명의 다른 실시 예에 따른 표시 장치는 데이터선(171)의 일부가 제 1 컨택홀(161)을 통해 상기 반도체층(150)의 소스 영역(151)과 전기적으로 접촉하여 박막 트랜지스터의 소스 전극(173) 역할을 하고 있으나, 이에 한정되는 것은 아니다. 즉 데이터선(171)과 소스 전극(173)이 서로 분리되어 형성될 수 있다.
드레인 전극(175)은 제 2 컨택홀(162)을 통해 상기 반도체층(150)의 드레인 영역(152)과 전기적으로 접촉하며, 상기 소스 전극(173)는 채널 영역(154)을 사이에 두고 서로 분리되어 형성된다.
상기 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 위에 제 2 층간 절연막(602)를 도포한다. 제 2 층간 절연막(602)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 이용하여 형성하며, 박막 트랜지스터를 보호하는 패시베이션층 역할을 한다.
제 2 층간 절연막은 상기 드레인 전극(175)을 외부로 노출시키는 제 3 컨택홀(163)을 포함한다.
제 2 층간 절연막 위에는 화소 전극(190)이 형성된다. 상기 화소 전극은 제 3 컨택홀(163)을 통해 상기 드레인 전극(175)과 전기적으로 연결된다. 상기 화소 전극(190)은 산화 인듐 주석(Indium Tin Oxide,ITO)나 산화 인듐 아연(Indium Zinc Oxide,IZO)로 형성될 수 있다.
도 9a 내지 도 12b은 본 발명의 다른 실시 예에 따른 표시 장치의 제조 방법에 따른 박막 트랜지스터 기판의 평면도 및 절단면을 따라 자른 박막 트랜지스터 기판의 단면도이다. 이하에서는 도 9a 내지 도 12b를 바탕으로 본 발명의 다른 실시 예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 9a 및 도 9b에 도시된 바와 같이, 기판(110)에 차단층(111)을 증착한다. 그 후, 상기 차단층(111) 위에 반도체층(150)을 증착한다. 상기 반도체층(150)은 비정질 규소로 이루어진다.
반도체층(150)을 증착한 후, 레이져 빔을 조사하거나 가열하여 상기 반도체층(150)을 결정화한다. 상기 결정화 된 반도체층(150)은 다결정 규소로 이루어진다. 그 후, 상기 결정화 된 반도체층(150)을 사진 식각 공정을 통해 원하는 형상으로 패터닝한다.
도 10a는 상기 결정화 된 반도체층(150) 위에 제 1 게이트 절연막(142), 제 2 게이트 절연막(143) 및 게이트 전극(123, 124)를 형성한 후, 박막 트랜지스터 기판의 평면도이다. 또한 도 10b 내지 도 10e는 도 10a의 I- I선을 따라 자른 것으로 제조 방법의 순서에 따라 나열한 박막 트랜지스터 기판의 단면도이다.
상기 반도체층(150)을 패터닝 한 후, 차단층(111) 및 반도체층(150) 위에 제 1 게이트 절연막(142), 제 2 게이트 절연막(143), 제 1 게이트 금속(123) 및 제 2 게이트 금속(124)을 연속 증착한다. 그리고 제 2 게이트 금속(124) 위에 포토 레지스트 막(Photo Resist, PR)을 도포한 후, 마스크를 이용하여 자외선(Ultra-Violet, UV) 등의 빛을 조사하여 상기 포토 레지스트 막(PR)을 패터닝 한다.
그 후, 도 10b에 도시된 바와 같이 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 사진 식각 공정을 거쳐 제 1 게이트 금속 패턴(123) 및 제 2 게이트 전극(124)을 형성한다.
상기 사진 식각 공정은 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 등 방성 식각으로 상기 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극(124)을 형성한 후, 이방성 식각으로 상기 패터닝 된 포토 레지스트 막(PR)의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴(123)을 형성하는 제 1 방법 또는 상기 패터닝 된 포토 레지스트 막(PR)을 이용한 이방성 식각으로 상기 포토 레지스트 막(PR)의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴(123) 및 제 2 게이트 금속 패턴(124)을 형성한 후, 등방성 식각으로 상기 포토 레지스트 막의 폭(PR)보다 좁은 폭을 갖는 제 2 게이트 전극(124)을 형성하는 제 2 방법으로 이루어진다.
이때 상기 등방성 식각은 식각액(etchant)을 사용한 습식 식각(wet etch) 방법을 이용할 수 있다. 상기 등방성 식각은 기판의 수직한 방향뿐 아니라 기판에 평행한 방향으로도 재료가 패터닝되는 식각 방법으로, 이를 이용하여 제 2 게이트 전극(124)의 폭을 상기 포토 레지스트 막(PR)의 폭보다 좁게 형성할 수 있다.
또한 상기 이방성 식각은 반응성이 좋은 가스를 사용한 건식 식각(dry etch) 방법을 이용할 수 있다. 상기 이방성 식각은 주로 기판에 수직한 방향으로만 식각이 이루어지는 식각 방법으로, 식각하는 물질에 따른 선택비가 상기 등방성 식각에 비해 낮다. 따라서, 상기 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 과정에서, 게이트 절연막의 일부도 식각되게 된다.
도 9b는 패터닝 된 포토 레지스트 막의 폭과 동일한 제 1 게이트 금속 패턴이 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극의 하부에 형성된 것으로 도시하고 있으나, 이와 반대로 형성될 수 있다.
제 1 게이트 금속(123) 및 제 2 게이트 전극(124)을 형성한 후, 상기 패터 닝 된 포토 레지스트 막(PR)을 이용하여 제 2 게이트 절연막(143)을 패터닝 한다. 식각 후 제 2 게이트 절연막(143)의 폭은 상기 패터닝 된 포토 레지스트 막(PR)의 폭과 동일하다.
도 10c는 제 2 게이트 전극(124), 제 1 게이트 금속 패턴(123) 및 제 2 게이트 절연막(143)을 패터닝 한 후, 박막 트랜지스터 기판의 단면도이다. 전술한 바와 같이, 패터닝 된 포토 레지스트 막(PR), 제 1 게이트 금속 패턴(123) 및 제 2 게이트 절연막(143)의 폭은 동일하지만, 제 2 게이트 전극(124)의 폭은 상기 포토 레지스트 막(PR)의 폭보다 좁게 형성된다.
제 2 게이트 전극(124), 제 1 게이트 금속 패턴(123) 및 제 2 게이트 절연막(143)을 패터닝 한 후, 상기 포토 레지스트 막(PR)을 애슁(ashing)하여 상기 포토 레지스트 막(PR)의 폭을 제 2 게이트 전극(124)의 폭과 동일하게 형성한다.
그 후, 상기 애슁(ashing) 된 포토 레지스트 막(PR)을 이용하여 제 1 게이트 금속 패턴(123)을 식각하여, 제 2 게이트 전극(124)과 동일한 폭을 갖는 제 1 게이트 전극(123)을 형성한다. 상기 식각 공정은 이방성 식각을 이용하여 제 1 게이트 전극을 형성한다. 전술한 이방성 식각의 특징으로 인해 제 2 게이트 절연막에 단차가 형성된다. 즉 저농도 불순물 도핑 영역이 형성될 게이트 절연막(제 1 영역)의 두께는 제 1 게이트 전극(123) 및 제 2 게이트 전극(124) 하부에 형성된 게이트 절연막(제 2 영역)의 두께보다 낮다.
도 10d는 포토 레지스트 막(PR)을 애슁(ashing)하고, 상기 애슁된 포토 레지스트 막을 이용하여 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)을 형성한 후의 박막 트랜지스터 기판의 단면도이다.
제 1 게이트 전극(123) 및 제 2 게이트 전극(124)을 형성한 후, 상기 애슁된 포토 레지스트 막을 제거한다. 그 후, 제 1 및 제 2 게이트 전극(123, 124)과 제 2 게이트 절연막을 이용하여 상기 반도체층(150)에 고농도로 불순물이 도핑된 소스 영역(151)과 드레인 영역(152) 및 저농도로 불순물이 도핑된 저농도 불순물 도핑 영역(153)을 동시에 형성한다.
즉, 동일한 가속 에너지로 불순물을 상기 반도체층(150)에 도핑할 경우, 제 2 게이트 절연막(142)이 형성되지 않은 영역의 하부에 있는 반도체층에는 고농도의 불순물이 도핑 되고, 제 2 게이트 절연막(142)이 형성된 영역의 하부에 있는 반도체층에는 저농도의 불순물이 도핑 된다.
상기 불순물이 도핑되지 않은 제 1 게이트 전극(123) 및 제 2 게이트 전극(124)이 형성된 영역 하부의 반도체 층은 박막 트랜지스터의 채널 영역(154)을 이룬다.
도 10e는 상기 반도체층(150)에 소스 영역(151), 드레인 영역(152), 저농도 불순물 도핑 영역(153) 및 채널 영역(154)이 형성된 박막 트랜지스터 기판의 단면도이다.
그 후 11a 및 도 11b에 도시된 바와 같이, 제 2 게이트 절연막(143), 제 1 게이트 전극(123) 및 제 2 게이트 전극(124) 위에 제 1 층간 절연막(601)을 형성한다. 그리고 제 1 층간 절연막(601)에 상기 반도체 층(150)의 소스 영역(151) 및 드레인 영역(152)을 외부로 노출하는 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 형성 한다.
그 후 제 1 층간 절연막(601) 위에 데이터 금속을 증착한 후, 사진 식각 공정을 통해 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 형성한다. 상기 소스 전극(173) 및 드레인 전극(175)은 제 1 컨택홀(161) 및 제 2 컨택홀(162)을 통해 상기 반도체층(150)의 소스 영역(151) 및 드레인 영역(152)과 전기적으로 연결된다.
그 후 도 6a 및 도 6b에 도시된 바와 같이 데이터선(171), 소스 전극(173), 드레인 전극(175) 및 제 1 층간 절연막(601) 위에 제 2 층간 절연막(602)을 형성하고, 제 2 층간 절연막(602)에 상기 드레인 전극(175)을 외부로 노출시키는 제 3 컨택홀(163))을 형성한다.
그 후 제 2 층간 절연막(602)에 화소 전극(190)을 형성한다. 상기 화소 전극(190)은 제 3 컨택홀(163)을 통해 상기 드레인 전극(175)과 전기적으로 연결된다.
이상에서 설명한 바와 같이 본 발명의 일 실시 예 및 다른 실시 예에 따른 표시 장치의 제조 방법에 따라 박막 트랜지스터 기판을 형성한 후, 도면에 도시되지 않은 추가 공정을 거쳐 최종 표시 장치를 제조하게 된다.
예를 들어 상기 표시 장치가 액정 표시 장치(LCD)인 경우, 상기 박막 트랜지스터 기판을 형성한 후, 컬러 필터와 상기 화소 전극과 대향하는 공통 전극을 포함하는 컬러 필터 기판을 협착한다. 그 후 상기 박막 트랜지스터 기판과 컬러 필터 기판 사이에 액정을 개재한 뒤, 상기 표시 장치의 광원이 되는 광원부 및 상기 액 정 표시 장치를 구동하는 구동부를 부착하여 표시 장치를 제조한다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에 따른 표시 장치의 제조 방법을 이용하여 균일한 박막 트랜지스터의 특성을 갖는 표시 장치를 제조할 수 있다.
Claims (17)
- 기판;상기 기판 상에 형성되고, 소스 영역 및 드레인 영역, 채널 영역, 상기 소스 영역과 채널 영역 및 상기 드레인 영역과 채널 영역 사이에 형성된 저농도 불순물 도핑 영역을 포함하는 반도체 층;상기 반도체 층 상에 형성된 게이트 절연막; 및상기 게이트 절연막 상에 형성되고, 상기 반도체 층의 채널 영역과 중첩하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하고,상기 게이트 절연막은 상기 소스 영역 및 드레인 영역 상에 형성된 제 1 영역 및 상기 채널 영역 상에 형성된 제 2 영역을 포함하고,상기 게이트 절연막의 제 1 영역의 두께는 제 2 영역의 두께보다 얇은 표시 장치.
- 제 1 항에 있어서,상기 게이트 절연막은 상기 저농도 불순문 도핑 영역 상에 형성된 제 3 영역을 더 포함하고,상기 게이트 절연막의 제 1 영역의 두께는 제 3 영역의 두께보다 얇고, 상기 게이트 절연막의 제 3 영역의 두께는 제 2 영역의 두께보다 얇은 표시 장치.
- 제 2 항에 있어서,상기 제 1 게이트 전극은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하는 표시 장치.
- 제 3 항에 있어서,상기 제 2 게이트 전극은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함하는 표시 장치.
- 제 2 항에 있어서,상기 게이트 절연막은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함하는 표시 장치.
- 기판;상기 기판 상에 형성되고, 소스 영역 및 드레인 영역, 채널 영역, 상기 소스 영역과 채널 영역 및 상기 드레인 영역과 채널 영역 사이에 형성된 저농도 불순물 도핑 영역을 포함하는 반도체 층;상기 반도체 층 상에 형성된 제 1 게이트 절연막;상기 제 1 게이트 절연막 상에 형성되고, 상기 반도체 층의 저농도 불순물 도핑 영역 및 채널 영역과 중첩하는 제 2 게이트 절연막; 및상기 제 2 게이트 절연막 상에 형성되고, 상기 반도체 층의 채널 영역과 중 첩하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함하는 표시 장치
- 제 6 항에 있어서,제 2 게이트 절연막은 상기 저농도 불순물 도핑 영역 상에 형성된 제 1 영역 및 상기 채널 영역 상에 형성된 제 2 영역을 포함하고,제 1 영역의 두께는 제 2 영역의 두께보다 얇은 표시 장치.
- 제 7 항에 있어서,상기 제 1 게이트 전극은 티타늄(Ti) 또는 탄탈륨(Ta)을 포함하는 표시 장치.
- 제 8 항에 있어서,상기 제 2 게이트 전극은 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함하는 표시 장치.
- 제 9 항에 있어서,상기 제 1 게이트 절연막은 산화 규소(SiOx)를 포함하는 표시 장치.
- 제 10 항에 있어서,상기 제 2 게이트 절연막은 질화 규소(SiNx)를 포함하는 표시 장치.
- 기판 위에 다결정 규소 층을 형성하는 단계;상기 다결정 규소 층 위에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 제 1 게이트 금속 및 제 2 게이트 금속을 증착하는 단계;제 1 게이트 금속 및 제 2 게이트 금속 위에 포토 레지스트 막을 도포하고, 노광 공정을 통해 상기 포토 레지스트 막을 패터닝하는 단계;제 1 게이트 금속 및 제 2 게이트 금속을 식각하여 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계;상기 패터닝 된 포토 레지스트 막을 이용하여 상기 반도체 층에 고농도 불순물을 도핑하여 소스 영역 및 드레인 영역을 형성하는 단계;제 1 게이트 금속 패턴과 동일한 폭을 갖는 상기 패터닝 된 포토 레지스트 막을 제 2 게이트 전극과 동일한 폭을 갖도록 애슁하는 단계;상기 제 2 게이트 전극과 동일한 폭을 갖도록 제 1 게이트 금속 패턴을 식각하여 제 1 게이트 전극을 형성하는 단계;상기 애슁 된 포토 레지스트 막을 제거하는 단계; 및제 1 게이트 전극 및 제 2 게이트 전극을 이용하여 상기 다결정 규소 층에 저농도 불순물 도핑 영역을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 제 12 항에 있어서,상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계는등방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극을 형성하는 단계; 및이방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 제 12 항에 있어서,상기 저농도 불순물 도핑 영역을 형성한 후,상기 게이트 절연막 및 제 2 게이트 전극 위에 층간 절연막을 형성하는 단계;상기 층간 절연막에 상기 소스 영역 및 드레인 영역을 외부로 노출시키는 컨택홀을 형성하는 단계;상기 층간 절연막에 형성된 컨택홀을 통해 상기 소스 영역 및 드레인 영역과 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극 위에 패시베이션 층을 형성하는 단계;상기 패시베이션 층에 상기 드레인 전극을 외부로 노출시키는 컨택홀을 형 성하는 단계; 및상기 패시베이션 층에 형성된 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 기판 위에 다결정 규소 층을 형성하는 단계;상기 다결정 규소 층 위에 제 1 게이트 절연막 및 제 2 게이트 절연막을 형성하는 단계;제 2 게이트 절연막 위에 제 1 게이트 금속 및 제 2 게이트 금속을 증착하는 단계;제 1 게이트 금속 및 제 2 게이트 금속 위에 포토 레지스트 막을 도포하고, 노광 공정을 통해 상기 포토 레지스트 막을 패터닝하는 단계;제 1 게이트 금속 및 제 2 게이트 금속을 식각하여 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계;제 1 게이트 금속 패턴의 폭과 동일한 폭을 갖도록 제 2 게이트 절연막을 패터닝하는 단계;제 1 게이트 금속 패턴과 동일한 폭을 갖는 상기 패터닝 된 포토 레지스트 막을 제 2 게이트 전극과 동일한 폭을 갖도록 애슁하는 단계;상기 제 2 게이트 전극과 동일한 폭을 갖도록 제 1 게이트 금속 패턴을 식각하여 제 1 게이트 전극을 형성하는 단계;상기 애슁 된 포토 레지스트 막을 제거하는 단계; 및제 1 게이트 전극, 제 2 게이트 전극 및 제 2 게이트 절연막을 이용하여 상기 다결정 규소 층에 저농도 불순물 도핑 영역 및 고농도 불순물이 도핑 된 소스 영역 및 드레인 영역을 동시에 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 제 15 항에 있어서,상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극 및 상기 패터닝 된 포토 레지스트 막과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계는등방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭보다 좁은 폭을 갖는 제 2 게이트 전극을 형성하는 단계; 및이방성 식각 공정을 통해 상기 패터닝 된 포토 레지스트 막의 폭과 동일한 폭을 갖는 제 1 게이트 금속 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 제 15 항에 있어서,상기 저농도 불순물 도핑 영역과 소스 영역 및 드레인 영역을 동시에 형성한 후,상기 제 2 게이트 절연막 및 제 2 게이트 전극 위에 층간 절연막을 형성하는 단계;상기 층간 절연막에 상기 소스 영역 및 드레인 영역을 외부로 노출시키는 컨택홀을 형성하는 단계;상기 층간 절연막에 형성된 컨택홀을 통해 상기 소스 영역 및 드레인 영역과 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극 위에 패시베이션 층을 형성하는 단계;상기 패시베이션 층에 상기 드레인 전극을 외부로 노출시키는 컨택홀을 형성하는 단계; 및상기 패시베이션 층에 형성된 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051289A KR20070117269A (ko) | 2006-06-08 | 2006-06-08 | 표시 장치 및 그 제조 방법 |
| US11/760,495 US20070296003A1 (en) | 2006-06-08 | 2007-06-08 | Thin Film Transistor Substrate and Method for Manufacturing the Same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060051289A KR20070117269A (ko) | 2006-06-08 | 2006-06-08 | 표시 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070117269A true KR20070117269A (ko) | 2007-12-12 |
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ID=39142581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060051289A KR20070117269A (ko) | 2006-06-08 | 2006-06-08 | 표시 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070117269A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190131582A (ko) * | 2017-04-05 | 2019-11-26 | 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Tft 기판의 제조 방법 및 tft 기판 |
-
2006
- 2006-06-08 KR KR1020060051289A patent/KR20070117269A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190131582A (ko) * | 2017-04-05 | 2019-11-26 | 우한 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Tft 기판의 제조 방법 및 tft 기판 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20060608 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20110608 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20060608 Comment text: Patent Application |
|
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20120829 Patent event code: PE09021S01D |
|
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20120913 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20121120 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20120829 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |