KR101019048B1 - 어레이 기판 및 이의 제조방법 - Google Patents
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Abstract
본 발명은, 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 상기 스위칭 영역에 동일한 형태와 면적으로 갖는 아일랜드 형태로서 순차 적층된 불순물 비정질 실리콘의 게이트 전극과 게이트 절연막과 폴리실리콘 패턴을 형성하는 단계와; 상기 폴리실리콘 패턴의 양측부를 제거함으로써 상기 게이트 절연막의 중앙부에 대응하여 폴리실리콘의 액티브층을 형성하는 단계와; 상기 폴리실리콘의 액티브층 위로 그 중앙부에 에치스토퍼를 형성하는 단계와; 상기 기판상에 일방향으로 연장하는 데이터 배선과, 상기 에치스토퍼 위에서 서로 이격하며 상기 폴리실리콘의 액티브층의 양측부를 덮는 소스 및 드레인 전극을 형성하는 단계와; 상기 폴리실리콘 액티브층의 양측부와 각각 접촉하며 상기 소스 및 드레인 전극 하부에 위치하는 불순물 비정질 실리콘의 오믹콘택층을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층과 상기 게이트 절연막을 패터닝하여 상기 불순물 비정질 실리콘의 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와; 상기 제 1 보호층 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하며 상기 게이트 콘택홀을 통해 상기 불순물 비정질 실리콘의 게이트 전극과 접촉하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 전면에 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법 및 이에 의해 제조된 어레이 기판을 제공한다.
어레이기판, 이동도, 폴리실리콘, 액티브층, 표면손상, 건식식각
Description
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20) 을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성이 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 가 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리 콘으로 이루어진 반도체층(55) 내에 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판의 제조 방법은, 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 불순물 비정질 실리콘층과 무기절연층과 순수 비정질 실리콘층을 순차 적층시키고, 상기 순수 비정질 실리콘층에 대해 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화한 후, 상기 폴리실리콘층과 그 하부의 무기절연층과 순수 비정질 실리콘층을 패터닝함으로써 상기 스위칭 영역에 동일한 형태와 면적으로 갖는 아일랜드 형태로서 순차 적층된 불순물 비정질 실리콘의 게이트 전극과 게이트 절연막과 폴리실리콘 패턴을 형성하는 단계와; 상기 폴리실리콘 패턴의 양측부를 제거함으로써 상기 게이트 절연막의 중앙부에 대응하여 폴리실리콘의 액티브층을 형성하는 단계와; 상기 폴리실리콘의 액티브층 위로 그 중앙부에 에치스토퍼를 형성하는 단계와; 상기 기판상에 일방향으로 연장하는 데이터 배선과, 상기 에치스토퍼 위에서 서로 이격하며 상기 폴리실리콘의 액티브층의 양측부를 덮는 소스 및 드레인 전극을 형성하는 단계와; 상기 폴리실리콘의 액티브층의 양측부와 각각 접촉하며 상기 소스 및 드레인 전극 하부에 위치하는 불순물 비정질 실리콘의 오믹콘택층을 형성하는 단계와; 상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층과 상기 게이트 절연막을 패터닝하여 상기 불순물 비정질 실리콘의 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와; 상기 제 1 보호층 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하며 상기 게이트 콘택홀을 통해 상기 불순물 비정질 실리콘의 게이트 전극과 접촉하는 게이트 배선을 형성하는 단계와; 상기 게이트 배선 위로 전면에 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
동일한 형태와 면적으로 갖는 아일랜드 형태로서 순차 적층된 불순물 비정질 실리콘의 게이트 전극과 게이트 절연막과 폴리실리콘 패턴을 형성하는 단계는, 상기 폴리실리콘층 위로 상기 스위칭 영역에 그 중앙부에는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴 양측에는 각각 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 및 3 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘층과 그 하부의 무기절연층과 순수 비정질 실리콘층을 순차적으로 제거하는 단계를 포함한다. 이때, 상기 게이트 절연막의 중앙부에 대응하여 폴리실리콘의 액티브층을 형성하는 단계와; 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 상기 제 2 및 3 포토레지스트 패턴을 제거하는 단계와; 상기 제 2 및 제 3 포토레지스트 패턴이 제거됨으로써 노출된 상기 폴리실리콘 패턴의 양측부를 제거하는 단계와; 스트립을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.
상기 소스 및 드레인 전극 각각의 일끝단은 상기 에치스토퍼와 중첩하며 타 끝단은 상기 게이트 절연막 상부로 상기 폴리실리콘의 액티브층의 끝단을 완전히 덮도록 형성하는 것이 특징이다.
상기 에치스토퍼는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하고 패터닝하여 단일층 구조로 형성하거나 또는 산화실리콘(SiO2)의 하부층과 질화실리콘(SiNx)의 상부층으로 이루어진 이중층 구조를 갖도록 형성하는 것이 특징이다.
상기 폴리실리콘의 액티브층과 상기 불순물 비정질 실리콘의 오믹콘택층 사 이에 순수 비정질 실리콘으로 이루어지며 그 두께가 10Å 내지 50Å인 배리어층을 형성하는 단계를 포함한다.
상기 불순물 비정질 실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖도록 형성하며, 상기 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징이다.
본 발명에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 상기 스위칭 영역에 아일랜드 형태로 순차 적층된 불순물 비정질 실리콘의 게이트 전극 및 게이트 절연막과; 상기 게이트 절연막 위로 그 중앙부에 형성된 폴리실리콘의 액티브층과; 상기 폴리실리콘의 액티브층 위로 그 중앙부에 형성된 에치스토퍼와; 상기 에치스토퍼와 이의 외측으로 노출된 상기 폴리실리콘의 액티브층 위로 상기 에치스토퍼 상부에서 서로 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과; 상기 불순물 비정질 실리콘의 오믹콘택층 위로 서로 이격하며 형성된 소스 및 드레인 전극과; 상기 기판상에 일방향으로 연장하여 상기 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선과 소스 및 드레인 전극 위로 상기 불순물 비정질 실리콘의 게이트 전극을 노출시키는 게이트 콘택홀을 구비하며 형성된 제 1 보호층과; 상기 제 1 보호층 위로 상기 게이트 콘택홀을 통해 상기 불순물 비정질 실리콘의 게이트 전극과 접촉하며 상기 데이터 배선과 교차하여 상기 화소영역을 정의하는 게이트 배선과; 상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 제 2 보호층과; 상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소 영역에 형성된 화소전극을 포함한다.
상기 폴리실리콘의 액티브층과 상기 불순물 비정질 실리콘의 오믹콘택층 사이에 순수 비정질 실리콘으로 이루어지며 그 두께가 10Å 내지 50Å인 배리어층을 포함한다.
상기 에치스토퍼는 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 어느 하나로 이루어진 단일층 구조를 갖거나 또는 산화실리콘(SiO2)의 하부층과 질화실리콘(SiNx)의 상부층으로 이루어진 이중층 구조를 갖는 것이 특징이다.
상기 불순물 비정질 실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖는 것이 특징이다.
본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트 랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다.
또한, 게이트 전극을 불순물 비정질 실리콘으로 형성함으로써 금속물질의 게이트 전극을 형성한 종래의 어레이 기판의 결정화 공정 진행 시 발생되는 게이트 전극의 변형 또는 게이트 전극과 반도체층과의 쇼트 등의 문제를 원천적으로 해결하는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 기판(101) 상에 불순물 비정질 실리콘을 증착함으로써 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(105)을 형성한다. 이후 연속하여 상기 제 1 불순물 비정질 실리콘층(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 무기절연층(108)을 형성하고, 그 상부로 순수 비정질 실리콘을 증착함으로써 순수 비정질 실리콘층(110)을 형성한다.
이 경우, 상기 제 1 불순물 비정질 실리콘층(105)과 무기절연층(108)과 순수 비정질 실리콘층(110)의 형성은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 이루어진다. 따라서, 이들 3개의 층은 상기 화학기상증착(CVD) 장비(미도시)의 챔버(미도시)내에 주입되는 반응 가스만을 바꿈으로써 동일한 챔버(미도시)내에서 연속적으로 이루어지는 것이 특징이다. 이때, 상기 순수 비정질 실리콘층(110)은, 종래의 경우 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 800Å 내지 1000Å 정도의 두께로 형성하였지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(110)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4l의 115)은 건식식각에 노출되지 않으므로 400Å 내지 600Å정도의 비교적 얇은 두께를 갖도록 형성하는 것이 재료비 저감 및 단위 공정 시간 단축의 측면에서 바람직하다.
한편, 도면에 나타나지 않았지만, 상기 제 1 불순물 비정질 실리콘층(105)을 형성하기 전에 우선적으로 상기 기판(101) 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로써 버퍼층(미도시)을 더욱 형성할 수도 있다. 이 경우 상기 버퍼층(미도시)까지도 상기 화학기상증착(CVD) 장비를 이용하므로 상기 버퍼층(미도시)과 제 1 불순물 비정질 실리콘층(105)과 게이트 절연막(108)과 순수 비정질 실리콘층(111)은 모두 화학기상증착(CVD) 장비의 동일한 챔버내에서 공기중에 노출없이 연속적으로 적층 형성할 수 있다.
다음, 도 4b에 도시한 바와 같이, 상기 비정질 실리콘층(도 4a의 110)의 이동도 특성 등을 향상시키기 위해 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 105)이 결정화되어 폴리실리콘층(111)을 이루도록 한다. 이때, 상기 고상 결정화(SPC) 공정은 일례로 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC)인 것이 바람직하다.
다음, 도 4c에 도시한 바와 같이, 상기 고상 결정화(SPC) 공정 진행에 의해 형성된 상기 폴리실리콘층(111) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 노광을 실시한다.
이후, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 폴리실리콘층(111) 위로 상기 스위칭 영역(TrA)에 대응하여 그 중앙부 즉, 폴리실리콘의 액티브층(도 4l의 115)이 형성되어야 할 부분에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 중앙부의 양측에 대응해서는 각각 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 및 3 포토레지스트 패턴(191b, 191c)을 형성한다. 이때, 상기 제 2 및 제 3 포토레지스트 패턴(191b, 191c)은 동일한 제 2 두께를 갖지만 그 폭의 크기를 달리하는 것이 특징이다. 즉, 제 2 포토레지스트 패턴(191b)의 폭을 상기 제 3 포토레지스트 패턴(191c)의 폭보다 큰 값을 갖도록 형성하는 것이 특징이다. 이렇게 제 2 포토레지스트 패턴(191b)의 폭을 상기 제 3 포토레지스트 패턴(191c)의 폭보다 큰 값을 갖도록 형성하는 이유는 추후 공정에서 게이트 콘택홀(도 4l의 143) 및 게이트 배선(도 4l의 147)을 형성하기 위함이다.
다음, 도 4d에 도시한 바와 같이, 상기 제 1, 2 및 제 3 포토레지스트 패턴(191a, 191b, 191c) 외부로 노출된 상기 폴리실리콘층(도 4c의 111)과, 그 하부의 무기절연층(108)과 제 1 불순물 비정질 실리콘층(도 4c의 105)을 순차적으로 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 아일랜드 형태로서 불순물 비정질 실리콘의 게이트 전극(106)과 그 상부로 게이트 절연막(109)과, 폴리실리콘 패턴(112)을 형성한다. 이때 상기 스위칭 영역(TrA) 이외의 영역에 대해서는 상기 기판(101)의 표면이 노출된 상태가 된다.
한편, 본 발명의 실시예에 있어서, 이렇게 게이트 전극(106)을 금속물질이 아닌 불순물 비정질 실리콘으로 형성하는 것은, 게이트 전극(106) 상부에 위치하는 폴리실리콘 패턴(112) 형성 시 발생하는 문제를 해결하기 위함이다. 보텀 게이트 구조를 갖는 박막트랜지스터를 형성하는 경우 기판 상에는 금속물질로 게이트 전극을 형성하고, 그 상부에 반도체층 형성을 위해 순수 비정질 실리콘층을 게이트 절연막을 개재하여 형성하는데, 상기 순수 비정질 실리콘층을 폴리실리콘으로 고상 결정화하는데 있어 600Å 이상의 비교적 높은 온도를 필요로 하고 있다. 따라서, 이러한 비교적 높은 온도를 요구하는 고상 결정화 공정 진행 시, 금속물질로 이루 어진 게이트 전극과 게이트 배선은 변형이 발생하거나 또는 상기 게이트 절연막을 뚫고 상기 결정화된 폴리실리콘층과 접촉하게 되는 스파이킹이 발생하는 등의 문제를 일으킨다. 따라서, 본 발명의 실시예에 있어서는 이러한 금속물질의 게이트 전극을 형성함으로써 결정화 공정 진행시 발생하는 문제를 해결하고자 이러한 고온에서 전술한 문제를 일으키지 않는 불순물 비정질 실리콘층(도 4c의 105)을 이용하여 게이트 전극(106)을 형성한 것이다. 불순물 비정질 실리콘으로 이루어진 게이트 전극(106)의 경우 전도성이 금속물질보다는 떨어지지만, 상기 고상 결정화 공정 진행 후, 상기 불순물 비정질 실리콘의 게이트 전극(106) 또한 그 내부적으로 결정화가 진행됨으로써 그 두께가 500Å 내지 1000Å인 경우, 단위 면적당 저항치가 150Ω/sq(□) ~ 230 Ω/sq(□) 정도가 되었으며, 이는 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 유사한 수준이 됨을 알았다. 따라서, 불순물 비정질 실리콘으로써 게이트 전극을 형성하여도 충분히 게이트 전극으로서의 역할을 수행할 수 있음을 실험적으로 알 수 있었다.
다음, 도 4e에 도시한 바와 같이, 상기 불순물 비정질 실리콘의 게이트 전극(106)과 게이트 절연막(109)과 폴리실리콘 패턴(112)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 4d의 191b) 및 제 3 포토레지스트 패턴(도 4d의 191c)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 폴리실리콘 패턴(112)의 양측부를 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(191a) 또한 그 두께가 줄어들지만 여전히 상기 폴리실리콘 패턴(112)의 중앙부 상에 남아있게 된다. 이 경우 상기 제 1 포토레지스트 패턴(191a) 외부로 노출된 상기 폴리실리콘 패턴(112)은 양측부는 그 폭을 달리하게 됨을 알 수 있다.
다음, 도 4f에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(도 4e의 191a) 외부로 노출된 상기 폴리실리콘 패턴(도 4e의 112)의 양측부를 식각하여 제거함으로써 상기 게이트 절연막(109)의 양측부를 노출시킨다. 이때, 상기 제 1 포토레지스트 패턴(도 4e의 191a)에 의해 식각되지 않고 남아있게 되는 폴리실리콘 패턴(도 4e의 112)의 중앙부는 폴리실리콘의 액티브층(115)을 이룬다. 이후, 스트립(strip)을 진행하여 상기 폴리실리콘의 액티브층(115) 상부에 남아있는 제 1 포토레지스트 패턴(도 4e의 191a)을 제거함으로써 상기 폴리실리콘의 액티브층(115)을 노출시킨다.
다음, 도 4g에 도시한 바와 같이, 상기 노출된 폴리실리콘의 액티브층(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 2 무기절연층(미도시)을 형성한다. 이때, 상기 제 2 무기절연층(미도시)은 이중층 구조를 갖도록 형성하는 것이 바람직하다. 즉, 상기 폴리실리콘의 액티브층(115)과 접촉하는 하부층(미도시)은 산화실리콘(SiO2)으로 50Å 내지 500Å 정도의 두께를 갖도록 형성하며, 상기 하부층(미도시) 상부에 위치하는 상부층(미도시)은 질화실리콘(SiNx)으로 50Å 내지 500Å 정도의 두께를 갖도록 형성하는 것이 바람직하다. 이렇게 제 2 무기절연층(미도시)을 서로 다른 무기절연물질로써 이중층으로 형성하는 이유는 산화실리콘(SiO2)과 폴리실리콘의 접합 특성 및 이종 물질간 의 접합면에 형성되는 계면에 있어서의 특성이 질화실리콘(SiNx)과 폴리실리콘과의 접합특성 및 계면특성보다 우수하며, 나아가 이러한 제 2 무기절연층(미도시)의 패터닝 시 이용되는 포토레지스트와의 접합특성은 질화실리콘(SiNx)이 산화실리콘(SiO2)보다 우수하기 때문이다.
하지만, 상기 제 2 무기절연층(미도시)은 반드시 이중층 구조를 갖도록 형성할 필요는 없으며 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 어느 하나의 물질로 단일층 구조를 갖도록 형성할 수도 있다.
이후, 상기 제 2 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 폴리실리콘의 액티브층(115)의 중앙부에 대응하여 에치스토퍼(120)를 형성한다. 이때 도면에서는 상기 제 2 무기절연층(미도시)이 서로 다른 2가지의 무기절연물질로 이중층 구조를 갖도록 형성함으로써 상기 에치스토퍼(120) 또한 산화실리콘(SiO2)의 하부층(120a)과 질화실리콘(SiNx)의 상부층(120b)을 갖는 이중층 구조를 갖는 것을 일례로 나타내었다.
다음, 도 4h에 도시한 바와 같이, 상기 에치스토퍼(120)가 위로 불순물 비정질 실리콘을 증착하여 제 2 불순물 비정질 실리콘층(미도시)을 형성한다. 이후, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 1 금속물질 예를들면, 몰리브덴(Mo), 크롬(Cr) 및 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 1 금속층 (미도시)을 형성한다.
이때, 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에, 상기 에치스토퍼(120) 위로 전면에 순수 비정질 실리콘을 증착하여 10Å 내지 50Å 정도 두께의 배리어층(미도시)을 더욱 형성할 수도 있다. 이렇게 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 폴리실리콘의 액티브층(115)과 상기 제 2 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 접합력을 향상시키기 위함이다. 상기 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다. 하지만, 상기 배리어층(미도시)은 반드시 형성할 필요는 없으며 생략할 수 있다. 본 발명의 제 1 실시예에서는 상기 배리어층(미도시)은 생략한 것을 일례로 설명한다.
다음, 상기 제 1 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 기판(101) 위로 일방향으로 연장하는 데이터 배선(130)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 있어서는 상기 에치스토퍼(120) 상부에서 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다. 이때, 상기 스위칭 영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(130)은 서로 연결되도록 형성한다. 또한, 상기 소스 및 드레인 전극(133, 136) 각각의 타끝단(서로 마주하는 끝단을 일끝단이라 정의함)은 그 하부에 불순물 비정질 실리콘의 게이트 전극(106)의 테두리를 기준으로 상기 게이트 전극(106)의 테두리 내측에 위치하도록 형성하는 것이 바람직하다. 이는 추후 공정에서 상기 소스 및 드레인 전극(133, 136)의 타끝단 외측에 위치하는 상기 불순물 비정질 실리콘의 게이트 전극(106)을 노출시키는 게이트 콘택홀(도 4l의 143)을 형성해야 하기 때문이다. 이러한 게이트 콘택홀(도 4l의 143)을 형성하는 이유는 상기 아일랜드 형태로 형성된 상기 불순물 비정질 실리콘의 게이트 전극(106)과 추후 형성된 게이트 배선(도 4l의 147)을 전기적으로 연결시키기 위함이다.
이후, 상기 제 1 금속층(미도시)이 패터닝됨으로써 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136) 외부로 노출된 상기 제 2 불순물 비정질 실리콘층(미도시)을 식각하여 제거함으로써 상기 스위칭 영역(TrA)에 있어서는 소스 및 드레인 전극(133, 136) 하부로 상기 에치스토퍼(120) 외측으로 노출된 폴리실리콘의 액티브층(115) 양측부와 각각 접촉하는 오믹콘택층(123)을 형성한다. 이때 상기 폴리실리콘의 액티브층(115)과 이와 접촉하며 형성된 상기 불순물 비정질 실리콘의 오믹콘택층(123)은 반도체층(125)을 이룬다. 또한, 제조 공정 특성 상 상기 데이터 배선(130)의 하부에도 상기 제 2 불순물 비정질 실리콘층(미도시)이 패터닝됨으로써 불순물 비정질 실리콘 패턴(126)이 형성되게 된다.
한편, 상기 데이터 배선(130)과 상기 소스 및 드레인 전극(133, 136) 외부로 노출된 상기 제 2 불순물 비정질 실리콘층(미도시)의 제거는 건식식각(dry etching)에 의해 이루어지며, 이 경우 상기 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(133, 136) 사이에 에치스토퍼(120)가 형성되어 있으므로 상기 건식식각에 의해 상기 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않는다. 따라서, 종래의 어레이 기판 제조와는 달리 제 2 불순물 비정질 실리콘층(미도시)을 패터닝하여 오믹콘택층(123) 형성 시 건식식각에 의한 폴리실리콘의 액티브층(115) 의 표면 손상이 발생하지 않으며, 상기 폴리실리콘의 액티브층(115)의 두께 또한 줄어들지 않아 스위칭 영역(TrA) 전체에 있어 일정한 두께를 갖게 되는 것이 특징이다.
상기 스위칭 영역(TrA)에 있어 순차 적층된 상기 불순물 비정질 실리콘의 게이트 전극(106)과, 게이트 절연막(109)과, 폴리실리콘의 액티브층(115)과, 에치스토퍼(120)와, 불순물 비정질 실리콘의 오믹콘택층(123)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편 도면에 나타나지는 않았지만, 이 어레이 기판(101)이 유기전계 발광소자용 어레이 기판으로 이용하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 전술한 게이트 배선(도 4l의 147) 및 데이터 배선(130)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 갖는 다수의 구동 박막트랜지스터(미도시)가 더욱 형성될 수도 있다.
다음, 도 4i에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 오믹콘택층(123)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 위로 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 제 1 보호층(140)을 형성하고, 연속하여 상기 제 1 보호층(140)과 그 하부로 상기 스위칭 영역(TrA)에 형성된 상기 게이트 절연막(109)을 마스크 공정을 진행하여 패터닝함으로써 상기 불순물 비정질 실리콘의 게이트 전극(106)을 노출시키는 게이트 콘택홀(143)을 형성한다.
다음, 도 4j에 도시한 바와 같이, 상기 게이트 콘택홀(143)을 구비한 제 1 보호층(140) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 및 크롬(Cr) 중 어느 하나의 물질 또는 2가지의 물질을 증착함으로써 단일층 또는 이중층 구조의 제 2 금속층(미도시)을 형성한다. 이때, 상기 제 2 금속층(미도시)을 이중층 구조로 형성할 경우는 일례로 알루미늄합금(AlNd)/몰리브덴(Mo)으로 이루어지는 것이 바람직하다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 콘택홀(143)을 통해 상기 불순물 비정질 실리콘의 게이트 전극(106)과 접촉하며 상기 데이터 배선(130)과 교차하여 상기 화소영역(P)을 정의하는 게이트 배선(147)을 형성한다.
다음, 도 4k에 도시한 바와 같이, 상기 게이트 배선(147) 위로 무기절연물질 예를들어, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들어, 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 제 2 보호층(150)을 형성한다.
이후, 상기 제 2 보호층(150)과 그 하부에 위치하는 상기 제 1 보호층(140)을 연속하게 패터닝함으로써 상기 스위칭 영역(TrA)에 있어서 상기 드레인 전 극(136)을 노출시키는 드레인 콘택홀(153)을 형성한다.
다음, 도 4l에 도시한 바와 같이, 상기 드레인 콘택홀(153)이 구비된 상기 제 2 보호층(150) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성한다. 이후, 상기 투명 도전성 물질층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 박막트랜지스터(Tr)는 상기 화소전극(160)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(160)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(153)이 형성되지 않고 상기 제 1 및 제 2 보호층(140, 150)에 의해 완전히 덮힌 형태가 된다. 또한, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(147, 130)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판을 이루게 된다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 106 : 불순물 비정질 실리콘의 게이트 전극
109 : 게이트 절연막 115 : 폴리실리콘의 액티브층
120 : 에치스토퍼 120a, 120b : 에치스토퍼의 하부층 및 상부층
123 : 불순물 비정질 실리콘의 오믹콘택층
125 : 반도체층 126 : 불순물 비정질 실리콘 패턴
130 : 데이터 배선 133 : 소스 전극
136 : 드레인 전극 P : 화소영역
Tr : 박막트랜지스터 TrA : 스위칭 영역
Claims (11)
- 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 불순물 비정질 실리콘층과 무기절연층과 순수 비정질 실리콘층을 순차 적층시키고, 상기 순수 비정질 실리콘층에 대해 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화한 후, 상기 폴리실리콘층과 그 하부의 무기절연층과 순수 비정질 실리콘층을 패터닝함으로써 상기 스위칭 영역에 동일한 형태와 면적으로 갖는 아일랜드 형태로서 순차 적층된 불순물 비정질 실리콘의 게이트 전극과 게이트 절연막과 폴리실리콘 패턴을 형성하는 단계와;상기 폴리실리콘 패턴의 양측부를 제거함으로써 상기 게이트 절연막의 중앙부에 대응하여 폴리실리콘의 액티브층을 형성하는 단계와;상기 폴리실리콘의 액티브층 위로 그 중앙부에 에치스토퍼를 형성하는 단계와;상기 기판상에 일방향으로 연장하는 데이터 배선과, 상기 에치스토퍼 위에서 서로 이격하며 상기 폴리실리콘의 액티브층의 양측부를 덮는 소스 및 드레인 전극을 형성하는 단계와;상기 폴리실리콘의 액티브층의 양측부와 각각 접촉하며 상기 소스 및 드레인 전극 하부에 위치하는 불순물 비정질 실리콘의 오믹콘택층을 형성하는 단계와;상기 데이터 배선과 소스 및 드레인 전극 위로 전면에 제 1 보호층을 형성하는 단계와;상기 제 1 보호층과 상기 게이트 절연막을 패터닝하여 상기 불순물 비정질 실리콘의 게이트 전극을 노출시키는 게이트 콘택홀을 형성하는 단계와;상기 제 1 보호층 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하며 상기 게이트 콘택홀을 통해 상기 불순물 비정질 실리콘의 게이트 전극과 접촉하는 게이트 배선을 형성하는 단계와;상기 게이트 배선 위로 전면에 제 2 보호층을 형성하는 단계와;상기 제 2 보호층과 그 하부의 제 1 보호층을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와;상기 제 2 보호층 위로 상기 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,동일한 형태와 면적으로 갖는 아일랜드 형태로서 순차 적층된 불순물 비정질 실리콘의 게이트 전극과 게이트 절연막과 폴리실리콘 패턴을 형성하는 단계는,상기 폴리실리콘층 위로 상기 스위칭 영역에 그 중앙부에는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 제 1 포토레지스트 패턴 양측에는 각각 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 및 제 3 포토레지스트 패턴을 형성하는 단계와;상기 제 1, 2 및 3 포토레지스트 패턴 외측으로 노출된 상기 폴리실리콘층과 그 하부의 무기절연층과 순수 비정질 실리콘층을 순차적으로 제거하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 2 항에 있어서,상기 게이트 절연막의 중앙부에 대응하여 폴리실리콘의 액티브층을 형성하는 단계와;애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 상기 제 2 및 3 포토레지스트 패턴을 제거하는 단계와;상기 제 2 및 제 3 포토레지스트 패턴이 제거됨으로써 노출된 상기 폴리실리콘 패턴의 양측부를 제거하는 단계와;스트립을 진행하여 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 소스 및 드레인 전극 각각의 일끝단은 상기 에치스토퍼와 중첩하며 타 끝단은 상기 게이트 절연막 상부로 상기 폴리실리콘의 액티브층의 끝단을 완전히 덮도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 에치스토퍼는 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하고 패터닝하여 단일층 구조로 형성하거나 또는 산화실리콘(SiO2)의 하부층과 질화실리콘(SiNx)의 상부층으로 이루어진 이중층 구조를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘의 액티브층과 상기 불순물 비정질 실리콘의 오믹콘택층 사이에 순수 비정질 실리콘으로 이루어지며 그 두께가 10Å 내지 50Å인 배리어층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 불순물 비정질 실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖도록 형성하며, 상기 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께 를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 화소영역과 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 상기 스위칭 영역에 아일랜드 형태로 순차 적층된 불순물 비정질 실리콘의 게이트 전극 및 게이트 절연막과;상기 게이트 절연막 위로 그 중앙부에 형성된 폴리실리콘의 액티브층과;상기 폴리실리콘의 액티브층 위로 그 중앙부에 형성된 에치스토퍼와;상기 에치스토퍼와 이의 외측으로 노출된 상기 폴리실리콘의 액티브층 위로 상기 에치스토퍼 상부에서 서로 이격하며 형성된 불순물 비정질 실리콘의 오믹콘택층과;상기 불순물 비정질 실리콘의 오믹콘택층 위로 서로 이격하며 형성된 소스 및 드레인 전극과;상기 기판상에 일방향으로 연장하여 상기 소스 전극과 연결되며 형성된 데이터 배선과;상기 데이터 배선과 소스 및 드레인 전극 위로 상기 불순물 비정질 실리콘의 게이트 전극을 노출시키는 게이트 콘택홀을 구비하며 형성된 제 1 보호층과;상기 제 1 보호층 위로 상기 게이트 콘택홀을 통해 상기 불순물 비정질 실리콘의 게이트 전극과 접촉하며 상기 데이터 배선과 교차하여 상기 화소영역을 정의하는 게이트 배선과;상기 게이트 배선 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 구비하며 형성된 제 2 보호층과;상기 제 2 보호층 위로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하는 어레이 기판.
- 제 8 항에 있어서,상기 폴리실리콘의 액티브층과 상기 불순물 비정질 실리콘의 오믹콘택층 사이에 순수 비정질 실리콘으로 이루어지며 그 두께가 10Å 내지 50Å인 배리어층을 포함하는 어레이 기판.
- 제 8 항에 있어서,상기 에치스토퍼는 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 어느 하나로 이루어진 단일층 구조를 갖거나 또는 산화실리콘(SiO2)의 하부층과 질화실리콘(SiNx)의 상부층으로 이루어진 이중층 구조를 갖는 것이 특징인 어레이 기판.
- 제 8 항에 있어서,상기 불순물 비정질 실리콘의 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖는 것이 특징인 어레이 기판.
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Comment text: Registration of Establishment Patent event date: 20110224 Patent event code: PR07011E01D |
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