[go: up one dir, main page]

CN108122926B - 阵列基板及其制作方法、显示面板和显示装置 - Google Patents

阵列基板及其制作方法、显示面板和显示装置 Download PDF

Info

Publication number
CN108122926B
CN108122926B CN201611072838.7A CN201611072838A CN108122926B CN 108122926 B CN108122926 B CN 108122926B CN 201611072838 A CN201611072838 A CN 201611072838A CN 108122926 B CN108122926 B CN 108122926B
Authority
CN
China
Prior art keywords
transistor
photoresist
region
array substrate
display area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201611072838.7A
Other languages
English (en)
Other versions
CN108122926A (zh
Inventor
高吉磊
孙静
刘金良
罗鸿强
刘祖文
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201611072838.7A priority Critical patent/CN108122926B/zh
Priority to PCT/CN2017/083051 priority patent/WO2018098994A1/zh
Priority to US15/737,276 priority patent/US10243007B2/en
Publication of CN108122926A publication Critical patent/CN108122926A/zh
Application granted granted Critical
Publication of CN108122926B publication Critical patent/CN108122926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0212—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or coating of substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/427—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer having different thicknesses of the semiconductor bodies in different TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/921—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs characterised by the configuration of the interconnections connecting the protective arrangements, e.g. ESD buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80377—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供了一种阵列基板、包括阵列基板的显示面板和显示装置，以及阵列基板的制作方法。所述阵列基板包括显示区、设置在显示区中的多个第一晶体管、设置在显示区外围的非显示区以及设置在非显示区中的多个第二晶体管，其中相比于第一晶体管，第二晶体管的有源层的厚度更小。

Description

阵列基板及其制作方法、显示面板和显示装置
技术领域
本发明一般地涉及显示技术领域，并且更特别地涉及一种阵列基板、包括阵列基板的显示面板和显示装置，以及阵列基板的制作方法。
背景技术
在包括薄膜晶体管（TFT）阵列基板的显示面板中，静电放电（Electro-StaticDischarge，ESD）现象会对TFT阵列基板的内部结构造成破坏。特别地，静电放电容易击穿TFT的沟道区域，导致TFT损坏，从而影响显示面板的正常显示。
现有技术提出通过在阵列基板中形成短路环来解决显示面板中的静电放电问题。然而，在阵列基板的整个制作过程中，短路环通常在形成TFT的沟道区域之后形成。不幸的是，在未形成短路环之前并且在形成沟道区域之后，经常会由于工艺等因素而产生电荷积聚，从而产生瞬间的大电流。这样的大电流将造成阵列基板的不同金属层之间的绝缘层和TFT的沟道区域被击穿，进而影响产品良率。
因此，在本领域中存在对一种改进的阵列基板和显示面板的需要。
发明内容
本发明的一个目的是提供一种阵列基板、包括阵列基板的显示面板和显示装置，以及阵列基板的制作方法，其能够至少部分地缓解或消除以上提到的现有技术中的问题中的一个或多个。
根据本发明的一个方面，提供了一种阵列基板。该阵列基板包括显示区、设置在显示区中的多个第一晶体管、设置在显示区外围的非显示区以及设置在非显示区中的多个第二晶体管。特别地，多个第二晶体管的有源层的厚度小于多个第一晶体管的有源层的厚度。
在本发明所提供的阵列基板中，由于第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度，因此如果存在电荷积聚，则所产生的静电放电将优先发生在非显示区中，而设置在显示区中的第一晶体管则不受静电放电影响。因此，产品的抗ESD能力和产品的良率得以改进。
在一些实施例中，显示区还包括交叉设置的多条栅线和多条数据线。每一个第一晶体管设置在每一个栅线与数据线的交叉处，并且每一个第一晶体管的控制极连接到对应的栅线，每一个第一晶体管的第一极连接到对应的数据线。
在一些实施例中，第一晶体管的第一极为第一晶体管的源极或漏极。例如，当第一晶体管为N型晶体管时，第一晶体管的第一极为漏极。此外，第一晶体管的第二极（在N型晶体管的情况下，源极）连接到相应的发光单元，以便为发光单元提供驱动信号。
在一些实施例中，多条数据线延伸到非显示区，并且非显示区还包括与显示区中的多条栅线平行的一条或多条第一辅助线。多条数据线与第一辅助线交叉，每一个第二晶体管设置在每一个数据线与第一辅助线的交叉处，并且每一个第二晶体管的控制极连接到对应的第一辅助线，每一个第二晶体管的第一极连接到对应的数据线。
在这样的实施例中，第一晶体管和第二晶体管共用数据线。当阵列基板上由于电荷积聚而发生静电放电时，所产生的大电流将流向第二晶体管，使第二晶体管被击穿而保护第一晶体管不受影响，从而保证显示面板的正常工作。
在一些实施例中，多条栅线延伸到非显示区，并且非显示区还包括与显示区中的多条数据线平行的一条或多条第二辅助线。多条栅线与第二辅助线交叉，每一个第二晶体管设置在每一个栅线与第二辅助线的交叉处，并且每一个第二晶体管的控制极连接到对应的栅线，每一个第二晶体管的第一极连接到对应的第二辅助线。
在这样的实施例中，第一晶体管和第二晶体管共用栅线。同样地，当阵列基板上由于电荷积聚而发生静电放电时，所产生的大电流将流向第二晶体管，使第二晶体管被击穿而保护第一晶体管不受影响，从而保证显示面板的正常工作。
在一些实施例中，第二晶体管的第一极为第二晶体管的源极或漏极。与第一晶体管类似地，当第二晶体管为N型晶体管时，第二晶体管的第一极为漏极。
在一些实施例中，第一晶体管和第二晶体管均为P型晶体管或均为N型晶体管。
根据本发明的另一方面，提供了一种显示面板，包括上述任一种阵列基板。
在本发明所提供的显示面板中，由于第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度，因此如果存在电荷积聚，则所产生的静电放电将优先发生在非显示区中，而设置在显示区中的第一晶体管则不受静电放电影响。因此，产品的抗ESD能力和产品的良率得以改进。
在一些实施例中，显示面板为扭曲向列（TN）或高级超维场转换（ADS）显示模式。也就是说，本发明的原理适用于具有包括TN、ADS在内的多种显示模式的显示面板。
根据本发明的又一方面，提供了一种显示装置，包括上述显示面板。
根据本发明另外的方面，提供了一种阵列基板的制作方法。该阵列基板包括显示区、设置在显示区中的多个第一晶体管、设置在显示区外围的非显示区以及设置在非显示区中的多个第二晶体管。方法包括依次形成半导体层、源漏金属层以及光致抗蚀剂。方法还包括对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂进行曝光，其中，要形成第一晶体管的沟道的区域中的光致抗蚀剂的曝光程度小于要形成第二晶体管的沟道的区域中的光致抗蚀剂的曝光程度。例如，曝光步骤可以包括：对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂进行部分曝光，以及对要形成第一晶体管和第二晶体管之间的区域的光致抗蚀剂进行全曝光。
接着，对光致抗蚀剂进行显影。由于形成第一晶体管的沟道的区域中的光致抗蚀剂的曝光程度小于要形成第二晶体管的沟道的区域中的光致抗蚀剂的曝光程度，因而要形成第一晶体管的沟道的区域中的剩余光致抗蚀剂的厚度大于要形成第二晶体管的沟道的区域中的光致抗蚀剂的厚度。
接下来，分别蚀刻掉要形成第一晶体管和第二晶体管的沟道的区域处的源漏金属层和部分的半导体层以分别形成第一晶体管和第二晶体管的有源层。例如，该步骤可以包括：对光致抗蚀剂进行灰化处理直到在要形成第二晶体管的沟道的区域中暴露出源漏金属层。由于要形成第一晶体管的沟道的区域中的剩余光致抗蚀剂的厚度大于要形成第二晶体管的沟道的区域中的光致抗蚀剂的厚度，因而在灰化处理之后，在要形成第一晶体管的沟道的区域中并未暴露源漏金属层，而是仍旧存在剩余的光致抗蚀剂。蚀刻掉暴露出的源漏金属层并且蚀刻掉部分的半导体层。再次对光致抗蚀剂进行灰化处理直到在要形成第一晶体管的沟道的区域处暴露出源漏金属层。蚀刻掉暴露出的源漏金属层并且蚀刻掉部分的半导体层。
最后，去除光致抗蚀剂。
在结果得到的阵列基板中，第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度。
在本发明所提供的上述方法中，在不增加掩膜板数目的情况下，采用一次曝光和显影而制作得到有源层厚度不同的显示区中的第一晶体管和非显示区的第二晶体管，因此不显著增加阵列基板的制造成本。由于第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度，因此如果存在电荷积聚，则所产生的静电放电将优先发生在非显示区中，而设置在显示区中的第一晶体管则不受静电放电影响。因此，制作得到的产品的抗ESD能力和产品的良率得以改进。
如本文中所使用的，术语“灰化处理”是指将光致抗蚀剂作为被蚀刻材料对其进行蚀刻，以减薄光致抗蚀剂的厚度的过程。本文中的术语“部分曝光”是指光通过兼具透射性质和反射性质的光刻掩膜板照射在光致抗蚀剂上，使得光致抗蚀剂部分变性，继而在显影过程中仅减薄而非完全去除光致抗蚀剂的过程。与此相对地，本文中的术语“全曝光”是指光直接或通过全透射的光刻掩膜板照射在光致抗蚀剂上，使得光致抗蚀剂完全变性，继而在显影过程中被完全去除的过程。
在一些实施例中，上述方法还包括蚀刻掉要形成第一晶体管和第二晶体管之间的区域中的源漏金属层和半导体层。
在一些实施例中，对要形成第一晶体管和第二晶体管的沟道的区域的光致抗蚀剂进行部分曝光包括，对要形成第一晶体管沟道的区域的光致抗蚀剂进行1/3曝光，并且对要形成第二晶体管的沟道的区域的光致抗蚀剂进行2/3曝光。
如本文所使用的，术语“1/3曝光”是指1/3的光穿过光刻掩膜板而照射到光致抗蚀剂上，使得在显影后1/3厚度的光致抗蚀剂变性。在此，以正光致抗蚀剂为例。当然，也可以使用负光致抗蚀剂，并且本领域技术人员可以根据实际需要而调整曝光比例。
在一些实施例中，上述方法还包括在去除光致抗蚀剂之后的阵列基板上形成静电放电短路环。
在一些实施例中，上述方法还包括在形成静电放电短路环之后切除非显示区。由于静电放电短路环能够防止阵列基板中的静电放电损坏TFT，因此非显示区可以被切除以减小最终得到的显示装置的尺寸。
在一些实施例中，上述方法还包括在衬底上形成交叉设置的多条栅线和多条数据线，其中多条栅线隔一行或多行连接或全部连接在一起，和/或多条数据线隔一行或多行连接或全部连接在一起。
在栅线和数据线制作完成后，通常需要对栅线和数据线进行测试，以保证其电气连通。因此，在这样的实施例中，通过将多条栅线隔一行或多行连接或全部连接在一起，和/或将多条数据线隔一行或多行连接或全部连接在一起，可以简化测试，降低测试成本。
在一些实施例中，切除非显示区的步骤还包括切除多条栅线和多条数据线的连接部分以使多条栅线相互电气绝缘，并且多条数据线相互电气绝缘。例如，多条栅线和多条数据线的连接部分位于非显示区中。
应当指出的是，本发明的各方面具有类似或相同的示例实现和益处，在此不再赘述。
本发明的这些和其它方面将从以下描述的实施例显而易见并且将参照以下描述的实施例加以阐述。
附图说明
图1是根据本发明的实施例的阵列基板的示意图；
图2是根据本发明的另一实施例的阵列基板的示意图；
图3是根据本发明另外的实施例的阵列基板的示意图；
图4（a）-图4（h）是根据本发明的实施例的阵列基板的制作方法的各步骤的示意图；以及
图5示意性地图示了阵列基板中的栅线和数据线的布置。
具体实施方式
以下将结合附图详细描述本发明的示例性实施例。附图是示意性的，并未按比例绘制，且只是为了说明本发明的实施例而并不意图限制本发明的保护范围。在附图中，相同的附图标记表示相同或相似的部分。为了使本发明的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。
需要说明的是，本文中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本文中，为区分晶体管除栅极（即控制极）之外的两极，将其中一极称为第一极，将另一极称为第二极。此外，按照晶体管特性的不同，可以将晶体管分为N型和P型。以下实施例均以N型晶体管为例进行说明，当采用N型晶体管时，第一极可以是该N型晶体管的漏极，第二极则可以是该N型晶体管的源极。如本领域技术人员将领会到的，也可以采用P型晶体管来实现本发明的目的。
图1示意性地图示了根据本发明的实施例的阵列基板。如图1所示，阵列基板100包括显示区110、设置在显示区110中的多个第一晶体管T1、设置在显示区110外围的非显示区120以及设置在非显示区120中的多个第二晶体管T2。相比于第一晶体管T1，第二晶体管T2的有源层的厚度更小。
在如图1所示的阵列基板100中，由于第二晶体管T2的有源层的厚度小于第一晶体管T1的有源层的厚度，因此如果存在电荷积聚，则所产生的静电放电将优先发生在非显示区120中，而设置在显示区110中的第一晶体管T1则不受静电放电影响。因此，产品的抗ESD能力和产品的良率得以改进。
进一步地，如图1所示，显示区110还包括交叉设置的多条栅线G(n)，G(n+1)和多条数据线D(n-1)，D(n)，D(n+1)。每一个第一晶体管T1设置在每一个栅线与数据线的交叉处，并且每一个第一晶体管T1的控制极连接到对应的栅线，每一个第一晶体管T1的第一极连接到对应的数据线。
在图1中所示的实施例中，多条数据线D(n-1)，D(n)，D(n+1)延伸到非显示区120，并且非显示区120还包括与显示区110中的多条栅线G(n)，G(n+1)平行的一条或多条第一辅助线F1。多条数据线D(n-1)，D(n)，D(n+1)与第一辅助线F1交叉，每一个第二晶体管T2设置在每一个数据线与第一辅助线的交叉处，并且每一个第二晶体管T2的控制极连接到对应的第一辅助线，每一个第二晶体管T2的第一极连接到对应的数据线。
第一晶体管T1的第一极为第一晶体管的源极或漏极。例如，当第一晶体管为N型晶体管时，第一晶体管的第一极为漏极。此外，第一晶体管的第二极（在N型晶体管的情况下，源极）连接到相应的发光单元，以便为发光单元提供驱动信号。第二晶体管T2的第一极为第二晶体管T2的源极或漏极。与第一晶体管类似地，当第二晶体管T2为N型晶体管时，第二晶体管T2的第一极为漏极。
在这样的实施例中，第一晶体管T1和第二晶体管T2共用数据线D(n-1)，D(n)，D(n+1)。当阵列基板100上由于电荷积聚而发生静电放电时，所产生的大电流将流向第二晶体管T2，使第二晶体管T2被击穿而保护第一晶体管T1不受影响，从而保证显示面板的正常工作。
图2示意性地图示了根据本发明的另一实施例的阵列基板。与阵列基板100类似地，阵列基板200包括显示区210、设置在显示区210中的多个第一晶体管T1、设置在显示区210外围的非显示区220以及设置在非显示区220中的多个第二晶体管T2。相比于第一晶体管T1，第二晶体管T2的有源层的厚度更小。
进一步地，如图2所示，显示区210还包括交叉设置的多条栅线G(n)，G(n+1)和多条数据线D(n-1)，D(n)，D(n+1)。每一个第一晶体管T1设置在每一个栅线与数据线的交叉处，并且每一个第一晶体管T1的控制极连接到对应的栅线，每一个第一晶体管T1的第一极连接到对应的数据线。
然而，与阵列基板100不同的是，在阵列基板200中，多条栅线G(n)，G(n+1)延伸到非显示区220，并且非显示区220还包括与显示区中的多条数据线D(n-1)，D(n)，D(n+1)平行的一条或多条第二辅助线F2。多条栅线G(n)，G(n+1)与第二辅助线F2交叉，每一个第二晶体管T2设置在每一个栅线与第二辅助线的交叉处，并且每一个第二晶体管T2的控制极连接到对应的栅线，每一个第二晶体管T2的第一极连接到对应的第二辅助线。
在这样的实施例中，第一晶体管T1和第二晶体管T2共用栅线G(n)，G(n+1)。同样地，当阵列基板上由于电荷积聚而发生静电放电时，所产生的大电流将流向第二晶体管T2，使第二晶体管T2被击穿而保护第一晶体管T1不受影响，从而保证显示面板的正常工作。
在阵列基板100和阵列基板200中，第一晶体管T1和第二晶体管T2可以均为P型晶体管或均为N型晶体管。
图1和图2所示的实施例可以组合。例如，如图3所示，在示例性实施例中，多条数据线D(n-1)，D(n)，D(n+1)延伸到非显示区，多条栅线G(n)，G(n+1)延伸到非显示区，并且非显示区还包括与显示区中的多条栅线G(n)，G(n+1)平行的一条或多条第一辅助线F1以及与显示区中的多条数据线D(n-1)，D(n)，D(n+1)平行的一条或多条第二辅助线F2。一部分第二晶体管T2中的每一个设置在每一个数据线与第一辅助线F1的交叉处，并且每一个第二晶体管的控制极连接到对应的第一辅助线F1，每一个第二晶体管的第一极连接到对应的数据线。另外一部分的第二晶体管T2中的每一个设置在每一个栅线与第二辅助线F2的交叉处，并且每一个第二晶体管的控制极连接到对应的栅线，每一个第二晶体管的第一极连接到对应的第二辅助线F2。
以下结合图4（a）-4（g）来详细地描述根据本发明的实施例的制作上述任一种阵列基板的方法。应当指出的是，尽管在图4（a）-4（g）中将阵列基板的制作方法划分为数个步骤，但是这仅仅为了描述的简单和方便。而且，尽管以某种顺序示出阵列基板的制作方法，但是该方法不受限于所图示的顺序。事实上，图4（a）-4（g）中的制作方法可以如适当的那样划分成若干个步骤，并且不同步骤之间可以在时间上交错或合并而不脱离于本发明的精神和范围。
如图4（a）所示，首先在衬底101上形成栅金属层102、栅极绝缘层103、半导体层104和源漏金属层105，并且在源漏金属层105上沉积光致抗蚀剂PR。
然后，对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂PR进行部分曝光，并且对要形成第一晶体管和第二晶体管之间的区域中的光致抗蚀剂进行全曝光。要形成第一晶体管的沟道的区域中的光致抗蚀剂的曝光程度小于要形成第二晶体管的沟道的区域中的光致抗蚀剂的曝光程度。上述过程可以通过一次曝光完成，其中曝光所采用的光刻掩膜板的不同区域可以具有不同的透射和反射性质。例如，与要形成第一晶体管和第二晶体管的沟道的区域对应的光刻掩膜板的部分兼具透射和反射性质，而与要形成第一晶体管和第二晶体管之间的区域对应的光刻掩膜板的部分是全透射的。并且，与要形成第一晶体管的沟道的区域对应的光刻掩膜板的部分的透射和反射性质不同于与要形成第二晶体管的沟道的区域对应的光刻掩膜板的部分。当然，上述过程也可以通过多次曝光完成。在曝光完成后，对光致抗蚀剂PR进行显影。如图4（b）所示，由于形成第一晶体管的沟道的区域中的光致抗蚀剂的曝光程度小于要形成第二晶体管的沟道的区域中的光致抗蚀剂的曝光程度，因而要形成第一晶体管的沟道的区域中的剩余光致抗蚀剂的厚度大于要形成第二晶体管的沟道的区域中的光致抗蚀剂的厚度。要形成第一晶体管和第二晶体管之间的区域中的光致抗蚀剂被完全去除。
接着，如图4（c）所示，蚀刻掉要形成第一晶体管和第二晶体管之间的区域中的源漏金属层105和半导体层104。
然后，如图4（d）所示，对光致抗蚀剂进行灰化处理直到在要形成第二晶体管的沟道的区域中暴露出源漏金属层105。由于要形成第一晶体管的沟道的区域中的剩余光致抗蚀剂的厚度大于要形成第二晶体管的沟道的区域中的光致抗蚀剂的厚度，因而在灰化处理之后，在要形成第一晶体管的沟道的区域中并未暴露源漏金属层105，而是仍旧存在剩余的光致抗蚀剂。
接着，如图4（e）所示，蚀刻掉暴露出的源漏金属层105并且蚀刻掉部分的半导体层104以形成第二晶体管的有源区。
然后，如图4（f）所示，再次对光致抗蚀剂PR进行灰化处理直到在要形成第一晶体管的沟道的区域处暴露出源漏金属层105。
然后，如图4（g）蚀刻掉暴露出的源漏金属层105并且蚀刻掉部分的半导体层104以形成第一晶体管的有源区。
最后，去除光致抗蚀剂PR。最终得到的阵列基板如图4（h）所示。在结果得到的阵列基板中，在第一和第二晶体管的沟道区域中剩余的半导体层分别作为第一和第二晶体管的有源层，并且如图4（h）所示，相比于第一晶体管，第二晶体管的有源层的厚度更小。
在本发明所提供的上述方法中，在不增加掩膜板数目的情况下，采用一次曝光和显影而制作得到有源层厚度不同的显示区中的第一晶体管和非显示区的第二晶体管，因此不显著增加阵列基板的制造成本。由于第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度，因此如果存在电荷积聚，则所产生的静电放电将优先发生在非显示区中，而设置在显示区中的第一晶体管则不受静电放电影响。因此，制作得到的产品的抗ESD能力和产品的良率得以改进。
在示例性实施例中，对要形成第一晶体管和第二晶体管的沟道的区域的光致抗蚀剂进行部分曝光包括，对要形成第一晶体管沟道的区域的光致抗蚀剂进行1/3曝光，并且对要形成第二晶体管的沟道的区域的光致抗蚀剂进行2/3曝光。在实际实施时，本领域技术人员可以根据实际需要而设计出其它合适的光致抗蚀剂的曝光比例。
在示例性实施例中，上述方法还包括在去除光致抗蚀剂PR之后的阵列基板上形成静电放电短路环。静电放电短路环通常用于应对阵列基板中的静电放电现象，保护阵列基板的显示区不受静电放电影响。
因此，在具有静电放电短路环的阵列基板中，上述方法还可以包括在形成静电放电短路环之后切除非显示区。由于静电放电短路环能够防止阵列基板中的静电放电损坏晶体管，因此非显示区可以被切除以减小最终得到的显示装置的尺寸。
在示例性实施例中，上述方法还可以包括在衬底上形成交叉设置的多条栅线和多条数据线。图5示意性地图示了所形成的多条栅线和多条数据线的图案，并且为了图示的简洁而省略了晶体管。
如图5所示，多条栅线G(n-1)，G(n)，G(n+1)，G(n+2)全部连接在一起，并且多条数据线D(n-1)，D(n)，D(n+1)，D(n+2)隔一行连接，即奇数列的数据线D(n-1)，D(n+1)连接在一起，并且偶数列的数据线D(n)，D(n+2)连接在一起。可替换地，栅线也可以隔一行或多行连接，并且数据线可以全部连接在一起或隔多行连接。
这样设计的目的在于，在栅线和数据线制作完成后，通常需要对栅线和数据线进行测试，以保证其电气连通。因此，在这样的实施例中，通过将多条栅线隔一行或多行连接或全部连接在一起，和/或将多条数据线隔一行或多行连接或全部连接在一起，可以简化测试，降低测试成本。
但是，必须在测试完成后使栅线相互电气绝缘并且使数据线相互电气绝缘，以保证阵列基板的正常工作。例如，切除非显示区的步骤还可以包括切除多条栅线和多条数据线的连接部分以使多条栅线相互电气绝缘，并且多条数据线相互电气绝缘。如图5所示，多条栅线和多条数据线的连接部分位于非显示区中（虚线框外部），因此在切除非显示区时一并切除多条栅线和多条数据线的连接部分，使得栅线相互电气绝缘并且数据线相互电气绝缘。
本发明还提供了一种显示面板和显示装置，其包括上述任一实施例所述的阵列基板。
本发明所提供的显示面板和显示装置可以为扭曲向列（TN）或高级超维场转换（ADS）显示模式。也就是说，本发明的原理适用于包括TN、ADS在内的多种显示模式。
本发明的概念可以广泛应用于任何具有显示功能的系统，包括台式计算机、膝上型计算机、移动电话、平板电脑等。另外，尽管上文已经详细描述了几个实施例，但是其它修改是可能的。例如，以上描述的流程图不要求所描述的特定次序或顺序的次序来实现合期望的结果。可以提供其它步骤，或者可以从所描述的流中除去步骤，并且其它组件可以添加到所描述的系统或者从所描述的系统移除。其它实施例可以在本发明的范围内。本领域技术人员鉴于本发明的教导，可以实现众多变型和修改而不脱离于本发明的精神和范围。

Claims (6)

1.一种阵列基板的制作方法，其特征在于，所述阵列基板包括显示区、设置在显示区中的多个第一晶体管、位于显示区外围的非显示区以及设置在非显示区中的多个第二晶体管，所述方法包括：
依次形成半导体层、源漏金属层以及光致抗蚀剂；
对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂进行曝光，使得要形成第一晶体管的沟道的区域中的光致抗蚀剂的曝光程度小于要形成第二晶体管的沟道的区域中的光致抗蚀剂的曝光程度；
对光致抗蚀剂进行显影；
分别蚀刻掉要形成第一晶体管和第二晶体管的沟道的区域处的源漏金属层和部分的半导体层以分别形成第一晶体管和第二晶体管的有源层；以及
去除光致抗蚀剂，
其中，形成的第二晶体管的有源层的厚度小于第一晶体管的有源层的厚度。
2.根据权利要求1所述的方法，其特征在于，在对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂进行曝光包括：
对要形成第一晶体管和第二晶体管的沟道的区域中的光致抗蚀剂进行部分曝光；以及
对要形成第一晶体管和第二晶体管之间的区域的光致抗蚀剂进行全曝光。
3.根据权利要求1所述的方法，其特征在于，分别蚀刻掉要形成第一晶体管和第二晶体管的沟道的区域处的源漏金属层和部分的半导体层以分别形成第一晶体管和第二晶体管的有源层包括：
对光致抗蚀剂进行灰化处理直到在要形成第二晶体管的沟道的区域处暴露出源漏金属层；
蚀刻掉暴露出的源漏金属层并且蚀刻掉部分的半导体层以形成第二晶体管的有源层；
在形成第二晶体管的有源层之后对光致抗蚀剂进行灰化处理直到在要形成第一晶体管的沟道的区域中暴露出源漏金属层；以及
蚀刻掉暴露出的源漏金属层并且蚀刻掉部分的半导体层以形成第一晶体管的有源层。
4.根据权利要求1所述的方法，其特征在于，对要形成第一晶体管和第二晶体管的沟道的区域的光致抗蚀剂进行曝光包括，对要形成第一晶体管沟道的区域的光致抗蚀剂进行1/3曝光，并且对要形成第二晶体管的沟道的区域的光致抗蚀剂进行2/3曝光。
5.根据权利要求1所述的方法，其特征在于，还包括蚀刻掉要形成第一晶体管和第二晶体管之间的区域中的源漏金属层和半导体层。
6.根据权利要求1所述的方法，其特征在于，还包括在去除光致抗蚀剂之后的阵列基板上形成静电放电短路环。
CN201611072838.7A 2016-11-29 2016-11-29 阵列基板及其制作方法、显示面板和显示装置 Active CN108122926B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201611072838.7A CN108122926B (zh) 2016-11-29 2016-11-29 阵列基板及其制作方法、显示面板和显示装置
PCT/CN2017/083051 WO2018098994A1 (zh) 2016-11-29 2017-05-04 阵列基板及其制作方法、显示面板和显示装置
US15/737,276 US10243007B2 (en) 2016-11-29 2017-05-04 Array substrate and manufacturing method thereof, display panel and display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611072838.7A CN108122926B (zh) 2016-11-29 2016-11-29 阵列基板及其制作方法、显示面板和显示装置

Publications (2)

Publication Number Publication Date
CN108122926A CN108122926A (zh) 2018-06-05
CN108122926B true CN108122926B (zh) 2023-09-22

Family

ID=62225636

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611072838.7A Active CN108122926B (zh) 2016-11-29 2016-11-29 阵列基板及其制作方法、显示面板和显示装置

Country Status (3)

Country Link
US (1) US10243007B2 (zh)
CN (1) CN108122926B (zh)
WO (1) WO2018098994A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950186B2 (en) * 2019-07-26 2021-03-16 Novatek Microelectronics Corp. Display apparatus and method thereof
CN111007686A (zh) * 2019-11-14 2020-04-14 Tcl华星光电技术有限公司 阵列基板、显示面板及制备方法
CN113594182B (zh) * 2021-07-27 2024-07-02 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010097114A (ja) * 2008-10-20 2010-04-30 Epson Imaging Devices Corp 液晶表示装置
CN102881695A (zh) * 2011-07-14 2013-01-16 三星显示有限公司 薄膜晶体管阵列基板、其制造方法以及有机发光显示设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820647B1 (ko) * 2001-10-29 2008-04-08 엘지.필립스 엘시디 주식회사 반투과 액정 표시 장치용 어레이기판 및 이의 제조방법
KR100835974B1 (ko) * 2001-12-24 2008-06-09 엘지디스플레이 주식회사 횡전계방식 액정표시장치용 어레이기판과 그 제조방법
KR101019048B1 (ko) * 2008-11-20 2011-03-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102025836B1 (ko) 2011-11-07 2019-09-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR102223678B1 (ko) * 2014-07-25 2021-03-08 삼성디스플레이 주식회사 표시장치용 백플레인 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010097114A (ja) * 2008-10-20 2010-04-30 Epson Imaging Devices Corp 液晶表示装置
CN102881695A (zh) * 2011-07-14 2013-01-16 三星显示有限公司 薄膜晶体管阵列基板、其制造方法以及有机发光显示设备

Also Published As

Publication number Publication date
US10243007B2 (en) 2019-03-26
WO2018098994A1 (zh) 2018-06-07
CN108122926A (zh) 2018-06-05
US20180374877A1 (en) 2018-12-27

Similar Documents

Publication Publication Date Title
US7928437B2 (en) Thin film transistor substrate and method of manufacture
CN105097947B (zh) 薄膜晶体管阵列基板及其制造方法
CN209946604U (zh) 一种阵列基板、显示面板及显示装置
US8654053B2 (en) Liquid crystal display device, manufacturing method and repair method thereof
CN106024809B (zh) 一种阵列基板的制作方法、阵列基板及显示装置
US9406664B2 (en) Array substrate, method for fabricating the same and display device
US10121802B2 (en) Array substrate and method for manufacturing the same and display device
CN107808886B (zh) 过孔连接结构及制造方法、阵列基板及制造方法、显示装置
US20180292719A1 (en) Array substrate and liquid crystal display panel comprising the same
CN108122926B (zh) 阵列基板及其制作方法、显示面板和显示装置
US8502946B2 (en) Array substrate of fringe field switching mode liquid crystal display panel and method of manufacturing the same
CN103904087A (zh) 薄膜晶体管阵列基板及其制造方法
CN104299975B (zh) 阵列基板及其制作方法
WO2013040798A1 (zh) 阵列基板及其制造和修复方法和液晶显示装置
CN106876260B (zh) 一种闸电极结构及其制造方法和显示装置
CN102723309A (zh) 一种阵列基板及其制造方法和显示装置
KR102106006B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US6972819B2 (en) Method of manufacturing IPS-LCD using 4-mask process
CN106206615B (zh) 阵列基板的制作方法
US8835928B2 (en) Semiconductor device and process for production thereof
CN206961832U (zh) 阵列基板、显示面板和显示装置
CN105261621B (zh) 阵列基板及其制作方法、显示装置
CN103681489B (zh) 阵列基板及其制造方法、显示装置
US20160307930A1 (en) Array substrate, manufacturing method thereof, and display device
CN105185839A (zh) Tft及其制造方法、驱动电路和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant