KR101518851B1 - 어레이 기판의 제조방법 - Google Patents

Abstract

본 발명은, 화소영역, 상기 화소영역에 스위칭 영역이 정의된 기판 상에 제 1 금속층과, 제 1 무기절연층과, 순수 비정질 실리콘층을 형성하는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층과 제 1 무기절연층과 제 1 금속층을 패터닝하여 상기 스위칭 영역에 순차 적층된 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하고, 동시에 상기 화소영역의 경계에 상기 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선을 형성하는 단계와; 상기 액티브층과 게이트 배선 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 가지며 상기 게이트 배선을 덮는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 화소영역에 상기 층간절연막 상에 상기 드레인 전극의 일끝단과 직접 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.

어레이기판, 폴리실리콘, 액티브층, 표면손상, 건식식각, 결정화, 4마스크

Description

어레이 기판의 제조방법{Method of fabricating array substrate}

본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터를 포함하는 어레이 기판의 제조방법에 관한 것이다.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.

도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.

도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체 층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.

또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.

전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.

도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.

우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형 성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.

다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.

다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.

다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.

다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.

이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.

따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.

또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어 나 생산성을 떨어뜨리는 결과를 초래하고 있다.

한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.

하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.

이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.

하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑 공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다. 또한 상기 도핑 공정은 마스크 공정을 진행하여야 하므로 마스크 공정수가 증가함으로써 최소 7마스크 공정을 진행해야 하므로 어레이 기판의 제조 시간이 길어지며, 마스크 공정 추가에 의해 또 다시 제조 비용이 증가되는 문제를 초래하고 있다.

본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 제 1 목적으로 한다.

나아가, 액티브층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않음으로서 마스크 공정 회수 및 제조 시간을 단축하여 제조 비용을 저감시킬 수 있는 어레이 기판의 제조 방법을 제공하는 것을 제 2 목적으로 하며, 나아가 폴리실리콘의 액티브층을 형성함으로써 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 제 3 목적으로 한다.

상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판의 제조 방법은, 화소영역, 상기 화소영역에 스위칭 영역이 정의된 기판 상에 제 1 금속층과, 제 1 무기절연층과, 순수 비정질 실리콘층을 형성하는 단계와; 고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와; 상기 순수 폴리실리콘층과 제 1 무기절연층과 제 1 금속층을 패터닝하여 상기 스위칭 영역에 순차 적층된 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하고, 동시에 상기 화소영역의 경계에 상기 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선을 형성하는 단계와; 상기 액티브층과 게이트 배선 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 가지며 상기 게이트 배선을 덮는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 화소영역에 상기 층간절연막 상에 상기 드레인 전극의 일끝단과 직접 접촉하는 화소전극을 형성하는 단계를 포함한다.

이때, 상기 게이트 배선을 형성하는 단계는, 상기 화소영역 내의 상기 기판 상에, 제 1 스토리지 전극과 상기 게이트 배선의 일끝단과 연결되는 게이트 패드전극과 상기 데이터 배선 일끝단과 접촉하는 데이터 링크패턴과 상기 데이터 링크패 턴과 연결된 데이터 패드전극을 형성하는 단계를 포함한다.

상기 층간절연막을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 링크패턴을 노출시키는 데이터 링크 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는, 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하고, 상기 제 1 스토리지 전극과 중첩하여 스토리지 커패시터를 이루는 제 2 스토리지 전극을 형성하는 단계를 포함한다.

또한, 상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층과, 상기 화소영역의 경계에 상기 게이트 배선과, 상기 제 1 스토리지 전극과, 상기 게이트 및 데이터 패드전극과, 상기 데이터 링크패턴을 형성하는 단계는, 상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴이 형성되는 부분에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 2 무기절연층 및 상기 제 1 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 상기 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하고, 상기 화 소영역의 경계에 상기 게이트 배선과, 상기 제 1 스토리지 전극과, 상기 게이트 및 데이터 패드전극과, 상기 데이터 링크패턴을 형성하고, 동시에 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴 각각의 상부에 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴 상부 각각에 위치한 상기 순수 폴리실리콘 패턴을 노출시키는 단계와; 상기 순수 폴리실리콘 패턴과 그 하부에 무기절연패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함한다.

또한, 상기 게이트 배선을 형성하는 단계는 상기 게이트 배선 일끝단과 연결된 게이트 패드전극과 상기 화소영역 내에 제 1 스토리지 전극을 형성하는 단계를 포함하고, 상기 층간절연막을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 포함하고, 상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 일끝단과 연결된 데이터 패드전극을 형성하는 단계를 포함하며, 상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드전극을 덮는 데이터 보조 패드전극과, 상기 제 1 스토리지 전극과 중첩하며 상기 화소전극과 연결된 제 2 스토리지 전극을 형성하는 단계를 포함한다.

상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징이다.

또한, 상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징이다.

본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.

액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.

본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 순수 비정질 실리콘층을 결정화 공정에 의해 순수 폴리실리콘층으로 결정화하고 이를 액티브층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.

폴리실리콘을 박막트랜지스터의 액티브층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 별도의 마스크 공정 및 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감을 포함하여 제조 비용을 저감할 수 있는 장점이 있다.

이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.

도 4a 내지 도 4j는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이며, 도 5a 내지 5j는 본 발명의 실시예에 따른 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도이며, 도 6a 내지 도 6j는 본 발명의 실시예에 따른 어레이 기판의 데이터 패드부 및 데이터 배선의 끝단이 형성된 데이터 링크부에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터(Tr)가 형성될 부분을 스위칭 영역(TrA), 스토리지 커패시터가 형성되는 부분을 스토리지 영역(StgA)이라 정의한다.

우선, 도 4a, 5a 및 6a에 도시한 바와 같이, 투명한 기판(101) 상에 제 1 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 티타늄(Ti), 티타늄 합금(MoTi) 중에서 선택되는 하나 또는 둘 이상을 연속하여 증착함으로서 단일층, 이중층 또는 3중층 구조의 제 1 금속층(103)을 형성한다. 이때 상기 제 1 금속층(103)의 두께는 1000Å 내지 5000Å 정도인 것이 바람직하다. 이때, 상기 제 1 금속층(103)이 이중층 구조(미도시)인 경우 일례로 알루미늄 합금(AlNd)/몰리브덴(Mo)으로 이루어질 수 있으며, 3중층 구조(미도시)인 경우 일례로 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo), 몰리브덴(Mo)/알루미늄 합금(AlNd)/ 몰리브덴(Mo), 티타늄(Ti)/구리(Cu)/티타늄(Ti), 티타늄 합금(MoTi)/구리(Cu)/티타늄 합금(MoTi), 몰리브덴(Mo)/구리(Cu)/몰리브덴(Mo)으로 이루어질 수 있다.

이렇게 제 1 금속층(103)을 단일층 이외에 이중층 또는 3중층 구조를 갖도록 형성하는 이유는, 이후 형성되는 순수 비정질 실리콘층(112)의 결정화 공정 진행시 고온에 의한 변형을 최소화하는 동시에 저저항 특성을 갖는 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리 합금 중 하나를 포함함으로써 게이트 배선(미도시) 자체의 단위면적당 저항을 최소화하기 위함이다. 티타늄(Ti), 티타늄 합금(Ti), 몰리브덴(Mo)은 비교적 그 녹는점이 높아 600℃ 내지 700℃의 고온에서도 변형이 거의 발생하지 않기 때문에 이들 금속물질로 저저항 특성을 갖는 금속물질로 이루어진 부분을 감싸는 구조를 이룬 상태에서 결정화를 위해 600℃ 내지 700℃의 고온의 분위기에 노출되더라도 알루미늄(Al) 등 저저항 특성을 갖는 금속물질로 이루어진 부분이 변형되는 것을 방지할 수 있기 때문이다. 하지만, 상기 제 1 금속층(103)은 이중층 또는 3중층 구조로 반드시 형성할 필요는 없으며, 단일층 구조 형성하여도 최종적으로 상기 제 1 금속층(103)은 패터닝되므로 크게 문제되지는 않는다. 한편, 도면에 있어서는 위해 단일층 구조의 제 1 금속층(103)이 형성된 것을 일례로 도시하였다.

다음, 상기 제 1 금속층(103) 위로 무기절연물질 예를들면 산화실리콘(SiO₂)을 증착하여 제 1 무기절연층(108)을 형성한다. 이때, 상기 제 1 무기절연층(108)은 그 두께가 500Å 내지 4000Å 정도가 되도록 하는 것이 바람직하다.

이후, 연속하여 상기 제 1 무기절연층(108) 위로 순수 비정질 실리콘을 증착함으로써 400Å 내지 600Å 정도의 두께를 갖는 순수 비정질 실리콘층(112)을 형성한다.

이 경우, 상기 제 1 무기절연층(108)과 상기 순수 비정질 실리콘층(112)의 형성은 모두 화학기상증착(Chemical Vapor Deposition : CVD) 장비(미도시)를 통해 상기 화학기상증착(CVD) 장비(미도시)의 챔버(미도시)내에 주입되는 반응 가스만을 바꿈으로써 연속적으로 형성되는 것이 특징이다. 이때, 상기 순수 비정질 실리콘층(112)은, 종래의 경우 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 800Å 내지 1000Å 정도의 두께로 형성하였지만, 본 발명의 실시예의 경우, 상기 순수 비정질 실리콘층(112)을 통해 최종적으로 구현되는 폴리실리콘의 액티브층(도 4j의 115)은 건식식각에 노출되지 않으므로 상기 순수 비정질 실리콘층(112)은 재료비 저감 및 단위 공정 시간 단축을 위해 400Å 내지 600Å정도의 비교적 얇은 두께를 갖도록 형성하는 것이 바람직하다.

다음, 도 4b, 5b 및 6b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 4a, 5a 및 6a의 112)의 이동도 특성 등을 향상시키기 위해 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a, 5a 및 5b의 112)이 결정화되어 순수 폴리실리콘층(113)을 이루도록 한다. 이때, 상기 고상 결정화(SPC)는 일례로 600℃ 내지 700℃의 분위기에서 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화인 것 이 바람직하다.

다음, 도 4c, 5c 및 6c에 도시한 바와 같이, 상기 고상 결정화(SPC) 공정 진행에 의해 순수 비정질 실리콘층(도 4a, 5a 및 6a의 112)이 결정화되어 형성된 상기 순수 폴리실리콘층(113) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.

이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘층(113) 위로 화소영역(P)의 경계와 게이트 패드부(GPA)와 스토리지 영역(StgA)과 데이터 패드부(DPA) 및 데이터 링크부(DLA)에 각각 대응하여 제 1 두께의 제 1 포토레지스트 패턴(191a)을 형성하고, 동시에 상기 스위칭 영역(TrA)에 대응하여 상기 순수 폴리실리콘층(113) 위로 상기 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다.

다음, 도 4d, 5d 및 6d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 순수 폴리실리콘층(도 4c, 5c 및 6c의 113)과, 그 하부에 위치한 상기 제 1 무기절연층(도 4c, 5c 및 6c의 108) 및 상기 제 1 금속층(도 4c, 5c 및 6c의 103)을 순차적으로 식각하여 제거함으로써 상기 화소영역(P)의 경계와 게이트 패드부(GPA)와 스토리지 영역(StgA)과 데이터 패드 부(DPA)와 데이터 링크부(DLA)와 스위칭 영역(TrA)에 각각 순차 적층된 형태로 제 1 금속패턴(104)과 무기절연패턴(109)과 순수 폴리실리콘 패턴(114)을 형성한다.

다음, 도 4e, 5e 및 6e에 도시한 바와 같이, 상기 제 1 금속패턴(104)과 무기절연패턴(109)과 순수 폴리실리콘 패턴(114)이 순차 적층 형성된 상기 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 4d, 5d 및 6d의 191a)을 제거함으로써 상기 스위칭 영역(TrA)을 제외한 상기 화소영역(P)의 경계와 게이트 패드부(GPA)와 스토리지 영역(StgA)과 데이터 패드부(DPA) 및 데이터 링크부(DLA)에 형성된 상기 폴리실리콘 패턴(114)을 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(191b) 또한 그 두께가 줄어들지만, 여전히 상기 스위칭 영역(TrA)에 남아있게 된다.

다음, 도 4f, 5f 및 6f에 도시한 바와 같이, 상기 스위칭 영역(TrA)에 남아있는 상기 제 2 포토레지스트 패턴(191b) 외부로 노출된 상기 폴리실리콘 패턴(도 4e, 5e 및 6e의 114)과 그 하부의 무기절연패턴(도 4e, 5e 및 6e의 109)을 식각하여 제거함으로서 상기 화소영역(P)의 경계에 게이트 배선(미도시)과, 상기 게이트 배선(미도시) 일 끝단이 위치한 게이트 패드부(GPA)에 게이트 패드전극(117)을 형성하고, 상기 데이터 패드부(DPA)와 데이터 링크부(DLA)에 있어서는 연결된 형태로 데이터 패드전극(118)과 데이터 링크패턴(119)을 형성하고, 상기 스토리지 영역(StgA)에 있어서는 제 1 스토리지 전극(106)을 형성한다. 이때 상기 제 1 스토리지 전극(106)은 상기 게이트 배선(미도시)과 연결되도록 형성할 수도 있고, 또는 상기 게이트 배선(미도시)과 나란하게 스토리지 배선(미도시)을 형성함으로써 상기 스토리지 배선(미도시)이 그 자체로 상기 제 1 스토리지 전극(106)을 이루도록 할 수도 있다.

한편, 상기 스위칭 영역(TrA)에는 상기 제 2 포토레지스트 패턴(191b) 하부로 동일한 면적 및 형태를 가지고 남아있는 제 1 금속패턴과 무기절연패턴과 폴리실리콘 패턴이 각각 순차 적층된 형태로 게이트 전극(105)과, 게이트 절연막(110)과, 순수 폴리실리콘의 액티브층(115)을 이루게 된다.

다음, 도 4g, 5g 및 6g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 4f의 191b)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.

다음, 도 4h, 5h 및 6h에 도시한 바와 같이, 상기 노출된 순수 폴리실리콘의 액티브층(115)과 게이트 배선(미도시)과 게이트 패드전극(117)과 제 1 스토리지 전극(106)과 데이터 패드전극(118) 및 데이터 링크패턴(119) 위로 무기절연물질 예를들면 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 증착하여 제 2 무기절연층(미도시)을 형성한다.

이후, 상기 제 2 무기절연층(미도시)을 포토레지스트의 도포, 노광 마스크(미도시)를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 상기 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 상기 순수 폴리실리콘의 액티브 층(115)을 덮어 에치스토퍼로서의 역할을 하며, 그 외의 영역에 대응해서는 절연층의 역할을 하는 층간절연막(122)을 형성한다. 이때, 상기 순수 폴리실리콘의 액티브층(115) 상부에 형성된 상기 층간절연막(122)에는 상기 순수 폴리실리콘의 액티브층(115)의 중앙부를 기준으로 그 양측에 상기 순수 폴리실리콘의 액티브층(115)을 노출시키는 액티브 콘택홀(125)이 형성되며, 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드전극(117)을 노출시키는 게이트 패드 콘택홀(126)이 형성되며, 상기 데이터 패드부(DPA)와 상기 데이터 링크부(DLA)에 있어서는 상기 데이터 패드전극(118)을 노출시키는 데이터 패드 콘택홀(127)과 상기 데이터 링크패턴(119)을 노출시키는 데이터 링크 콘택홀(128)이 형성된다.

다음, 도 4i, 5i 및 6i에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115)에 대응하여 이를 노출시키는 액티브 콘택홀(125)을 가지며 그 중앙부에 대해서는 에치스토퍼의 역할을 하는 상기 층간절연막(122) 위로 전면에 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 불순물 비정질 실리콘층(미도시)을 형성한다.

이후, 연속하여 상기 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를들면, 몰리브덴(Mo), 몰리티타늄(MoTi) 중 어느 하나를 증착함으로써 제 2 금속층(미도시)을 형성한다.

다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 상기 불순물 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하여 상기 화소영 역(P)을 정의하는 데이터 배선(131)을 형성한다. 이때, 상기 데이터 배선(131)은 상기 데이터 링크패턴(119)과 그 일끝단이 상기 데이터 링크 콘택홀(128)을 통해 접촉하도록 형성하는 것이 특징이며, 상기 불순물 비정질 실리콘층(미도시)과 함께 패터닝됨으로써 상기 데이터 배선(131)의 하부에는 불순물 비정질 실리콘으로 이루어진 제 1 더미패턴(130)이 형성되게 된다. 따라서 상기 데이터 링크 콘택홀(128)이 형성된 부분에 있어서는 상기 데이터 배선(131)과 데이터 링크패턴(119) 사이에 상기 제 1 더미패턴(130)이 개재된 상태가 되지만 상기 제 1 더미패턴(130)은 불순물 비정질 실리콘으로 이루어져 도전성 특징을 가지므로 상기 데이터 배선(131)과 상기 데이터 링크패턴(119)간의 통전은 문제되지 않는다.

또한, 상기 데이터 배선(131)을 형성함과 동시에 상기 스위칭 영역(TrA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성하고, 상기 소스 및 드레인 전극(133, 136)의 하부에 불순물 비정질 실리콘으로 이루어지며 각각 상기 액티브 콘택홀(125)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하는 오믹콘택층(129)을 형성한다. 이때, 스위칭 영역(TrA)에 형성된 상기 소스 전극(133)과 상기 화소영역(P)의 경계에 형성된 상기 데이터 배선(131)은 서로 연결되도록 형성한다.

한편, 이렇게 데이터 배선(131)과 소스 및 드레인 전극(133, 136) 을 형성하는 과정에서 본 발명의 경우, 채널 영역을 이루는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 애치스토퍼의 역할을 하는 층간절연막(122)이 형성되어 있으므로 상기 소스 및 드레인 전극(133, 136) 형성 시 더욱 정확히는 상기 오믹콘택층(129) 패터닝을 위한 식각, 예를들면 건식식간 진행 시 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않게 된다. 따라서 종래기술에서 언급한 문제 즉, 건식식각 진행에 의한 액티브층(115)의 표면 손상 등은 발생하지 않음을 알 수 있다. 즉, 상기 제 2 금속층(미도시)을 패터닝하여 상기 데이터 배선(131)과 상기 소스 및 드레인 전극(133, 136)을 형성한 후, 상기 데이터 배선(131)과 상기 소스 및 드레인 전극(133, 136) 외부로 노출된 상기 불순물 비정질 실리콘층(미도시)의 제거는 건식식각(dry etching)에 의해 이루어지며, 이 경우 상기 스위칭 영역(TrA)에 있어서는 상기 소스 및 드레인 전극(133, 136) 사이에 에치스토퍼의 역할을 하는 층간절연막(122)이 형성되어 있으므로 상기 건식식각에 의해 상기 순수 폴리실리콘의 액티브층(115)은 전혀 영향을 받지 않는다. 따라서, 종래의 어레이 기판 제조와는 달리 불순물 비정질 실리콘층(미도시)을 패터닝하여 오믹콘택층(129) 형성 시 건식식각에 의한 순수 폴리실리콘의 액티브층(115)의 표면 손상이 발생하지 않으며, 상기 순수 폴리실리콘의 액티브층(115)의 두께 또한 줄어들지 않아 스위칭 영역(TrA) 전체에 있어 상기 순수 폴리실리콘의 액티브층(115)이 일정한 두께를 갖게 되는 것이 특징이다.

이때, 상기 스위칭 영역(TrA)에 있어 순차 적층된 상기 불순물 폴리실리콘의 게이트 전극(105)과, 게이트 절연막(109)과, 순수 폴리실리콘의 액티브층(115)과, 층간절연막(122)과, 불순물 비정질 실리콘의 오믹콘택층(129)과, 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.

한편, 도면에 나타나지는 않았지만, 유기전계 발광소자용 어레이 기판으로 이용하는 경우, 상기 데이터 배선(131)과 나란하게 상기 데이터 배선(131)이 형성된 동일한 층에 상기 데이터 배선(131)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 전술한 게이트 배선(미도시) 및 데이터 배선(131)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 갖는 다수의 구동 박막트랜지스터(미도시)가 더욱 형성될 수도 있다.

다음, 도 4j, 5j 및 6j에 도시한 바와 같이, 상기 데이터 배선(131)과 소스 및 드레인 전극(133, 136)과 오믹콘택층(129)이 형성된 기판(101)에 대해 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(131) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)에 상기 층간절연막(122) 위로 상기 드레인 전극(136)의 일끝단과 직접 접촉하는 화소전극(150)을 형성하고, 스토리지 영역(StgA)에는 상기 층간절연막(122) 상부로 상기 화소전극(150)과 연결되며 상기 제 1 스토리지 전극(106)과 중첩하는 제 2 스토리지 전극(152)을 형성한다. 즉, 상기 제 2 스토리지 전극(152)은 상기 화소전극(150)의 일부로 이루어지는 것이 특징이다. 이때, 스토리지 영역(StgA)에 있어 상기 제 1 스토리지 전극(106)과 층간절연막(122)과 제 2 스토리지 전극(152)은 스토리지 커패시터(StgC)를 이룬다.

동시에 게이트 패드부(GPA)에 있어서는 상기 층간절연막(122) 위로 게이트 패트 콘택홀(126)을 통해 상기 게이트 패드전극(117)과 접촉하는 게이트 보조 패드전극(155)을 형성한다. 또한, 데이터 패드부(DPA)에 있어서도 상기 층간절연 막(122) 위로 상기 데이터 패드 콘택홀(127)을 통해 상기 데이터 패드전극(118)과 접촉하는 데이터 보조 패드전극(157)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.

한편, 도면에 나타나지 않았지만, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 상기 박막트랜지스터(Tr)의 드레인 전극(136)은 상기 화소전극(150)과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(150)과 접촉하여 전기적으로 연결되도록 형성한다. 이때, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(미도시, 130)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판을 이루게 된다.

이러한 본 발명의 실시예에 따른 어레이 기판의 제조 방법에 있어서는 순수 폴리실리콘의 액티브층(115)을 형성하는 동시에 불순물의 도핑 공정을 필요로 하지 않으므로 화소전극(150)을 포함하여 총 4회의 마스크 공정을 통해 순수 폴리실리콘을 액티브층(115)으로 하는 박막트랜지스터(Tr)를 구비한 어레이 기판(101)을 제공함으로써 공정 단순화와 제조 비용 절감의 효과를 얻을 수 있는 것이 그 특징이라 할 것이다.

한편, 본 발명에 따른 변형예로서 도 7(본 발명의 변형예에 따른 어레이 기판의 데이터 패드부에 대한 단면도로서 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여함)에 도시한 바와 같이, 어레이 기판(201)에는 데이터 링크패턴 없이 데이터 배선(미도시)의 일끝단과 연결된 형태로 데이터 패드전극(218)만을 형성할 수도 있다. 이때 상기 데이터 패드전극(218) 하부에는 불순물 비정질 실리콘의 제 1 더미패턴(230)이 형성된다. 즉, 실시예에서처럼 게이트 배선(미도시)과 게이트 패드전극(도 5j의 117)을 형성하는 단계에서 데이터 링크패턴과 데이터 패드전극을 형성하지 않고, 데이터 패드부(DPA)에 있어서 데이터 패드 콘택홀과 데이터 링크 콘택홀이 없는 층간 절연막(222)을 형성한 후, 상기 층간절연막(222) 위로 화소영역의 경계에 상기 데이터 배선(미도시)을 형성하고, 동시에 상기 데이터 패드부(DPA)에 있어 상기 데이터 배선(미도시)의 일끝단과 연결된 데이터 패드전극(218)을 형성할 수도 있다. 이러한 변형예의 경우 상기 화소전극(미도시)을 형성하는 단계에서는 상기 투명 도전성 물질층의 패터닝 시 상기 데이터 패드전극(218)을 완전히 덮도록 데이터 보조 패드전극(257)을 형성하게 된다. 이 경우 상기 데이터 패드전극(218)은 데이터 패드 콘택홀 없이 상기 데이터 보조 패드전극(257)과 접촉하게 되는 것이 특징이다. 그 외의 공정은 전술한 실시예와 동일하므로 그 설명은 생략한다.

도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.

도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.

도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.

도 4a 내지 도 4j는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터와 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.

도 5a 내지 도 5j는 본 발명의 실시예에 따른 어레이 기판의 게이트 패드부에 대한 제조 단계별 공정 단면도.

도 6a 내지 도 6j는 본 발명의 실시예에 따른 어레이 기판의 데이터 패드부 및 데이터 링크부에 대한 제조 단계별 공정 단면도.

도 7은 본 발명의 변형예에 따른 어레이 기판의 데이터 패드부에 대한 제조 단계별 공정 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

101 : 기판 105 : 게이트 전극

106 : 제 1 스토리지 전극 110 : 게이트 절연막

115 : 순수 폴리실리콘의 액티브층 122 : 층간절연막

125 : 액티브 콘택홀 129 : 오믹콘택층

130 : 제 1 더미패턴 131 : 데이터 배선

133 : 소스 전극 136 : 드레인 전극

150 : 화소전극 152 : 제 2 스토리지 전극

P : 화소영역 StgA : 스토리지 영역

StgC : 스토리지 커패시터 Tr : 박막트랜지스터

TrA : 스위칭 영역

Claims (8)

1. 화소영역, 상기 화소영역에 스위칭 영역이 정의된 기판 상에 제 1 금속층과, 제 1 무기절연층과, 순수 비정질 실리콘층을 형성하는 단계와;

   고상 결정화 공정을 진행하여 상기 순수 비정질 실리콘층을 순수 폴리실리콘층으로 결정화하는 단계와;

   상기 순수 폴리실리콘층과 제 1 무기절연층과 제 1 금속층을 패터닝하여 상기 스위칭 영역에 순차 적층된 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층을 형성하고, 동시에 상기 화소영역의 경계에 상기 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선을 형성하는 단계와;

   상기 액티브층과 게이트 배선 위로 전면에 무기절연물질을 증착하고 패터닝함으로써 상기 액티브층을 노출시키며 이격하는 액티브 콘택홀을 가지며 상기 게이트 배선을 덮는 층간절연막을 형성하는 단계와;

   상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 위로 서로 이격하는 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위에 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와;

   상기 화소영역에 상기 층간절연막 상에 상기 드레인 전극의 일끝단과 직접 접촉하는 화소전극을 형성하는 단계

   를 포함하는 어레이 기판의 제조 방법.
2. 제 1 항에 있어서,

   상기 게이트 배선을 형성하는 단계는,

   상기 화소영역 내의 상기 기판 상에, 제 1 스토리지 전극과 상기 게이트 배선의 일끝단과 연결되는 게이트 패드전극과 상기 데이터 배선 일끝단과 접촉하는 데이터 링크패턴과 상기 데이터 링크패턴과 연결된 데이터 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
3. 제 2 항에 있어서,

   상기 층간절연막을 형성하는 단계는,

   상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 링크패턴을 노출시키는 데이터 링크 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
4. 제 3 항에 있어서,

   상기 화소전극을 형성하는 단계는,

   상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드 콘택홀을 통해 상기 데이터 패드전극과 접촉하는 데이터 보조 패드전극을 형성하고, 상기 제 1 스토리지 전극과 중첩하여 스토리지 커패시터를 이루는 제 2 스토리지 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
5. 제 2 항에 있어서,

   상기 스위칭 영역에 아일랜드 형태로서 순차 적층된 게이트 전극과 게이트 절연막과 순수 폴리실리콘의 액티브층과, 상기 화소영역의 경계에 상기 게이트 배선과, 상기 제 1 스토리지 전극과, 상기 게이트 및 데이터 패드전극과, 상기 데이터 링크패턴을 형성하는 단계는,

   상기 순수 폴리실리콘층 위로 상기 스위칭 영역에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴을 형성하고, 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴이 형성되는 부분에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;

   상기 제 1 및 2 포토레지스트 패턴 외측으로 노출된 상기 순수 폴리실리콘층과 그 하부의 상기 제 2 무기절연층 및 상기 제 1 금속층을 순차적으로 제거하여 상기 스위칭 영역에 순차 적층된 상기 게이트 전극과 게이트 절연막과 순수 폴리실 리콘의 액티브층을 형성하고, 상기 화소영역의 경계에 상기 게이트 배선과, 상기 제 1 스토리지 전극과, 상기 게이트 및 데이터 패드전극과, 상기 데이터 링크패턴을 형성하고, 동시에 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴 각각의 상부에 무기절연패턴과 순수 폴리실리콘 패턴을 형성하는 단계와;

   애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 게이트 배선과 상기 제 1 스토리지 전극과 상기 게이트 및 데이터 패드전극과 상기 데이터 링크패턴 상부 각각에 위치한 상기 순수 폴리실리콘 패턴을 노출시키는 단계와;

   상기 순수 폴리실리콘 패턴과 그 하부에 무기절연패턴을 제거하는 단계와;

   상기 제 1 포토레지스트 패턴을 제거하는 단계

   를 포함하는 어레이 기판의 제조 방법.
6. 제 1 항에 있어서,

   상기 게이트 배선을 형성하는 단계는 상기 게이트 배선 일끝단과 연결된 게이트 패드전극과 상기 화소영역 내에 제 1 스토리지 전극을 형성하는 단계를 포함하고,

   상기 층간절연막을 형성하는 단계는 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀을 형성하는 단계를 포함하고,

   상기 데이터 배선을 형성하는 단계는 상기 데이터 배선 일끝단과 연결된 데 이터 패드전극을 형성하는 단계를 포함하며,

   상기 화소전극을 형성하는 단계는 상기 게이트 패드 콘택홀을 통해 상기 게이트 패드전극과 접촉하는 게이트 보조 패드전극과, 상기 데이터 패드전극을 덮는 데이터 보조 패드전극과, 상기 제 1 스토리지 전극과 중첩하며 상기 화소전극과 연결된 제 2 스토리지 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
7. 제 1 항, 제 2 항 및 제 6 항 중 어느 하나의 항에 있어서,

   상기 고상 결정화 공정은 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC) 장치를 이용한 교번자장 결정화인 것이 특징인 어레이 기판의 제조 방법.
8. 제 1 항, 제 2 항 및 제 6 항 중 어느 하나의 항에 있어서,

   상기 순수 폴리실리콘의 액티브층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.

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