[go: up one dir, main page]

KR20070080583A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20070080583A
KR20070080583A KR1020070012669A KR20070012669A KR20070080583A KR 20070080583 A KR20070080583 A KR 20070080583A KR 1020070012669 A KR1020070012669 A KR 1020070012669A KR 20070012669 A KR20070012669 A KR 20070012669A KR 20070080583 A KR20070080583 A KR 20070080583A
Authority
KR
South Korea
Prior art keywords
forming
impurity
conductivity type
region
thickness
Prior art date
Application number
KR1020070012669A
Other languages
English (en)
Other versions
KR101355282B1 (ko
Inventor
히데오 요시노
히사시 하세가와
Original Assignee
세이코 인스트루 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 인스트루 가부시키가이샤 filed Critical 세이코 인스트루 가부시키가이샤
Publication of KR20070080583A publication Critical patent/KR20070080583A/ko
Application granted granted Critical
Publication of KR101355282B1 publication Critical patent/KR101355282B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 기생 MOS 트랜지스터가 억제되는 MOS 트랜지스터를 포함하는 SOI 기판에 형성된 반도체 장치를 제공한다. LOCOS 프로세스를 채용함으로써 SOI 기판 상에 형성되는 반도체 장치는, 게이트 전극이 될 폴리실리콘층의 일부가 일정한 두께를 갖고 채널이 될 상기 실리콘 활성층의 영역에 대응하는 제1 도전형 폴리실리콘 영역, 및 각각에서 상기 실리콘 활성층의 두께가 감소하는 LOCOS 분리 에지들에 대응하는 제2 도전형 폴리실리콘 영역들을 포함하도록 구성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시형태에 따르는 반도체 장치의 주요부를 도시하는 평면도이다.
도 2는 본 발명의 제1 실시형태에 따르는 도 1의 라인 A-A'를 따라 절단된 반도체 장치의 단면도이다.
도 3은 본 발명의 제1 실시형태에 따르는 도 1의 라인 B-B'를 따라 절단된 반도체 장치의 단면도이다.
도 4는 본 발명의 제1 실시형태에 따르는 도 1의 라인 C-C'를 따라 절단된 반도체 장치의 단면도이다.
도 5a 및 5b는 각각 도 1의 라인 A-A'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 6a 및 6b는 각각 도 1의 라인 A-A'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 7a 및 7b는 각각 도 1의 라인 A-A'를 따라 절단된 반도체 장치를 도시하 고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 8a 및 8b는 각각 도 1의 라인 B-B'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 9a 및 9b는 각각 도 1의 라인 B-B'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 10a 및 10b는 각각 도 1의 라인 C-C'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 11a 및 11b는 각각 도 1의 라인 C-C'를 따라 절단된 반도체 장치를 도시하고, 본 발명의 제1 실시형태에 따르는 그 제조 프로세스를 더 도시하는 단면도이다.
도 12a는 본 발명의 다른 실시형태에 따라 본체 접촉 영역이 형성되어 있는 n형 MOS 트랜지스터의 평면도이고, 도 12b는 도 12a의 라인 D-D'를 따라 절단된 n형 MOS 트랜지스터의 단면도이다.
본 발명은 실리콘 온 인슐레이터(SOI) 구조를 갖는 MOS 전계효과 트랜지스터에 관한 것이다.
최근에, 인터넷의 폭발적인 팽창 및 멀티미디어 정보 사회의 발전으로 인해, 이동 정보 단말 시장이 현저하게 성장해왔다. 정보 장치나 정보 장치를 구성하는 LSI의 추가적인 소형화 및 전력 소비의 감소에 대한 요구가 있다. 그러한 요구를 충족시키는 장치 기술로서, SOI 장치가 주목되고 있다. 종래의 벌크 Si 장치와 비교하여, MOS 트랜지스터가 SOI 구조를 갖는 반도체 기판 상에 형성될 때, 접합 용량 및 배선 용량과 같은 기생 용량의 감소, 낮은 기판 바이어스 효과, 단채널 효과의 억제, 완전한 장치 분리, 급격한 서브스레숄드 특성(steep subthreshold characteristic) 등의 점에서 이점이 있다. 그 결과, LSI의 고성능 및 저소비 전력의 큰 효과가 발휘될 수 있다.
그러나, SOI형 MOS 트랜지스터에는 기술적인 문제점이 있다. 실리콘 국부 산화(LOCOS) 프로세스가 소자 분리에 적용될 때, LOCOS 분리 에지에 얇은 실리콘 활성층이 형성되고, 그에 의해 낮은 임계 전압을 갖는 기생 MOS 트랜지스터의 형성을 유도하며, 험프(hump) 형상(이하 간단히 "험프"라고 한다)을 나타내도록 하는 특성이 Id-Vg 특성에서 초래될 수 있다. 험프는 NMOS에서 발생하여 누설 전류를 유도하기 쉽다.
험프의 발생을 방지하기 위한 수단으로서, 예를 들면, JP 08-181316A호는 LOCOS 분리 에지 바로 아래에 제공되는 기판 상에 또는 기판의 전체 표면 상에 고농도 불순물을 형성하는 방법을 제안하고, JP 2000-306994A호는 LOCOS 분리 에지의 형상을 변화시키는 방법을 제안한다. 또한, 험프의 발생을 방지하기 위한 다른 수단으로서, JP 2001-148481A호는 LOCOS 산화 후에 산소 분위기에서 800℃로 하강시킨 후 산화로(爐)에서 웨이퍼를 추출하고, 그에 의해 고정 전하를 더욱 많이 이용하여 험프의 발생을 억제하는 방법을 개시한다.
그러나, 이들 방법에 있어서, JP 08-181316A호의 방법에는 이온 주입 및 어닐링과 같은 프로세스들이 추가로 채용되고, JP 2000-306994A호의 방법에서는 프로세스들이 복잡하며, JP 2001-148481A호의 방법에서는 NMOS나 CMOS에서 작은 효과만이 얻어질 수 있는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 문제를 야기하는 기생 MOS 트랜지스터를 억제할 수 있고, 종래의 LOCOS 프로세스에 의한 소자 분리 기술을 사용하면서 저소비 전류로 MOS 트랜지스터를 구동할 수 있는 SOI형 MOS 트랜지스터를 제공하는 것이다.
상술한 문제점을 해결하기 위해, 본 발명은 아래의 수단을 제공한다.
(1) 반도체 지지 기판, 상기 반도체 지지 기판 상에 형성된 매설 절연막, 및 상기 매설 절연막 상에 형성된 실리콘 활성층을 구비하는 SOI 반도체 기판; 상기 실리콘 활성층에 형성되어 게이트 전극을 갖는 제1 도전형 MOS 트랜지스터; 및 LOCOS 프로세스에 의해 깊이 방향으로 상기 매설 절연막에 도달하는 두께를 갖고, 상기 MOS 트랜지스터를 둘러싸는 소자 분리 절연막를 포함하며, 상기 MOS 트랜지스 터의 상기 게이트 전극은 일정한 두께를 갖고 채널이 될 상기 실리콘 활성층의 영역에 대응하는 제1 도전형 폴리실리콘 영역, 및 각각에서 상기 실리콘 활성층의 두께가 감소하는 LOCOS 분리 에지들에 대응하는 제2 도전형 폴리실리콘 영역들을 포함하는, 구성을 갖는 반도체 장치가 제공된다.
(2) 상기 반도체 장치에서, 상기 MOS 트랜지스터의 상기 게이트 전극은 제1 도전성 영역 및 제2 도전성 영역을 갖는 폴리실리콘층에 내화 금속 실리사이드층이 적층되는 적층 구조를 갖는다.
(3) 상기 반도체 장치에서, 상기 MOS 트랜지스터는 소스 영역에서 제1 도전형과 제2 도전형 사이에서 변화되는 불순물 확산층을 갖는다.
(4) SOI 기판의 실리콘 활성층 상에 형성된 제1 도전형 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법이 제공되며, 그러한 방법은, 열 산화에 의해 매설 절연막에 도달하는 두께로 소자 분리 절연막을 형성하여 상기 실리콘 활성층 위에 상기 MOS 트랜지스터를 형성하는 단계; 열 산화에 의해 약 5∼30 ㎚의 두께를 갖는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 200∼400 ㎚의 두께를 갖는 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 포토레지스트의 도포 및 패터닝 후에 1×1018atoms/㎤ 이상의 불순물 농도로 이온 주입에 의해 제1 도전성 불순물을 도핑함으로써, 상기 폴리실리콘층의 일부에 제1 도전형을 선택적으로 부여하는 단계; 상기 폴리실리콘층 상에 포토레지스트의 도포 및 패터닝 후에 1×1018atoms/㎤ 이상의 불순물 농도로 이온 주입에 의해 제2 도전성 불순물을 도핑함 으로써, 상기 폴리실리콘층의 일부에 제2 도전형을 선택적으로 부여하는 단계; 상기 폴리실리콘층을 에칭하여 게이트 전극을 형성하는 단계; 포토레지스트로 소스 및 드레인이 되는 상기 MOS 트랜지스터의 패터닝 영역을 통해 상기 실리콘 활성층에 부분적 및 선택적으로 제1 도전형 불순물을 도핑하는 단계; 상기 SOI 기판 상에 중간 절연층을 형성하는 단계; 상기 SOI 기판 상에 형성된 상기 중간 절연층에 접촉 홀을 형성하는 단계; 상기 접촉 홀에 금속 배선을 형성하는 단계; 및 보호막을 형성하는 단계를 포함한다.
(5) 반도체 장치의 제조 방법은: 열 처리에 의해 약 300∼400 ㎚의 두께로 산화막을 형성하여 하드 마스크를 형성하는 단계; 포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계; 1×1018atoms/㎤ 이상의 불순물 농도로 제1 도전형 불순물 및 제2 도전형 불순물 중 대응하는 불순물의 사전 증착을 실행함으로써, 상기 폴리실리콘층의 일부에 제1 도전형 및 제2 도전형 중 하나를 선택적으로 부여하는 단계; 및 상기 산화막을 제거하고 1×1018atoms/㎤ 이상의 불순물 농도로 전체 영역 상에 이온 주입에 의해 반대의 도전성 불순물을 도핑함으로써, 상기 폴리실리콘층의 일부에 반대의 도전형을 부여하는 단계를 더 포함한다.
(6) 반도체 장치의 제조 방법은: 상기 폴리실리콘의 증착 후에, 열 처리에 의해 약 300∼400 ㎚의 막두께로 산화막을 형성하여 하드 마스크를 형성하는 단계; 포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계; 1×1018atoms/㎤ 이상의 불순물 농도로 제1 도전형 불순물 및 제2 도전형 불순물 중 대응하는 불순물의 사 전 증착을 실행함으로써, 상기 폴리실리콘층의 일부에 제1 도전형 및 제2 도전형 중 하나를 선택적으로 부여하는 단계; 열 처리에 의해 약 300∼400 ㎚의 막두께로 산화막을 형성하여 하드 마스크를 더 형성하는 단계; 포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계; 및 반대의 도전성 불순물의 사전 증착을 실행함으로써 상기 폴리실리콘층의 일부에 반대의 도전형을 선택적으로 부여하는 단계를 포함한다.
(7) 반도체 장치의 제조 방법은: 상기 폴리실리콘층에 제1 및 제2 도전형을 부여하는 단계 후에, 열 산화에 의해 매설 절연막에 도달하는 두께로 소자 분리 절연막을 형성하는 단계; 및 열 산화에 의해 5∼30 ㎚의 두께를 갖는 게이트 절연막을 형성하는 단계를 더 포함한다.
(8) 반도체 장치의 제조 방법은: 상기 게이트 전극을 형성하는 단계 후에, 포토 레지스트로 소스 및 드레인이 될 MOS 트랜지스터의 영역을 패터닝하고, 상기 실리콘 활성층에 제1 도전성 불순물을 부분적 및 선택적으로 도핑하는 단계; 및 포토레지스트로 패터닝을 통해 소스 영역에 제2 도전성 불순물을 부분적으로 및 선택적으로 도핑하는 단계를 더 포함한다.
SOI 반도체 장치에서, 게이트 전극의 도전형은, MOS 트랜지스터의 폴리실리콘 게이트 전극이 LOCOS 분리 에지에서 높은 임계 전압을 갖고, 게이트의 중앙의 채널 영역에서 낮은 임계 전압을 갖도록, 2개로 분리된다. 그 결과, LOCOS 분리 에지에서 발생하는 기생 MOS 트랜지스터의 발생을 억제할 수 있고 낮은 소비 전류로 구동할 수 있는 MOS 트랜지스터를 제공하는 것이 가능하게 된다.
이하, 첨부한 도면을 참조하여 본 발명에 따르는 n형 MOS 트랜지스터의 일 실시형태를 상세히 설명한다.
제1 실시형태로서, 도 1 내지 4는 본 발명의 일 실시형태에 따르는 반도체 장치의 주요부를 각각 도시하는 평면도 및 단면도이다.
도 2는 도 1의 라인 A-A'를 따라 절단된 반도체 장치의 단면도이다. 도 3은 도 1의 라인 B-B'를 따라 절단된 반도체 장치의 단면도이다. 도 4는 도 1의 라인 C-C'를 따라 절단된 반도체 장치의 단면도이다. 도 1 내지 4에서, 반도체 기판(101)은 예컨대, p형 단결정 반도체 기판(102), 약 50∼400 ㎚의 막두께를 갖는 매설 절연막(103), 및 약 50∼200 ㎚의 막두께를 갖는 p형 실리콘 활성층(104)의 3층 구조를 갖는 p형 본딩 실리콘 온 인슐레이터(SOI) 기판이다. 매설 절연막(103)은 단결정 반도체 지지 기판(102)과 p형 실리콘 활성층(104)을 서로로부터 절연시킨다. p형 단결정 반도체 지지 기판(102)과 p형 실리콘 활성층(104)의 각 농도는 일반적으로 약 1×1014㎝-3∼1×1015㎝-3의 범위에 있다. 이 경우에, p형 본딩 기판이 SOI 기판(101)으로 사용된다. 이와 달리, p형 벌크 Si 기판으로 산소의 주입 및 고온 어닐링을 통해 형성된 SOI 구조를 갖는 p형 SIMOX(Separation by IMplanted OXygen) 기판을 사용하는 것도 가능하다.
매설 절연층(103) 상에 형성된 실리콘 활성층(104) 상에 n형 MOS 트랜지스터가 형성된다. 그 MOS 트랜지스터는 실리콘의 국소 산화(LOCOS) 프로세스에 의해 약 100∼500 ㎚의 두께로 형성되어 매설 절연층(103)과 접촉하고 있는 필드 절연막(105)에 의해 주변으로부터 전기적으로 절연된다. 이 경우에, LOCOS 프로세스를 채용하여, 실리콘 활성층(104)이 도 4에 도시된 바와 같이, LOCOS 분리 에지에서 박막으로 형성된다. 약 5∼30 ㎚의 막두께를 갖는 게이트 절연막(106)을 통해, 약 200∼300 ㎚의 두께를 갖는 폴리실리콘으로 형성되는 p형 불순물 영역(109) 및 n형 불순물 영역(108)과, 폴리실리콘 상에 피착되는 내화(refractory) 금속 실리사이드(110)로 구성되는 게이트 전극(111)이 형성되어 있다. 도 1에 도시된 바와 같이, 게이트 전극의 n형 불순물 영역(108) 및 p형 불순물 영역(109)은 이온 종(species)을 변화시켜 폴리실리콘에 이온 주입을 통해 형성되어, 채널 영역이 n형 영역이 되고 LOCOS 분리 에지가 p형 영역이 되게 한다. n형 및 p형 영역을 갖는 폴리실리콘 상에 피착되고 약 100 ㎚의 두께를 갖는 내화 금속 실리사이드(110)로 인해, 게이트 전극(111)의 시트 저항은 감소된다. 게이트 전극(111)의 각 측면 상에는, 소스 영역(112) 및 드레인 영역(113)이 각각 구성된다.
LOCOS 분리 에지에 p형 도전성 폴리실리콘과 채널 영역에 N형 도전성 폴리실리콘을 사용하여, NMOS의 채널 영역에서의 임계 전압을 강하시킬 수 있고, p형 게이트와 p형 실리콘 활성층의 각각의 일 함수간의 차이로 인해 LOCOS 분리 에지에서의 임계 전압을 상승시킬 수 있다. 그 결과, NMOS 트랜지스터의 채널 영역에서 낮은 구동 전압으로 트랜지스터를 구동하면서 LOCOS 분리 에지에서 기생 MOS 트랜지스터의 발생을 억제하는 것이 가능하게 된다.
이어서, 도 1 내지 도 4에 도시된 반도체 장치의 제조 방법의 일 실시형태를 도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a 및 11b를 참조하여 설명한다.
예를 들면, 도 5a에 도시된 바와 같이, p형 단결정 반도체 지지 기판(102), 약 50∼400 ㎚의 막두께를 갖는 매설 절연막(103), 및 약 50∼200 ㎚의 두께를 갖는 p형 실리콘 활성층(104)의 3층 구조를 갖는 SOI 기판(101) 상에, LOCOS 프로세스에 의해 도 5b에 도시된 바와 같이 약 100∼500 ㎚의 막두께를 갖는 필드 절연막(106)이 형성된다. 그 후, 반도체 기판(101)의 표면 상에, 약 5∼30 ㎚의 막두께를 갖는 실리콘 산화막이 열산화에 의해 게이트 절연막(106)으로서 형성된다. 그 후에, 도 6a에 도시된 바와 같이, MOS 트랜지스터의 게이트 전극으로서 역할을 하는 폴리실리콘층(107)이 약 200∼400 ㎚의 두께로 피착된다.
도 6b에 도시된 바와 같이, 폴리실리콘층(107)의 표면이 포토레지스트(114)로 패터닝되고, 이온 주입에 의해 비소와 같은 n형 불순물이 부분적으로 주입된다. 그 후에, 그 부분은 게이트 전극(111)의 채널 영역용 n형 영역(108)이 된다. 그 도즈량은 5×1015㎝-2이다. 그 후에, 도 7a에 도시된 바와 같이, 패터닝이 포토레지스트(114)로 실행되고, 이온 주입은 BF2와 같은 p형 불순물로 부분적으로 실행된다. 그 후에, 그 부분은 게이트 전극(111)의 LOCOS 분리 에지용 p형 영역(109)이 된다. 이온 주입은 그 도즈량이 8×1015㎝-2인 상태로 실행된다. 그 후에, 반도체 기판(101)은 약 850℃의 온도에서 열처리되어, 게이트 전극(111)에 제공된 불순물을 확산시킨다. 그 후, 도 7b에 도시된 바와 같이, 시트 저항을 감소시키기 위해, 내화 금속 실리사이드(110)가 약 100 ㎚의 두께로 피착되고, 포토레지스트의 패터닝 및 에칭이 행해져, n형 영역(108) 및 p형 영역(109)을 갖는 게이트 전극(111)을 형성 하게 된다. 이 경우에, n형 영역(108) 및 p형 영역(109)을 형성하기 위해 이온 주입 방법이 채용되지만, n형 영역을 형성하기 위해 인 사전 증착이 채용될 수 있고 p형 영역을 형성하기 위해 붕소 사전 증착이 채용될 수 있다. 사전 증착이 채용될 때, 사전 증착은 게이트 전극을 형성하기 위해 하드 마스크로서 산화막을 이용하여 실행되는 패터닝 후에 실행된다. 이와 달리, n형 영역을 형성하기 위해 사전 증착이 채용될 수 있고, p형 영역을 형성하기 위해 이온 주입이 채용될 수도 있다. 이와 또 달리, p형 영역을 형성하기 위해 사전 증착이 채용될 수 있고, n형 영역을 형성하기 위해 이온 주입이 채용될 수도 있다. 이 경우에, 사전 증착이 먼저 실행되어 하드 마스크가 제거된 후, 전체 표면에 대해 이온 주입이 실행되며, 그에 의해 예컨대, 붕소의 침투를 억제하는 것이 가능하게 한다.
도 8a, 8b, 9a 및 9b는 도 1의 라인 B-B'를 따라 절단한 반도체 장치를 도시하는 단면도이고, 도 10a, 10b, 11a 및 11b는 도 1의 라인 C-C'를 따라 절단한 반도체 장치를 도시하는 단면도이다. 그들 도면은 도 7a 및 7b에 도시된 프로세스에 이어지는 프로세스를 더 도시한다. 도 8a, 8b, 9a, 9b, 10a, 10b, 11a 및 11b에 도시된 바와 같이, 형성된 게이트 전극(111)과 필드 절연막(105)을 마스크로서 사용하면서, 비소와 같은 고농도 n형 불순물로 이온 주입이 실행되고, 그에 의해 소스 영역(112) 및 드레인 영역(113)을 형성한다. 소스 및 드레인 영역의 각 농도는 일반적으로 약 5×1019㎝-3∼1×1021㎝-3이다. 그 후에, 소스 영역(112) 및 드레인 영역(113)과 게이트 전극(111)을 서로 전기적으로 접속하기 위해 소스 및 드레인 영역 상에 층간 절연막(도시 생략)이 피착된다.
도 12는 본 발명의 제2 실시형태를 도시한다. 도 12a는 SOI 기판(101)을 사용하는 n형 MOS 트랜지스터의 평면도이고, 도 12b는 도 12a의 라인 D-D'를 따라 절단된 n형 MOS 트랜지스터의 단면도이다. 도 12a에 도시된 바와 같이, NMOS 트랜지스터는 소스 영역(112)에 p+ 본체 접촉 영역(115)이 형성되어 있는 구조를 갖는다.
이 경우에, 폴리실리콘 게이트 전극(111)은, 불순물 도핑에 의해 제1 실시형태와 같은 방식으로 채널 영역이 n형이 되고 LOCOS 분리 에지 영역이 p형이 되는 구조를 갖는다. 그 결과, LOCOS 분리 에지에서의 기생 MOS 트랜지스터의 발생을 억제하는 것이 가능하게 된다. 또한, p+ 본체 접촉 영역(115)의 형성으로 인해, 기판의 전위를 고정시킬 수 있고, 기판 플로팅 효과를 억제할 수 있게 된다.
이 실시예에서는 n형 MOS 트랜지스터를 설명하지만, p형 MOS 트랜지스터가 유사한 구조를 얻기 위해 채용될 수도 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 고장을 야기하는 기생 MOS 트랜지스터를 억제할 수 있고, 종래의 LOCOS 프로세스에 의한 소자 분리 기술을 사용하면서 저소비 전류로 MOS 트랜지스터를 구동할 수 있는 SOI형 MOS 트랜지스터를 얻을 수 있다.

Claims (10)

  1. 반도체 지지 기판, 상기 반도체 지지 기판 상에 형성된 매설 절연막, 및 상기 매설 절연막 상에 형성된 실리콘 활성층을 구비하는 SOI 반도체 기판; 및
    상기 실리콘 활성층에 형성되어 게이트 전극을 갖는 제1 도전형 MOS 트랜지스터를 포함하는 반도체 장치로서,
    상기 MOS 트랜지스터는 LOCOS 프로세스에 의해 깊이 방향으로 상기 매설 절연막에 도달하는 두께를 갖는 소자 분리 절연막으로 둘러싸이고,
    상기 MOS 트랜지스터의 상기 게이트 전극은 일정한 두께를 갖고 채널이 될 상기 실리콘 활성층의 영역에 대응하는 제1 도전형 폴리실리콘 영역, 및 각각에서 상기 실리콘 활성층의 두께가 감소하는 LOCOS 분리 에지들에 대응하는 제2 도전형 폴리실리콘 영역들을 포함하는, 반도체 장치.
  2. 청구항 1에 있어서, 상기 MOS 트랜지스터의 상기 게이트 전극은 제1 도전성 영역 및 제2 도전성 영역을 갖는 폴리실리콘층에 내화 금속 실리사이드층이 적층되는 적층 구조를 갖는, 반도체 장치.
  3. 청구항 1 또는 2에 있어서, 상기 MOS 트랜지스터는 제1 도전성 소스 영역에 제2 도전성 불순물 확산층을 갖는, 반도체 장치.
  4. SOI 기판의 실리콘 활성층 상에 형성된 제1 도전형 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    열 산화에 의해 매설 절연막에 도달하는 두께로 소자 분리 절연막을 형성하여 상기 실리콘 활성층 위에 상기 MOS 트랜지스터를 형성하는 단계;
    열 산화에 의해 약 5∼30 ㎚의 두께를 갖는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 200∼400 ㎚의 두께를 갖는 폴리실리콘층을 형성하는 단계;
    게이트 전극이 되는 상기 폴리실리콘층의 일부에 불순물을 도핑하여, 일정한 두께를 갖고 채널이 될 상기 실리콘 활성층의 영역 상에 제1 도전형 폴리실리콘 영역, 및 각각에서 상기 실리콘 활성층의 두께가 감소하는 LOCOS 분리 에지들 상에 제2 도전형 폴리실리콘 영역을 형성하는 제1 불순물 도핑 단계;
    상기 폴리실리콘층을 에칭하여 게이트 전극을 형성하는 단계;
    포토레지스트로 소스 및 드레인이 되는 상기 MOS 트랜지스터의 패터닝 영역을 통해 상기 실리콘 활성층에 부분적 및 선택적으로 제1 도전형 불순물을 도핑하는 제2 불순물 도핑 단계;
    상기 SOI 기판 상에 중간 절연층을 형성하는 단계;
    상기 SOI 기판 상에 형성된 상기 중간 절연층에 접촉 홀을 형성하는 단계;
    상기 접촉 홀에 금속 배선을 형성하는 단계; 및
    보호막을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  5. 청구항 4에 있어서, 상기 제1 불순물 도핑 단계는:
    상기 폴리실리콘층 상에 포토레지스트의 도포 및 패터닝 후에 1×1018atoms/㎤ 이상의 불순물 농도로 이온 주입에 의해 제1 도전성 불순물을 도핑함으로써, 상기 폴리실리콘층의 제1 부분의 도전성을 제1 도전형으로 선택적으로 전환하는 단계; 및
    상기 폴리실리콘층 상에 포토레지스트의 도포 및 패터닝 후에 1×1018atoms/㎤ 이상의 불순물 농도로 이온 주입에 의해 제2 도전성 불순물을 도핑함으로써, 상기 폴리실리콘층의 제2 부분의 도전성을 제2 도전형으로 선택적으로 전환하는 단계를 포함하는, 반도체 장치의 제조 방법.
  6. 청구항 4에 있어서, 상기 제1 불순물 도핑 단계는:
    열 처리에 의해 약 300∼400 ㎚의 두께로 산화막을 형성하여 하드 마스크를 형성하는 단계;
    포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계;
    1×1018atoms/㎤ 이상의 불순물 농도로 제1 도전형 불순물 및 제2 도전형 불순물 중 대응하는 불순물의 사전 증착을 실행함으로써, 상기 폴리실리콘층의 제1 부분의 도전성을 제1 도전형 및 제2 도전형 중 하나로 선택적으로 전환하는 단계; 및
    상기 산화막을 제거하고 1×1018atoms/㎤ 이상의 불순물 농도로 전체 영역 상에 이온 주입에 의해 반대의 도전성 불순물을 도핑함으로써, 상기 폴리실리콘층의 제2 부분의 도전성을 상기 폴리실리콘층의 상기 제1 부분과 반대의 도전형으로 선택적으로 전환하는 단계를 포함하는, 반도체 장치의 제조 방법.
  7. 청구항 4에 있어서, 상기 제1 불순물 도핑 단계는:
    열 처리에 의해 약 300∼400 ㎚의 막두께로 산화막을 형성하여 하드 마스크를 형성하는 단계;
    포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계;
    1×1018atoms/㎤ 이상의 불순물 농도로 제1 도전형 불순물 및 제2 도전형 불순물 중 대응하는 불순물의 사전 증착을 실행함으로써, 상기 폴리실리콘층의 제1 부분의 도전성을 제1 도전형 및 제2 도전형 중 하나로 선택적으로 전환하는 단계;
    열 처리에 의해 약 300∼400 ㎚의 막두께로 산화막을 형성하여 하드 마스크를 더 형성하는 단계;
    포토레지스트로 패터닝하여 상기 산화막을 에칭하는 단계; 및
    반대의 도전성 불순물의 사전 증착을 실행함으로써 상기 폴리실리콘층의 제2 부분의 도전성을 상기 폴리실리콘층의 상기 제1 부분과 반대의 도전형으로 선택적으로 전환하는 단계를 포함하는, 반도체 장치의 제조 방법.
  8. 청구항 4에 있어서, 제1 도전형 불순물을 도핑하는 상기 제2 불순물 도핑 단계 후에, 포토레지스트로 패터닝을 통해 상기 소스 영역에 제2 도전성 불순물을 부분적 및 선택적으로 도핑하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
  9. SOI 기판의 실리콘 활성층 상에 형성된 제1 도전형 MOS 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    열 산화에 의해 매설 절연막에 도달하는 두께로 소자 분리 절연막을 형성하여 상기 실리콘 활성층 위에 상기 MOS 트랜지스터를 형성하는 단계;
    열 산화에 의해 약 5∼30 ㎚의 두께를 갖는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 200∼400 ㎚의 두께를 갖는 폴리실리콘층을 형성하는 단계;
    게이트 전극이 되는 상기 폴리실리콘층의 일부에 불순물을 도핑하여, 일정한 두께를 갖고 채널이 될 상기 실리콘 활성층의 영역 상에 제1 도전형 폴리실리콘 영역, 및 각각에서 상기 실리콘 활성층의 두께가 감소하는 LOCOS 분리 에지들 상에 제2 도전형 폴리실리콘 영역을 형성하는 제1 불순물 도핑 단계;
    상기 폴리실리콘층 상에 500 Å ∼ 2500 Å의 두께를 갖는 내화(refractory) 금속 실리사이드를 형성하는 단계;
    상기 폴리실리콘층 및 상기 내화 실리사이드를 에칭하여 게이트 전극을 형성하는 단계;
    포토레지스트로 소스 및 드레인이 되는 상기 MOS 트랜지스터의 패터닝 영역 을 통해 상기 실리콘 활성층에 부분적 및 선택적으로 제1 도전형 불순물을 도핑하는 제2 불순물 도핑 단계;
    상기 SOI 기판 상에 중간 절연층을 형성하는 단계;
    상기 SOI 기판 상에 형성된 상기 중간 절연층에 접촉 홀을 형성하는 단계;
    상기 접촉 홀에 금속 배선을 형성하는 단계; 및
    보호막을 형성하는 단계를 포함하는, 반도체 장치의 제조 방법.
  10. 청구항 9에 있어서, 제1 도전형 불순물을 도핑하는 상기 제2 불순물 도핑 단계 후에, 포토레지스트로 패터닝을 통해 상기 소스 영역에 제2 도전성 불순물을 부분적 및 선택적으로 도핑하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
KR1020070012669A 2006-02-07 2007-02-07 반도체 장치 및 그 제조 방법 KR101355282B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00029853 2006-02-07
JP2006029853 2006-02-07
JP2007006234A JP5567247B2 (ja) 2006-02-07 2007-01-15 半導体装置およびその製造方法
JPJP-P-2007-00006234 2007-01-15

Publications (2)

Publication Number Publication Date
KR20070080583A true KR20070080583A (ko) 2007-08-10
KR101355282B1 KR101355282B1 (ko) 2014-01-27

Family

ID=38478072

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070012669A KR101355282B1 (ko) 2006-02-07 2007-02-07 반도체 장치 및 그 제조 방법

Country Status (5)

Country Link
US (2) US7851858B2 (ko)
JP (1) JP5567247B2 (ko)
KR (1) KR101355282B1 (ko)
CN (1) CN101017851B (ko)
TW (1) TWI412130B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4560100B2 (ja) * 2008-03-24 2010-10-13 株式会社東芝 半導体装置
JP2012129348A (ja) * 2010-12-15 2012-07-05 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
KR102308621B1 (ko) 2014-07-15 2021-10-05 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN108022970A (zh) * 2016-11-03 2018-05-11 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10115787B1 (en) 2017-06-07 2018-10-30 Psemi Corporation Low leakage FET
CN107452755B (zh) * 2017-07-27 2020-01-21 武汉天马微电子有限公司 阵列基板及其制作方法和显示面板
US10468410B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate modulation to improve kink effect
CN108447904B (zh) * 2018-03-14 2020-09-29 电子科技大学 一种横向igbt的制造方法
CN111092112B (zh) * 2018-10-23 2020-11-13 合肥晶合集成电路有限公司 Mos场效应晶体管及其制造方法
TWI670491B (zh) 2018-12-10 2019-09-01 財團法人工業技術研究院 電化學製程裝置以及電化學製程裝置的操作方法
US12089412B2 (en) 2020-03-26 2024-09-10 Intel NDTM US LLC Vertical string driver with extended gate junction structure
US12148802B2 (en) * 2020-03-26 2024-11-19 Intel NDTM US LLC Vertical string driver with channel field management structure

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4178674A (en) * 1978-03-27 1979-12-18 Intel Corporation Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor
US4282648A (en) * 1980-03-24 1981-08-11 Intel Corporation CMOS process
US4466174A (en) * 1981-12-28 1984-08-21 Texas Instruments Incorporated Method for fabricating MESFET device using a double LOCOS process
JPS59134878A (ja) * 1983-01-21 1984-08-02 Toshiba Corp 半導体装置
US4700454A (en) * 1985-11-04 1987-10-20 Intel Corporation Process for forming MOS transistor with buried oxide regions for insulation
US4700461A (en) * 1986-09-29 1987-10-20 Massachusetts Institute Of Technology Process for making junction field-effect transistors
JPH08181316A (ja) 1994-12-22 1996-07-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5686347A (en) * 1994-12-27 1997-11-11 United Microelectronics Corporation Self isolation manufacturing method
US5893729A (en) * 1995-06-28 1999-04-13 Honeywell Inc. Method of making SOI circuit for higher temperature and higher voltage applications
KR970052023A (ko) * 1995-12-30 1997-07-29 김주용 에스 오 아이 소자 및 그의 제조방법
JP3648015B2 (ja) * 1997-05-14 2005-05-18 株式会社ルネサステクノロジ 半導体装置
TW396454B (en) * 1997-06-24 2000-07-01 Matsushita Electrics Corporati Semiconductor device and method for fabricating the same
KR100273220B1 (ko) * 1997-07-31 2000-12-15 김영환 반도체소자의제조방법
KR100261165B1 (ko) * 1998-05-14 2000-07-01 김영환 반도체소자 및 그의 제조방법
JP3751469B2 (ja) 1999-04-26 2006-03-01 沖電気工業株式会社 Ｓｏｉ構造の半導体装置の製造方法
JP3460649B2 (ja) 1999-11-19 2003-10-27 住友金属工業株式会社 半導体装置の製造方法
JP2002270614A (ja) * 2001-03-12 2002-09-20 Canon Inc Ｓｏｉ基体、その熱処理方法、それを有する半導体装置およびその製造方法
US6911694B2 (en) * 2001-06-27 2005-06-28 Ricoh Company, Ltd. Semiconductor device and method for fabricating such device
JP2003158198A (ja) * 2001-09-07 2003-05-30 Seiko Instruments Inc 相補型ｍｏｓ半導体装置
JP4054557B2 (ja) * 2001-10-10 2008-02-27 沖電気工業株式会社 半導体素子の製造方法
JP4044446B2 (ja) * 2002-02-19 2008-02-06 セイコーインスツル株式会社 半導体装置およびその製造方法
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
JP4083507B2 (ja) * 2002-08-28 2008-04-30 セイコーインスツル株式会社 半導体装置の製造方法
JP2006222101A (ja) * 2003-01-10 2006-08-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR101025917B1 (ko) * 2003-06-26 2011-03-30 매그나칩 반도체 유한회사 Ｍｏｓ 트랜지스터 및 그 제조 방법
JP4700268B2 (ja) * 2003-09-19 2011-06-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2007123519A (ja) * 2005-10-27 2007-05-17 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US7910450B2 (en) * 2006-02-22 2011-03-22 International Business Machines Corporation Method of fabricating a precision buried resistor

Also Published As

Publication number Publication date
TWI412130B (zh) 2013-10-11
JP2007243156A (ja) 2007-09-20
CN101017851A (zh) 2007-08-15
KR101355282B1 (ko) 2014-01-27
US7851858B2 (en) 2010-12-14
US20110027949A1 (en) 2011-02-03
JP5567247B2 (ja) 2014-08-06
US20070210382A1 (en) 2007-09-13
US8263443B2 (en) 2012-09-11
TW200805654A (en) 2008-01-16
CN101017851B (zh) 2010-06-23

Similar Documents

Publication Publication Date Title
KR101355282B1 (ko) 반도체 장치 및 그 제조 방법
US5973364A (en) MIS semiconductor device having body-contact region
JP3337953B2 (ja) Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法
JP3742845B2 (ja) ダブルゲート構造を持つｓｏｉ素子の製造方法及びその製造方法で製造されたダブルゲート構造を持つｓｏｉ素子
KR20030004144A (ko) 반도체장치 및 그 제조방법
WO2001043197A2 (en) Source/drain-on-insulator (s/doi) field effect transistors and method of fabrication
JP4044446B2 (ja) 半導体装置およびその製造方法
JP2007180402A (ja) 半導体装置及びその製造方法
US6172405B1 (en) Semiconductor device and production process therefore
JPH1174538A (ja) 半導体装置及びその製造方法
TW200826230A (en) Semiconductor device and method for manufacturing the same
KR100693056B1 (ko) 반도체 장치
JPH05343686A (ja) 半導体装置およびその製造方法
JP2007005575A (ja) 半導体装置およびその製造方法
JPH09135029A (ja) Ｍｉｓ型半導体装置及びその製造方法
JP4265890B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
KR100405450B1 (ko) 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법
JP2001298195A (ja) Ｍｏｓトランジスタ
JP4265889B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JP2001257346A (ja) 半導体集積回路装置
JP2007123519A (ja) 半導体装置の製造方法及び半導体装置
JP2013258432A (ja) 半導体装置およびその製造方法
KR100214491B1 (ko) 반도체소자 및 그 제조방법
WO2001043198A2 (en) Source/drain-on-insulator (s/doi) field effect transistor using silicon nitride and silicon oxide and method of fabrication
JP2004146847A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070207

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120126

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20070207

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130522

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20131127

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140117

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140117

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20161221

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20161221

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20180104

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180104

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20200107

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20200107

Start annual number: 7

End annual number: 7

PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20211028