JP2007123519A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 シリコン層の厚さが極薄膜化した場合でも、チャネル領域の端部での寄生チャネル形成を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ＳＯＩ基板１０にＬＯＣＯＳ層１５を形成し、ＬＯＣＯＳ層１５で囲まれた素子領域にｎチャネルＳＯＩトランジスタ１００を形成する半導体装置の製造方法であって、素子領域のＳＯＩ層５にゲート絶縁膜２１を形成する工程と、トランジスタのソースとドレインとによって挟まれるチャネル領域のＬＯＣＯＳ層１５側の端部のＳＯＩ層５に、寄生チャネル防止用のＢを導入する工程とを含み、前記Ｂを導入する工程はゲート絶縁膜２１を形成した後で行う。
【選択図】 図４

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、絶縁膜上の半導体膜に形成されたトランジスタのチャネル端部で発生する寄生チャネル現象を抑制する技術に関するものである。

図１１（Ａ）及び（Ｂ）は、従来例１に係るＭＯＳトランジスタ２００の構成例を示す平面図と、ａ１１−ａ´１１矢視拡大断面図である。図１１（Ａ）及び（Ｂ）に示すように、このＭＯＳトランジスタ２００はｎチャネル型（ｎｃｈ）であり、シリコン基板２０１に形成されたウェル拡散層（Ｐ⁻）２０３と、このウェル拡散層２０３上に形成されたゲート絶縁膜２０５と、ゲート絶縁膜２０５上に形成されたゲート電極２０７と、ゲート電極２０７の両側に形成されたソース又はドレイン（以下、「Ｓ／Ｄ」という。）２０９と、を含んだ構成となっている。シリコン基板２０１はｐ型のバルクであり、その不純物原子Ｂ（ボロン）の濃度は１×１０^１５［ｃｍ^−３］程度である。また、ウェル拡散層２０３のＢ濃度は１×１０^１７［ｃｍ^−３］程度である。

このようなＭＯＳトランジスタ２００では、ＬＯＣＯＳ層２１１とゲート電極２０７の重なり領域２２１では寄生チャネルが発生しやすい。これはＬＯＣＯＳ酸化膜形成時の酸化工程に於いて、ウェル拡散層（Ｐ−）２０３中のボロンが酸化膜中へと吸い出され、重なり領域２１１にてボロン濃度が低下するためと考えられている。そのため、Ｓ／Ｄ２０９に挟まれたチャネル領域のＬＯＣＯＳ層２１１側の端部（以下、「チャネル領域端部」という。）２２１には、ウェル拡散層２０３よりもｎ型に反転し易い寄生チャネルが形成され、この寄生チャネルを介してＳ／Ｄ２０９間でリーク電流の増大が起こりやすい。

そこで、このような寄生チャネルによるリーク電流の増大を防ぐために、チャネル領域端部２２１からＬＯＣＯＳ層２１１下にかけての領域にチャネルストッパを形成する技術が知られている。
図１２（Ａ）は、従来例２に係るＭＯＳトランジスタ３００の構成例を示す拡大断面図である。このＭＯＳトランジスタ３００は、図１１（Ａ）及び（Ｂ）に示したＭＯＳトランジスタ２００において、チャネル領域端部２２１からＬＯＣＯＳ層２１１下にかけての領域にチャネルストッパ（Ｐ^＋）層３０１を追加した構成となっている。このチャネルストッパ層３０１は、ＬＯＣＯＳ層２１１の形成前にその形成領域及びその近傍のシリコン基板２０１にＢをイオン注入し、その後、熱処理することによって形成する。このような構成であれば、チャネルストッパ層３０１はウェル拡散層２０３よりもｎ型に反転しにくいので寄生チャネルの形成が防止され、リーク電流の増大が防がれる。

また、近年、半導体分野においてシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ；以後ＳＯＩと称す）基板上に形成されたＳＯＩデバイスの実用化が進んでいる（例えば、特許文献１参照。）。特に６５[ｎｍ]世代以降では電源電圧のスケーリングとカットオフ電流のトレードオフが顕著になり、ＳＯＩデバイスを用いたサブスレッショルド係数の改善が必須となってきている。このような観点で、完全空乏型ＳＯＩトランジスタは、理想的なサブスレッショルド係数６０ｍＶ／ｄｅｃを容易に実現するため、将来のデバイスとして非常に有望である。

図１２（Ｂ）は、従来例３に係るＳＯＩトランジスタ４００の構成例を示す拡大断面図である。図１２（Ｂ）に示すように、このＳＯＩトランジスタ４００は、ＭＯＳトランジスタ３００において、その基板がシリコン基板４０１と、埋め込み酸化層（以下、「ＢＯＸ層」ともいう。）４０３と、シリコン層（以下、「ＳＯＩ層」ともいう。）４０５とからなるＳＯＩ基板４１０となっている。このＳＯＩトランジスタ４００も、図１２（Ａ）に示したＭＯＳトランジスタ３００と同様に、チャネル領域端部２２１からＬＯＣＯＳ層２１１下にかけての領域にチャネルストッパ層３０１を有することによって、寄生チャネルの形成を防止するようになっている。
特開２００１−２５７３５４号公報

ところで、本発明者は、図１２（Ｂ）に示したＳＯＩトランジスタ４００の形成過程で、ゲート電極２０７下の半導体層４０５におけるＢ濃度の分布がどのように変化するかをシミュレーションで調べた。そして、そのシミュレーション結果から、半導体層４０５の厚さが０．０８［μｍ］以下と極めて薄い（即ち、半導体層４０５とＬＯＣＯＳ層２１１との界面と、半導体層４０５とＢＯＸ層４０３との界面が近接している）場合には、チャネルストッパ層３０１を導入してもチャネル領域端部２２１のＢ濃度が、チャネル領域中央のＳＯＩ層のＢ濃度よりも低くなってしまう場合がある、ということを見出した。チャネル領域端部２２１のＢ濃度が、他の部分のＢ濃度よりも低くなっている場合には、チャネル領域端部２２１に寄生チャネルが形成されてしまう（問題点）。この問題は、特に極薄の半導体層に高閾値（例えば０．３Ｖ以上）のｎチャネルトランジスタを形成する場合に顕著となる。

図１４（Ａ）〜（Ｄ）は本発明者が行ったシミュレーションの結果を示す図である。図１４（Ａ）〜（Ｄ）は、図１２（Ｂ）に示したＳＯＩトランジスタ４００の各形成工程における、半導体層４０５内のＢ濃度分布を示している。半導体層４０５内のハッチングの疎密はＢ濃度の分布を示し、ハッチングが密であるほどＢ濃度が高いことを意味している。

詳しく説明すると、図１４（Ａ）は、ＬＯＣＯＳ形成用の窒化膜パターン４３０をマスクにして、寄生チャネル防止用のＢを半導体層４０５にイオン注入した直後の断面図である。また、図１４（Ｂ）はＬＯＣＯＳ形成の初期段階である「ドライ酸化」を行った直後の断面図である。初期段階であるため、ＬＯＣＯＳ層はまだ形成されていない。この時点で導入されたＢがシリコン層の横方向に充分拡散している様子がわかる。図１４（Ｃ）は、ＬＯＣＯＳ層２１１形成を完了した直後の断面図である。この状態に於いても寄生チャネル防止用のＢは均一に分布している。しかし、ゲート絶縁膜２０５上にポリシリコン膜を形成し、このポリシリコン膜を電極形状にパターニング（即ち、ポリエッチ）してゲート電極２０７を形成した図１４（Ｄ）では、半導体層４０５とＬＯＣＯＳ層２１１との界面と、半導体層４０５とＢＯＸ層４０３との界面が近接した領域で、Ｂ濃度が急激に低下している。これは、両界面に対しＢが吸い出されている為と考えられる。発明者は、このような酸化シリコンとシリコン層の界面によるＢ濃度低下現象が、特にＬＯＣＯＳ酸化膜形成後からゲート絶縁膜形成までの間で顕著に起こることをシミュレーションにより明らかにした。

本発明は、このような半導体層（例えば、ＳＯＩ基板のシリコン層）の極薄化によって顕在化した問題点に鑑みてなされたものであって、半導体層の厚さが極薄膜化した場合でも、チャネル領域の端部での寄生チャネル形成を防止できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

〔発明１〕 上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を形成し、前記素子分離層で囲まれた素子領域に少なくともｎチャネルトランジスタを形成する半導体装置の製造方法であって、前記素子領域の前記半導体層に前記トランジスタのゲート絶縁膜を形成する工程と、前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層に寄生チャネル防止用のｐ型不純物を導入する工程と、を含み、前記ｐ型不純物を導入する工程は、前記ゲート絶縁膜を形成した後で行うことを特徴とするものである。

ここで、「半導体基板」は例えばシリコン基板であり、「絶縁層」は例えば酸化シリコン膜であり、「半導体層」は例えばエピタキシャル成長法によって形成されたシリコン層である。また、「ゲート絶縁膜」は例えば酸化シリコン膜、酸窒化シリコン膜、又は高誘電率絶縁膜である。さらに、「寄生チャネル防止用のｐ型不純物」は例えばボロンである。

発明１の半導体装置の製造方法によれば、ゲート絶縁膜の形成工程以降は高温での熱処理が少ないので、上記端部の半導体層に導入された寄生チャネル防止用のｐ型不純物は、その多くがあまり熱拡散せずにその場に留まる。従って、上記端部でのｐ型不純物の濃度低下を抑制することができ、寄生チャネルの形成を抑制することができる。

〔発明２〕 発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記ｐ型不純物を導入する工程では、前記チャネル領域の中央の前記半導体層には前記ｐ型不純物をイオン注入しないことを特徴とするものである。
このような構成であれば、寄生チャネル防止用のｐ型不純物の導入によるトランジスタの閾値への影響を少なくすることが可能である。

〔発明３〕 発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記ｐ型不純物を導入する前に、前記ゲート絶縁膜上にゲート電極膜を形成する工程を含み、前記ｐ型不純物を導入する工程では、前記ゲート電極膜を通して前記半導体層に前記ｐ型不純物をイオン注入することを特徴とするものである。
このような構成であれば、上記イオン注入を原因とする半導体層の結晶欠陥を少なくすることが可能である。

〔発明４〕 発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記ゲート電極膜の「前記チャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分にｐ型不純物を導入して当該部分をｐ型半導体にする工程、を含むことを特徴とするものである。
このような構成であれば、上記端部の半導体層のエネルギー準位を、当該端部の半導体層を覆うゲート電極膜のエネルギー準位とほぼ同じ高さにすることができるので、上記端部の半導体層の極性を反転しにくくすることができる。これにより、寄生チャネルの形成をより効果的に防止することができる。

〔発明５〕 発明５の半導体装置の製造方法は、発明４の半導体装置の製造方法において、前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分にｎ型不純物を導入して当該部分をｎ型半導体にする工程と、前記ゲート電極膜の少なくとも前記ｎ型半導体の部分上から前記ｐ型半導体の部分上にかけて所定の導電膜を形成する工程と、を含むことを特徴とするものである。
このような構成であれば、上記端部の半導体層と比べて、チャネル領域の中央の半導体層の極性を反転させることは容易である。それゆえ、リーク電流が低く、高速で動作し、且つ低消費電力特性の半導体装置を提供することができる。

〔発明６〕 発明６の半導体装置の製造方法は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を形成し、前記素子分離層で囲まれた素子領域にｎチャネルトランジスタを形成する半導体装置の製造方法であって、前記素子領域の前記半導体層に前記トランジスタのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜の「前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分にｐ型不純物を導入して当該部分をｐ型半導体にする工程と、前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分にｎ型不純物を導入して当該部分をｎ型半導体にする工程と、前記ｎ型半導体の部分と前記ｐ型半導体の部分とを有する前記ゲート電極膜上に所定の導電膜を形成する工程と、を含むことを特徴とするものである。

このような構成であれば、上記端部の半導体層のエネルギー準位を、当該端部の半導体層を覆うゲート電極膜のエネルギー準位とほぼ同じ高さにすることができる。これにより、上記端部の半導体層の極性を反転しにくくすることができる。一方、チャネル領域の中央の半導体層の極性を反転させることは容易である。従って、リーク電流が低く、高速で動作し、且つ低消費電力特性の半導体装置を提供することができる。

〔発明７〕 発明７の半導体装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を有し、前記素子分離層で囲まれた素子領域に少なくともｎチャネルトランジスタを有する半導体装置であって、前記素子領域の前記半導体層に設けられた前記トランジスタのゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極膜と、前記ゲート電極膜上に形成された導電膜と、を備え、前記ゲート電極膜の「前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分はｐ型半導体で、且つ、前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分はｎ型半導体であり、前記導電膜は少なくとも前記ｎ型半導体の部分上から前記ｐ型半導体の部分上にかけて前記ゲート電極膜を覆っている、ことを特徴とするものである。
このような構成であれば、低リーク電流特性と、高速動作特性と、低消費電力特性とを兼ね備えた半導体装置を提供することができる。

〔発明８〕 発明８の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記半導体基板と、前記半導体基板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記半導体層とからなる前記多層膜基板は、前記半導体基板中の埋め込み酸化シリコン層上に単結晶シリコン半導体層が形成されたＳＯＩ基板、前記半導体基板中の埋め込み酸化シリコン層上に単結晶ゲルマニウム半導体層が形成されたＧＯＩ基板、或いは半導体基板中の埋め込み酸化シリコン層上に単結晶シリコンゲルマニウム半導体層が形成されたＳＧＯＩ基板、であることを特徴とするものである。
〔発明９〕 発明９の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記半導体基板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記半導体層とからなる前記多層膜基板の代わりに、絶縁基板上に半導体層を形成したＳＯＳ基板またはＳＯＱ基板を用いることを特徴とするものである。

以下、本発明の実施の形態を図面を参照しながら説明する。
［１］実施形態
図１（Ａ）及び（Ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す平面図と、Ａ１−Ａ´１矢視断面図である。また、図２（Ａ）〜図４（Ｃ）は、Ａ１−Ａ´１矢視断面において、図１（Ｂ）以降の工程を示す図である。この実施の形態では、ｎチャネル（以下、ｎｃｈ）のＳＯＩトランジスタ１００をＳＯＩ基板１０に形成する場合について説明する。

まず始めに、図１（Ｂ）に示すようなＳＯＩ基板１０を用意する。このＳＯＩ基板１０は、シリコン基板１と、このシリコン基板１上に設けられた埋め込み酸化層（ＢＯＸ層）３と、ＢＯＸ層３上に設けられたシリコン層（ＳＯＩ層）５とから構成されている。
ＳＯＩ層５の初期膜厚は、例えば０．１〜０．２［μｍ］程度である（但し、製造工程後の最終的なＳＯＩ層５の厚さは０．００１〜０．２［μｍ］の範囲で調整される。）。また、ＢＯＸ層３は、例えば酸化シリコン膜であり、その厚さは０．２〜０．４［μｍ］程度である。このようなＳＯＩ基板１０は、ＳＩＭＯＸ（ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔ ｏｘｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。

次に、このＳＯＩ基板１０のＳＯＩ層５表面を薄く酸化して、図１（Ａ）及び（Ｂ）に示すように、ＰＡＤ酸化膜１１を形成する。このＰＡＤ酸化膜１１は、後のＬＯＣＯＳ酸化工程に於ける応力を緩和するための膜である。
次に、ＰＡＤ酸化膜１１上に窒化シリコン膜をＣＶＤ法にて堆積させる。そして、フォトリソグラフィ法及びドライエッチング法により、この窒化シリコン膜をパターニングする。これにより、素子領域全体を覆い、且つ素子分離領域を露出させる窒化膜パターン１３を形成する。

次に、図２（Ａ）の実線矢印で示すように、この窒化膜パターン１３をマスクにして、ＳＯＩ層５に寄生チャネル防止用のボロン（Ｂ）、又はフッ化ボロン（ＢＦ_２）をイオン注入する。注入条件は、例えば注入エネルギーが１０〜６０［ｋｅＶ］、ドーズ量が１×１０^１３〜１０^１４［ｃｍ^−２］程度である。これにより、ＬＯＣＯＳを形成する領域（即ち、素子分離領域）にＢがイオン注入される。素子分離領域にイオン注入されたＢは、その後工程であるＬＯＣＯＳ層の形成工程で、素子領域側へある程度拡散する。

また、図２（Ａ）の破線矢印で示すように、この工程ではＢ又はＢＦ_２を斜めにイオン注入してもよい。斜めイオン注入を行う場合には、その垂線（即ち、基板表面と垂直に交わる直線）に対する傾斜角度θを例えば７〜１１°に設定する。斜めイオン注入を行うことによって、素子分離領域だけでなく、チャネル領域のＬＯＣＯＳ側の端部（即ち、チャネル領域端部）のＳＯＩ層５にＢを直接（即ち、熱拡散だけに頼らずに）導入することが可能となる。なお、本発明によれば、この図２（Ａ）の段階でのＢのイオン注入工程を省略することが可能である。省略する場合には、後述する図４（Ａ）の工程で、Ｂをより多くイオン注入してＳＯＩ層５のＢ濃度を調整すればよい。

次に、図２（Ｂ）に示すように、窒化膜パターン１３をマスクにしてＳＯＩ層５を熱酸化し、ＬＯＣＯＳ層１５を形成する。図２（Ｂ）に示すように、ＬＯＣＯＳ層１５はその下側の部分がＢＯＸ層３と接している。このようなＬＯＣＯＳ層１５によって、各々の素子領域は他の素子領域から電気的に分離された状態となる。また、このＬＯＣＯＳ層１５の形成によって発生するストレスは、最表面のＰＡＤ酸化膜１１によって緩和される。

次に、窒化膜パターン１３を熱リン酸にて除去する。そして、図２（Ｃ）に示すように、ＳＯＩトランジスタ１００の閾値調整のために、ＳＯＩ層５に不純物注入を行う。この実施の形態では、ｎｃｈの閾値設定のために、Ｂ又はＢＦ_２を例えば１×１０^１１〜１０^１２［ｃｍ^−２］程度注入する。
次に、最表面のＰＡＤ酸化膜１１を例えばフッ酸（ＨＦ）を用いたウエットエッチングにより除去する。そして、図３（Ａ）に示すように、ゲート絶縁膜２１を形成する。このゲート絶縁膜２１は酸化シリコン膜であっても良いし、酸窒化シリコン膜、或いは高誘電率絶縁膜であっても良い。また、その膜厚は微細化の世代によって異なるが、この実施の形態では例えば７［ｎｍ］程度とする。次に、図３（Ｂ）に示すように、ＳＯＩ基板１０の上方全面に例えば真性（ｉｎｔｒｉｎｓｉｃ）のポリシリコン膜２３´を形成する。

次に、図３（Ｃ）に示すように、素子領域を覆い、ＬＯＣＯＳ層１５上方を露出させるレジストパターン２４をポリシリコン膜２３´上に形成する。そして、寄生チャネルの形成防止を目的に、図４（Ａ）に示すように、このレジストパターン２４をマスクにＳＯＩ基板１０に素子領域と同じ極性の不純物をイオン注入する。この工程では、素子領域と同じ極性の不純物として例えばＢ又はＢＦ_２を、注入エネルギー１０〜６０［ｋｅＶ］、ドーズ量１×１０^１４〜１×１０^１５［ｃｍ^−２］程度の条件でイオン注入する。このとき、打ち込むイオン種の飛程を調整する事により、ポリシリコン膜２３´を通過させてＢをＳＯＩ層５の端部へ注入する事が出来る。その他ＬＯＣＯＳ層１５に導入された不純物は不活性となる。また、この工程では、Ｂ又はＢＦ_２を斜めにイオン注入することで、チャネル領域端部のＳＯＩ層５にＢを直接（即ち、熱拡散だけに頼らずに）導入することが可能である。斜めイオン注入する場合の傾斜角度は、例えば７〜４５°である。

次に、レジストパターン２４を例えば硫酸による剥離とアッシングで除去する。そして、平面視でゲート電極形状のレジストパターン（図示せず）をポリシリコン２３´膜上に形成する。次に、この図示しないレジストパターンをマスクにポリシリコン膜２３´をエッチングして、図４（Ｂ）に示すようにゲート電極２３を形成する。
次に、図４（Ｃ）に示すように、ゲート電極２３をマスクにしてＳＯＩ層５にＳ／Ｄを形成するための不純物をイオン注入する。この実施の形態では、Ｓ／Ｄを形成するための不純物として、例えばリン（Ｐ）又はヒ素（Ａｓ）を用いる。また、このイオン注入によって、ゲート電極２３の導電型はイントリンシック（ｉ）からｎ型に変わる。

次に、ＳＯＩ基板１０をアニールして、ＳＯＩ層５にイオン注入した全ての不純物を活性化させる（１０００℃、数十秒程度の高速熱処理）。これにより、図５（Ａ）に示すように、ゲート電極２３の両側のＳＯＩ層５にＳ／Ｄ２７を形成する。また、このようなアニールを行うことによって、図２（Ａ）、図４（Ａ）の各工程で導入されたＢは熱拡散し、ＬＯＣＯＳ層１５からチャネル領域２９側へ広がる。その結果、図５（Ｂ）に示すように、チャネル領域端部３０のＳＯＩ層のＢ濃度は所定値（例えば１×１０^１６〜１×１０^１８［ｃｍ^−３］程度）まで高められ、チャネルストッパ（Ｐ^＋）層２８が形成される。

その後、ゲート電極２３の側壁にサイドウォールを形成し（Ｓ／ＤがＬＤＤ構造の場合は、Ｐ又はＡｓ等の２回にわたるイオン注入の合間にサイドウォールを形成する。）、さらに、ゲート電極２３上全体、及びＳ／Ｄ２７上にそれぞれシリサイドを形成して、ＳＯＩトランジスタ１００を完成させる。
このように、本発明の第１実施形態によれば、図４（Ａ）に示したように、ゲート電極膜２３´の形成後に寄生チャネル形成防止用のＢをイオン注入する。このような構成であれば、ゲート絶縁膜２１の形成工程以降は高温での熱処理が少ないので、図４（Ａ）の工程で導入されたＢの多くは、あまり熱拡散せずにその場に留まることとなる（発明者は１０００℃、数十秒程度の高速熱処理では、酸化シリコン−シリコン層界面のＢ濃度低下現象は比較的軽微であることも見出している）。従って、チャネル領域端部３０でのＢ濃度の低下（即ち、Ｐ^＋層２８の濃度低下）を抑制することができ、寄生チャネルの形成を抑制することができる。これにより、リーク電流が低く、高速で動作し、且つ低消費電力特性の半導体装置を提供することができる。

また、この第１実施形態によれば、図４（Ａ）の工程で、チャネル領域２９の中央のＳＯＩ層５には寄生チャネル防止用のＢをイオン注入しないようにしているので、このイオン注入によるＳＯＩトランジスタ１００の閾値への影響を少なくすることが可能である。
なお、この第１実施形態では、図６に示すように、ＳＯＩトランジスタ１００のゲート電極２３をｎ型半導体とする場合について説明した。しかしながら、本発明では、ゲート電極２３をｎ型半導体ではなく、ｐ型半導体としても良い。或いは、図７に示すように、ゲート電極２３にｐ型半導体の部分とｎ型半導体の部分とを作り込むようにしても良い。

例えば、図７に示すように、ゲート電極２３の「チャネル領域端部３０のＳＯＩ層５上を覆う」部分をｐ型半導体（ｐ^＋）にすると共に、「チャネル領域２９の中央のＳＯＩ層５上を覆う」部分をｎ型半導体（ｎ^＋）にした場合には、チャネル領域端部３０のＳＯＩ層５を、チャネル領域２９の中央と比べて極性反転しにくくすることができる（即ち、閾値を大きくすることができる）。それゆえ、寄生チャネルの形成をより効果的に防止することができる。この点については、後述の「［２］ゲート電極の極性を変えた場合の効果」で詳しく説明する。

また、ゲート電極２３にはＰＮ接合ができるが、本発明では、ゲート電極２３上にシリサイド３２を直接形成するので、このＰＮ接合の整流作用を実質的に無くすことができる。なお、図７では、ｐ^＋層２８の形成を省いた場合でも、チャネル領域端部３０のＳＯＩ層５だけを極性反転しにくくすることができるので、ｐ^＋層２８の形成を省いた場合でも、寄生チャネルの形成を防止する効果がある。次に、図７に示したＳＯＩトランジスタ１００´の製造方法について説明する。

図８（Ａ）〜（Ｃ）は、第２実施形態に係る半導体装置の製造方法を示す工程図である。図８（Ａ）〜（Ｃ）において、図１〜図７と同一構成である部分には同一符号を付し、その詳細な説明は省略する。
上記第１実施形態では、図４（Ａ）に示したように、レジストパターン２４をマスクにＳＯＩ基板１０にＢ又はＢＦ_２をイオン注入して、ｐ^＋層２８（図５（Ｂ）参照。）を形成した。このイオン注入の条件は、注入エネルギーが１０〜６０［ｋｅＶ］、ドーズ量が１×１０^１４〜１×１０^１５［ｃｍ^−２］程度であった。第２実施形態では、上記イオン注入はもちろん行うが、それに加えて、レジストパターン２４をマスクに低エネルギーでのＢ又はＢＦ_２のイオン注入を行う。

この追加イオン注入では、Ｂの分布のピークがポリシリコン膜２３´の厚さ方向の真中辺りにくるように注入エネルギーを設定する。また、そのドーズ量は、レジストパターン２４´下から露出したポリシリコン膜２３の導電型がＳ／Ｄ形成後もｐ型半導体を維持できるように、高めに設定する。例えばポリシリコン膜２００[ｎｍ]にＢを注入する場合、イオン注入の飛程を約１００[ｎｍ]程度にするには、打ち込みエネルギーを約３０[ｋｅＶ]程度で調整すればよい。このときのドーズ量は、Ｓ／Ｄ打ち込みのドーズ量に対して３〜４倍のドーズ量に設定してやればよい（Ｓ／Ｄ打ち込みが１×１０^１５［ｃｍ^−２］であれば、４×１０^１５［ｃｍ^−２］）。このような追加イオン注入によって、図８（Ａ）に示すように、ポリシリコン膜２３´の素子領域上の部分はイントリンシック（ｉ）に、それ以外の部分はｐ型半導体となる。

図８（Ａ）では上記追加イオン注入を行った後で、レジストパターン２４を除去する。そして、図８（Ｂ）に示すように、ポリシリコン膜をパターニングしてゲート電極２３を形成する。次に、図８（Ｃ）に示すように、このゲート電極２３をマスクにして、ＳＯＩ層５に例えばリン（Ｐ）又はヒ素（Ａｓ）をイオン注入し、Ｓ／Ｄを形成する。このイオン注入によって、ゲート電極２３の素子領域上の部分の導電型はイントリンシック（ｉ）半導体からｎ型半導体に変わる。しかし、ゲート電極２３のそれ以外の部分、例えば「チャネル領域端部３０のＳＯＩ層５上を覆う部分」の導電型はｎ型半導体ではなくｐ型半導体であり続ける。これは、図８（Ｃ）の工程でイオン注入するＰやＡｓよりも、図８（Ａ）の工程で低エネルギー条件でイオン注入したＢの方が多いからである。また、これ以降の工程は第１実施形態と同じである。ゲート電極２３上全体にシリサイドを形成して、ＳＯＩトランジスタ１００´を完成させる。

なお、図９に示すように、Ｓ／Ｄの形成を目的としたＰ等のイオン注入工程では、素子領域を露出し、ＬＯＣＯＳ層１５上を覆うレジストパターン２６をＳＯＩ基板１０上に形成し、このレジストパターン２６をマスクにＰ等をイオン注入しても良い。このような構成であれば、ゲート電極２３のＬＯＣＯＳ層１５上の部分にはＰ等をイオン注入しないようにすることができるので、Ｐ等のイオン注入条件を制限する必要がなく、ゲート電極２３にｐ^＋領域を濃度高く残すことが可能である。

この第１、第２実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、ＢＯＸ層３が本発明の「絶縁層」に対応し、ＳＯＩ層５が本発明の「半導体層」に対応している。また、ＬＯＣＯＳ層１５が本発明の「素子分離層」に対応し、ＬＯＣＯＳ層１５で素子分離された（囲まれた）ＳＯＩ層５が本発明の「素子領域」に対応している。さらに、ポリシリコン膜２３´、ゲート電極２３が本発明の「ゲート電極膜」に対応し、シリサイド３２が本発明の「導電膜」に対応している。また、チャネル領域端部３０が本発明の「チャネル領域の素子分離層側の端部の半導体層」に対応している。

なお、この実施の形態では、ｎｃｈのＳＯＩトランジスタの場合について説明したが、本発明はｐｃｈのＳＯＩトランジスタにも適用可能である。その場合には、本発明のｎ型とｐ型とを入れ替えれば良い。
更に、本実施形態では埋め込み酸化膜上に単結晶シリコンを形成したＳＯＩ基板へのトランジスタ形成を例にして述べたが、本発明は半導体層が単結晶シリコンである必要は無く、絶縁層が酸化シリコンである必要は無い。また、絶縁膜上に形成された単結晶ゲルマニウムであるゲルマニウム・オン・インシュレータ（ＧＯＩ）基板、絶縁膜上に形成された単結晶シリコンゲルマニウムであるシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板、或いはガラス基板上に形成された多結晶シリコンであるＴＦＴ基板、サファイヤ基板上に形成された単結晶シリコンであるシリコン・オン・サファイヤ（ＳＯＳ）基板、クォーツ基板上に形成された単結晶シリコンであるシリコン・オン・クォーツ（ＳＯＱ）基板、などであっても良い。

［２］ゲート電極の極性を変えた場合の効果
図１２（Ｂ）に示したようなｎｃｈのＳＯＩトランジスタのボディにはｐ型不純物、例えばＢ（ボロン）がドープされている。一方、ＬＯＣＯＳ近傍では、図１４（Ｄ）に示したようなＢの偏析により寄生チャネルが形成されている。図１２（Ｂ）に示したＳＯＩトランジスタ４００のＢ−Ｂ´断面及びＸ−Ｘ´断面における閾値近傍でのバンド図を書き出すと図１３のようになる。

図１３（Ａ）及び（Ｂ）は、従来例に係るＳＯＩトランジスタ４００のＢ−Ｂ´断面、Ｘ−Ｘ´断面でのエネルギーバンド図である。また、図１０（Ａ）及び（Ｂ）は、図６に示した本発明に係るＳＯＩトランジスタ１００のＹ−Ｙ´断面及び、図７に示したＳＯＩトランジスタ１００´のＺ−Ｚ´断面でのエネルギーバンド図である。各図中のＥ_Ｃは伝導バンドのエネルギー、Ｅ_Ｖは価電子バンドのエネルギー、Ｅ_Ｆはフェルミエネルギー、Ｅ_ｉは真性エネルギー、Ｖはゲート電極（ｐｏｌｙ ｓｉｌｉｃｏｎ 電極）に印加されている電圧である。

図１３（Ａ）に示すように、Ｂ−Ｂ´断面では、チャネル中の不純物濃度で決定される最大空乏層ＷｍａｘＢ´だけ空乏化され、表面付近に少数キャリア（ｎｃｈの場合、電子）が励起されている。一方、図１３（Ｂ）に示すように、Ｘ−Ｘ´断面では、シリコン膜中の不純物濃度が薄くなっており、その分空乏層が大きく（ＷｍａｘＸ´）、場合によっては裏面のＢＯＸ（Ｂｕｒｒｉｅｄ Ｏｘｉｄｅ）層にまで到達している。このとき、不純物濃度が薄いため、ＬＯＣＯＳに近いゲート絶縁膜近傍は、中心部（Ｂ−Ｂ´断面）のそれよりも多くバンドが曲がっており、表面に励起される少数キャリアも多くなっている。これが、寄生チャネル動作を引き起こす原因である。

一方、本発明の第１実施形態では、ゲート電極の上から（ｐ^＋層２８形成用の）不純物ドープを行うことにより、ＬＯＣＯＳ近傍のシリコン膜中の不純物濃度を中心部のそれよりも濃く設定することができる（図６参照。）。これにより、ＬＯＣＯＳ近傍の空乏層の厚さを小さくすることができ、ゲート絶縁膜表面の少数キャリア励起を抑制することができる。このときのバンド図を図１０（Ａ）に示す。

また、本発明の第２実施形態では、ＬＯＣＯＳ端近傍のゲート電極と、シリコン膜中の不純物の極性とを同一にすることにより、実効的に寄生チャネルの閾値を上昇させる。このときのバンド図を図１０（Ｂ）に示す。
第２実施形態において、寄生チャネルの閾値が上昇する理由を説明する。式（１）で示すように、寄生チャネルの閾値Ｖｔｈ^ｐａｒａは、チャネル中央での閾値と同様、フラットバンド電圧、表面ポテンシャル（最大のバンド曲がり量）、空乏層中の電化量の和で表される。

Ｖｔｈ^ｐａｒａ＝Ｖ_ＦＢ ＋２φ_Ｂ ＋ Ｑ_Ｂ／Ｃ_ＯＸ・・・（１）
ここで、Ｖ_ＦＢはゲート電極とシリコン膜中の仕事関数差で表され、
Ｖ_ＦＢ＝ｑφｐ^＋ − ｑφ_Ｆ＝ｑφｐ^＋ − ｑφｎ^＋ ＋ （ｑφｎ^＋ − ｑφ_Ｆ） ＞ｑφｎ^＋ − ｑφ_Ｆ ・・・（２）
φｐ^＋はｐ型ゲート電極の仕事関数、φｎ^＋はｎ型ゲート電極の仕事関数、φ_Ｆはシリコン膜中のフェルミレベルである。ｐ型ゲート電極のフラットバンド電圧Ｖ_ＦＢは、ｎ型のそれに比べて、ｑφｐ^＋ − ｑφｎ^＋分だけ大きい。従って、閾値が大きいため、Ｚ−Ｚ´断面におけるシリコン最表面では、反転が起こらず、少数キャリアの励起も起こらない。これにより、寄生チャネル動作を抑制することができる。

第１実施形態に係る半導体装置の製造方法を示す図（その１）。 第１実施形態に係る半導体装置の製造方法を示す図（その２）。 第１実施形態に係る半導体装置の製造方法を示す図（その３）。 第１実施形態に係る半導体装置の製造方法を示す図（その４）。 第１実施形態に半導体装置の構成例を示す図。 ＳＯＩトランジスタ１００の要部（ａ５−ａ´５）の構成例を示す図。 ＳＯＩトランジスタ１００´の要部（ａ５−ａ´５）の構成例を示す図。 第２実施形態に係る半導体装置の製造方法を示す図。 第２実施形態に係るその他の例を示す図。 本発明に係るＳＯＩトランジスタ１００のエネルギーバンド図。 従来例１を示す図。 従来例２、３を示す図。 従来例に係るＳＯＩトランジスタ４００のエネルギーバンド図。 本発明者が行ったシミュレーションの結果を示す図。

符号の説明

１ 半導体基板、３ 埋め込み酸化層（ＢＯＸ層）、５ シリコン層（ＳＯＩ層）、１０ ＳＯＩ基板、１１ ＰＡＤ酸化膜、１３ 窒化膜パターン、１５ ＬＯＣＯＳ層、２１ ゲート絶縁膜、２３ ゲート電極、２３´ ポリシリコン膜、２４，２６ レジストパターン、２７ Ｓ／Ｄ、２８ ｐ^＋層、２９ チャネル領域、３０ チャネル領域端部、３２ シリサイド、１００，１００´ ＳＯＩトランジスタ

Claims (9)

1. 半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を形成し、前記素子分離層で囲まれた素子領域に少なくともｎチャネルトランジスタを形成する半導体装置の製造方法であって、
   前記素子領域の前記半導体層に前記トランジスタのゲート絶縁膜を形成する工程と、
   前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層に寄生チャネル防止用のｐ型不純物を導入する工程と、を含み、
   前記ｐ型不純物を導入する工程は、前記ゲート絶縁膜を形成した後で行うことを特徴とする半導体装置の製造方法。
2. 前記ｐ型不純物を導入する工程では、
   前記チャネル領域の中央の前記半導体層には前記ｐ型不純物をイオン注入しないことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ｐ型不純物を導入する前に、前記ゲート絶縁膜上にゲート電極膜を形成する工程を含み、
   前記ｐ型不純物を導入する工程では、
   前記ゲート電極膜を通して前記半導体層に前記ｐ型不純物をイオン注入することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記ゲート電極膜の「前記チャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分にｐ型不純物を導入して当該部分をｐ型半導体にする工程、を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
5. 前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分にｎ型不純物を導入して当該部分をｎ型半導体にする工程と、
   前記ゲート電極膜の少なくとも前記ｎ型半導体の部分上から前記ｐ型半導体の部分上にかけて所定の導電膜を形成する工程と、を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
6. 半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を形成し、前記素子分離層で囲まれた素子領域にｎ型のトランジスタを形成する半導体装置の製造方法であって、
   前記素子領域の前記半導体層に前記トランジスタのゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
   前記ゲート電極膜の「前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分にｐ型不純物を導入して当該部分をｐ型半導体にする工程と、
   前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分にｎ型不純物を導入して当該部分をｎ型半導体にする工程と、
   前記ｎ型半導体の部分と前記ｐ型半導体の部分とを有する前記ゲート電極膜上に所定の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
7. 半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられた半導体層とからなる多層膜基板に素子分離層を有し、前記素子分離層で囲まれた素子領域に少なくともｎチャネルトランジスタを有する半導体装置であって、
   前記素子領域の前記半導体層に設けられた前記トランジスタのゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極膜と、
   前記ゲート電極膜上に形成された導電膜と、を備え、
   前記ゲート電極膜の「前記トランジスタのソースとドレインとによって挟まれるチャネル領域の前記素子分離層側の端部の前記半導体層上を覆う」部分はｐ型半導体で、且つ、前記ゲート電極膜の「前記チャネル領域の中央の前記半導体層上を覆う」部分はｎ型半導体であり、
   前記導電膜は少なくとも前記ｎ型半導体の部分上から前記ｐ型半導体の部分上にかけて前記ゲート電極膜を覆っている、ことを特徴とする半導体装置。
8. 前記半導体基板と、前記半導体基板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記半導体層とからなる前記多層膜基板は、前記半導体基板中の埋め込み酸化シリコン層上に単結晶シリコン半導体層が形成されたＳＯＩ基板、前記半導体基板中の埋め込み酸化シリコン層上に単結晶ゲルマニウム半導体層が形成されたＧＯＩ基板、或いは半導体基板中の埋め込み酸化シリコン層上に単結晶シリコンゲルマニウム半導体層が形成されたＳＧＯＩ基板、であることを特徴とする請求項１から６の何れか一項に記載の半導体装置の製造方法。
9. 前記半導体基板上に設けられた前記絶縁層と、前記絶縁層上に設けられた前記半導体層とからなる前記多層膜基板の代わりに、絶縁基板上に半導体層を形成したＳＯＳ基板またはＳＯＱ基板を用いることを特徴とする請求項１から６の何れか一項に記載の半導体装置の製造方法。

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