JP2003046088A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
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Abstract
(57)【要約】
【課題】 完全空乏型ＳＯＩトランジスタにおいて、チ
ャネル形成部のフィールドエッジ側の不純物濃度の低下
及びそれに伴う閾値の低下を確実に防止する。 【解決手段】 ＭＩＳトランジスタからなる半導体装置
１Ａにおいて、ゲート電極６の直下のチャネル形成部４
のフィールドエッジ側端部４ａに、不純物濃度がチャネ
ル形成部４の中央部の不純物濃度よりも高い高濃度不純
物領域２０を形成する。
ャネル形成部のフィールドエッジ側の不純物濃度の低下
及びそれに伴う閾値の低下を確実に防止する。 【解決手段】 ＭＩＳトランジスタからなる半導体装置
１Ａにおいて、ゲート電極６の直下のチャネル形成部４
のフィールドエッジ側端部４ａに、不純物濃度がチャネ
ル形成部４の中央部の不純物濃度よりも高い高濃度不純
物領域２０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳ型トランジ
スタ、特に完全空乏型ＳＯＩトランジスタにおいて、チ
ャネル形成部のフィールドエッジ側端部に閾値（Ｖth）
の低いトランジスタ（所謂、寄生トランジスタ）が形成
されることを防止し、電流のｏｎ／ｏｆｆ特性を向上さ
せる技術に関する。
スタ、特に完全空乏型ＳＯＩトランジスタにおいて、チ
ャネル形成部のフィールドエッジ側端部に閾値（Ｖth）
の低いトランジスタ（所謂、寄生トランジスタ）が形成
されることを防止し、電流のｏｎ／ｏｆｆ特性を向上さ
せる技術に関する。
【０００２】
【従来の技術】ＬＳＩにＳＯＩ（Silicon on Insulato
r）構造を利用することにより、素子間同士の完全分離
が容易となり、また、ソフトエラーやＣＭＯＳトランジ
スタに特有のラッチアップを抑制できることが知られて
いる。このため、比較的早くからＳＯＩ構造によってＣ
ＭＯＳトランジスタＬＳＩの高速化と高信頼性化が検討
されており、そのＳＯＩ構造としてはＳＯＩ層の厚さが
５００ｎｍ程度のものが用いられている。
r）構造を利用することにより、素子間同士の完全分離
が容易となり、また、ソフトエラーやＣＭＯＳトランジ
スタに特有のラッチアップを抑制できることが知られて
いる。このため、比較的早くからＳＯＩ構造によってＣ
ＭＯＳトランジスタＬＳＩの高速化と高信頼性化が検討
されており、そのＳＯＩ構造としてはＳＯＩ層の厚さが
５００ｎｍ程度のものが用いられている。
【０００３】最近では、ＳＯＩトランジスタにおいて、
ＳＯＩ層の厚さを１００ｎｍ程度以下に薄くし、チャネ
ルの不純物濃度を比較的低い状態に制御して、ほぼＳｉ
活性層全体が空乏化するように作製すると（完全空乏型
ＳＯＩトランジスタ）、拡散層容量の低減、Subthresho
ld領域での急峻なドレイン電流の立ち上がり等の優れた
特性を得られることがわかり、これを今後の携帯機器等
で必要とされている低消費電力ＬＳＩに応用することが
期待されている。
ＳＯＩ層の厚さを１００ｎｍ程度以下に薄くし、チャネ
ルの不純物濃度を比較的低い状態に制御して、ほぼＳｉ
活性層全体が空乏化するように作製すると（完全空乏型
ＳＯＩトランジスタ）、拡散層容量の低減、Subthresho
ld領域での急峻なドレイン電流の立ち上がり等の優れた
特性を得られることがわかり、これを今後の携帯機器等
で必要とされている低消費電力ＬＳＩに応用することが
期待されている。
【０００４】図８に、完全空乏型ＳＯＩトランジスタ１
の一例を示す。この完全空乏型ＳＯＩトランジスタ１
は、ＳＯＩ基板２に素子分離膜３を形成し、チャネル形
成部４に不純物イオンを注入し、ゲート酸化膜５を成長
させ、ゲート電極６を形成し、ソースあるいはドレイン
（拡散層）７となる領域に不純物をドープし、不純物の
活性化のための熱処理を行うことにより形成される。な
お、図中、符号８はフィールド領域、１０はエクステン
ション部分、２１はＣｏシリサイド、２２は層間絶縁
膜、２３はプラグ、２４は配線を表す。
の一例を示す。この完全空乏型ＳＯＩトランジスタ１
は、ＳＯＩ基板２に素子分離膜３を形成し、チャネル形
成部４に不純物イオンを注入し、ゲート酸化膜５を成長
させ、ゲート電極６を形成し、ソースあるいはドレイン
（拡散層）７となる領域に不純物をドープし、不純物の
活性化のための熱処理を行うことにより形成される。な
お、図中、符号８はフィールド領域、１０はエクステン
ション部分、２１はＣｏシリサイド、２２は層間絶縁
膜、２３はプラグ、２４は配線を表す。
【０００５】
【発明が解決しようとする課題】しかしながら、完全空
乏型ＳＯＩトランジスタ１において、チャネルの不純物
濃度によって閾値を制御しようとすると、チャネル形成
部４に不純物を導入した後、ゲート酸化膜５の形成や不
純物の活性化等のために行う熱処理等によって、チャネ
ル形成部４に導入した不純物のプロファイルがくずれ、
特にチャネル形成部４のフィールドエッジ側端部４ａの
不純物濃度が低下する。より具体的には、例えば、不純
物としてホウ素を用いる場合、ホウ素の拡散係数はＳｉ
中よりもＳｉＯ2 中で大きいので、チャネル形成部４に
導入されたホウ素の濃度はチャネル形成部のフィールド
エッジ側で低下し、例えば、チャネル形成部４の中央部
の濃度が２×１０18ｃｍ-3 程度の場合に、チャネル形
成部のフィールドエッジ側端部４ａでは１×１０18ｃｍ
-3 程度となる。また、不純物としてリンを用いる場
合、リンはＳｉ／ＳｉＯ2 界面に析出するので、この場
合にもチャネル形成部のフィールドエッジ側では濃度が
低下する。
乏型ＳＯＩトランジスタ１において、チャネルの不純物
濃度によって閾値を制御しようとすると、チャネル形成
部４に不純物を導入した後、ゲート酸化膜５の形成や不
純物の活性化等のために行う熱処理等によって、チャネ
ル形成部４に導入した不純物のプロファイルがくずれ、
特にチャネル形成部４のフィールドエッジ側端部４ａの
不純物濃度が低下する。より具体的には、例えば、不純
物としてホウ素を用いる場合、ホウ素の拡散係数はＳｉ
中よりもＳｉＯ2 中で大きいので、チャネル形成部４に
導入されたホウ素の濃度はチャネル形成部のフィールド
エッジ側で低下し、例えば、チャネル形成部４の中央部
の濃度が２×１０18ｃｍ-3 程度の場合に、チャネル形
成部のフィールドエッジ側端部４ａでは１×１０18ｃｍ
-3 程度となる。また、不純物としてリンを用いる場
合、リンはＳｉ／ＳｉＯ2 界面に析出するので、この場
合にもチャネル形成部のフィールドエッジ側では濃度が
低下する。
【０００６】このようにチャネル形成部のフィールドエ
ッジ側に不純物濃度の低い部分が形成されると、そこに
閾値の低いトランジスタ（所謂、寄生トランジスタ）が
形成されやすくなるという問題が生じる。特に、次世代
以降の微細な完全空乏型ＳＯＩトランジスタでは、閾値
をチャネル形成部の不純物濃度のみにて制御しようとし
た場合、短チャネル効果の点からＳＯＩ層は膜厚の上限
が３０ｎｍ程度とされるので、０．３Ｖ程度の閾値を得
るためにチャネル形成部に必要とされる不純物濃度は２
×１０18ｃｍ-3 程度の高い値となる。この不純物濃度
の高いＳＯＩトランジスタを通常の熱プロセスで作製す
ると、上述のようにチャネル形成部のフィールドエッジ
側端部で不純物濃度が低下し、そこに閾値の低いトラン
ジスタが形成され、ゲート電圧が零の時のリーク電流
（Off Leak電流）が増大し、結果的に完全空乏型ＳＯＩ
トランジスタの最大の特徴である急峻なSubthreshold特
性を活かすことができなくなる。
ッジ側に不純物濃度の低い部分が形成されると、そこに
閾値の低いトランジスタ（所謂、寄生トランジスタ）が
形成されやすくなるという問題が生じる。特に、次世代
以降の微細な完全空乏型ＳＯＩトランジスタでは、閾値
をチャネル形成部の不純物濃度のみにて制御しようとし
た場合、短チャネル効果の点からＳＯＩ層は膜厚の上限
が３０ｎｍ程度とされるので、０．３Ｖ程度の閾値を得
るためにチャネル形成部に必要とされる不純物濃度は２
×１０18ｃｍ-3 程度の高い値となる。この不純物濃度
の高いＳＯＩトランジスタを通常の熱プロセスで作製す
ると、上述のようにチャネル形成部のフィールドエッジ
側端部で不純物濃度が低下し、そこに閾値の低いトラン
ジスタが形成され、ゲート電圧が零の時のリーク電流
（Off Leak電流）が増大し、結果的に完全空乏型ＳＯＩ
トランジスタの最大の特徴である急峻なSubthreshold特
性を活かすことができなくなる。
【０００７】さらに、熱処理に伴いチャネル形成部のフ
ィールドエッジ側に生じる不純物濃度の低下量は、チャ
ネル形成部やフィールドの形状に依存して変動し、狭チ
ャネル程、閾値が低下する（逆狭チャネル効果）。この
ため、微細なデバイスにとっては特に問題となる。
ィールドエッジ側に生じる不純物濃度の低下量は、チャ
ネル形成部やフィールドの形状に依存して変動し、狭チ
ャネル程、閾値が低下する（逆狭チャネル効果）。この
ため、微細なデバイスにとっては特に問題となる。
【０００８】チャネル形成部のフィールドエッジ側の不
純物濃度の低下に対し、M.Racanelli等は、１９９５年
のＩＥＤＭ（IEDM Techn.Dig.,'95 pp885）に、ゲート
電極形成後にゲート電極を通してチャネル形成部に不純
物をイオン注入することによって、チャネル形成部に不
純物を導入した後の熱プロセスを軽減し、狭チャネル効
果が抑制できることを報告している。
純物濃度の低下に対し、M.Racanelli等は、１９９５年
のＩＥＤＭ（IEDM Techn.Dig.,'95 pp885）に、ゲート
電極形成後にゲート電極を通してチャネル形成部に不純
物をイオン注入することによって、チャネル形成部に不
純物を導入した後の熱プロセスを軽減し、狭チャネル効
果が抑制できることを報告している。
【０００９】しかしながら、このような手法で完全空乏
型ＳＯＩトランジスタを作製した場合、比較的厚いゲー
ト電極を通して薄膜のＳＯＩ層に不純物を導入すること
になり、イオン注入時の不純物の飛程の分布ΔＲｐが大
きくなってしまう。そのため、ＳＯＩ層に導入される不
純物の総量がＳＯＩ層の膜厚に大きく依存して変動する
ことになり、結果的に閾値がＳＯＩ層の膜厚に大きく依
存するという新たな問題が顕在化する。
型ＳＯＩトランジスタを作製した場合、比較的厚いゲー
ト電極を通して薄膜のＳＯＩ層に不純物を導入すること
になり、イオン注入時の不純物の飛程の分布ΔＲｐが大
きくなってしまう。そのため、ＳＯＩ層に導入される不
純物の総量がＳＯＩ層の膜厚に大きく依存して変動する
ことになり、結果的に閾値がＳＯＩ層の膜厚に大きく依
存するという新たな問題が顕在化する。
【００１０】そこで、本発明は、ＭＩＳトランジスタ、
特に完全空乏型ＳＯＩトランジスタにおいて、チャネル
形成部のフィールドエッジ側の不純物濃度の低下及びそ
れに伴う閾値の低下を確実に防止することを目的とす
る。
特に完全空乏型ＳＯＩトランジスタにおいて、チャネル
形成部のフィールドエッジ側の不純物濃度の低下及びそ
れに伴う閾値の低下を確実に防止することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明者は、チャネル形
成部のフィールドエッジ側端部の不純物濃度をチャネル
形成部の中央部の不純物濃度に比して相対的に高めるこ
とにより寄生トランジスタの形成を防止できること、こ
のような高濃度不純物領域の形成方法としては、チャネ
ル形成部に閾値調整のための不純物を導入後、チャネル
形成部となるＳｉ層の頂面とその周囲のフィールド領域
の頂面との段差にコンフォーマルにゲート電極膜を形成
し、そのゲート電極膜を通して、チャネル形成部に閾値
調整のために導入する不純物と同じ型の不純物（即ち、
チャネル形成部の閾値を上げる不純物）あるいはそれと
反対型の不純物（即ち、チャネル形成部の閾値を下げる
不純物）をそれぞれイオンの飛程が所定の大きさとなる
ように注入すると、ゲート電極直下のチャネル形成部の
フィールドエッジ側端部の不純物濃度を選択的に高めら
れるので有効であることを見出した。
成部のフィールドエッジ側端部の不純物濃度をチャネル
形成部の中央部の不純物濃度に比して相対的に高めるこ
とにより寄生トランジスタの形成を防止できること、こ
のような高濃度不純物領域の形成方法としては、チャネ
ル形成部に閾値調整のための不純物を導入後、チャネル
形成部となるＳｉ層の頂面とその周囲のフィールド領域
の頂面との段差にコンフォーマルにゲート電極膜を形成
し、そのゲート電極膜を通して、チャネル形成部に閾値
調整のために導入する不純物と同じ型の不純物（即ち、
チャネル形成部の閾値を上げる不純物）あるいはそれと
反対型の不純物（即ち、チャネル形成部の閾値を下げる
不純物）をそれぞれイオンの飛程が所定の大きさとなる
ように注入すると、ゲート電極直下のチャネル形成部の
フィールドエッジ側端部の不純物濃度を選択的に高めら
れるので有効であることを見出した。
【００１２】即ち、本発明は、ＭＩＳトランジスタから
なる半導体装置であって、ゲート電極直下のチャネル形
成部のフィールドエッジ側端部に、不純物濃度がチャネ
ル形成部の中央部の不純物濃度よりも高い高濃度不純物
領域が形成されていることを特徴とする半導体装置を提
供する。
なる半導体装置であって、ゲート電極直下のチャネル形
成部のフィールドエッジ側端部に、不純物濃度がチャネ
ル形成部の中央部の不純物濃度よりも高い高濃度不純物
領域が形成されていることを特徴とする半導体装置を提
供する。
【００１３】また、本発明は、上述の半導体装置の製造
方法として、ＭＩＳトランジスタからなる半導体装置の
製造方法であって、半導体基板上でチャネル形成部とな
るＳｉ層の頂面とその周囲のフィールド領域の頂面とに
段差を形成する工程、チャネル形成部に閾値調整のため
の不純物を導入する工程、ゲート電極膜を、ゲート幅方
向の形状が前記段差にコンフォーマルとなるように形成
する工程、及びチャネル形成部の閾値を上げる不純物
を、前記ゲート電極膜を通して注入することにより、該
不純物を、ゲート電極直下のチャネル形成部の中央部で
はチャネル形成部よりも深い位置に導入し、ゲート電極
直下のチャネル形成部のフィールドエッジ側端部ではチ
ャネル形成部に導入し、これによりゲート電極直下のチ
ャネル形成部のフィールドエッジ側端部にチャネル形成
部の中央部に対して相対的に不純物濃度の高い高濃度不
純物領域を形成する工程、を有することを特徴とする半
導体装置の製造方法を提供する。
方法として、ＭＩＳトランジスタからなる半導体装置の
製造方法であって、半導体基板上でチャネル形成部とな
るＳｉ層の頂面とその周囲のフィールド領域の頂面とに
段差を形成する工程、チャネル形成部に閾値調整のため
の不純物を導入する工程、ゲート電極膜を、ゲート幅方
向の形状が前記段差にコンフォーマルとなるように形成
する工程、及びチャネル形成部の閾値を上げる不純物
を、前記ゲート電極膜を通して注入することにより、該
不純物を、ゲート電極直下のチャネル形成部の中央部で
はチャネル形成部よりも深い位置に導入し、ゲート電極
直下のチャネル形成部のフィールドエッジ側端部ではチ
ャネル形成部に導入し、これによりゲート電極直下のチ
ャネル形成部のフィールドエッジ側端部にチャネル形成
部の中央部に対して相対的に不純物濃度の高い高濃度不
純物領域を形成する工程、を有することを特徴とする半
導体装置の製造方法を提供する。
【００１４】さらに、本発明は、上述の半導体装置の他
の製造方法として、ＭＩＳトランジスタを有する半導体
装置の製造方法であって、半導体基板上でチャネル形成
部となるＳｉ層の頂面とその周囲のフィールド領域の頂
面とに段差を形成する工程、チャネル形成部に閾値調整
のための不純物を導入する工程、ゲート電極膜を、ゲー
ト幅方向の形状が前記段差にコンフォーマルとなるよう
に形成する工程、及びチャネル形成部の閾値を下げる不
純物を、前記ゲート電極膜を通して注入することによ
り、該不純物を、ゲート電極直下のチャネル形成部の中
央部ではチャネル形成部に導入し、ゲート電極直下のチ
ャネル形成部のフィールドエッジ側端部ではチャネル形
成部より浅い位置に導入し、これによりゲート電極直下
のチャネル形成部のフィールドエッジ側端部にチャネル
形成部の中央部に対して相対的に不純物濃度の高い高濃
度不純物領域を形成する工程、を有することを特徴とす
る半導体装置の製造方法を提供する。
の製造方法として、ＭＩＳトランジスタを有する半導体
装置の製造方法であって、半導体基板上でチャネル形成
部となるＳｉ層の頂面とその周囲のフィールド領域の頂
面とに段差を形成する工程、チャネル形成部に閾値調整
のための不純物を導入する工程、ゲート電極膜を、ゲー
ト幅方向の形状が前記段差にコンフォーマルとなるよう
に形成する工程、及びチャネル形成部の閾値を下げる不
純物を、前記ゲート電極膜を通して注入することによ
り、該不純物を、ゲート電極直下のチャネル形成部の中
央部ではチャネル形成部に導入し、ゲート電極直下のチ
ャネル形成部のフィールドエッジ側端部ではチャネル形
成部より浅い位置に導入し、これによりゲート電極直下
のチャネル形成部のフィールドエッジ側端部にチャネル
形成部の中央部に対して相対的に不純物濃度の高い高濃
度不純物領域を形成する工程、を有することを特徴とす
る半導体装置の製造方法を提供する。
【００１５】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
【００１６】図１は、本発明の一実施例である半導体装
置１Ａのゲート電極部分の平面図（ａ）及びその断面図
（ｂ）、（ｃ）であり、図２〜図４はこの半導体装置の
製造方法の工程説明図である。
置１Ａのゲート電極部分の平面図（ａ）及びその断面図
（ｂ）、（ｃ）であり、図２〜図４はこの半導体装置の
製造方法の工程説明図である。
【００１７】この半導体装置１Ａは、完全空乏型ＳＯＩ
トランジスタであるＮＭＯＳトランジスタからなり、ｐ
型で抵抗率が２０Ω・ｃｍ以下程度の支持基板１１と膜
厚１００ｎｍの埋め込み酸化膜１２と膜厚４２ｎｍ程度
のＳＯＩ層１３からなるＳＩＭＯＸ（Low Dose SIMOX）
基板１４（SIMOX: separation by ion-implanted oxyge
n）上に形成されている。また、トレンチ（Trench）で
素子分離されており、フィールド領域８となる素子分離
膜３の頂面がチャネル形成部４となるＳＯＩ層１３の頂
面よりも約１５０ｎｍ高く形成されており、そこがステ
ップ状の段差部Ａとなっている。
トランジスタであるＮＭＯＳトランジスタからなり、ｐ
型で抵抗率が２０Ω・ｃｍ以下程度の支持基板１１と膜
厚１００ｎｍの埋め込み酸化膜１２と膜厚４２ｎｍ程度
のＳＯＩ層１３からなるＳＩＭＯＸ（Low Dose SIMOX）
基板１４（SIMOX: separation by ion-implanted oxyge
n）上に形成されている。また、トレンチ（Trench）で
素子分離されており、フィールド領域８となる素子分離
膜３の頂面がチャネル形成部４となるＳＯＩ層１３の頂
面よりも約１５０ｎｍ高く形成されており、そこがステ
ップ状の段差部Ａとなっている。
【００１８】ゲート酸化膜５（膜厚３．５ｎｍ）のゲー
ト電極６は、リンが充分にドープされたn+PolyＳｉ（膜
厚１５０ｎｍ）から形成されている。このゲート電極６
は、そのゲート幅方向の形状が、上述の段差部Ａに沿っ
てコンフォーマルに形成されたものとなっている。
ト電極６は、リンが充分にドープされたn+PolyＳｉ（膜
厚１５０ｎｍ）から形成されている。このゲート電極６
は、そのゲート幅方向の形状が、上述の段差部Ａに沿っ
てコンフォーマルに形成されたものとなっている。
【００１９】ゲート電極６及び拡散層７上には、堆積膜
厚５ｎｍのＣｏによって自己整合的に形成されたＣｏＳ
ｉ2 （膜厚約１８ｎｍ）２１が形成されている。
厚５ｎｍのＣｏによって自己整合的に形成されたＣｏＳ
ｉ2 （膜厚約１８ｎｍ）２１が形成されている。
【００２０】また、ゲート電極６の側面には、ＳｉＯ2
からなるサイドウォール１９が、幅約１００ｎｍに形成
されている。
からなるサイドウォール１９が、幅約１００ｎｍに形成
されている。
【００２１】拡散層７及びエクステンション部分１０に
は、共にヒ素が高濃度にドープされており、エクステン
ション部分１０を含めてＳＯＩ層１３は充分に低抵抗化
されている。
は、共にヒ素が高濃度にドープされており、エクステン
ション部分１０を含めてＳＯＩ層１３は充分に低抵抗化
されている。
【００２２】ここで、ゲート電極６の直下でチャネル形
成部４となるＳＯＩ層１３の膜厚は２６ｎｍであり、チ
ャネル形成部４の中央部の不純物濃度は、２×１０18ｃ
ｍ-3（ドーズでホウ素が６×１０12ｃｍ-2）であるのに
対し、ゲート電極６直下のチャネル形成部のフィールド
エッジ側端部４ａの不純物濃度はピーク濃度で約４×１
０18ｃｍ-3（ドーズでホウ素が１．２×１０13ｃｍ-2）
と高濃度になっている。このゲート電極６の直下のチャ
ネル形成部において、その中央部に対して相対的に不純
物濃度が高い高濃度不純物領域２０は、ゲート幅に関わ
らず一律にゲート幅方向に約５０ｎｍ形成されている。
成部４となるＳＯＩ層１３の膜厚は２６ｎｍであり、チ
ャネル形成部４の中央部の不純物濃度は、２×１０18ｃ
ｍ-3（ドーズでホウ素が６×１０12ｃｍ-2）であるのに
対し、ゲート電極６直下のチャネル形成部のフィールド
エッジ側端部４ａの不純物濃度はピーク濃度で約４×１
０18ｃｍ-3（ドーズでホウ素が１．２×１０13ｃｍ-2）
と高濃度になっている。このゲート電極６の直下のチャ
ネル形成部において、その中央部に対して相対的に不純
物濃度が高い高濃度不純物領域２０は、ゲート幅に関わ
らず一律にゲート幅方向に約５０ｎｍ形成されている。
【００２３】このようにゲート電極６の直下のチャネル
形成部のフィールドエッジ側端部４ａに高濃度不純物領
域２０を選択的に形成することにより、ＮＭＯＳトラン
ジスタの閾値は、チャネル形成部４の中央部では約０．
３Ｖとなるが、チャネル形成部のフィールドエッジ側端
部４ａ（即ち、高濃度不純物領域２０）では約０．６Ｖ
となる。したがって、チャネル形成部のフィールドエッ
ジ側端部４ａに形成されるＮＭＯＳトランジスタは、バ
ックバイアス依存性が小さいかもしくは無いとしても、
約−１０Ｖ程度のバックバイアスが印加されるまで、寄
生トランジスタとしては作用しないこととなる。即ち、
図５に示すように、ゲート電極直下のチャネル形成部の
フィールドエッジ側端部４ａにおいて、不純物濃度を高
める前には閾値の低い寄生トランジスタ（ａ）が存在し
ていたのが、不純物濃度を高めた後には矢印のように寄
生トランジスタの閾値が高くなり（ｂ）、このＮＭＯＳ
トランジスタは、実際的には本来のトランジスタ（ｃ）
の閾値で作動するようになる。
形成部のフィールドエッジ側端部４ａに高濃度不純物領
域２０を選択的に形成することにより、ＮＭＯＳトラン
ジスタの閾値は、チャネル形成部４の中央部では約０．
３Ｖとなるが、チャネル形成部のフィールドエッジ側端
部４ａ（即ち、高濃度不純物領域２０）では約０．６Ｖ
となる。したがって、チャネル形成部のフィールドエッ
ジ側端部４ａに形成されるＮＭＯＳトランジスタは、バ
ックバイアス依存性が小さいかもしくは無いとしても、
約−１０Ｖ程度のバックバイアスが印加されるまで、寄
生トランジスタとしては作用しないこととなる。即ち、
図５に示すように、ゲート電極直下のチャネル形成部の
フィールドエッジ側端部４ａにおいて、不純物濃度を高
める前には閾値の低い寄生トランジスタ（ａ）が存在し
ていたのが、不純物濃度を高めた後には矢印のように寄
生トランジスタの閾値が高くなり（ｂ）、このＮＭＯＳ
トランジスタは、実際的には本来のトランジスタ（ｃ）
の閾値で作動するようになる。
【００２４】よって、本実施例の完全空乏型ＳＯＩトラ
ンジスタによれば、完全空乏型トランジスタの急峻なSu
bthreshold特性を活かすことができる。
ンジスタによれば、完全空乏型トランジスタの急峻なSu
bthreshold特性を活かすことができる。
【００２５】なお、ゲート電極６の直下のチャネル形成
部のフィールドエッジ側端部４ａの不純物は、後述する
ように、ゲート電極膜を通したイオン注入により導入す
ると、トータルの不純物量はＳＯＩ層１３の膜厚に依存
することになるが、閾値の低い寄生トランジスタが現れ
ないようにするためには、不純物濃度を高めた後の寄生
トランジスタの閾値を一定値以上に高くすればよいの
で、この部分の閾値のバラツキが問題になることはな
い。
部のフィールドエッジ側端部４ａの不純物は、後述する
ように、ゲート電極膜を通したイオン注入により導入す
ると、トータルの不純物量はＳＯＩ層１３の膜厚に依存
することになるが、閾値の低い寄生トランジスタが現れ
ないようにするためには、不純物濃度を高めた後の寄生
トランジスタの閾値を一定値以上に高くすればよいの
で、この部分の閾値のバラツキが問題になることはな
い。
【００２６】上述の半導体装置１Ａは、次の工程Ａ〜Ｌ
によって製造することができる。
によって製造することができる。
【００２７】工程Ａ： ｐ型で抵抗率が２０Ω・ｃｍ以
下程度の支持基板１１と膜厚１００ｎｍの埋め込み酸化
膜１２と膜厚４２ｎｍ程度のＳＯＩ層１３からなるＳＩ
ＭＯＸ基板１４を用意する（図２（ａ））。ＳＩＭＯＸ
基板としては、市販のものを使用することができる。
下程度の支持基板１１と膜厚１００ｎｍの埋め込み酸化
膜１２と膜厚４２ｎｍ程度のＳＯＩ層１３からなるＳＩ
ＭＯＸ基板１４を用意する（図２（ａ））。ＳＩＭＯＸ
基板としては、市販のものを使用することができる。
【００２８】工程Ｂ： 熱酸化によりＳＩＭＯＸ基板１
４の表面にPad ＳｉＯ2 １５を、例えば８ｎｍ成長さ
せ、続いてＳｉ3Ｎ4 膜１６をＬＰ−ＣＶＤ法にて、例
えば１５０ｎｍ堆積する。その後、アクティブ領域のパ
ターンをリソグラフィにて形成し、Ｓｉ3Ｎ4 膜１６、P
ad ＳｉＯ2 １５、ＳＯＩ層１３を順次ＲＩＥ等の手法
で加工し、レジストを除去する（図２（ｂ））。
４の表面にPad ＳｉＯ2 １５を、例えば８ｎｍ成長さ
せ、続いてＳｉ3Ｎ4 膜１６をＬＰ−ＣＶＤ法にて、例
えば１５０ｎｍ堆積する。その後、アクティブ領域のパ
ターンをリソグラフィにて形成し、Ｓｉ3Ｎ4 膜１６、P
ad ＳｉＯ2 １５、ＳＯＩ層１３を順次ＲＩＥ等の手法
で加工し、レジストを除去する（図２（ｂ））。
【００２９】工程Ｃ： 高密度プラズマＣＶＤ(High De
nsity Plasma CVD)法等を用いて、フィールド領域をＳ
ｉＯ2 膜１７で埋め込む（図２（ｃ））。
nsity Plasma CVD)法等を用いて、フィールド領域をＳ
ｉＯ2 膜１７で埋め込む（図２（ｃ））。
【００３０】工程Ｄ： Ｓｉ3Ｎ4 膜１６上のＳｉＯ2
膜１７を、Ｓｉ3Ｎ4 膜１６をストッパーとするＣＭＰ
により研磨除去し、Ｓｉ3Ｎ4 膜１６を露出させる（図
２（ｄ））。このとき、ＣＭＰのプロセスマージンを大
きくするために、公知のＡＩＭ（Active Inversion Mas
k）等を形成し、予め広いアクティブ領域上のＳｉＯ2膜
１７をＲＩＥ等で除去しておいてもよい。
膜１７を、Ｓｉ3Ｎ4 膜１６をストッパーとするＣＭＰ
により研磨除去し、Ｓｉ3Ｎ4 膜１６を露出させる（図
２（ｄ））。このとき、ＣＭＰのプロセスマージンを大
きくするために、公知のＡＩＭ（Active Inversion Mas
k）等を形成し、予め広いアクティブ領域上のＳｉＯ2膜
１７をＲＩＥ等で除去しておいてもよい。
【００３１】工程Ｅ： Ｓｉ3Ｎ4 膜１６を熱リン酸に
より除去し、続いてPad ＳｉＯ2 １５をＨＦ系溶液で除
去することにより素子分離膜３を形成する（トレンチ
（Trench）法）。これにより、フィールド領域８となる
素子分離膜３の頂面がチャネル形成部４となるＳＯＩ層
１３の頂面に対して、ほぼＳｉ3Ｎ4 膜１６の厚さに相
当する高さにステップ状に高くなる段差部Ａが形成され
る（図３（ｅ））。
より除去し、続いてPad ＳｉＯ2 １５をＨＦ系溶液で除
去することにより素子分離膜３を形成する（トレンチ
（Trench）法）。これにより、フィールド領域８となる
素子分離膜３の頂面がチャネル形成部４となるＳＯＩ層
１３の頂面に対して、ほぼＳｉ3Ｎ4 膜１６の厚さに相
当する高さにステップ状に高くなる段差部Ａが形成され
る（図３（ｅ））。
【００３２】工程Ｆ： 閾値調整のため、チャネル形成
部４へ不純物をイオン注入により導入する（図３
（ｆ））。この不純物の導入は、低エネルギーイオン注
入により行い、不純物が全てＳＯＩ層１３へ注入される
ようにする。より具体的には、以下の条件でイオン注入
を行う。
部４へ不純物をイオン注入により導入する（図３
（ｆ））。この不純物の導入は、低エネルギーイオン注
入により行い、不純物が全てＳＯＩ層１３へ注入される
ようにする。より具体的には、以下の条件でイオン注入
を行う。
【００３３】
イオン種：ＢＦ2 + 加速電圧：１５ｋｅ
Ｖ、 ドーズ量：６×１０12ｃｍ-2 注入角：７°
Ｖ、 ドーズ量：６×１０12ｃｍ-2 注入角：７°
【００３４】工程Ｇ： ゲート酸化膜５を３．５ｎｍ成
長させ、さらにゲート電極６を形成する。この場合、ゲ
ート電極６は、ゲート幅方向の形状を前述の段差部Ａに
コンフォーマルに形成することが好ましく、そのために
は、ゲート電極膜を、ＣＶＤによりPoly Ｓｉから形成
することが好ましい。より具体的には、Poly Ｓｉ膜を
例えば１５０ｎｍ堆積し、そのPolyＳｉ膜に不純物（リ
ン）を注入し、パターニングしてゲート電極６を形成す
る（図３（ｇ））。
長させ、さらにゲート電極６を形成する。この場合、ゲ
ート電極６は、ゲート幅方向の形状を前述の段差部Ａに
コンフォーマルに形成することが好ましく、そのために
は、ゲート電極膜を、ＣＶＤによりPoly Ｓｉから形成
することが好ましい。より具体的には、Poly Ｓｉ膜を
例えば１５０ｎｍ堆積し、そのPolyＳｉ膜に不純物（リ
ン）を注入し、パターニングしてゲート電極６を形成す
る（図３（ｇ））。
【００３５】工程Ｈ： エクステンション部分１０に対
する不純物を、ゲート電極６に対して自己整合的にイオ
ン注入し、その後、サイドウォール１９を、例えばＳｉ
Ｏ2の膜厚１００ｎｍ程度の全面堆積と、ＲＩＥによる
異方性加工等により形成する（図３（ｈ））。エクステ
ンション部分１０に対する不純物のイオン注入の条件
は、例えば、以下の通りとする。
する不純物を、ゲート電極６に対して自己整合的にイオ
ン注入し、その後、サイドウォール１９を、例えばＳｉ
Ｏ2の膜厚１００ｎｍ程度の全面堆積と、ＲＩＥによる
異方性加工等により形成する（図３（ｈ））。エクステ
ンション部分１０に対する不純物のイオン注入の条件
は、例えば、以下の通りとする。
【００３６】
イオン種：Ａｓ+、 加速電圧：２．５ｋｅＶ、
ドーズ量：２．４×１０15ｃｍ-2、 注入角：０°
【００３７】工程Ｉ： ゲート電極６直下のチャネル形
成部４のフィールドエッジ側端部に、不純物濃度がチャ
ネル形成部４の中央部に対して相対的に高い高濃度不純
物領域２０を形成する。そのため、不純物をゲート電極
６を通してイオン注入するにあたり、不純物の飛程Ｒp
が、図４（ｉ）に示すように、ゲート電極６の直下のチ
ャネル形成部のフィールドエッジ側ではＳＯＩ層１３に
位置するが、それ以外の領域では、チャネル形成部４よ
りも下に位置するようにイオンの加速エネルギーを調整
することが好ましい。
成部４のフィールドエッジ側端部に、不純物濃度がチャ
ネル形成部４の中央部に対して相対的に高い高濃度不純
物領域２０を形成する。そのため、不純物をゲート電極
６を通してイオン注入するにあたり、不純物の飛程Ｒp
が、図４（ｉ）に示すように、ゲート電極６の直下のチ
ャネル形成部のフィールドエッジ側ではＳＯＩ層１３に
位置するが、それ以外の領域では、チャネル形成部４よ
りも下に位置するようにイオンの加速エネルギーを調整
することが好ましい。
【００３８】より具体的には、ゲート電極６を通した不
純物のイオン注入を、例えば以下の条件で行う。
純物のイオン注入を、例えば以下の条件で行う。
【００３９】
イオン種：Ｂ+ 、 加速電圧：１００ｋｅＶ
ドーズ量：１．２×１０13ｃｍ-2、 注入角：０°
【００４０】これにより、イオンの飛程Ｒp は、約０．
３μｍ、飛程Ｒp の分布ΔＲp は７０〜８０ｎｍとなる
ので、フィールドエッジ近傍の段差部Ａではほぼ全ての
不純物がＳＯＩ層１３に注入されるのに対し、フィール
ドエッジから離れ、ゲート電極６が平坦に形成される部
分では、Ｒp よりも０．１５μｍ以上離れた部分にＳＯ
Ｉ層１３が存在するので、ＳＯＩ層１３に導入される不
純物の総量は１桁以上も低下することになる。したがっ
て、フィールドエッジから離れた部分のチャネル形成部
４の不純物濃度は、工程Ｆで行うイオン注入によってほ
ぼ決定されることとなる。また、チャネル形成部４の不
純物の総量を、イオンのドーズ量のみにて制御すること
が可能となる。さらに、完全空乏型ＳＯＩトランジスタ
の閾値は不純物の総量によってきまるところ、上述のよ
うにチャネル形成部４の不純物の総量を制御できるの
で、完全空乏型ＳＯＩトランジスタの閾値が、ＳＯＩ層
の膜厚変動の影響を受け難くすることができる。
３μｍ、飛程Ｒp の分布ΔＲp は７０〜８０ｎｍとなる
ので、フィールドエッジ近傍の段差部Ａではほぼ全ての
不純物がＳＯＩ層１３に注入されるのに対し、フィール
ドエッジから離れ、ゲート電極６が平坦に形成される部
分では、Ｒp よりも０．１５μｍ以上離れた部分にＳＯ
Ｉ層１３が存在するので、ＳＯＩ層１３に導入される不
純物の総量は１桁以上も低下することになる。したがっ
て、フィールドエッジから離れた部分のチャネル形成部
４の不純物濃度は、工程Ｆで行うイオン注入によってほ
ぼ決定されることとなる。また、チャネル形成部４の不
純物の総量を、イオンのドーズ量のみにて制御すること
が可能となる。さらに、完全空乏型ＳＯＩトランジスタ
の閾値は不純物の総量によってきまるところ、上述のよ
うにチャネル形成部４の不純物の総量を制御できるの
で、完全空乏型ＳＯＩトランジスタの閾値が、ＳＯＩ層
の膜厚変動の影響を受け難くすることができる。
【００４１】また、こうして形成する高濃度不純物領域
２０は、ゲート幅方向に依存せず、フィールドエッジ近
傍のチャネル形成部４に一定幅で形成されることとな
る。したがって、高濃度不純物領域２０の形成がデバイ
スの微細化や集積化を妨げることはない。
２０は、ゲート幅方向に依存せず、フィールドエッジ近
傍のチャネル形成部４に一定幅で形成されることとな
る。したがって、高濃度不純物領域２０の形成がデバイ
スの微細化や集積化を妨げることはない。
【００４２】工程Ｊ： ＳＯＩ層１３の拡散層７となる
部分に、不純物として例えばヒ素を高濃度にイオン注入
する（図４（ｊ））。
部分に、不純物として例えばヒ素を高濃度にイオン注入
する（図４（ｊ））。
【００４３】工程Ｋ： 不純物の活性化のための熱処理
を行う。この熱処理は１回のみとし、不純物の再分布を
最低限に抑制することが好ましい。熱処理方法として
は、例えば９５０°、１０秒、Ｎ2 雰囲気の条件でＲＴ
Ａを行う。
を行う。この熱処理は１回のみとし、不純物の再分布を
最低限に抑制することが好ましい。熱処理方法として
は、例えば９５０°、１０秒、Ｎ2 雰囲気の条件でＲＴ
Ａを行う。
【００４４】工程Ｌ： 通常の半導体装置と同様に、ゲ
ート電極６と拡散層７上に自己整合的にＣｏシリサイド
２１を形成し、層間絶縁膜２２を堆積し、コンタクトホ
ールを開口してそこにＷ等のプラグ２３を充填し、配線
２４を形成する（図４（ｋ））。
ート電極６と拡散層７上に自己整合的にＣｏシリサイド
２１を形成し、層間絶縁膜２２を堆積し、コンタクトホ
ールを開口してそこにＷ等のプラグ２３を充填し、配線
２４を形成する（図４（ｋ））。
【００４５】こうして、完全空乏型ＳＯＩトランジスタ
である、ＮＭＯＳトランジスタ１Ａを有する半導体装置
１Ａを得ることができる。
である、ＮＭＯＳトランジスタ１Ａを有する半導体装置
１Ａを得ることができる。
【００４６】この半導体装置１Ａの製造方法において
は、上述のようにＳＩＭＯＸ基板を用いる他、ＥＬＴＲ
ＡＮ（登録商標）、Ｕｎｉｂｏｎｄ（登録商標）等の市
販の張り合わせ法によるＳＯＩ基板を用いてもよい。さ
らに、バルクＳｉ基板を用いてもよい。
は、上述のようにＳＩＭＯＸ基板を用いる他、ＥＬＴＲ
ＡＮ（登録商標）、Ｕｎｉｂｏｎｄ（登録商標）等の市
販の張り合わせ法によるＳＯＩ基板を用いてもよい。さ
らに、バルクＳｉ基板を用いてもよい。
【００４７】ＳＯＩ層の膜厚、トランジスタの構造、不
純物の濃度やプロファイル等も、適宜設計変更できる。
例えば、トランジスタは完全空乏型に限らず、部分空乏
型トランジスタとしてもよい。
純物の濃度やプロファイル等も、適宜設計変更できる。
例えば、トランジスタは完全空乏型に限らず、部分空乏
型トランジスタとしてもよい。
【００４８】また、上述の例では、高濃度不純物領域２
０を形成するために行う、チャネル形成部の閾値を上げ
る不純物の注入を、ゲート電極膜を堆積し、さらにそれ
をパターニングした後に行っているが、ゲート電極膜を
堆積後、それをパターニングする前に行っていもよい。
０を形成するために行う、チャネル形成部の閾値を上げ
る不純物の注入を、ゲート電極膜を堆積し、さらにそれ
をパターニングした後に行っているが、ゲート電極膜を
堆積後、それをパターニングする前に行っていもよい。
【００４９】図６は、図１に示した半導体装置１Ａの他
の製造方法の説明図である。上述の図２〜図４に示した
製造方法が、ゲート電極膜の形成後に、チャネル形成部
の閾値を上げる不純物を、ゲート電極膜を通してゲート
電極直下のフィールドエッジ側端部に注入する（工程
Ｉ、図４（ｉ）参照）のに対し、この製造方法では、ゲ
ート電極膜形成前にチャネル形成部に閾値調整のために
導入する不純物の濃度を、最終製品の設定値の不純物濃
度よりも高くし、ゲート電極膜形成後に、チャネル形成
部の閾値を下げる不純物（カウンタードープ）を、ゲー
ト電極６の直下のチャネル形成部４の中央部近傍ではチ
ャネル形成部４に導入し、ゲート電極６の直下のチャネ
ル形成部のフィールドエッジ側端部４ａではチャネル形
成部４より浅い位置に導入する。これにより、ゲート電
極６の直下のチャネル形成部４の中央部の実効的な不純
物濃度は、チャネル形成部のフィールドエッジ側端部４
ａよりも低下し、相対的にチャネル形成部のフィールド
エッジ側端部４ａ端部の不純物濃度がチャネル形成部の
中央部に比して高くなる。
の製造方法の説明図である。上述の図２〜図４に示した
製造方法が、ゲート電極膜の形成後に、チャネル形成部
の閾値を上げる不純物を、ゲート電極膜を通してゲート
電極直下のフィールドエッジ側端部に注入する（工程
Ｉ、図４（ｉ）参照）のに対し、この製造方法では、ゲ
ート電極膜形成前にチャネル形成部に閾値調整のために
導入する不純物の濃度を、最終製品の設定値の不純物濃
度よりも高くし、ゲート電極膜形成後に、チャネル形成
部の閾値を下げる不純物（カウンタードープ）を、ゲー
ト電極６の直下のチャネル形成部４の中央部近傍ではチ
ャネル形成部４に導入し、ゲート電極６の直下のチャネ
ル形成部のフィールドエッジ側端部４ａではチャネル形
成部４より浅い位置に導入する。これにより、ゲート電
極６の直下のチャネル形成部４の中央部の実効的な不純
物濃度は、チャネル形成部のフィールドエッジ側端部４
ａよりも低下し、相対的にチャネル形成部のフィールド
エッジ側端部４ａ端部の不純物濃度がチャネル形成部の
中央部に比して高くなる。
【００５０】したがって、図７に示すように、チャネル
形成部の閾値を下げる不純物を導入する前には、ゲート
電極直下のチャネル形成部の中央部における本来のトラ
ンジスタ（ｄ）は、フィールドエッジ側端部の寄生トラ
ンジスタ（ｅ）よりも高い閾値を有しているが、チャネ
ル形成部の閾値を下げる不純物を導入した後には、矢印
のように本来のトランジスタの閾値が低くなり（ｆ）、
このＮＭＯＳトランジスタは、実際的には寄生トランジ
スタの閾値が現れることなく本来の閾値で作動するよう
になる。
形成部の閾値を下げる不純物を導入する前には、ゲート
電極直下のチャネル形成部の中央部における本来のトラ
ンジスタ（ｄ）は、フィールドエッジ側端部の寄生トラ
ンジスタ（ｅ）よりも高い閾値を有しているが、チャネ
ル形成部の閾値を下げる不純物を導入した後には、矢印
のように本来のトランジスタの閾値が低くなり（ｆ）、
このＮＭＯＳトランジスタは、実際的には寄生トランジ
スタの閾値が現れることなく本来の閾値で作動するよう
になる。
【００５１】この製造方法をより具体的に説明すると、
工程Ａ〜工程Ｅまでは前述と同様に行い、工程Ｆにおい
て、閾値調整のためにチャネル形成部４に導入する不純
物を次の条件でイオン注入する。
工程Ａ〜工程Ｅまでは前述と同様に行い、工程Ｆにおい
て、閾値調整のためにチャネル形成部４に導入する不純
物を次の条件でイオン注入する。
【００５２】
イオン種：ＢＦ2 +、 加速電圧：１５ｋｅＶ、
ドーズ量：１．２×１０13ｃｍ-2、 注入角：７°
【００５３】次いで、前述と同様に、ゲート酸化膜５の
成長、ゲート電極６の形成を行い（工程Ｇ）、エクステ
ンション部分１０に対する不純物を導入し、サイドウォ
ール１９を形成する（工程Ｈ）。
成長、ゲート電極６の形成を行い（工程Ｇ）、エクステ
ンション部分１０に対する不純物を導入し、サイドウォ
ール１９を形成する（工程Ｈ）。
【００５４】そして、工程Ｉとして、ゲート電極６の直
下のチャネル形成部４のフィールドエッジ側端部４ａ
に、不純物濃度がチャネル形成部４の中央部に対して相
対的に高い高濃度不純物領域２０を形成するために、チ
ャネル形成部４の閾値を下げる不純物を、以下の条件で
ゲート電極６を通して注入する。
下のチャネル形成部４のフィールドエッジ側端部４ａ
に、不純物濃度がチャネル形成部４の中央部に対して相
対的に高い高濃度不純物領域２０を形成するために、チ
ャネル形成部４の閾値を下げる不純物を、以下の条件で
ゲート電極６を通して注入する。
【００５５】
イオン種：Ｐ+、 加速電圧：１５０ｋｅＶ、
ドーズ量：６．０×１０12ｃｍ-2、 注入角：０°
【００５６】これにより、イオンの飛程Ｒp は、約０．
１５μｍ、飛程Ｒp の分布ΔＲp は約５０ｎｍとなるの
で、図６に示したように、チャネル形成部のフィールド
エッジ側端部を除くチャネル形成部４では、大半の不純
物がチャネル形成部となるＳＯＩ層１３に注入されるの
に対し、ゲート電極６直下のチャネル形成部４のフィー
ルドエッジ側端部では、Ｒp よりも０．１５μｍ以上離
れた部分にＳＯＩ層１３が存在するので、ＳＯＩ層１３
に導入される不純物の総量は１桁以上も低下することに
なる。
１５μｍ、飛程Ｒp の分布ΔＲp は約５０ｎｍとなるの
で、図６に示したように、チャネル形成部のフィールド
エッジ側端部を除くチャネル形成部４では、大半の不純
物がチャネル形成部となるＳＯＩ層１３に注入されるの
に対し、ゲート電極６直下のチャネル形成部４のフィー
ルドエッジ側端部では、Ｒp よりも０．１５μｍ以上離
れた部分にＳＯＩ層１３が存在するので、ＳＯＩ層１３
に導入される不純物の総量は１桁以上も低下することに
なる。
【００５７】こうして、ゲート電極６直下のチャネル形
成部４のフィールドエッジ側端部４ａに、チャネル形成
部４の中央部に比して相対的に不純物濃度が高まった高
濃度不純物領域２０を形成することができる。
成部４のフィールドエッジ側端部４ａに、チャネル形成
部４の中央部に比して相対的に不純物濃度が高まった高
濃度不純物領域２０を形成することができる。
【００５８】この高濃度不純物領域２０も、前述の方法
と同様に、ゲート幅に依存せず、フィールドエッジ近傍
のチャネル形成部４に一定幅で形成されることとなる。
したがって、高濃度不純物領域２０の形成がデバイスの
微細化や集積化を妨げることはない。
と同様に、ゲート幅に依存せず、フィールドエッジ近傍
のチャネル形成部４に一定幅で形成されることとなる。
したがって、高濃度不純物領域２０の形成がデバイスの
微細化や集積化を妨げることはない。
【００５９】以下、前述の方法と同様に拡散層７となる
部分への不純物の注入（工程Ｊ）、不純物の活性化のた
めの熱処理（工程Ｋ）、Ｃｏシリサイドの形成、層間絶
縁膜の堆積、プラグや配線の形成を行い（工程Ｌ）、半
導体装置を得る。
部分への不純物の注入（工程Ｊ）、不純物の活性化のた
めの熱処理（工程Ｋ）、Ｃｏシリサイドの形成、層間絶
縁膜の堆積、プラグや配線の形成を行い（工程Ｌ）、半
導体装置を得る。
【００６０】この図６に示した方法で本発明の半導体装
置を製造する場合にも、使用する基板としては、ＳＩＭ
ＯＸ基板を用いる他、ＥＬＴＲＡＮ、Ｕｎｉｂｏｎｄ等
の市販の張り合わせ法によるＳＯＩ基板を用いることが
できる。さらに、バルクＳｉ基板を用いてもよい。
置を製造する場合にも、使用する基板としては、ＳＩＭ
ＯＸ基板を用いる他、ＥＬＴＲＡＮ、Ｕｎｉｂｏｎｄ等
の市販の張り合わせ法によるＳＯＩ基板を用いることが
できる。さらに、バルクＳｉ基板を用いてもよい。
【００６１】ＳＯＩ層の膜厚、トランジスタの構造、不
純物の濃度やプロファイル等も、適宜設計変更できる。
例えば、トランジスタは完全空乏型に限らず、部分空乏
型トランジスタとしてもよい。
純物の濃度やプロファイル等も、適宜設計変更できる。
例えば、トランジスタは完全空乏型に限らず、部分空乏
型トランジスタとしてもよい。
【００６２】また、高濃度不純物領域２０を形成するた
めに行う、チャネル形成部４の閾値を下げる不純物の注
入は、ゲート電極膜を堆積し、さらにそれをパターニン
グした後に行ってもよく、ゲート電極膜を堆積後、それ
をパターニングする前に行ってもよい。
めに行う、チャネル形成部４の閾値を下げる不純物の注
入は、ゲート電極膜を堆積し、さらにそれをパターニン
グした後に行ってもよく、ゲート電極膜を堆積後、それ
をパターニングする前に行ってもよい。
【００６３】
【発明の効果】本発明によれば、ゲート電極直下のチャ
ネル形成部のフィールドエッジ側端部に、チャネル形成
部の中央部に比して不純物濃度の高い高濃度不純物領域
を形成するので、従来この領域に生じていた不純物濃度
の低下やそれに伴う閾値の低下を防止できる。したがっ
て、完全空乏型ＳＯＩトランジスタにおいて閾値をチャ
ネル形成部の不純物濃度によって制御する場合でも、完
全空乏型ＳＯＩトランジスタが本来有する急峻なSubthr
eshold特性を実現し、閾値を低く設定し、優れたｏｎ／
ｏｆｆ特性を得、また低消費電力化を達成することがで
きる。
ネル形成部のフィールドエッジ側端部に、チャネル形成
部の中央部に比して不純物濃度の高い高濃度不純物領域
を形成するので、従来この領域に生じていた不純物濃度
の低下やそれに伴う閾値の低下を防止できる。したがっ
て、完全空乏型ＳＯＩトランジスタにおいて閾値をチャ
ネル形成部の不純物濃度によって制御する場合でも、完
全空乏型ＳＯＩトランジスタが本来有する急峻なSubthr
eshold特性を実現し、閾値を低く設定し、優れたｏｎ／
ｏｆｆ特性を得、また低消費電力化を達成することがで
きる。
【００６４】さらに、ゲート電極直下のチャネル形成部
のフィールドエッジ側端部に形成する高濃度不純物領域
は、チャネル形成部となるＳｉ層の頂面とその周囲のフ
ィールド領域の頂面との段差部Ａにコンフォーマルに、
一定幅に形成することができるので、デバイスの微細化
や集積化が阻害されることがない。
のフィールドエッジ側端部に形成する高濃度不純物領域
は、チャネル形成部となるＳｉ層の頂面とその周囲のフ
ィールド領域の頂面との段差部Ａにコンフォーマルに、
一定幅に形成することができるので、デバイスの微細化
や集積化が阻害されることがない。
【図１】 実施例の半導体装置のゲート電極部分の平面
図（ａ）、そのゲート幅方向断面図（ｂ）及びゲート長
方向断面図（ｃ）である。
図（ａ）、そのゲート幅方向断面図（ｂ）及びゲート長
方向断面図（ｃ）である。
【図２】 実施例の半導体装置の製造方法の説明図であ
る。
る。
【図３】 実施例の半導体装置の製造方法の説明図であ
る。
る。
【図４】 実施例の半導体装置の製造方法の説明図であ
る。
る。
【図５】 実施例のトランジスタの閾値の説明図であ
る。
る。
【図６】 実施例の半導体装置の他の製造方法の説明図
である。
である。
【図７】 他の製造方法による実施例のトランジスタの
閾値の説明図である。
閾値の説明図である。
【図８】 従来のＳＯＩトランジスタの平面図（ａ）、
ゲート幅方向断面図（ｂ）及びゲート長方向断面図
（ｃ）である。
ゲート幅方向断面図（ｂ）及びゲート長方向断面図
（ｃ）である。
１Ａ…半導体装置、 ２…ＳＯＩ基板、 ３…素子分離
膜、 ４…チャネル形成部、 ４ａ…チャネル形成部の
フィールドエッジ側端部、 ５…ゲート酸化膜、 ６…
ゲート電極、 ７…拡散層、 ８…フィールド領域、
９…アクティブ領域、 １３…ＳＯＩ層、 Ａ…段差
部、
膜、 ４…チャネル形成部、 ４ａ…チャネル形成部の
フィールドエッジ側端部、 ５…ゲート酸化膜、 ６…
ゲート電極、 ７…拡散層、 ８…フィールド領域、
９…アクティブ領域、 １３…ＳＯＩ層、 Ａ…段差
部、
フロントページの続き
Ｆターム(参考） 5F110 AA06 AA08 CC02 DD05 DD13
EE05 EE09 EE14 EE32 EE45
FF02 GG02 GG12 GG25 GG32
GG34 GG37 GG52 HJ01 HJ04
HJ13 HJ23 HK05 HL04 NN02
NN62 QQ11
Claims (9)
- 【請求項１】 ＭＩＳトランジスタからなる半導体装置
であって、ゲート電極直下のチャネル形成部のフィール
ドエッジ側端部に、不純物濃度がチャネル形成部の中央
部の不純物濃度よりも高い高濃度不純物領域が形成され
ていることを特徴とする半導体装置。 - 【請求項２】 ＭＩＳトランジスタが、完全空乏型ＳＯ
Ｉトランジスタである請求項１記載の半導体装置。 - 【請求項３】 前記高濃度不純物領域が、ゲート幅によ
らず一定幅に形成されている請求項１記載の半導体装
置。 - 【請求項４】 ＭＩＳトランジスタからなる半導体装置
の製造方法であって、半導体基板上でチャネル形成部と
なるＳｉ層の頂面とその周囲のフィールド領域の頂面と
に段差を形成する工程、チャネル形成部に閾値調整のた
めの不純物を導入する工程、ゲート電極膜を、ゲート幅
方向の形状が前記段差にコンフォーマルとなるように形
成する工程、及びチャネル形成部の閾値を上げる不純物
を、前記ゲート電極膜を通して注入することにより、該
不純物を、ゲート電極直下のチャネル形成部の中央部で
はチャネル形成部よりも深い位置に導入し、ゲート電極
直下のチャネル形成部のフィールドエッジ側端部ではチ
ャネル形成部に導入し、これによりゲート電極直下のチ
ャネル形成部のフィールドエッジ側端部にチャネル形成
部の中央部に対して相対的に不純物濃度の高い高濃度不
純物領域を形成する工程、を有することを特徴とする半
導体装置の製造方法。 - 【請求項５】 半導体基板としてＳＯＩ基板を使用する
請求項４記載の半導体装置の製造方法。 - 【請求項６】 ゲート電極膜をコンフォーマルＣＶＤに
より堆積する請求項４記載の半導体装置の製造方法。 - 【請求項７】 ＭＩＳトランジスタを有する半導体装置
の製造方法であって、半導体基板上でチャネル形成部と
なるＳｉ層の頂面とその周囲のフィールド領域の頂面と
に段差を形成する工程、チャネル形成部に閾値調整のた
めの不純物を導入する工程、ゲート電極膜を、ゲート幅
方向の形状が前記段差にコンフォーマルとなるように形
成する工程、及びチャネル形成部の閾値を下げる不純物
を、前記ゲート電極膜を通して注入することにより、該
不純物を、ゲート電極直下のチャネル形成部の中央部で
はチャネル形成部に導入し、ゲート電極直下のチャネル
形成部のフィールドエッジ側端部ではチャネル形成部よ
り浅い位置に導入し、これによりゲート電極直下のチャ
ネル形成部のフィールドエッジ側端部にチャネル形成部
の中央部に対して相対的に不純物濃度の高い高濃度不純
物領域を形成する工程、を有することを特徴とする半導
体装置の製造方法。 - 【請求項８】 半導体基板としてＳＯＩ基板を使用する
請求項７記載の半導体装置の製造方法。 - 【請求項９】 ゲート電極膜をコンフォーマルＣＶＤに
より堆積する請求項７記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232910A JP2003046088A (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232910A JP2003046088A (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046088A true JP2003046088A (ja) | 2003-02-14 |
Family
ID=19064754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001232910A Pending JP2003046088A (ja) | 2001-07-31 | 2001-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046088A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123519A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2009267027A (ja) * | 2008-04-24 | 2009-11-12 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2010062173A (ja) * | 2008-09-01 | 2010-03-18 | Seiko Epson Corp | 薄膜トランジスタとその製造方法および電気光学装置とその製造方法ならびに電子機器 |
| JP2011176115A (ja) * | 2010-02-24 | 2011-09-08 | Oki Semiconductor Co Ltd | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204334A (ja) * | 1992-12-28 | 1994-07-22 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0722625A (ja) * | 1993-07-06 | 1995-01-24 | Nippondenso Co Ltd | 半導体装置 |
| JPH1093101A (ja) * | 1996-09-13 | 1998-04-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2001053284A (ja) * | 1999-08-17 | 2001-02-23 | Sony Corp | Ｓｏｉ型半導体装置の製造方法 |
-
2001
- 2001-07-31 JP JP2001232910A patent/JP2003046088A/ja active Pending
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| US8951874B2 (en) | 2010-02-24 | 2015-02-10 | Lapis Semiconductor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9287261B2 (en) | 2010-02-24 | 2016-03-15 | Lapis Semiconductor Co., Ltd. | Semiconductor device and manufacturing method thereof |
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