KR100506455B1 - 반도체소자의 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 SOI ( silicon on insulator ) 기판 제작시 소자의 단채널 효과, 기생 직렬 저항 및 콘택시 스파이킹 현상을 극복하기 위하여,

SOI 기판에 트렌치를 형성하고 상기 트렌치 표면에 보조 게이트산화막이 형성한 다음, 상기 트렌치 측벽에 보조 게이트를 형성하고 상기 보조 게이트를 마스크로 하는 식각공정으로 상기 트렌치 저부에 서브-트렌치를 형성한 다음, 상기 트렌치를 매립하는 메인 게이트를 형성하고 상기 메인 게이트를 포함한 전체표면상부에 메인 게이트산화막을 형성한 다음, 상기 메인 게이트산화막 상부의 보조 게이트 측벽에 질화막 스페이서를 형성하고 이를 마스크로 하는 불순물의 경사 이온주입 공정을 실시함으로써 상기 보조 게이트의 하부에 임함수 차이로 유기되는 반전영역이 LDD 접합영역을 하게 되므로 트랜지스터의 단채널 효과를 개선하고 전기적 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 0.10 ㎛ 이하의 길이를 갖는 게이트의 단채널 효과를 억제하기 위하여 소오스/드레인 접합영역의 콘택 형성시 스파이킹 ( spiking ) 현상 및 기생 직렬저항을 감소시키며, 메인 게이트와 스페이서형의 보조 게이트를 형성함으로써 일함수 차이에 의해 전기적으로 유기되는 얇은 반전영역을 LDD ( lightly doped drain ) 접합영역으로 사용하여 문턱전압 감소 및 DIBL ( Drain Induced Barrier Lowering ) 효과를 억제하고 그에 따른 단채널 효과를 개선하며, 로코스 ( LOCOS ) 공정을 통한 메인 게이트 하부의 산화막 두께를 증가시켜 GIDL ( Gate Induced Drain Leakage ) 를 개선한 트렌치형 게이트를 갖는 반도체 소자를 형성하는 방법에 관한 것이다.

최근에는 반도체소자가 고집적화 됨에 따라 공정을 단순화시키고, 전체적인 IC 칩의 회로적 요소와 CMOS 회로의 래치업 사이에서 발생되는 커패시티브 커플링을 감소시키고, 패킹 밀도를 증가시켜 회로의 구동 속도를 증가, 기생 캐패시턴스 감소 및 칩 크기 ( chip size ) 를 감소시키는 SOI 소자를 형성하게 된다.

또한, 상기 SOI 소자는 향상된 특성을 갖는 소자분리 공정을 용이하게 실시할 수 있다.

도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 실리콘기판(11) 상부에 매립 산화막(13) 및 상부 실리콘층(15)을 적층한다.

그리고, 상기 상부 실리콘층(15) 상부에 패드산화막(17)과 질화막(19)을 적층한다.

도 1b를 참조하면, 상기 실리콘기판(11)의 활성영역 중앙부를 노출시키는 노광마스크를 이용한 사진식각공정으로 상기 질화막(19) 및 패드산화막(17)을 식각하여 상기 상부 실리콘층(15)을 노출시킨다.

그 다음, 상기 질화막(19)과 패드산화막(17) 측벽에 절연막 스페이서(21)를 형성한다.

이때, 상기 절연막 스페이서(21)는 질화막으로 형성한다.

도 1c를 참조하면, 상기 노출된 상부 실리콘층(15)을 열산화시켜 로코스 ( LOCal Oxide of Silicon, LOCOS ) 형태의 필드산화막(23)을 형성한다.

도 1d를 참조하면, 상기 질화막(19)과 절연막 스페이서(21)를 마스크로 하여 상기 필드 산화막(23)을 식각하여 트렌치형 게이트 영역(25)을 형성한다.

이때, 상기 게이트전극(25)은 저부에 일정두께의 필드산화막(23)이 남는다.

그리고, 상기 질화막(19)과 절연막 스페이서(21)를 마스크로 하여 상기 게이트 영역(25) 저부에 문턱전압 조절용 불순물을 임플란트한다.

도 1e를 참조하면, 전체표면상부에 열산화막(도시안됨)을 형성하고 상기 게이트 영역(25)을 매립하는 게이트(27)를 형성한다.

도 1f를 참조하면, 상기 절연막 스페이서(21) 및 질화막(19)을 제거하고 상기 게이트(27) 및 필드산화막(23) 측벽에 절연막 스페이서(29)를 형성한 다음, 상기 절연막 스페이서(29) 및 게이트(27)를 마스크로 하여 상기 상부 실리콘층(15)에 소오스/드레인용 불순물을 임플란트하여 소오스/드레인 접합영역(31)을 형성한다.

도 2 는 종래기술의 제2실시예에 따라 형성된 반도체소자를 도시한 단면도이다.

상기 반도체소자는 실리콘기판(41) 상부에 매립 산화막(43) 및 상부 실리콘층(45)이 적층된다.

상기 상부 실리콘층(45)의 소자분리영역에 구비되는 소자분리막(47)이 구비된다.

상기 소자분리막(47) 사이의 상부 실리콘층(45), 즉 활성영역 중앙 높이에 게이트전극(49)이 구비되고, 그 하부 및 측면에 게이트산화막(51)이 구비된다. 이때, 상기 게이트전극(49) 및 게이트산화막(51)의 측면으로 소오스/드레인 접합영역(53)이 구비된다.

상기 게이트전극(49) 상부에 상기 게이트전극(49)을 완전히 도포할 수 있는 크기로 절연막(55)이 구비되되, 상기 상부 실리콘층(45)과 같은 높이로 평탄화되어 구비된다.

상기한 종래기술의 제1실시예는 소오스/드레인 접합의 콘택 형성시 접합 스파이킹 현상이 유발될 수 있으며, 제2실시예는 게이트의 모서리 부분 앵글이 크기 때문에 산화막이 얇아 GIDL 특성이 열화될 수 있어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여,

메인 게이트와 측벽 ( spacer ) 형태의 보조 게이트를 형성하여 일함수 차이에 의한 보조 게이트 아래에 전기적으로 유기되는 매우 얇은 반전영역을 LDD 로 형성함으로써 소오스/드레인 접합영역으로의 콘택 형성공정시 스파이킹 현상 및 기생직렬저항을 감소시킬 수 있고 문턱전압 감소 및 DIBL 효과를 억제 할 수 있어 단채널 효과를 억제할 수 있는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,

실리콘기판 상부에 매립산화막, 상부 실리콘층, 제1패드산화막 및 제1질화막을 형성하는 공정과,

상기 게이트전극 마스크를 이용한 사진식각공정으로 상기 제1질화막, 제1패드산화막 및 일정두께의 상부 실리콘층을 식각하여 트렌치를 형성하는 공정과,

상기 트렌치를 포함한 전체표면상부에 보조 게이트산화막을 성장시키는 공정과,

상기 상부 실리콘층에 문턱전압 조절용 제1 임플란트 공정을 실시하는 공정과,

상기 트렌치 측벽에 도핑된 폴리실리콘층으로 보조 게이트를 형성하는 공정과,

상기 보조 게이트 사이의 상부 실리콘층을 일정두께 식각하여 서브-트렌치를 형성하는 공정과,

상기 상부 실리콘층에 문턱전압 조절용 제2 임플란트 공정을 실시하는 공정과,

상기 서브-트렌치를 포함한 전체표면상부에 메인 게이트산화막을 형성하는 공정과,

상기 트렌치를 매립하는 도핑된 폴리실리콘층을 형성하는 공정과,

상기 제1질화막을 노출시키는 평탄화식각공정으로 상기 트렌치를 매립하는 도핑된 폴리실리콘층으로 메인 게이트를 형성하는 공정과,

상기 제1질화막을 제거하고 전체표면상부에 제2패드산화막을 형성하는 공정과,

상기 제2패드산화막이 형성된 상기 보조 게이트 측벽에 제2질화막 스페이서를 형성하는 공정과,

상기 제2질화막 스페이서를 마스크로 하여 불순물을 경사 이온주입함으로써 소오스/드레인 접합영역을 형성하는 공정을 포함하는 것과,

상기 상부 실리콘층은 1500 ∼ 5000 Å 두께로 형성하는 것과,

상기 제1패드산화막은 100 ∼ 150 Å 두께로 형성하고 상기 제1질화막은 1500 ∼ 2000 Å 두께로 형성하는 것과,

상기 트렌치를 형성하는 식각공정은 상기 트렌치 저부의 상부 실리콘층을 1000 ∼ 1500 Å 두께로 남기는 것과,

상기 제1 임플란트 공정은 3E18 ∼ 5E18 이온/㎤ 의 농도로 실시하는 것과,

상기 보조 게이트는 150 ∼ 500 Å 두께로 형성하는 것과,

상기 서브-트렌치는 500 ∼ 700 Å 깊이로 형성하는 것과,

상기 문턱전압 조절용 제2 임플란트 공정은 5E16 ∼ 5E17 /㎤ 의 농도로 실시하는 것과,

상기 메인 게이트산화막은 40 ∼ 60 Å 두께로 형성하는 것과,

상기 메인 게이트 상부에 형성되는 제2패드산화막과 제2질화막은 각각 100 ∼ 150 Å 두께와 300 ∼ 500 Å 두께로 형성하는 것과,

상기 경사 이온주입 공정은 30°∼ 45°의 경사각으로 실시하는 것을 특징으로 한다.

한편, 본 발명의 원리는,

0.10 ㎛ 이하의 길이를 갖는 게이트의 단채널 효과를 억제하기 위하여, 소오스/드레인 접합영역의 실리콘층을 채널쪽보다 두껍게 형성하여 소오스/드레인 접합영역의 콘택 형성시 스파이킹 ( spiking ) 현상 및 기생 직렬저항을 감소시키고,

메인 게이트와 스페이서형의 보조 게이트를 형성하여 일함수 차이로 인해 전기적으로 유기되는 얇은 반전영역을 LDD 접합영역으로 형성하고 그에 따른 문턱전압 감소 및 DIBL ( Drain Induced Barrier Lowering ) 효과를 억제하여 단채널 효과를 개선하며, 로코스 ( LOCOS ) 공정을 통한 메인 게이트 하부의 산화막 두께를 증가시켜 GIDL ( Gate Induced Drain Leakage ) 를 개선한 트렌치형 게이트를 형성함으로써 작은 누설전류 특성이 요구되는 디램 셀 트랜지스터 및 작은 직렬기생저항이 요구되는 논리회로용 소자를 용이하게 형성할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 3a 내지 도 3l 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다.

도 3a를 참조하면, 실리콘기판(71) 상부에 매립산화막(73) 및 상부 실리콘층(75)을 형성한다. 이때, 상기 상부 실리콘층(75)은 1500 ∼ 5000 Å 두께로 형성한다.

상기 상부 실리콘층(75) 상부에 제1패드산화막(77) 및 제1질화막(79)을 형성한다. 이때, 상기 제1패드산화막(77)은 100 ∼ 150 Å 두께로 형성하고 상기 질화막(79)은 1500 ∼ 2000 Å 두께로 형성한다.

도 3b를 참조하면, 상기 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 제1질화막(79), 제1패드산화막(77) 및 일정두께의 상부 실리콘층(75)을 식각하여 트렌치(81)를 형성한다. 이때, 상기 트렌치(81)는 상기 상부 실리콘층(75)이 1000 ∼ 1500 Å 의 두께만큼 남도록 식각하여 형성한다.

상기 트렌치(81)를 포함한 전체표면상부에 보조 게이트산화막(83)을 성장시킨다.

상기 보조 게이트산화막(83)을 완충층으로 하여 상기 상부 실리콘층(75)에 문턱전압 조절용 제1 임플란트 공정을 실시한다. 이때, 상기 제1 임플란트 공정은 3E18 ∼ 5E18 이온/㎤ 의 농도로 실시한다.

도 3c를 참조하면, 전체표면상부에 도프된 폴리실리콘층(85)을 150 ∼ 500 Å 두께로 형성한다.

도 3d를 참조하면, 상기 도핑된 폴리실리콘층(85)을 상기 보조 게이트산화막(83)과의 식각선택비 차이를 이용하여 식각함으로써 상기 트렌치(81) 측벽에 도핑된 폴리실리콘층(85) 스페이서 형태로 보조 게이트를 형성한다.

도 3e를 참조하면, 상기 폴리실리콘층(85) 스페이서 및 제1질화막(79)을 식각 마스크로 하여 상기 상부 실리콘층(75)을 500 ∼ 700 Å 만큼 식각하여 서브-트렌치(87)를 형성한다.

상기 상부 실리콘층(75)에 문턱전압 조절용 제2 임플란트 공정을 실시한다. 이때, 상기 문턱전압 조절용 제2 임플란트 공정은 5E16 ∼ 5E17 /㎤ 의 농도로 실시하여 채널 턴온 ( turn on ) 저항을 감소시켜 구동력을 증가시킨다.

상기 제1 및 제2 임플란트 공정은 채널 영역의 불순물 분포를 조절하여 단채널 현상 및 타겟 문턱전압에 대해 효과적인 대응이 가능하도록 한 것이다.

이때, 상기 보조 게이트와 상기 제1 및 제2 임플란트 공정으로 형성된 채널영역은 서로의 일함수 차이로 인해 전기적으로 유기된 얇은 반전영역이 LDD 역할을 하여 게이트 길이 감소에 따른 단채널 효과를 억제한다.

상기 서브-트렌치(87) 및 트렌치(81)를 포함한 전체표면상부에 메인 게이트산화막(89)을 40 ∼ 60 Å 두께로 형성한다.

도 3f를 참조하면, 상기 트렌치(81) 및 서브-트렌치(89)를 매립하는 도핑된 폴리실리콘층(91)을 전체표면상부에 형성한다.

도 3g를 참조하면, 상기 제1질화막(79)을 식각장벽으로 하는 평탄화식각공정으로 상기 도핑된 폴리실리콘층(91)을 식각하는 동시에 상기 제1질화막(79)을 노출시킨다.

상기 제1질화막(79)을 습식방법으로 제거한다.

도 3h를 참조하면, 전체표면상부에 제2패드산화막(93)을 100 ∼ 150 Å 두께만큼 일정두께 형성한다. 이때, 상기 제2패드산화막(93)은 후속공정으로 상기 도핑된 폴리실리콘층(91,85)의 노출로 인한 소자의 전기적 특성 열화를 방지하기 위한 것이다.

도 3i를 참조하면, 상기 제1질화막(79)이 제거되어 노출된 보조 게이트산화막(83) 측면 구조상의 제2패드산화막(93) 측벽에 제2질화막(95) 스페이서를 형성한다. 이때, 상기 제2질화막(95) 스페이서는 300 ∼ 500 Å 두께의 질화막(95)을 소정두께 증착하고 이를 이방성식각하여 형성한 것이다.

상기 제2질화막(95) 스페이서를 마스크로 하여 경사 이온주입함으로써 소오스/드레인 접합영역(97)을 형성한다. 이때, 상기 경사 이온주입 공정은 30°∼ 45°의 큰 경사각으로 실시한다.

이때, 상기 서브-트렌치(87)와 소오스/드레인 접합영역(97) 사이의 보조 게이트산화막(83) 하부에 상기 보조 게이트산화막(83)과 채널간의 불순물 농도 차이에 의한 일함수 차이로 인하여 유기되는 반전영역(99)이 형성된다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법을 다음과 같은 효과를 제공한다.

첫째, 트렌치 게이트 영역과 소오스/드레인 접합영역의 실리콘층 두께 차이를 크게 할 수 있어 소오스/드레인 기생 직렬 저항을 효과적으로 줄이며, 콘택 형성시의 스파이킹 현상을 방지할 수 있다.

둘째, 트렌치 측벽의 도핑된 폴리실리콘막으로 보조 게이트 길이를 조절하여 메인 게이트 영역을 형성함으로써 게이트 길이를 용이하게 조절할 수 있다.

셋째, 이중 채널 문턱전압 조절 이온주입 공정을 통해 채널 영역의 불순물 농도 분포를 변화시켜 단채널 효과를 개선할 수 있다.

넷째, 보조 게이트와 하부 채널 영역의 일함수 차이에 의해 전기적으로 유기된 반전영역이 LDD 역할을 하여 게이트 길이 감소에 따른 단채널 효과를 억제할 수 있다.

다섯째, 보조 게이트는 하부 채널 영역의 일함수 차이를 이용하기 때문에 보조 게이트를 제어하기 위한 전원 회로가 불필요하다.

여섯째, 경사각 30 도 이상의 큰 각도로 이온주입하여 소오스/드레인 접합영역을 형성함으로써 소오스/드레인 접합영역에서의 불순물 농도 변화를 완만하게 완화하여 접합에서의 전계 세기를 감소시키고 기판 전류 및 핫캐리어 ( hot-carrier ) 특성을 향상시킬 수 있다.

도 1a 내지 도 1f 는 종래기술의 제1실시예에 따른 반도체소자의 형성 방법을 도시한 단면도.

도 2 는 종래기술의 제2실시예에 따른 형성된 반도체소자를 도시한 단면도.

도 3a 내지 도 3i 는 본 발명의 실시예에 따른 반도체소자의 형성 방법을 도시한 단면도.

<도면의 주요부분에 대한 부호 설명>

11,41,71 : 실리콘기판 13,43,73 : 매립 산화막

15,45,75 : 상부 실리콘층 17 : 패드산화막

19 : 질화막 21,29 : 질화막 스페이서

23 : 필드산화막 ( LOCOS ) 25,81 : 트렌치

27,49 : 게이트 31,53,97 : 소오스/드레인 접합영역

47 : 소자분리막 51 : 게이트산화막

55 : 절연막 77 : 제1패드산화막

79 : 제1질화막 83 : 보조 게이트산화막

85,91 : 도핑된 폴리실리콘층 87 : 서브-트렌치

89 : 메인 게이트산화막 93 : 제2패드산화막

95 : 제2질화막

99 : 일함수 차이에 의해 유기된 반전영역

Claims (11)

1. 실리콘기판 상부에 매립산화막, 상부 실리콘층, 제1패드산화막 및 제1질화막을 형성하는 공정과,

   상기 게이트전극 마스크를 이용한 사진식각공정으로 상기 제1질화막, 제1패드산화막 및 일정두께의 상부 실리콘층을 식각하여 트렌치를 형성하는 공정과,

   상기 트렌치를 포함한 전체표면상부에 보조 게이트산화막을 성장시키는 공정과,

   상기 상부 실리콘층에 문턱전압 조절용 제1 임플란트 공정을 실시하는 공정과,

   상기 트렌치 측벽에 스페이서 형태의 보조 게이트를 형성하는 공정과,

   상기 보조 게이트 사이의 상부 실리콘층을 일정두께 식각하여 서브-트렌치를 형성하는 공정과,

   상기 상부 실리콘층에 문턱전압 조절용 제2 임플란트 공정을 실시하는 공정과,

   상기 서브-트렌치를 포함한 전체표면상부에 메인 게이트산화막을 형성하는 공정과,

   상기 트렌치를 매립하는 도핑된 폴리실리콘층을 형성하는 공정과,

   상기 제1질화막이 노출되도록 상기 도핑된 폴리실리콘층을 평탄화식각하여 상기 트렌치 내에 메인 게이트를 형성하는 공정과,

   상기 제1질화막을 제거하고 전체표면상부에 제2패드산화막을 형성하는 공정과,

   상기 제2패드산화막이 형성된 상기 보조 게이트 측벽에 제2질화막 스페이서를 형성하는 공정과,

   상기 제2질화막 스페이서를 마스크로 하여 불순물을 경사 이온주입함으로써 소오스/드레인 접합영역을 형성하는 공정을 포함하는 반도체소자의 형성방법.
2. 제 1 항에 있어서,

   상기 상부 실리콘층은 1500 ∼ 5000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
3. 제 1 항에 있어서,

   상기 제1패드산화막은 100 ∼ 150 Å 두께로 형성하고 상기 제1질화막은 1500 ∼ 2000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
4. 제 1 항에 있어서,

   상기 트렌치를 형성하는 식각공정은 상기 트렌치 저부의 상부 실리콘층을 1000 ∼ 1500 Å 두께로 남기는 것을 특징으로 하는 반도체소자의 형성방법.
5. 제 1 항에 있어서,

   상기 제1 임플란트 공정은 3E18 ∼ 5E18 이온/㎤ 의 농도로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
6. 제 1 항에 있어서,

   상기 보조 게이트는 150 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
7. 제 1 항에 있어서,

   상기 서브-트렌치는 500 ∼ 700 Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
8. 제 1 항에 있어서,

   상기 문턱전압 조절용 제2 임플란트 공정은 5E16 ∼ 5E17 /㎤ 의 농도로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
9. 제 1 항에 있어서,

   상기 메인 게이트산화막은 40 ∼ 60 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
10. 제 1 항에 있어서,

    상기 메인 게이트 상부에 형성되는 제2패드산화막과 제2질화막은 각각 100 ∼ 150 Å 두께와 300 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
11. 제 1 항에 있어서,

    상기 경사 이온주입 공정은 30°∼ 45°의 경사각으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.