[go: up one dir, main page]

CN107452755B - 阵列基板及其制作方法和显示面板 - Google Patents

阵列基板及其制作方法和显示面板 Download PDF

Info

Publication number
CN107452755B
CN107452755B CN201710626282.XA CN201710626282A CN107452755B CN 107452755 B CN107452755 B CN 107452755B CN 201710626282 A CN201710626282 A CN 201710626282A CN 107452755 B CN107452755 B CN 107452755B
Authority
CN
China
Prior art keywords
layer
gate
array substrate
active layer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710626282.XA
Other languages
English (en)
Other versions
CN107452755A (zh
Inventor
朱在稳
邬可荣
袁永
陈红明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Tianma Microelectronics Co Ltd
Original Assignee
Wuhan Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Tianma Microelectronics Co Ltd filed Critical Wuhan Tianma Microelectronics Co Ltd
Priority to CN201710626282.XA priority Critical patent/CN107452755B/zh
Publication of CN107452755A publication Critical patent/CN107452755A/zh
Application granted granted Critical
Publication of CN107452755B publication Critical patent/CN107452755B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/431—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different compositions, shapes, layouts or thicknesses of gate insulators in different TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

本发明公开了一种阵列基板及其制作方法和显示面板。阵列基板包括多个薄膜晶体管，薄膜晶体管包括：有源层，有源层包括主体区域和边缘区域；绝缘层，设置于有源层一侧；栅极金属层，设置于绝缘层远离有源层一侧；其中，在垂直于有源层所在平面的第一方向上，边缘区域距离栅极金属层的高度大于主体区域距离栅极金属层的高度。本发明提供的阵列基板及其制作方法和显示面板，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。

Description

阵列基板及其制作方法和显示面板
技术领域
本发明涉及显示技术领域，更具体地，涉及一种阵列基本及其制作方法和显示面板。
背景技术
显示面板主要包括两大类：LCD显示面板(Liquid Crystal Display，液晶显示面板)和OLED(Organic Light-Emitting Diode，有机发光二极管)显示面板。TFT(Thin FilmTransistor，薄膜场效应晶体管)一般呈阵列排布制作在基板上，作为显示面板像素单元的开关器件，是显示面板的核心部件。根据制作材料的不同，TFT的种类分为多种，目前大规模产业化的TFT为硅基TFT。硅基TFT根据有源层材料的不同包括：a-Si(非晶硅)TFT、LTPS(LowTemperature Poly-silicon，低温多晶硅)TFT和HTPS(High Temperature Poly-silicon，高温多晶硅)TFT，其中，LTPS TFT具有电荷迁移率高、易高度集成化、抗干扰能力强等优点，成为目前业内研究的热点。
但是，在实际应用过程中发现，常规的LTPS TFT的可靠性较差。
因此，提供一种TFT的可靠性好的阵列基板及其制作方法和显示面板，是本领域亟待解决的问题。
发明内容
有鉴于此，本发明提供了一种阵列基板及其制作方法和显示面板，解决了提高TFT的可靠性的技术问题。
为了解决上述技术问题，本发明提出一种阵列基板，包括多个薄膜晶体管，薄膜晶体管包括：
有源层，有源层包括主体区域和边缘区域；
绝缘层，设置于有源层一侧；
栅极金属层，设置于绝缘层远离有源层一侧；
其中，在垂直于有源层所在平面的第一方向上，边缘区域距离栅极金属层的高度大于主体区域距离栅极金属层的高度。
为了解决上述技术问题，本发明还提出一种阵列基板的制作方法，
阵列基板包括多个薄膜晶体管，制作方法包括：
制作薄膜晶体管的有源层，有源层包括主体区域和边缘区域；
在有源层的一侧制作薄膜晶体管的第一绝缘层；
在第一绝缘层上制作薄膜晶体管的栅极金属层；
其中，在垂直于有源层所在平面的第一方向上，边缘区域距离栅极金属层的高度大于主体区域距离栅极金属层的高度。
为了解决上述技术问题，本发明还提出一种显示面板，包括本发明提出的任意一种阵列基板。
与现有技术相比，本发明的阵列基板及其制作方法和显示面板，实现了如下的有益效果：
本发明提供的阵列基板及其制作方法和显示面板，设置在垂直于有源层所在平面的第一方向上，有源层边缘区域距离栅极金属层的高度大于有源层主体区域距离栅极金属层的高度，栅极金属层通入电压后，在栅极金属层与有源层之间形成电场，则主体区域位置处的电场强度大于边缘区域位置处的电场强度，有源层的主体区域能够优先达到饱和电流开启，而有源层的边缘区域需要更高的电压才能开启，甚至难以开启，或者主体区域与边缘区域同时开启。本发明提供的阵列基板及其制作方法和显示面板，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1为相关技术中TFT的局部示意图；
图2为本发明实施例提供的阵列基板的薄膜晶体管膜层结构示意图；
图3为本发明实施例提供的阵列基板的薄膜晶体管一种可选实施方式的膜层结构示意图；
图4为本发明实施例提供的阵列基板的薄膜晶体管另一种可选实施方式的膜层结构示意图；
图5为本发明实施例提供的阵列基板的膜层结构示意图；
图6为本发明实施例提供的阵列基板的制作方法流程示意图；
图7为本发明实施例提供的阵列基板的制作方法一种可选实施方式的流程示意图；
图8为本发明实施例提供的阵列基板的制作方法一种可选实施方式的流程示意图；
图9为本发明实施例提供的显示面板示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
本发明涉及一种显示面板，显示面板包括阵列基板，阵列基板上形成有薄膜晶体管(Thin-film transistor，TFT)，显示面板可以为液晶显示面板，在阵列基板上设置有液晶层；显示面板也可以为有机发光二极管(Organic Light-Emitting Diode,OLED)显示面板，在阵列基板上设置有OLED器件。
阵列基板上形成的TFT作为像素单元的开关器件，包括：栅极、源极、漏极和有源层，源极和漏极分别与有源层连接，当对栅极施加电压后，随着栅极电压增加，有源层表面将由耗尽层转变为电子积累层，形成反型层，当达到强反型时(即达到开启电压时)，有源层有载流子移动实现源极和漏极之间的导通。阵列基板上还形成有栅极线和数据线，栅极线与栅极连接用于传输栅极扫描信号，数据线与漏极连接用于传输数据信号。
图1为相关技术中TFT的局部示意图，如图1所示，TFT器件设计栅极线11横跨有源层12，现有的工艺制作的有源层12剖面图为如图1所示的梯形结构，有源层12包括：主体区域121和边缘区域122，边缘区域122为如图所示的斜坡形，边缘区域122的设计解决了栅极线11制作时刻蚀残渣及断线的不良情况，但由于栅极线11与有源层12之间的绝缘层13膜厚均一，并且，边缘区域122的膜厚度比主体区域121的膜厚度薄，在TFT器件开启时，膜厚较薄的边缘区域122首先达到饱和电流，但只能开启有源层12的边缘区域122，有源层12的主体区域121的电流仍在上升，直到达到饱和电流才会开启，从而产生驼峰效应，延迟了TFT器件的开启速度，使TFT器件的可靠性降低。
本发明提供一种阵列基板及其制作方法和显示面板，通过设置TFT器件中有源层的主体区域和边缘区域分别距离栅极金属层的距离不同，以实现对栅极金属层施加电压后，主体区域优先开启，或者主体区域和边缘区域同时开启，或者边缘区域难以开启，保证了TFT器件主体区域的开启速度，以解决驼峰效应。
本发明实施例提供一种阵列基板，阵列基板包括多个薄膜晶体管，图2为本发明实施例提供的阵列基板的薄膜晶体管膜层结构示意图，如图2所示薄膜晶体管包括：有源层201，设置于有源层201一侧的绝缘层202，设置于绝缘层202远离有源层201一侧的栅极金属层203，有源层201包括主体区域Z和边缘区域B，其中，边缘区域B为斜坡结构，在垂直于有源层201所在平面的第一方向a上，边缘区域B斜坡结构靠近绝缘层202一侧的边缘处的任意位置距离栅极金属层203的高度h1大于主体区域Z距离栅极金属层203的高度h2。图2中仅示意性示出了边缘区域B斜坡结构边缘距离栅极金属层203的高度h1。
该实施例提供的阵列基板中的薄膜晶体管，在栅极金属层203施加电压后，在栅极金属层203与有源层201之间形成电场，使得有源层201表面产生感应电荷，边缘区域B距离栅极金属层203的高度h1大于主体区域Z距离栅极金属层203的高度h2，则主体区域Z位置处的电场强度大于边缘区域B位置处的电场强度，有源层201的主体区域Z能够优先达到饱和电流开启，而有源层201的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启。该实施例提供的阵列基板，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。
进一步的，在一些可选的实施方式中，图2所示的有源层201的材料为多晶硅材料。采用多晶硅材料制作的有源层，具有电荷迁移率高、抗干扰能力强、功耗低等优点。
进一步的，在一些可选的实施方式中，图3为本发明实施例提供的阵列基板的薄膜晶体管一种可选实施方式的膜层结构示意图，如图3所示，栅极金属层203包括：第一栅极层2031和第二栅极层2032，第一栅极层2031与第二栅极层2032通过过孔Q连接，在第一方向a上，第一栅极层2031相对第二栅极层2032靠近有源层，其中，第二栅极层2032用于设置栅极线，在沿栅极线的延伸方向b上，第一栅极层2031的长度d1小于或等于有源层的主体区域Z的长度d2。在栅极金属层203和有源层之间设置有绝缘层，可选的，绝缘层包括第一绝缘层2021和第二绝缘层2022。有源层的边缘区域B斜坡结构靠近绝缘层一侧的边缘处的任意位置距离第二栅极层2032的高度h1大于主体区域Z距离第一栅极层2031的高度h2。图3中仅示意性示出了边缘区域B斜坡结构边缘距离第二栅极层2032的高度h1。
该实施例提供的阵列基板中的薄膜晶体管，在沿第一方向a上，有源层的主体区域Z与第一栅极层2031相对应，有源层的边缘区域B与第二栅极层2032的部分区域对应，栅极金属层203包括通过过孔Q连接的第一栅极层2031和第二栅极层2032，栅极金属层203通入电压后，分别在有源层的主体区域Z与第一栅极层2031相对应的区域之间和有源层的边缘区域B与第二栅极层2032的部分对应区域之间形成电场，由于有源层的主体区域Z距离第一栅极层2031的高度h2小于有源层的边缘区域B距离第二栅极层2032的高度h1，所以主体区域Z表面的电场强度大于边缘区域B表面的电场强度，有源层201的主体区域Z能够优先达到饱和电流开启，而有源层201的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启。该实施例提供的阵列基板，薄膜晶体管采用两层栅极金属层的结构设计，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。
该实施方式提供的阵列基板，由于薄膜晶体管膜层制作时，刻蚀工艺波动的影响，第一栅极层2031的长度d1可以稍小于有源层的主体区域B的长度d2，不会影响有源层的主体区域Z的开启速度。
进一步的，在一些可选的实施方式中，图4为本发明实施例提供的阵列基板的薄膜晶体管另一种可选实施方式的膜层结构示意图，如图4所示，栅极金属层203用于设置栅极线，绝缘层202远离有源层201一侧设置有凹槽204，栅极金属层203填充凹槽204，在栅极线的延伸方向b上，凹槽204的长度d3小于或等于主体区域的长度d2。
该实施方式提供的阵列基板的薄膜晶体管，在绝缘层202(也即栅极绝缘层)上设置凹槽204，通过栅极金属层203填充凹槽204，在沿第一方向a上，主体区域Z距离栅极金属层203的高度h2小于边缘区域B距离栅极金属层203的高度h1，在栅极金属层203通入电压后，在栅极金属层203于有源层之间形成电场，有源层的主体区域Z表面的电场强度大于有源层的边缘区域B表面的电场强度，有源层201的主体区域Z能够优先达到饱和电流开启，而有源层201的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启。该实施例提供的阵列基板，薄膜晶体管结构中，在栅极绝缘层上设置凹槽，并用栅极金属填充凹槽，该结构设计避免了薄膜晶体管的有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。
进一步的，如图4所示，绝缘层202具有第一表面202A，在第一方向a上，凹槽204的深度h3小于第一表面202A距离主体区域Z的高度h4。该实施方式中凹槽204的深度h3小于第一表面202A距离主体区域Z的高度h4，绝缘层202上设置凹槽204时，凹槽204不贯通绝缘层202，保证栅极金属层203与有源层201的绝缘，凹槽204的深度h3越大，也即主体区域Z距离栅极金属层203的高度h2越小，则栅极金属层203通入电压后，有源层的主体区域Z表面的电场强度越强，有源层的主体区域Z更易开启，可以根据薄膜晶体管的设计需要，设定在绝缘层202上凹槽的深度h3。
进一步的，在一些可选的实施方式中，图5为本发明实施例提供的阵列基板的膜层结构示意图，如图5所示，阵列基板，包括薄膜晶体管的有源层201、栅极金属层203，衬底基板层205和遮光层206，遮光层206设置于衬底基板层205靠近有源层201一侧，有源层201在遮光层206的正投影位于遮光层206内。该实施方式提供的阵列基板应用于液晶显示装置时，液晶显示装置的背光射向有源层时会对有源层产生影响，在阵列基板设置遮光层，能够遮挡有源层位置处的背光，减少光生载流子，降低漏流。
本发明还提供一种阵列基板的制作方法，用于制作上述实施例所述的阵列基板，本领域技术人员在理解本发明技术方案时，关于阵列基板的实施例和阵列基板的制作方法的实施例可相互参考。
本发明实施例提供一种阵列基板的制作方法，图6为本发明实施例提供的阵列基板的制作方法流程示意图。本实施例所述的制作方法用于制备上述实施例中所述的阵列基板，阵列基板包括多个薄膜晶体管，如图6所示，该制作方法包括如下步骤：
步骤S101：制作薄膜晶体管的有源层，有源层包括主体区域和边缘区域；
步骤S102：在有源层的一侧制作薄膜晶体管的第一绝缘层；
步骤S103：在第一绝缘层上制作薄膜晶体管的栅极金属层；
其中，在垂直于有源层所在平面的第一方向上，边缘区域距离栅极金属层的高度大于主体区域距离栅极金属层的高度。
采用该实施例提供的阵列基板制作方法制作的阵列基板的膜层结构图参考图2。该实施例提供的阵列基板，在栅极金属层203施加电压后，有源层的主体区域Z能够优先达到饱和电流开启，而有源层的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启。该实施例提供的阵列基板，避免了有源层边缘区域B优先开启而产生驼峰效应，提高了阵列基板的可靠性。
进一步的，在一些可选的实施方式中，阵列基板，还包括衬底基板层和遮光层，在制作有源层的步骤S102之前，制作方法还包括：在衬底基板一侧制作遮光层，其中，有源层位于遮光层远离衬底基板层的一侧，且有源层在遮光层的正投影位于遮光层。该制作方法用于制作液晶显示面板的阵列基板时，在阵列基板设置的遮光层，能够遮挡有源层位置处的背光，减少光生载流子，降低漏流。
进一步的，图7为本发明实施例提供的阵列基板的制作方法一种可选实施方式的流程示意图。阵列基板的薄膜晶体管中栅极金属层包括第一栅极层和第二栅极层。该制作方法如图7所示，包括：
步骤S201：制作薄膜晶体管的有源层，有源层包括主体区域和边缘区域；
步骤S202：在有源层的一侧制作薄膜晶体管的第一绝缘层；
步骤S203：在第一绝缘层上制作第一栅极层，在栅极线的延伸方向上，第一栅极层的长度小于或等于主体区域的长度；
步骤S204：在第一栅极层上制作第二绝缘层，在第二绝缘层上制作第一栅极层与第二栅极层连接的过孔，其中，第二绝缘层覆盖第一栅极层和部分第一绝缘层；
步骤S205：在第二绝缘层上制作第二栅极层；
其中，在垂直于有源层所在平面的第一方向上，边缘区域距离第二栅极层的高度大于主体区域距离第一栅极层的高度。
采用该实施例提供的阵列基板制作方法制作的阵列基板的膜层结构图参考图3。该方法制作的阵列基板，薄膜晶体管采用两层栅极金属层的结构设计，有源层的主体区域Z距离第一栅极层2031的高度h2小于有源层的边缘区域B距离第二栅极层2032的高度h1，所以主体区域Z表面的电场强度大于边缘区域B表面的电场强度，有源层201的主体区域Z能够优先达到饱和电流开启，而有源层201的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启，避免了薄膜晶体管有源层边缘区域B优先开启而产生驼峰效应，提高了阵列基板的可靠性。
进一步的，图8为本发明实施例提供的阵列基板的制作方法一种可选实施方式的流程示意图。该制作方法制作的阵列基板中栅极金属层用于设置栅极线，该制作方法如图8所示，包括：
步骤S301：制作薄膜晶体管的有源层，有源层包括主体区域和边缘区域；
步骤S302：在有源层的一侧制作薄膜晶体管的第一绝缘层；
步骤S303：在第一绝缘层上制作凹槽，在栅极线的延伸方向上，凹槽的长度小于或等于主体区域的长度，第一绝缘层具有第一表面，在第一方向上，凹槽的深度小于第一表面距离主体区域的高度；
步骤S304：在第一绝缘层上制作薄膜晶体管的栅极金属层，栅极金属层填充凹槽。
其中，在垂直于有源层所在平面的第一方向上，边缘区域距离栅极金属层的高度大于主体区域距离栅极金属层的高度。
采用该实施例提供的阵列基板制作方法制作的阵列基板的膜层结构图参考图4。采用该实施方式制作的阵列基板，薄膜晶体管结构中，在栅极绝缘层上设置凹槽204，并用栅极金属填充凹槽204，在栅极金属层203通入电压后，在栅极金属层203于有源层之间形成电场，有源层的主体区域Z表面的电场强度大于有源层的边缘区域B表面的电场强度，有源层201的主体区域Z能够优先达到饱和电流开启，而有源层201的边缘区域B需要更高的电压才能开启，甚至难以开启，或者主体区域Z与边缘区域B同时开启，该结构设计避免了薄膜晶体管的有源层边缘区域B优先开启而产生驼峰效应，提高了阵列基板的可靠性。
进一步的，本发明还提供一种显示面板，包括上述实施例所述的阵列基板。图9为本发明实施例提供的显示面板示意图。该实施例提供的显示面板，阵列基板中的薄膜晶体管，在栅极金属层施加电压后，有源层的主体区域能够优先达到饱和电流开启，而有源层的边缘区域需要更高的电压才能开启，甚至难以开启，或者主体区域与边缘区域同时开启，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性，进而提高了显示面板性能可靠性。
通过上述实施例可知，本发明的阵列基板及其制作方法和显示面板，达到了如下的有益效果：
本发明实施例提供的阵列基板及其制作方法和显示面板，阵列基板中的薄膜晶体管，在栅极金属层施加电压后，有源层的主体区域能够优先达到饱和电流开启，而有源层的边缘区域需要更高的电压才能开启，甚至难以开启，或者主体区域与边缘区域同时开启，避免了薄膜晶体管有源层边缘区域优先开启而产生驼峰效应，提高了阵列基板的可靠性。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (6)

1.一种阵列基板，其特征在于，包括多个薄膜晶体管，所述薄膜晶体管包括：
有源层，所述有源层包括主体区域和边缘区域；
绝缘层，设置于所述有源层一侧；
栅极金属层，设置于所述绝缘层远离所述有源层一侧；
所述栅极金属层，包括：第一栅极层和第二栅极层，所述第一栅极层与所述第二栅极层通过过孔连接，
在垂直于所述有源层所在平面的第一方向上，所述第一栅极层相对所述第二栅极层靠近所述有源层，
所述第二栅极层用于设置栅极线，在沿所述栅极线的延伸方向上，所述第一栅极层的长度小于或等于所述主体区域的长度；
其中，在所述第一方向上，所述边缘区域距离所述栅极金属层的高度大于所述主体区域距离所述栅极金属层的高度。
2.根据权利要求1所述的阵列基板，其特征在于，
所述阵列基板，还包括衬底基板层和遮光层，
所述遮光层设置于所述衬底基板层靠近所述有源层一侧，所述有源层在所述遮光层的正投影位于所述遮光层内。
3.根据权利要求1所述的阵列基板，其特征在于，
所述有源层的材料为多晶硅材料。
4.一种阵列基板的制作方法，其特征在于，所述阵列基板包括多个薄膜晶体管，所述制作方法包括：
制作所述薄膜晶体管的有源层，所述有源层包括主体区域和边缘区域；
在所述有源层的一侧制作所述薄膜晶体管的第一绝缘层；
在所述第一绝缘层上制作所述薄膜晶体管的栅极金属层；
所述栅极金属层包括第一栅极层和第二栅极层，
在所述第一绝缘层上制作所述薄膜晶体管的栅极金属层的步骤包括：在所述第一绝缘层上制作所述第一栅极层，在所述栅极线的延伸方向上，所述第一栅极层的长度小于或等于所述主体区域的长度；
所述方法还包括：
在所述第一栅极层上制作第二绝缘层，在所述第二绝缘层上制作所述第一栅极层与所述第二栅极层连接的过孔，其中，所述第二绝缘层覆盖所述第一栅极层和部分所述第一绝缘层；
在所述第一绝缘层上制作所述薄膜晶体管的栅极金属层的步骤还包括：在所述第二绝缘层上制作所述第二栅极层；
其中，在垂直于所述有源层所在平面的第一方向上，所述边缘区域距离所述栅极金属层的高度大于所述主体区域距离所述栅极金属层的高度。
5.根据权利要求4所述的阵列基板的制作方法，其特征在于，
所述阵列基板，还包括衬底基板层和遮光层，
在制作所述有源层的步骤之前，所述制作方法还包括：
在所述衬底基板一侧制作所述遮光层，其中，所述有源层位于所述遮光层远离所述衬底基板层的一侧，且所述有源层在所述遮光层的正投影位于所述遮光层。
6.一种显示面板，其特征在于，包括上述权利要求1-3任一项所述的阵列基板。
CN201710626282.XA 2017-07-27 2017-07-27 阵列基板及其制作方法和显示面板 Active CN107452755B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710626282.XA CN107452755B (zh) 2017-07-27 2017-07-27 阵列基板及其制作方法和显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710626282.XA CN107452755B (zh) 2017-07-27 2017-07-27 阵列基板及其制作方法和显示面板

Publications (2)

Publication Number Publication Date
CN107452755A CN107452755A (zh) 2017-12-08
CN107452755B true CN107452755B (zh) 2020-01-21

Family

ID=60489699

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710626282.XA Active CN107452755B (zh) 2017-07-27 2017-07-27 阵列基板及其制作方法和显示面板

Country Status (1)

Country Link
CN (1) CN107452755B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111048524A (zh) * 2019-11-26 2020-04-21 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示面板
CN111415946B (zh) * 2020-03-27 2022-08-05 武汉华星光电半导体显示技术有限公司 阵列基板以及显示面板
CN111463267A (zh) * 2020-04-08 2020-07-28 深圳市华星光电半导体显示技术有限公司 一种显示面板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101017851A (zh) * 2006-02-07 2007-08-15 精工电子有限公司 半导体器件及其制造方法
CN101064347A (zh) * 2006-04-28 2007-10-31 株式会社半导体能源研究所 半导体器件及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8008735B2 (en) * 2006-03-20 2011-08-30 Semiconductor Energy Laboratory Co., Ltd. Micromachine device with a spatial portion formed within

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101017851A (zh) * 2006-02-07 2007-08-15 精工电子有限公司 半导体器件及其制造方法
CN101064347A (zh) * 2006-04-28 2007-10-31 株式会社半导体能源研究所 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN107452755A (zh) 2017-12-08

Similar Documents

Publication Publication Date Title
CN104241298B (zh) Tft背板结构及其制作方法
CN204391121U (zh) 一种显示装置、阵列基板及薄膜晶体管
CN105390551B (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
KR20140067926A (ko) 어레이 기판, 어레이 기판 제조 방법 및 디스플레이 장치
WO2016033837A1 (zh) Tft背板结构及其制作方法
CN107452755B (zh) 阵列基板及其制作方法和显示面板
CN107068694B (zh) 半导体器件结构及其制作方法、阵列基板和显示装置
CN104576750A (zh) 薄膜晶体管结构
US9401418B2 (en) Method of manufacturing thin film transistor and organic light emitting diode display
US9627543B2 (en) Thin film transistor and method for manufacturing the same, array substrate including the thin film transistor and display device including the array substrate
CN107170784A (zh) 一种oled阵列基板及其制备方法和oled显示装置
KR20170028986A (ko) 산화물 반도체 tft 기판의 제작방법 및 구조
US10192903B2 (en) Method for manufacturing TFT substrate
TWI578521B (zh) A thin film transistor and its preparation method
WO2015180349A1 (zh) 柔性显示基板及其制备方法、柔性显示装置
CN108054172B (zh) 阵列基板及其制作方法和显示装置
CN103413813B (zh) 一种阵列基板及其制作方法、显示装置
CN104599973B (zh) 低温多晶硅薄膜晶体管的制备方法
KR101831080B1 (ko) 박막 트랜지스터 기판의 제조 방법 및 이를 이용하여 제조된 박막 트랜지스터 기판
CN106952928B (zh) 一种tft背板的制作方法及tft背板
CN113611752B (zh) 低温多晶硅tft的制作方法及低温多晶硅tft
CN106898654B (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN107731928B (zh) 垂直结构薄膜晶体管及其制造方法
US9793411B2 (en) Manufacturing method and structure of oxide semiconductor TFT substrate
WO2018018855A1 (zh) 一种液晶显示面板及制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant