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CN107731928B - 垂直结构薄膜晶体管及其制造方法 - Google Patents

垂直结构薄膜晶体管及其制造方法 Download PDF

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CN107731928B CN201710682110.4A CN201710682110A CN107731928B CN 107731928 B CN107731928 B CN 107731928B CN 201710682110 A CN201710682110 A CN 201710682110A CN 107731928 B CN107731928 B CN 107731928B
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Abstract

本发明公开一种垂直结构薄膜晶体管及其制造方法，其薄膜晶体管的电流路径因增加垂直方向的电流路径，借此在相同布局面积下提升通道长度。像素电路设计在补偿工艺不稳定性中扮演了重要的角色，不论是何种补偿电路方式，在驱动用薄膜晶体管的设计上皆需采用较长的通道设计来改善元件电性的稳定性。本发明提出上栅极结构的垂直结构薄膜晶体管其垂直结构设计可让电流路径除了X‑Y方向的流动外，也因为垂直结构而增加Z方向的电流，此设计等同在相同面积下提升了通道长度，借此减少布局面积，并可在2微米的栅极线宽(gate length)下改善短通道效应。

Description

垂直结构薄膜晶体管及其制造方法
技术领域
本发明涉及显示技术领域，特别地，涉及一种具有垂直通道的上栅极结构的垂直结构薄膜晶体管。
背景技术
随着显示技术的进步，在主动式矩阵有机发光二极管(Active-matrix organiclight-emitting diode,AMOLED)显示技术中，像素(Pixel)的电路设计在补偿工艺不稳定性中扮演了重要的角色，其补偿不稳定性包含补偿元件内的临界电压(Thresholdvoltage,Vth)或电路的电压衰退(IR drop)的影响。不论是何种补偿电路方式，在驱动用薄膜晶体管(Driving Thin Film Transistor,Driving TFT)的设计上皆需要采用较长的通道设计来改善元件电性的稳定性。常见的通道设计方式为S型或V型设计，这种设计方式的通道长度可达40微米以上，得以改善其元件稳定性，但却也占据了布局面积。
当显示技术的提升，每单位尺寸内的像素越来越多，而使得显示每一像素所需使用的元件尺寸需相对应的缩小，上述的通道设计已无法满足缩小后的元件尺寸，当通道长度缩小至2微米以下时，将会产生严重的短通道效应。
现有技术中，为减少通道布局面积，通道的设计可通过受限的布局面积内做一垂直通道设计以延伸通道长度，进而避免短通道效应的发生。现有技术中，可利用下栅极结构(Bottom gate)的薄膜晶体管元件特性，将栅极电极的形貌作为所需通道的乘载层，以得到具有垂直通道设计的较长通道。
在低温多晶硅(Low Temperature Poly-silicon,LTPS)薄膜晶体管的工艺中，非晶硅利用激光回火(Laser Annealing)方式结晶成所需的多晶硅薄膜层。相较于传统的非晶硅薄膜晶体管，得以提高电子移动速率、降低材料成本、提高开口率及降低面板重量与耗电量。
然而，下栅极结构的薄膜晶体管因其结构特性，容易造成激光回火效果不佳，使得电子移动速率受到影响。虽其下栅极结构的薄膜晶体管可提供垂直通道设计以增加单位面积内的通道长度，但却也衍伸出通道导电率不佳的另一问题。
由此可见，上述现有技术仍有诸多缺失，亟待加以改良。有鉴于此，本发明将提出一种上栅极结构的垂直结构薄膜晶体管以同时满足垂直通道设计及激光回火工艺的需求。
发明内容
本发明的一范围在于提供一种垂直结构薄膜晶体管。根据本发明的一具体实施例，本发明垂直结构薄膜晶体管包含有一基板、一缓冲层、一半导体层及一栅极电极。缓冲层设置于基板上，缓冲层具有一表面，该表面具有一孔洞，缓冲层于该孔洞内具有一侧壁及一底面。半导体层设置于缓冲层的表面上，并于侧壁上形成一垂直通道以及于底面上形成一水平通道，且水平通道电性连接于垂直通道。栅极电极设置于半导体层上。
其中，半导体层具有二掺杂区，分别位于半导体层的相对两侧，栅极电极介于二掺杂区之间。
再者，上述垂直结构薄膜晶体管另包含有一源极电极与一漏极电极，分别连接于该二掺杂区。
此外，上述垂直结构薄膜晶体管另包含一栅极绝缘层，设置于该栅极电极与该半导体层之间。
本发明的另一范围在于提供一种垂直结构薄膜晶体管的制作方法。根据本发明的另一具体实施例，本发明垂直结构薄膜晶体管的制作方法，其包含下列步骤：S1：准备一基板，S2：形成一缓冲层于基板上，该缓冲层具有一表面，S3：形成一孔洞于缓冲层的表面上，该缓冲层于该孔洞内具有一侧壁以及一底面，S4：形成一半导体层于缓冲层的表面上，并于侧壁上形成一垂直通道以及于底面上形成一水平通道，该水平通道电性连接于该垂直通道，S5：形成一栅极电极于半导体层上。
其中，步骤S4与步骤S5之间另包含有以下步骤：于半导体层的相对两侧形成二掺杂区，栅极电极形成于二掺杂区之间。
再者，上述分别于半导体层的相对两侧形成二掺杂区的步骤，另包含有以下步骤：形成一源极电极与一漏极电极，源极电极与漏极电极分别连接于二掺杂区。
相较于现有技术，本发明垂直结构薄膜晶体管提供一种具有垂直通道的上栅极结构薄膜晶体管，通过垂直方向的电流路径以增加电流有效通道。在像素(pixel)电路中的驱动薄膜晶体管(driving TFT)应用上，于300～500每英寸像素(pixels per inch,ppi)的产品应用中，可以在相同布局面积下提升通道长度以增加电流稳定性，即可把空间让出来给其他元件设计规范，进而提升产品良率。
再者，在高分辨率(1,000ppi以上)的应用中，若使用2微米以下的通道长度将会有严重的短通道效应，但若利用本发明垂直结构薄膜晶体管的垂直结构以增加等效通道长度，则可以在2微米的栅极长度下，实际做到更长的通道长度以改善短通道效应。
关于本发明的优点与构思可以通过以下的发明详述以及说明书附图得到进一步的了解。
附图说明
图1是示出本发明垂直结构薄膜晶体管的一具体实施例的示意图。
图2是示出本发明垂直结构薄膜晶体管的一具体实施例的电流路径的三维示意图。
图3是示出本发明垂直结构薄膜晶体管的一具体实施例的电流路径的俯视示意图。
图4～图8是示出本发明垂直结构薄膜晶体管的制作方法的工艺顺序示意图。
附图标记说明：
1：垂直结构薄膜晶体管
11：基板
12：缓冲层
121：表面
1211：侧壁
1212：底面
13：半导体层
131：垂直通道
132：水平通道
133：掺杂区
14：栅极电极
15：栅极绝缘层
16：栅极电极层
L14：栅极长度
S1～S5、S41：步骤
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。
请参阅图1，图1是示出本发明垂直结构薄膜晶体管1的一具体实施例的示意图。本发明的一范围在于提供一种垂直结构薄膜晶体管1。根据本发明的一具体实施例，本发明垂直结构薄膜晶体管1包含有一基板11、一缓冲层12、一半导体层13及一栅极电极14。缓冲层12设置于基板11上，缓冲层12具有一表面121，该表面121具有一孔洞，缓冲层12于该孔洞内具有一侧壁1211。半导体层13设置于缓冲层12的表面121上，并于侧壁1211上形成一垂直通道131。栅极电极14设置于半导体层13上。
其中，孔洞的一宽度得为2微米，孔洞的一深度得为0.6微米。
再者，缓冲层12于孔洞内另具有一底面1212，半导体层13得设置于缓冲层12的表面121上并于底面1212上形成一水平通道132，水平通道132是电性连接于垂直通道131。
此外，栅极电极14的栅极长度L14(Gate length)得为2微米。
于实际应用中，水平通道132可呈S型或V型设计。
于实际应用中，半导体层13得为一多晶硅层。该多晶硅层得通过一非晶硅层并利用一准分子激光退火(Excimer Laser Annealing,ELA)工艺而得。
请参阅图1、图2及图3，图2是示出本发明垂直结构薄膜晶体管1的一具体实施例的电流路径的三维示意图，图3是示出本发明垂直结构薄膜晶体管1的一具体实施例的电流路径的俯视示意图。于一实际应用中，孔洞的一宽度得为2微米，孔洞的一深度得为0.6微米，使得水平通道132的X方向为2微米长，垂直通道131(Z方向)为0.6微米长。因本示意图拥有两个孔洞，相较于现有技术仅水平方向的电流通道路径，本发明垂直结构薄膜晶体管1额外具有4个垂直通道131，因此在相同的布局面积下，可有效提升通道长度2.4微米。
于实际应用中，本发明垂直结构薄膜晶体管1另包含一栅极绝缘层15，设置于栅极电极14与半导体层13间。
再者，本发明垂直结构薄膜晶体管1另包含有一源极电极与一漏极电极，分别连接于半导体层的掺杂区133。其中，掺杂区133可为N型半导体或P型半导体。
请参阅图4～图8，图4～图8是示出本发明垂直结构薄膜晶体管1的制作方法的工艺顺序示意图。本发明的另一范围在于提供一种垂直结构薄膜晶体管1的制作方法。根据本发明的另一具体实施例，本发明垂直结构薄膜晶体管1的制作方法，其包含下列步骤：S1：准备一基板11，S2：形成一缓冲层12于基板11上，该缓冲层12具有一表面121，S3：形成一或多个孔洞于缓冲层12的表面121上，缓冲层12于该孔洞内具有一侧壁1211以及一底面1212，S4：形成一半导体层13于缓冲层12的表面121上，并于侧壁1211上形成一垂直通道131以及于底面1212上形成一水平通道132，其中水平通道132电性连接于垂直通道131；可以理解的是，当孔洞为多个时，半导体层于各个孔洞中形成相互连接的垂直通道以及水平通道，S5：形成一栅极电极14于半导体层13上。
其中，栅极电极14的栅极长度L14(Gate length)得为2微米。
再者，步骤S5得先沉积一栅极电极层16后经一图案化蚀刻工艺得所需的栅极电极14。
所使用的栅极电极14材料得为钼。
此外，步骤S3得利用一蚀刻工艺将缓冲层12蚀刻出所需的孔洞。
其中，半导体层13得为一多晶硅层。步骤S4得通过一非晶硅层利用一准分子激光退火(ELA)工艺而得。
于实际应用中，孔洞的一宽度得为2微米，孔洞的一深度得为0.6微米，因其ELA工艺对所述的该孔洞的上下起伏幅度并无影响，使得半导体层13可紧密连接于孔洞上方。
在某些实施例中，在步骤S4与步骤S5之间另包含以下步骤：分别于半导体层13的相对两侧形成一掺杂区，栅极电极形成于二掺杂区之间。
其中，分别于该半导体层的相对两侧形成该二掺杂区的步骤，还可以包含以下步骤：形成一源极电极与一漏极电极，该源极电极与该漏极电极分别连接于该二掺杂区。
此外，于实际应用中，步骤S4另包含一步骤S41：
形成一栅极绝缘层15于半导体层13上。
栅极电极14得形成于所述的栅极绝缘层15上，使栅极绝缘层15介于半导体层13与栅极电极14之间。
相较于现有技术，本发明垂直结构薄膜晶体管提供一种具有垂直通道的上栅极结构薄膜晶体管，通过垂直方向的电流路径以增加电流有效通道。在像素(pixel)电路中的驱动薄膜晶体管(driving TFT)应用上，于300～500每英寸像素(pixels per inch,ppi)的产品应用中，可以在相同布局面积下提升通道长度以增加电流稳定性，即可把空间让出来给其他元件设计规范，进而提升产品良率。
再者，在高分辨率(1000ppi以上)的应用中，若使用2微米以下的通道长度将会有严重的短通道效应，但若利用本发明垂直结构薄膜晶体管的垂直结构以增加等效通道长度，则可以在2微米的栅极长度下，实际做到更长的通道长度以改善短通道效应。
通过以上优选具体实施例的详述，是希望能更加清楚描述本发明的特征与构思，而并非以上述所公开的优选具体实施例来对本发明的范围加以限制。相反地，其目的是希望能涵盖各种改变及等价的安排于本发明所欲申请的权利要求的范围内。

Claims (8)

1.一种垂直结构薄膜晶体管，其包含有：
一基板；
一缓冲层，设置于该基板上，该缓冲层具有一表面，该表面具有一孔洞，该缓冲层于该孔洞内具有一侧壁及一底面；
一半导体层，设置于该缓冲层的该表面上，并于该侧壁上形成一垂直通道以及于该底面上形成一水平通道，该水平通道电性连接该垂直通道，其中该水平通道包含有：
位于该底面上的第一部分及第二部分，该第一部分及该第二部分沿不同方向延伸；以及
位于该孔洞外的第三部分，其中该第三部分实体连接该垂直通道的第一端，并且该第一部分实体连接该垂直通道的第二端及该第二部分；以及
一栅极电极，设置于该半导体层上。
2.如权利要求1所述的垂直结构薄膜晶体管，其中该半导体层具有二掺杂区，分别位于该半导体层的相对两侧，该栅极电极介于该二掺杂区之间。
3.如权利要求2所述的垂直结构薄膜晶体管，另包含有一源极电极与一漏极电极，分别连接于该二掺杂区。
4.如权利要求1所述的垂直结构薄膜晶体管，另包含有一栅极绝缘层，设置于该栅极电极与该半导体层之间。
5.一种垂直结构薄膜晶体管的制作方法，其包含下列步骤：
步骤S1：准备一基板；
步骤S2：形成一缓冲层于该基板上，该缓冲层具有一表面；
步骤S3：形成一孔洞于该缓冲层的该表面上，该缓冲层于该孔洞内具有一侧壁以及一底面；
步骤S4：形成一半导体层于该缓冲层的该表面上，并于该侧壁上形成一垂直通道以及于该底面上形成一水平通道，该水平通道电性连接于该垂直通道，其中该水平通道包含有：
位于该底面上的第一部分及第二部分，该第一部分及该第二部分沿不同方向延伸；以及
位于该孔洞外的第三部分，其中该第三部分实体连接该垂直通道的第一端，并且该第一部分实体连接该垂直通道的第二端及该第二部分；以及
步骤S5：形成一栅极电极于该半导体层上。
6.如权利要求5所述的垂直结构薄膜晶体管的制作方法，其中步骤S4与步骤S5之间另包含有以下步骤：于该半导体层的相对两侧形成二掺杂区，该栅极电极形成于该二掺杂区之间。
7.如权利要求6所述的垂直结构薄膜晶体管的制作方法，其中分别于该半导体层的相对两侧形成该二掺杂区的步骤，另包含有以下步骤：形成一源极电极与一漏极电极，该源极电极与该漏极电极分别连接于该二掺杂区。
8.如权利要求5所述的垂直结构薄膜晶体管的制作方法，其中步骤S4与步骤S5之间另包含有以下步骤：形成一栅极绝缘层于该半导体层上，该栅极绝缘层介于该半导体层与该栅极电极之间。
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