KR102304725B1 - 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치 - Google Patents
박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치 Download PDFInfo
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Abstract
본 발명은 기판 상에 구비되는 버퍼층, 상기 버퍼층의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 버퍼층의 상부에 구비되는 구동 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 개시한다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(exited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목 받고 있다.
본 발명의 목적은, 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치를 제공하는데 있다.
본 발명의 일 실시예는 기판 상에 구비되는 버퍼층, 상기 버퍼층의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 버퍼층의 상부에 구비되는 구동 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 구동 박막 트랜지스터의 드레인 전극과 상기 제1 전극을 연결하는 연결부;를 더 포함할 수 있다.
본 실시예에 있어서, 상기 스토리지 캐패시터는 상기 기판의 가장자리에 형성될 수 있다.
본 실시예에 있어서, 상기 제1 전극은 상기 기판의 네 변의 가장자리를 따라 형성될 수 있다.
본 실시예에 있어서, 상기 제2 전극은 상기 제1 전극과 소정 간격 유지하고 상기 제1 전극보다 상기 기판의 외곽에 구비되며, 상기 제2 전극은 상기 기판의 네 변의 가장자리를 따라 형성될 수 있다.
본 실시예에 있어서, 상기 제1 전극과 상기 제2 전극의 사이에 상기 제1 전극 및 상기 제2 전극과 평행하게 구비되는 스토리지 절연막;을 더 포함할 수 있다.
또한, 본 발명의 다른 실시예는, 기판 상에 구비되는 구동 박막 트랜지스터 및 상기 기판의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터를 포함하는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 기판 상에 구비되는 버퍼층을 더 포함하고 상기 버퍼층에는 전극홀이 형성될 수 있다.
본 실시예에 있어서, 상기 버퍼층의 상부에 형성되는 게이트 절연막과 층간 절연막 및 상기 층간 절연막의 상부에 구비되며 구동 박막 트랜지스터의 드레인 전극과 상기 제1 전극을 연결하는 연결부를 더 포함하고, 상기 연결부는 상기 전극홀을 통해 상기 드레인 전극과 상기 제1 전극을 연결시킬 수 있다.
본 실시예에 있어서, 상기 제1 전극 및 상기 제2 전극은 상기 제1 전극과 상기 제2 전극은 상기 기판의 가장자리에 위치하고 상기 기판의 네 변의 가장자리를 따라 형성되며, 상기 제2 전극은 상기 제1 전극보다 상기 기판의 외곽에 형성될 수 있다.
또한, 본 발명의 또 다른 실시예는, 기판 상에 버퍼층을 형성하는 단계, 상기 버퍼층에 상기 기판과 수직한 방향으로 제1 패턴을 형성하고 상기 제1 패턴과 평행하게 제2 패턴을 형성하는 단계, 상기 제1 패턴과 상기 제2 패턴 각각에 제1 전극 및 제2 전극을 증착하여 스토리지 캐패시터를 형성하는 단계, 기 버퍼층 상부에 구동 박막 트랜지스터의 활성층, 소스 전극 및 드레인 전극을 형성하는 단계, 상기 활성층의 상부에 게이트 전극을 절연시키고 컨택홀이 형성된 게이트 절연막을 형성하는 단계 및 상기 컨택홀을 통해 상기 소스 전극 또는 드레인 전극과 상기 제1 전극을 연결하는 연결부를 구비하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 제1 패턴과 상기 제2 패턴은 상기 기판의 가장자리에 위치하고 상기 기판의 네 변의 가장자리를 따라 형성되며, 상기 제2 패턴은 상기 제1 패턴보다 상기 기판의 외곽에 형성될 수 있다.
또한, 본 발명의 또 다른 실시예는, 기판에 상기 기판과 수직한 방향으로 제1 패턴을 형성하고 상기 제1 패턴과 평행하게 제2 패턴을 형성하는 단계, 상기 제1 패턴과 상기 제2 패턴 각각에 제1 전극 및 제2 전극을 증착하여 스토리지 캐패시터를 형성하는 단계, 상기 기판의 상부에 전극홀이 구비된 버퍼층을 형성하는 단계, 상기 버퍼층 상부에 구동 박막 트랜지스터의 활성층, 소스 전극 및 드레인 전극을 형성하는 단계, 상기 활성층의 상부에 게이트 전극을 절연시키고 컨택홀이 형성된 게이트 절연막을 형성하는 단계 및 상기 컨택홀 및 상기 전극홀을 통해 상기 소스 전극 또는 드레인 전극과 상기 제1 전극을 연결하는 연결부를 구비하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 개시한다.
또한, 본 발명의 또 다른 실시예는, 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는, 기판 상에 구비되는 버퍼층, 상기 버퍼층의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터 및 상기 버퍼층의 상부에 구비되는 구동 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 개시한다.
본 발명의 일 실시예에 따르면, 스토리지 캐패시터의 저장 용량이 증가하고 개구율이 향상되는 유리한 효과가 있다.
본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 포함된 박막 트랜지스터 어레이 기판의 하나의 화소 회로의 단면도를 개략적으로 도시한 도면이다.
도 2는 도 1의 버퍼층이 형성된 박막 트랜지스터 어레이 기판을 상부에서 도시한 평면도이다.
도 3은 도 2의 사시도 이다.
도 4는 도 3의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
도 7a 내지 도 7c는 도 3에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순서대로 도시한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면을 개략적으로 도시한 도면이다.
도 2는 도 1의 버퍼층이 형성된 박막 트랜지스터 어레이 기판을 상부에서 도시한 평면도이다.
도 3은 도 2의 사시도 이다.
도 4는 도 3의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
도 7a 내지 도 7c는 도 3에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순서대로 도시한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면을 개략적으로 도시한 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 다른 실시예에 도시되어 있다 하더라도, 동일한 구성요소에 대하여서는 동일한 식별부호를 사용한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시 예들을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 포함된 박막 트랜지스터 어레이 기판의 하나의 화소 회로의 단면도를 개략적으로 도시한 도면이다. 도 2는 도 1의 버퍼층이 형성된 박막 트랜지스터 어레이 기판을 상부에서 도시한 평면도이고, 도 3은 도 2의 사시도 이다. 도 4는 도 3의 단면도이다.
박막 트랜지스터 어레이 기판은 적어도 하나의 박막 트랜지스터가 포함된 기판을 말한다. 본 명세서에서, 박막 트랜지스터 어레이 기판은 복수의 박막 트랜지스터(TFT)가 규칙적으로 배열되어 있는 경우뿐만 아니라, 복수의 박막 트랜지스터(TFT)가 불규칙적으로 배치되어 있는 경우, 또는 하나의 박막 트랜지스터(TFT)만이 배치되어 있는 경우도 포함한다.
본 실시예들에 있어서, 박막 트랜지스터 어레이 기판이 유기 발광 표시 장치에 적용된 것을 예를 들어 설명하고 있지만, 본 발명은 이에 한정되지 않는다. 박막 트랜지스터 어레이 기판은 액정 표시 장치, 전기 영동 표시 장치, 플라즈마 표시 장치 등 다양한 표시 장치에 적용될 수 있다.
도 1에서는 발명의 특징을 명확히 나타내기 위하여, 절단선을 따라 자른 단면에 배치되는 일부 배선, 일부 전극, 일부 반도체층과 같은 구성요소 중 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst) 등을 부분적으로 나타내는데 관련성이 적은 구성요소는 생략하여 도시하였다.
본 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(110), 기판(110)상에 구비되는 버퍼층(111), 상기 버퍼층(111)의 내부에 구비되는 스토리지 캐패시터(Cst)를 구비할 수 있다.
상기 버퍼층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 및/또는 블록킹층으로 역할을 할 수 있다.
물론 상기 버퍼층(111)은 본 발명의 다른 실시예에서 구비되지 않을 수 있으며 이에 대한 자세한 설명은 후술하도록 한다.
본 실시예에 따른 스토리지 캐패시터(Cst)는 도 1에 도시된 바와 같이 기판(110)과 수직한 방향으로 형성될 수 있다. 즉, 제1 전극(C1) 및 제2 전극(C2)은 소정 간격을 유지하며 기판(110)과 수직한 방향으로 버퍼층(111)의 내부에 형성될 수 있다.
제1 전극(C1) 및 제2 전극(C2)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
종래 박막 트랜지스터 어레이 기판의 스토리지 캐패시터는 통상적으로 기판(110)과 평행한 방향으로 형성되었다. 즉, 스토리지 캐패시터의 하부 전극은 기판과 평행하게 버퍼층의 상부에 형성되고 상부 전극은 하부 전극과 절연되도록 절연층의 상부에 형성되었다. 이 경우 스토리지 캐패시터의 형성으로 인해 박막 트랜지스터가 형성되는 영역이 감소하는 문제가 있었다. 또한, 배면발광형 표시장치의 경우에는 스토리지 캐패시터의 전극으로 인해 빛이 차단될 우려가 있었다.
반면, 본 실시예에 따른 박막 트랜지스터 어레이 기판의 경우 스토리지 캐패시터(Cst)가 기판(110)과 수직한 방향으로 형성된다. 이에 따라, 스토리지 캐패시터가 형성되더라도 박막 트랜지스터가 형성되는 영역이 감소할 우려가 줄어들 수 있다.
또한, 스토리지 캐패시터(Cst)의 제1 전극(C1) 및 제2 전극(C2)이 기판(110)과 수직한 방향으로 형성되므로 전극에 의해 빛이 차단되는 우려가 해소될 수 있다. 즉, 배면발광형 표시장치에서도 스토리지 캐패시터(Cst)의 전극에 의해 빛이 차단될 우려가 감소한다.
따라서, 본 실시예에 따른 박막 트랜지스터 어레이 기판은 스토리지 캐패시터(Cst)가 기판(110)과 수직한 방향으로 형성됨에 따라 개구율이 증가되는 유리한 효과가 있다.
상기 제1 전극(C1) 및 상기 제2 전극(C2)이 형성되는 깊이(d)는 한정되지 않으며 소정의 깊이를 갖도록 버퍼층(111)의 내부에 형성되면 무관하다.
스토리지 캐패시터(Cst)의 제2 전극(C2)은 제1 전극(C1)과 절연되도록 형성되어야 한다. 본 실시예에 따른 박막 트랜지스터 어레이 기판은 제2 전극(C2)이 제1 전극(C1)에 평행하도록 제1 전극(C1)과 소정 간격을 유지하며 형성됨에 따라 절연될 수 있다.
즉, 별도의 절연층이 구비되지 않더라도 제1 전극(C1)과 제2 전극(C2) 사이에 위치하는 버퍼층(111)이 양 전극을 절연시키는 역할을 하는바 제1 전극(C1)과 제2 전극(C2)은 스토리지 캐패시터(Cst)를 형성할 수 있다.
버퍼층(111) 상에는 구동 박막 트랜지스터(T1)가 형성된다. 구동 박막 트랜지스터(T1)는 반도체층(A1), 게이트 전극(G1), 소스 전극(S1) 및 드레인 전극(D1)을 포함한다. 소스 전극(S1)은 반도체층(A1)에서 불순물이 도핑된 구동 소스 영역에 해당하고, 드레인 전극(D1)은 반도체층(A1)에서 불순물이 도핑된 구동 드레인 영역에 해당한다. 한편, 반도체층(A1)에서 구동 소스 영역과 구동 드레인 전극 사이의 영역은 구동 채널 영역에 해당한다.
반도체층(A1)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
도 1에 도시된 바와 같이 내부에 반도체층(A1) 및 스토리지 캐패시터(Cst)가 형성된 버퍼층(111)의 상부에는 게이트 절연막(120)이 형성될 수 있다. 게이트 절연막(120)은 실리콘산화물 또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(120)은 반도체층(A1)과 게이트 전극(G1)을 절연하는 역할을 한다.
상기 게이트 절연막(120)에는 컨택홀(121)이 형성될 수 있다. 상기 컨택홀(CNH)을 통해 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 상기 제1 전극(C1)이 연결될 수 있다.
상기 게이트 절연막(120)의 상부에는 구동 박막 트랜지스터(T1)의 게이트 전극(G1)이 형성되고 게이트 전극(G1)의 상부에 층간 절연막(130)이 형성될 수 있다.
구동 게이트 전극(G1)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
상기 층간 절연막(130)은 구동 게이트 전극(G1)을 덮도록 기판(110) 전면 (全面)에 형성된다.
층간 절연막(130)은 무기물 또는 유기물로 이루어질 수 있다. 일부 실시예에서, 층간 절연막(130)은 무기물로 이루어질 수 있다. 예를 들면, 층간 절연막(130)은 금속 산화물 또는 금속 질화물일 수 있으며, 구체적으로 무기 물질은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다. 일부 실시예에서, 층간 절연막(130)은 유전 상수가 4 내지 7의 값을 갖는 물질로 이루어질 수 있다.
층간 절연막(130)은 실리콘산화물(SiOx) 및/또는 실리콘질화물(SiNx) 등의 무기물로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 층간 절연막(130)은 SiOx/SiNy 또는 SiNx/SiOy의 이중 구조로 이루어질 수 있다.
상기 층간 절연막(130)에도 상기 게이트 절연막(120)과 동일하게 컨택홀(CNH)이 형성될 수 있다. 상기 컨택홀(CNH)을 통해 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 상기 제1 전극(C1)이 연결될 수 있다.
본 실시예에 따른 박막트랜지스터 어레이 기판은 상기 층간 절연막(130)의 상부에 연결부(140)를 더 포함할 수 있다.
상기 연결부(140)는 컨택홀(CNT)을 통해서 상기 드레인 전극(D1)과 상기 제1 전극(C1)을 연결할 수 있다.
도 2 내지 도 4에 도시된 바와 같이 본 실시예에 따른 박막 트랜지스터 어레이 기판은 스토리지 캐패시터(Cst)가 기판(110)의 가장자리에 형성될 수 있다. 특히, 상기 제1 전극(C1)은 상기 기판(110)의 네 변의 가장자리 둘레를 따라 형성될 수 있다.
상기 제2 전극(C2)은 상기 제1 전극(C1)의 외곽에 소정 간격을 유지하며 구비될 수 있다. 또한, 상기 제2 전극(C2)은 상기 제1 전극(C1)과 마찬가지로 기판(110)의 네 변의 가장자리 둘레를 따라 형성될 수 있다.
종래 박막 트랜지스터 어레이 기판의 스토리지 캐패시터는 통상적으로 기판의 중앙부 근처에 기판과 평행하게 형성되었다. 이에 따라 박막 트랜지스터의 형성 영역이 감소하게 되고 스토리지 캐패시터의 용량 또한 제한되는 문제가 있었다.
반면, 본 실시예에 따른 스토리지 캐패시터(Cst)는 기판(110)과 수직한 방향으로 형성됨에 따라 공간을 효율적으로 사용할 수 있어 박막 트랜지스터 형성 영역에 영향을 미치지 않을 뿐만 아니라 스토리지 캐패시터(Cst)의 용량 또한 증가시킬 수 있다.
즉, 본 실시예에 따른 스토리지 캐패시터(Cst)는 기판(110)에 수직한 방향으로 형성됨에 따라 도 2 내지 도 4에 도시된 바와 같이 기판의 가장자리에 형성될 수 있다. 또한, 기판(110)이 직사각형 형상으로 구비되는 경우 네 개의 변 각각에 가장자리 영역이 존재하고, 네 개의 변 각각의 가장자리에 스토리지 캐패시터(Cst)가 형성될 수 있다.
즉, 상기 제1 전극(C1) 및 상기 제2 전극(C2)은 기판(110)의 네 변의 가장자리를 따라 한 바퀴 돌아서 형성될 수 있다. 이에 따라 스토리지 캐패시터(Cst)가 기판(110)의 네 변의 가장자리마다 형성되므로 제1 전극(C1) 및 제2 전극(C2)에 의해 형성되는 스토리지 캐패시터(Cst)의 용량이 증가할 수 있다.
특히, 박막 트랜지스터 형성 영역에 영향을 미치지 않고 스토리지 캐패시터(Cst)의 용량을 증가시킬 수 있다는 유리한 효과가 있다. 뿐만 아니라, 상술한 바와 같이 개구율을 향상시키는 유리한 효과도 있다.
도 4에 도시된 바와 같이 박막 트랜지스터 어레이 기판의 단면을 살펴 보면, 기판(110)의 양단에 스토리지 캐패시터(Cst)가 형성될 수 있다. 이는 본 실시예에 따른 스토리지 캐패시터(Cst)가 기판(110)의 가장자리 네 변을 따라 형성되기 때문이다.
상술한 바와 같이 스토리지 캐패시터(Cst)가 기판(110)의 네 변의 가장자리를 따라 연결되도록 형성되어 기판(110)의 단면에서 양단에 각각 스토리지 캐패시터(Cst)가 구비됨에 따라 박막 트랜지스터 어레이 기판의 스토리지 캐패시터(Cst) 용량이 증대되는 유리한 효과가 있다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
본 실시예에 따른 구성요소 중 상술한 다른 실시예에 따른 구성요소와 중복되는 것은 설명의 편의를 위하여 생략하고 차이가 있는 구성요소를 중심으로 이하 설명하도록 한다.
본 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 제1 전극(C1)과 상기 제2 전극(C2)의 사이에 스토리지 절연막(CIL)을 추가로 형성할 수 있다.
상술한 다른 실시예에 따른 스토리지 캐패시터(Cst)와 같이 버퍼층(111) 자체가 절연 기능을 하는바 제1 전극(C1)과 소정 간격을 두고 형성되는 제2 전극(C2)의 사이에서 스토리지 절연막 역할을 할 수 있다.
반면, 본 실시예에 따른 스토리지 캐패시터(Cst)는 제1 전극(C1)과 제2 전극(C2)의 사이에 별도의 스토리지 절연막(CIL)을 형성할 수도 있다. 상기 스토리지 절연막(CIL)은 양 전극을 절연시키기 위한 물질이면 어떤 것이라도 상관 없으며 한정되지 않는다.
도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판을 도시한 도면이다.
본 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(110) 상에 구비되는 구동 박막 트랜지스터(T1) 및 기판(110)의 내부에 구비되는 스토리지 캐패시터(Cst)를 포함할 수 있다. 상기 기판(110) 및 구동 박막 트랜지스터(T1)에 대한 설명은 상술한 일 실시예와 같으므로 설명의 편의를 위하여 생략한다.
본 실시예에 따른 스토리지 캐패시터(Cst)는 상기 기판(110)과 수직한 방향으로 기판(110)의 내부에 구비될 수 있다. 즉, 기판(110)과 수직한 방향으로 기판(110)을 일부 패터닝하여 제1 전극(C1) 및 제2 전극(C2)을 형성할 수 있다. 상기 제2 전극(C2)은 상기 제1 전극(C1)과 절연되도록 소정 간격을 유지하며 형성될 수 있다.
상기 기판(110)이 제1 전극(C1)과 제2 전극(C2)을 절연시키는 역할을 하므로 별도의 절연막을 필요로 하지 않는다. 또한, 상기 제1 전극(C1)과 상기 제2 전극(C2)의 사이에 추가적으로 스토리지 절연막이 형성될 수 있음은 물론이다.
본 실시예에 따른 스토리지 캐패시터(Cst) 또한 기판(110)의 가장자리에 형성될 수 있다. 즉, 상술한 일 실시예에서와 마찬가지로 제1 전극(C1)과 제2 전극(C2)이 기판(110)의 네 변의 가장자리를 따라 한 바퀴 돌도록 연결되어 형성될 수 있다.
이에 따라, 스토리지 캐패시터(Cst)의 용량이 증대될 수 있고 개구율이 향상되는 유리한 효과가 있다.
본 실시예에 따른 스토리지 캐패시터(Cst)는 기판(110)의 내부에 형성된다는 점에서 상술한 일 실시예에서 스토리지 캐패시터(Cst)가 버퍼층(111)의 내부에 형성된다는 것과 차이가 있다.
이러한 차이점을 제외하면 기판(110)의 가장자리에 형성된다는 점과 이에 따른 효과가 모두 동일한 바 설명의 편의를 위하여 상세히 설명하지 않는다.
본 실시예에 따른 박막 트랜지스터 어레이 기판은 스토리지 캐패시터(Cst)가 내부에 형성된 기판(110)이 마련되고 상부에 버퍼층(111)이 형성될 수 있다.
상기 버퍼층(111)에는 전극홀(113)이 형성될 수 있다. 상기 전극홀(113)을 통하여 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 상기 제1 전극(C1)이 연결될 수 있다. 상기 버퍼층(111) 에 대한 나머지 설명은 상술한 일 실시예와 같으므로 설명의 편의를 위하여 생략한다.
상기 버퍼층(111)의 상부에는 게이트 절연막(120), 층간 절연막(130)이 형성될 수 있으며 각각에는 컨택홀(CNH)이 형성되어 이를 통해 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 상기 제1 전극(C1)이 연결될 수 있다. 상기 게이트 절연막(120) 및 층간 절연막(130)에 대한 나머지 설명은 상술한 일 실시예와 같으므로 설명의 편의를 위하여 생략한다.
도 7은 도 3에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순서대로 도시한 순서도이다.
도 7(a)를 참조하면 기판(110) 상에 버퍼층(111)을 형성하고, 상기 버퍼층(111)에 기판(110)과 수직한 방향으로 제1 패턴(111a)을 형성할 수 있다. 제1 패턴은 일정한 깊이(d)를 갖도록 버퍼층(111)의 내부에 형성될 수 있다.
상기 제1 패턴은 마스크를 통한 패터닝 공정 및 식각 공정에 의해서 수행될 수 있다. 상기 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 다양한 식각 공정에 의해서 수행될 수 있다. 물론, 제1 패턴의 형성 방법이 이에 한정되는 것은 아니다.
또한, 상기 제1 패턴(111a)과 평행하도록 소정 간격을 유지하며 제2 패턴(111b)을 형성할 수 있다. 제1 패턴(111a)과 제2 패턴(111b)은 동시에 형성할 수도 있고 순차적으로 형성할 수도 있으며 형성 순서는 한정되지 않는다.
상기 제1 패턴(111a) 및 상기 제2 패턴(111b)은 기판(110)의 가장자리에 형성될 수 있으며, 기판(110)의 가장자리 네 변을 따라 한 바퀴 돌아서 형성될 수 있다.
도 7(b)를 참조하면, 상기 제1패턴(111a)과 상기 제2패턴(111b)에 제1 전극(C1) 및 제2 전극(C2)을 각각 증착할 수 있다. 상기 제1 전극(C1) 및 상기 제2 전극(C2)은 동시에 증착될 수도 있고 순차적으로 증착될 수도 있으며 증착 순서는 한정되지 않는다.
도 7(c)를 참조하면, 상기 제1 전극(C1) 및 상기 제2 전극(C2)을 증착하고 난 후 상기 버퍼층(111)의 상부에는 구동 박막 트랜지스터의 반도체층(A1)이 형성될 수 있다.
반도체층(A1)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 다양한 증착 방법에 의해 증착될 수 있다. 이 때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 반도체층(A1)은 포토리소그라피(photolithography) 공정을 통해서 패터닝 될 수 있다.
또한, 상기 반도체층(A1)의 상부에 컨택홀(CNH)이 형성된 게이트 절연막(120)을 형성할 수 있다. 게이트 절연막(120)은 상기 반도체층(A1)과 그 상부에 형성될 게이트 전극(G1)을 절연하는 것으로, 상기 반도체층(A1)을 덮으며 기판(110) 전면(全面)에 형성된다.
게이트 절연막(120)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(120)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트 절연막(120)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
상기 게이트 절연막(120)의 상부에는 게이트 절연막(120)에 의해 절연되는 게이트 전극(G1)이 형성될 수 있다. 상기 게이트 전극(G1)은 상기 반도체층(A1)과 적어도 일부가 중첩되도록 형성될 수 있다.
게이트 전극(G1)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
그 다음, 상기 게이트 전극(G1)을 마스크로 하여 상기 반도체층(A1)의 양끝단에 불순물을 주입함에 따라 소스 전극(S1) 및 드레인 전극(D1)을 형성할 수 있다. 불순물로 붕소(B) 등 3가 도펀트를 첨가하는 경우는 p-type 도전성을 띄게 되며, 인(P), 비소(As), 안티몬(Sb) 등 5가 도펀트를 첨가하는 경우는 n-type 도전성을 띄게 된다.
다음으로 상기 게이트 전극(G1)을 덮도록 컨택홀(CNH)이 형성된 층간 절연막(130)을 형성한다.
층간 절연막(130)은 유기물, 무기물의 단층 또는 이들의 적층 구조로 이루어질 수 있다. 일부 실시예에서, 층간 절연막(130)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 일부 실시예에서, 층간 절연막(130)은 SiNx/SiOy 또는 SiOy/SiNx의 이중 구조로 형성될 수 있다. 층간 절연막(130)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
다음으로 상기 층간 절연막(130)의 상부에 연결부(140)가 형성될 수 있다. 상기 연결부(140)는 컨택홀(CNH)을 통해 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 스토리지 캐패시터(Cst)의 제1 전극(C1)을 연결할 수 있다.
도 6에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 상술한 제조 방법과 차이가 있다.
즉, 도 6을 참조하면, 도 6에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(110)을 먼저 패터닝하여 제1 전극(C1) 및 제2 전극(C2)을 증착시킨 후 상부에 버퍼층(111)을 형성할 수 있다.
기판(110)에 기판(110)과 수직한 방향으로 제1 패턴 및 제2 패턴을 형성할 수 있으며 마스크를 통한 패터닝 공정 및 식각 공정에 의해서 수행될 수 있다. 상기 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 다양한 식각 공정에 의해서 수행될 수 있다. 물론, 제1 패턴 및 제2 패턴의 형성 방법이 이에 한정되는 것은 아니다.
이후 버퍼층(111)을 형성한 후의 제조 방법은 상술한 제조 방법과 동일한 바 설명의 편의를 위해 생략하도록 한다.
도 8은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 단면을 개략적으로 도시한 도면이다.
도 8을 참조하면, 유기 발광 표시 장치는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판을 포함한다. 도 9에 있어서, 도 1 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
본 실시예에 따른 유기 발광 표시 장치는 연결부(140)를 덮도록 기판(110) 전면(全面)에 평탄화막(PL)이 형성된다. 평탄화막(PL) 상부에는 화소 전극(151)이 형성될 수 있다.
평탄화막(PL)은 절연물질로 이루어질 수 있다. 예를 들면, 평탄화막(PL)은 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착방법에 의해서 형성될 수 있다. 일부 실시예에서, 평탄화막(PL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
유기 발광 표시 장치의 표시 영역에는 박막 트랜지스터 어레이 기판에 유기 발광 소자(OLED)가 구비된다. 유기 발광 소자(OLED)는 화소 전극(151), 유기 발광층을 포함하는 중간층(153), 및 대향 전극(155)을 포함한다. 또한, 유기 발광 표시 장치는 화소 정의막(160) 및 스페이서(170)를 더 포함할 수 있다.
화소 전극(151) 및/또는 대향 전극(155)은 투명 전극 또는 반사형 전극으로 구비될 수 있다. 투명 전극으로 구비될 때에는 ITO, IZO, ZnO 또는 In2O3로 구비될 수 있고, 반사형 전극으로 구비될 때에는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 또는 이들의 화합물 등으로 형성된 반사막과, ITO, IZO, ZnO 또는 In2O3로 형성된 투명막을 포함할 수 있다. 일부 실시예에서, 화소 전극(151) 또는 대향 전극(155)은 ITO/Ag/ITO 구조를 가질 수 있다.
화소 정의막(160)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(160)은 화소 전극(151)을 노출하는 개구를 포함하며 박막 트랜지스터 어레이 기판을 전면적으로 덮도록 형성될 수 있다.
화소 전극(151), 중간층(153), 대향 전극(155)은 유기 발광 소자(OLED, organic light emitting device)를 이루게 된다. 유기 발광 소자(OLED)의 화소 전극(151)과 대향 전극(155)에서 주입되는 정공과 전자는 중간층(153)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
중간층(153)은 유기 발광층을 구비할 수 있다. 선택적인 다른 예로서, 중간층(153)은 유기 발광층(emission layer)을 구비하고, 그 외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고, 중간층(153)은 유기 발광층을 구비하고, 기타 다양한 기능층을 더 구비할 수 있다.
중간층(153) 상에는 대향 전극(155)이 형성된다. 대향 전극(155)는 화소 전극(151)과 전계를 형성하여, 중간층(153)에서 광이 방출될 수 있게 한다. 화소 전극(151)은 화소 마다 패터닝될 수 있으며, 대향 전극(155)은 모든 화소에 걸쳐 공통된 전압이 인가되도록 형성될 수 있다.
도면에서는 하나의 유기 발광 소자(OLED)만을 도시하였으나, 표시 패널은 복수의 유기 발광 소자(OLED)를 포함할 수 있다. 각 유기 발광 소자(OLED) 마다 하나의 화소를 형성할 수 있으며, 각 화소별로 적색, 녹색, 청색 또는 백색의 색을 구현할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 의한 유기 발광 표시 장치는 스토리지 캐패시터(Cst)의 제1 전극(C1) 및 제2 전극(C2)이 기판(110)과 수직한 방향으로 기판(110)의 가장자리를 한바퀴 돌아 형성되므로 스토리지 캐패시터(Cst)의 저장 용량을 증대시킬 수 있는 동시에, 표시 장치의 개구율을 향상시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
110: 기판
111: 버퍼층
111a: 제1 패턴
111b: 제2 패턴
CIL: 스토리지 절연막
120: 게이트 절연막
130: 층간 절연막
140: 연결부
PL: 평탄화막
151: 화소전극
160: 화소 정의막
170: 스페이서
111: 버퍼층
111a: 제1 패턴
111b: 제2 패턴
CIL: 스토리지 절연막
120: 게이트 절연막
130: 층간 절연막
140: 연결부
PL: 평탄화막
151: 화소전극
160: 화소 정의막
170: 스페이서
Claims (14)
- 기판 상에 구비되는 버퍼층;
상기 버퍼층의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 기판과 수직인 방향으로 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하고, 상기 제2 전극은 평면도 상에서 상기 제1 전극의 둘레 전체를 둘러싸는 스토리지 캐패시터; 및
상기 버퍼층의 상부에 구비되는 구동 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 구동 박막 트랜지스터의 드레인 전극과 상기 제1 전극을 연결하는 연결부;를 더 포함하는 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 스토리지 캐패시터는 상기 기판의 가장자리에 형성되는 박막 트랜지스터 어레이 기판. - 제3항에 있어서,
상기 제1 전극은 상기 기판의 네 변의 가장자리를 따라 형성되는 박막 트랜지스터 어레이 기판. - 제4항에 있어서,
상기 제2 전극은 상기 제1 전극과 소정 간격 유지하고 상기 제1 전극보다 상기 기판의 외곽에 구비되며,
상기 제2 전극은 상기 기판의 네 변의 가장자리를 따라 형성되는 박막 트랜지스터 어레이 기판. - 제1항에 있어서,
상기 제1 전극과 상기 제2 전극의 사이에 상기 제1 전극 및 상기 제2 전극과 평행하게 구비되는 스토리지 절연막;을 더 포함하는 박막 트랜지스터 어레이 기판. - 기판 상에 구비되는 구동 박막 트랜지스터; 및
상기 기판의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 기판과 수직인 방향으로 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하고, 상기 제2 전극은 평면도 상에서 상기 제1 전극의 둘레 전체를 둘러싸는 스토리지 캐패시터;를 포함하는 박막 트랜지스터 어레이 기판. - 제7항에 있어서,
상기 기판 상에 구비되는 버퍼층;을 더 포함하고
상기 버퍼층에는 전극홀;이 형성되는 박막 트랜지스터 어레이 기판. - 제8항에 있어서,
상기 버퍼층의 상부에 형성되는 게이트 절연막과 층간 절연막; 및
상기 층간 절연막의 상부에 구비되며 구동 박막 트랜지스터의 드레인 전극과 상기 제1 전극을 연결하는 연결부;를 더 포함하고,
상기 연결부는 상기 전극홀을 통해 상기 드레인 전극과 상기 제1 전극을 연결시키는 박막 트랜지스터 어레이 기판. - 제7항에 있어서,
상기 제1 전극 및 상기 제2 전극은 상기 제1 전극과 상기 제2 전극은 상기 기판의 가장자리에 위치하고 상기 기판의 네 변의 가장자리를 따라 형성되며,
상기 제2 전극은 상기 제1 전극보다 상기 기판의 외곽에 형성되는 박막 트랜지스터 어레이 기판. - 기판 상에 버퍼층을 형성하는 단계;
상기 버퍼층에 상기 기판과 수직한 방향으로 제1 패턴을 형성하고, 상기 기판과 수직인 방향으로 상기 제1 패턴과 평행하고, 평면도 상에서 상기 제1 패턴의 둘레 전체를 둘러싸는 제2 패턴을 형성하는 단계;
상기 제1 패턴과 상기 제2 패턴 각각에 제1 전극 및 제2 전극을 증착하여 스토리지 캐패시터를 형성하는 단계;
상기 버퍼층 상부에 구동 박막 트랜지스터의 활성층, 소스 전극 및 드레인 전극을 형성하는 단계;
상기 활성층의 상부에 게이트 전극을 절연시키고 컨택홀이 형성된 게이트 절연막을 형성하는 단계; 및
상기 컨택홀을 통해 상기 소스 전극 또는 드레인 전극과 상기 제1 전극을 연결하는 연결부를 구비하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제11항에 있어서,
상기 제1 패턴과 상기 제2 패턴은 상기 기판의 가장자리에 위치하고 상기 기판의 네 변의 가장자리를 따라 형성되며,
상기 제2 패턴은 상기 제1 패턴보다 상기 기판의 외곽에 형성되는 박막 트랜지스터 어레이 기판의 제조 방법. - 기판에 상기 기판과 수직한 방향으로 제1 패턴을 형성하고, 상기 기판과 수직인 방향으로 상기 제1 패턴과 평행하고, 평면도 상에서 상기 제1 패턴의 둘레 전체를 둘러싸는 제2 패턴을 형성하는 단계;
상기 제1 패턴과 상기 제2 패턴 각각에 제1 전극 및 제2 전극을 증착하여 스토리지 캐패시터를 형성하는 단계;
상기 기판의 상부에 전극홀이 구비된 버퍼층을 형성하는 단계;
상기 버퍼층 상부에 구동 박막 트랜지스터의 활성층, 소스 전극 및 드레인 전극을 형성하는 단계;
상기 활성층의 상부에 게이트 전극을 절연시키고 컨택홀이 형성된 게이트 절연막을 형성하는 단계; 및
상기 컨택홀 및 상기 전극홀을 통해 상기 소스 전극 또는 드레인 전극과 상기 제1 전극을 연결하는 연결부를 구비하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법. - 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는,
기판 상에 구비되는 버퍼층;
상기 버퍼층의 내부에 상기 기판과 수직한 방향으로 형성되는 제1 전극 및 상기 기판과 수직인 방향으로 상기 제1 전극과 평행하게 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하고, 상기 제2 전극은 평면도 상에서 상기 제1 전극의 둘레 전체를 둘러싸는 스토리지 캐패시터; 및
상기 버퍼층의 상부에 구비되는 구동 박막 트랜지스터를 포함하는 유기 발광 표시 장치.
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