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CN105929615A - 一种薄膜晶体管阵列基板及液晶面板 - Google Patents

一种薄膜晶体管阵列基板及液晶面板 Download PDF

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Abstract

本发明公开了一种薄膜晶体管阵列基板及液晶面板。该薄膜晶体管阵列基板包括：基板，以及形成于基板上的硅薄膜晶体管、半导体氧化物晶体管和电容。其中，硅薄膜晶体管和半导体氧化物晶体管具有相同的顶栅结构，从而可以兼容硅薄膜晶体管和半导体氧化物晶体管制程，减少光刻胶掩膜板的使用次数，进而减少薄膜晶体管阵列基板的生产成本。另外，电容和硅薄膜晶体管或半导体氧化物晶体管重叠设置，从而可以大大增加底发射的OLED的开口率。

Description

一种薄膜晶体管阵列基板及液晶面板
技术领域
本发明涉及液晶显示领域，特别是涉及一种薄膜晶体管阵列基板及液晶面板。
背景技术
有机电致发光二极管(organic light-emitting diode,OLED)显示器是一种新兴的平板显示器，其具备自发光，对比度高，厚度薄，视角广，反应速度快，可用于柔性显示面板等优异的特性，因此具有非常好的发展前景。
OLED作为一种自发光显示，目前，较为成熟的技术是采用低温多晶硅(LTPS，low temperature poly silicon)分别制备CMOS电路中PMOS区域和NMOS区域的半导体层来驱动OELD显示。其中，在利用LTPS工艺制备CMOS电路的过程中，需要使用至少9次以上的光刻胶掩膜板和至少4次以上的掺杂工艺(p型离子掺杂，n型离子掺杂，LDD掺杂及Ch掺杂)，制作流程复杂，生产成本较高。
同时，LTPS技术由于多晶硅(poly Si)的载流子迁移率很大，从而造成关态电流(Ioff)较大，导致容易形成残像(image sticking)。同时，关态电流较大则需要W/L值更小，因此在薄膜晶体管(TFT)设计中栅极长度值(L值)偏大，栅极宽度值(W值)偏小，目前S型较多，造成有源区(AA区)的TFT面积增大，导致开口率降低。
因此，如何实现一种制程简单、开口率高的薄膜晶体管阵列基板以驱动OELD显示是一个亟待解决的问题。
发明内容
本发明主要解决的技术问题是提供一种薄膜晶体管阵列基板及液晶面板，能够以相对简单的制程制造开口率较高的用于驱动OLED显示的薄膜晶体管阵列基板。
为解决上述问题，本发明采用的一个技术方案是：提供一种薄膜晶体管阵列基板，该薄膜晶体管阵列基板包括：基板，以及形成于基板上的硅薄膜晶体管、半导体氧化物晶体管和电容；硅薄膜晶体管和半导体氧化物晶体管具有顶栅结构；电容和硅薄膜晶体管或电容和半导体氧化物晶体管重叠设置。
其中，薄膜晶体管阵列基板包括：间隔设置于基板上的多晶硅层和半导体氧化层；覆盖多晶硅层和半导体氧化层的栅极绝缘层；间隔设置于栅极绝缘层上的第一栅极、第一金属层、第二栅极，其中，第一栅极位于多晶硅层的上方，第二栅极位于半导体氧化层的上方；覆盖第一栅极、第一金属层和第二栅极的蚀刻阻挡层，蚀刻阻挡层包括层迭设置的第一绝缘层和第二绝缘层；设置于蚀刻阻挡层上的源漏金属层，源漏金属层包括间隔设置的第一源极、第一漏极、第二源极和第二漏极，其中，第一源极和第一漏极分别与多晶硅层相接触，第二源极和第二漏极分别与半导体氧化层相接触；其中，多晶硅层、栅极绝缘层、第一栅极、蚀刻阻挡层、第一源极和第一漏极形成硅薄膜晶体管；半导体氧化层、栅极绝缘层、第二栅极、蚀刻阻挡层、第二源极和第二漏极形成半导体氧化物晶体管。
其中，硅薄膜晶体管进一步包括浮动栅极；其中，浮动栅极设置于第一绝缘层和第二绝缘层之间，其中，浮动栅极位于第一栅极的上方。
其中，薄膜晶体管阵列基板包括第二金属层，第二金属层由第一漏极的一部分形成；其中，第一金属层位于多晶硅层的上方；其中，第一金属层、蚀刻阻挡层和第二金属层形成电容。
其中，薄膜晶体管阵列基板包括第三金属层，第三金属层设置于第一绝缘层和第二绝缘层之间，且位于第二栅极的上方；其中，第二栅极、第一绝缘层和第三金属层形成电容。
其中，第一金属层位于多晶硅层和半导体氧化层之间，第一金属层与第一漏极相接触。
其中，浮动栅极和第三金属层采用同一道光罩制程形成。
其中，第一栅极和第二栅极采用同一道光罩制程形成。
其中，薄膜晶体管阵列基板进一步包括缓冲层；其中，缓冲层设置于基板上；其中，多晶硅层和半导体氧化层间隔设置于缓冲层上。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种液晶面板，该液晶面板包括了上述的薄膜晶体管阵列基板。
本发明的有益效果是：区别于现有技术的情况，本发明的保密晶体管阵列基板及液晶面板包括基板，以及形成于基板上的硅薄膜晶体管、半导体氧化物晶体管和电容。其中，硅薄膜晶体管和半导体氧化物晶体管具有相同的顶栅结构，从而可以兼容硅薄膜晶体管和半导体氧化物晶体管制程，减少光刻胶掩膜板的使用次数，进而减少薄膜晶体管阵列基板的生产成本。另外，电容和硅薄膜晶体管或电容和半导体氧化物晶体管重叠设置，从而可以大大增加底发射的OLED的开口率。
附图说明
图1是本发明第一实施例的薄膜晶体管阵列基板的结构示意图；
图2是本发明第二实施例的薄膜晶体管阵列基板的结构示意图；
图3是本发明实施例的液晶面板的结构示意图。
具体实施方式
下面结合附图和实施方式对本发明进行详细说明。
图1是本发明第一实施例的薄膜晶体管阵列基板的结构示意图。如图1所示，薄膜晶体管阵列基板10包括基板11、以及形成于基板11上的硅薄膜晶体管101、半导体氧化物晶体管102和电容103。
其中，硅薄膜晶体管101和半导体氧化物晶体管102具有相同的顶栅结构，硅薄膜晶体管101和电容103重叠设置。
其中，硅薄膜晶体管101可以为LTPS晶体管，半导体氧化物晶体管102可以为IGZO晶体管。在本实施例中，硅薄膜晶体管101是P沟道设备(也即PMOS晶体管)，半导体氧化物晶体管102是N沟道设备(也即NMOS晶体管)，硅薄膜晶体管101和半导体氧化物晶体管102相结合来制备CMOS电路从而驱动OLED显示。其中，硅薄膜晶体管101作为驱动晶体管，半导体氧化物晶体管102作为开关晶体管。
具体来说，薄膜晶体管阵列基板10依次包括基板11、缓冲层12、多晶硅层13、半导体氧化层14、栅极绝缘层15、栅极金属层16、蚀刻阻挡层17和源漏金属层18。
缓冲层12设置于基板11上。多晶硅层13和半导体氧化层14间隔设置在缓冲层12上。优选地，多晶硅层13的材料为多晶硅(poly Si)，半导体氧化层的材料为铟镓锌氧化物(IGZO)。在其它实施例中，薄膜晶体管阵列基板10也可以不包括缓冲层12，此时，多晶硅层13和半导体氧化层14间隔设置在基板11上。
栅极绝缘层15覆盖多晶硅层13和半导体氧化层14。
栅极金属层16设置在栅极绝缘层15上。其中，栅极金属层16包括间隔设置栅极绝缘层上的第一栅极161、第一金属层162和第二栅极163。其中，第一栅极161位于多晶硅层13的上方，第二栅极163位于半导体氧化层14的上方。优选地，第一栅极161、第一金属层162和第二栅极163采用同一道光罩制程。优选地，栅极金属层16的材料为锗(GE)。
蚀刻阻挡层17覆盖第一栅极161、第一金属层162和第二栅极163。其中，蚀刻阻挡层17包括层迭的第一绝缘层171和第二绝缘层172。优选地，第一绝缘层171的材料为氮化硅(SiN)，第二绝缘层172的材料为氧化硅(SiO)。
源漏极金属层18设置在蚀刻阻挡层17上。源漏极金属层包括间隔设置的第一源极181、第一漏极182、第二源极183和第二漏极184。其中，第一源极181和第一漏极182分别与多晶硅层13相接触，第二源极183和第二漏极184分别与半导体氧化层14相接触。
其中，多晶硅层13、栅极绝缘层15、第一栅极161、蚀刻阻挡层17、第一源极181和第一漏极182形成硅薄膜晶体管101；半导体氧化层14、栅极绝缘层15、第二栅极163、蚀刻阻挡层17、第二源极183和第二漏极184形成半导体氧化物晶体管102。
优选地，为了提高硅薄膜晶体管101的栅控制力，硅薄膜晶体管101进一步包括浮动栅极164，浮动栅极164设置于第一绝缘层171和第二绝缘层172之间，浮动栅极164位于第一栅极161的上方。其中，浮动栅极164的引入，增大了硅薄膜晶体管101的栅控能力，进而使得硅薄膜晶体管101可以应对更高的驱动电压。
在本实施例中，薄膜晶体管阵列基板10进一步包括第二金属层19,第二金属层19由第一漏极182的一部分形成。第二金属层19、蚀刻阻挡层17和第一金属层162形成电容103。优选地，第一金属层162位于多晶硅层13的上方，第二金属层19与第一金属层162相对设置。本领域的技术人员可以理解，在其它实施例中，第二金属层19也可以由第一源极181的一部分形成，此时，第一金属层19的位置位于第一栅极161远离第二栅极163的侧边，且第二金属层19和第一金属层162相对设置。
在本实施例中，电容103和硅薄膜晶体管101重叠设置，从而为底发射(Bottom-emission)的OLED增大了开口率。由于作为电容103的下基板的第一金属层162和第一栅极161以及第二栅极163采用同一道光罩，作为电容103的上基板的第二金属层19和第一漏极182采用同一道光罩，从而使得薄膜晶体管阵列基板10中电容103的制程更加简单，进而降低了生产成本。
本领域的技术人员可以理解，在本实施例中使用两种不同类型的晶体管也即硅薄膜晶体管101和半导体氧化物晶体管102来驱动OLED显示，与现有技术相比，由于半导体氧化物晶体管102中氧化物的载流子迁移率值不高，从而使得关态电流较小，进而使得W/L的设计条件更宽泛，可以在较小的栅极长度值(L值)下也即较小尺寸的薄膜晶体管，达到为底发射的OLED增大开口率的效果。进一步，硅薄膜晶体管101和半导体氧化物晶体管102具有相同的顶栅结构，从而可以兼容硅薄膜晶体管101和半导体氧化物晶体管102制程，减少光刻胶掩膜板的使用次数，进而简化薄膜晶体管阵列基板10的生产制程。
图2是本发明第二实施例的薄膜晶体管阵列基板的结构示意图。如图2所示，薄膜晶体管阵列基板20包括基板21、以及形成于基板21上的硅薄膜晶体管201、半导体氧化物晶体管202和电容203。
其中，硅薄膜晶体管201和半导体氧化物晶体管202具有顶栅结构，半导体氧化物晶体管202和电容203重叠设置。
具体来说，薄膜晶体管阵列基板20依次包括基板21、缓冲层22、多晶硅层23、半导体氧化层24、栅极绝缘层25、栅极金属层26、蚀刻阻挡层27和源漏金属层28。
缓冲层22设置于基板21上。多晶硅层23和半导体氧化层24间隔设置在缓冲层22上。栅极绝缘层25覆盖多晶硅层23和半导体氧化层24。
栅极金属层26设置在栅极绝缘层25上。其中，栅极金属层26包括间隔设置栅极绝缘层25上的第一栅极261、第一金属层262和第二栅极263，第一栅极261、第一金属层262和第二栅极263采用同一道光罩制程形成。其中，第一栅极261位于多晶硅层23的上方，第二栅极263位于半导体氧化层24的上方。
蚀刻阻挡层27覆盖第一栅极261、第一金属层262和第二栅极263。其中，蚀刻阻挡层27包括层迭的第一绝缘层271和第二绝缘层272。源漏极金属层28设置在蚀刻阻挡层27上。源漏极金属层28包括间隔设置的第一源极281、第一漏极282、第二源极283和第二漏极284。其中，第一源极281和第一漏极282分别与多晶硅层23相接触，第二源极283和第二漏极284分别与半导体氧化层24相接触。
在本实施例中，多晶硅层23、栅极绝缘层25、第一栅极261、蚀刻阻挡层27、第一源极281和第一漏极282形成硅薄膜晶体管201；半导体氧化层24、栅极绝缘层25、第二栅极263、蚀刻阻挡层27、第二源极283和第二漏极284形成半导体氧化物晶体管202。
在本实施例中，优选地，第一金属层262位于多晶硅层23和半导体氧化层24之间，第一金属层262与第一漏极282相接触。
优选地，为了提高硅薄膜晶体管201的栅控制力，硅薄膜晶体管201进一步包括浮动栅极264，浮动栅极264设置于第一绝缘层271和第二绝缘层272之间，浮动栅极264位于第一栅极261的上方。其中，浮动栅极264的引入，增大了硅薄膜晶体管201的栅控能力，进而使得硅薄膜晶体管201可以应对更高的驱动电压。
在本实施例中，薄膜晶体管阵列基板20进一步包括第三金属层29。在本实施例中，第三金属层29设置于第一绝缘层271和第二绝缘层272之间，第三金属层29位于第二栅极263的上方。第二栅极263、第一绝缘层271和第三金属层29形成电容203。
在本实施例中，电容203和半导体氧化物晶体管202重叠设置，从而为底发射的OLED增大了开口率。由于作为电容203的下基板采用第二栅极263，作为电容203的上基板的第三金属层29与硅薄膜晶体管201中浮动栅极264采用同一道光罩，从而使得的薄膜晶体管阵列基板20中的电容203的制程更加简单，进而降低了生产成本。另外，第三金属层29的引入，增大了半导体氧化物晶体管202的栅控能力，进而使得半导体氧化物晶体管202可以应对更高的驱动电压。
图3是本发明实施例的液晶面板的结构示意图。如图3所示，液晶面板1包括了上述的薄膜晶体管阵列基板10或薄膜晶体管阵列基板20。
本发明的有益效果是：区别于现有技术的情况，本发明的薄膜晶体管阵列基板及液晶面板包括基板，以及形成于基板上的硅薄膜晶体管、半导体氧化物晶体管和电容。其中，硅薄膜晶体管和半导体氧化物晶体管具有相同的顶栅结构，从而可以兼容硅薄膜晶体管和半导体氧化物晶体管制程，减少光刻胶掩膜板的使用次数，进而减少薄膜晶体管阵列基板的生产成本。另外，电容和硅薄膜晶体管或半导体氧化物晶体管重叠设置，从而可以大大增加底发射的OLED的开口率。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括：基板，以及形成于所述基板上的硅薄膜晶体管、半导体氧化物晶体管和电容；
所述硅薄膜晶体管和所述半导体氧化物晶体管具有顶栅结构；
所述电容和所述硅薄膜晶体管或所述电容和所述半导体氧化物晶体管重叠设置。
2.根据权利要求1所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括：
间隔设置于所述基板上的多晶硅层和半导体氧化层；
覆盖所述多晶硅层和半导体氧化层的栅极绝缘层；
间隔设置于所述栅极绝缘层上的第一栅极、第一金属层、第二栅极，其中，所述第一栅极位于所述多晶硅层的上方，所述第二栅极位于所述半导体氧化层的上方；
覆盖所述第一栅极、第一金属层和第二栅极的蚀刻阻挡层，所述蚀刻阻挡层包括层迭设置的第一绝缘层和第二绝缘层；
设置于所述蚀刻阻挡层上的源漏金属层，所述源漏金属层包括间隔设置的第一源极、第一漏极、第二源极和第二漏极，其中，所述第一源极和第一漏极分别与所述多晶硅层相接触，所述第二源极和所述第二漏极分别与所述半导体氧化层相接触；
其中，所述多晶硅层、所述栅极绝缘层、所述第一栅极、所述蚀刻阻挡层、所述第一源极和所述第一漏极形成所述硅薄膜晶体管；所述半导体氧化层、所述栅极绝缘层、所述第二栅极、所述蚀刻阻挡层、所述第二源极和所述第二漏极形成所述半导体氧化物晶体管。
3.根据权利要求2所述的薄膜晶体管阵列基板，其特征在于，所述硅薄膜晶体管进一步包括浮动栅极；
其中，所述浮动栅极设置于所述第一绝缘层和所述第二绝缘层之间，其中，所述浮动栅极位于所述第一栅极的上方。
4.根据权利要求3所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括第二金属层，所述第二金属层由所述第一漏极的一部分形成；
其中，所述第一金属层位于所述多晶硅层的上方；
其中，所述第一金属层、所述蚀刻阻挡层和所述第二金属层形成所述电容。
5.根据权利要求3所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板包括第三金属层，所述第三金属层设置于所述第一绝缘层和所述第二绝缘层之间，且位于所述第二栅极的上方；
其中，所述第二栅极、所述第一绝缘层和所述第三金属层形成所述电容。
6.根据权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述第一金属层位于所述多晶硅层和所述半导体氧化层之间，所述第一金属层与所述第一漏极相接触。
7.根据权利要求5所述的薄膜晶体管阵列基板，其特征在于，所述浮动栅极和所述第三金属层采用同一道光罩制程形成。
8.根据权利要求2所述的薄膜晶体管阵列基板，其特征在于，所述第一栅极和所述第二栅极采用同一道光罩制程形成。
9.根据权利要求2所述的薄膜晶体管阵列基板，其特征在于，所述薄膜晶体管阵列基板进一步包括缓冲层；
其中，所述缓冲层设置于所述基板上；
其中，所述多晶硅层和所述半导体氧化层间隔设置于所述缓冲层上。
10.一种液晶面板，其特征在于，包括权利要求1～9任意一项所述的薄膜晶体管阵列基板。
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