KR20050096843A - 불휘발성 반도체 기억장치 - Google Patents
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Abstract
본 발명은 불휘발성 반도체 기억장치에 관한 것으로서 전하를 축적하기 위한 질화 실리콘막(SIN)과 그 아래에 위치 하는 산화막(BOTOX TOPOX)으로 이루어지는 ONO막 ; 그 상부의 메모리게이트 전극(MG) ; 그 측부에 ONO막을 개재하여 위치 하는 선택 게이트 전극(SG) ; 그 하부에 위치 하는 게이트 절연막(SGOX) ; 소스 영역 (MS) 및 드레인 영역(MD)을 가지는 메모리 셀의 소스 영역(MS)에 정전위를 메모리게이트 전극(MG)에 부전위를 선택 게이트 전극(SG)에 정전위를 인가하고 드레인 영역(MD)으로부터 소스 영역(MS)에 전자를 보내면서 BTBT에 의해 발생한 홀을 질화 실리콘막(SIN)에 주입해 소거를 실시하여 불휘발성 반도체 기억장치의 특성을 향상시키는 기술을 제공한다.
Description
본 발명은 불휘발성 반도체 기억장치에 관하여 특히 소거 동작의 고속화와 갱신 내성의 향상에 적절한 불휘발성 반도체 기억장치에 관한 것이다.
상기적으로 기입·소거가 가능한 불휘발성 반도체 기억장치로서 EEPROM(Electrically Erasable and Programmable Read Only Memory)이 넓게 사용되고 있다. 현재 넓게 이용되고 있는 플래쉬 메모리로 대표되는 이들의 기억장치(메모리)는 MOS(Metal Oxide Semiconductor) 트랜지스터의 게이트 전극하에 산화막으로 포위된 도전성의 부유 게이트 전극이나 트랩성 절연막을 가지고 있어 부유 게이트 전극이나 트랩성 절연막에서의 전하 축적 상태를 기억 정보로 하여 그것을 트랜지스터의 반응을 일으키는 최소의 물리량으로서 독출내는 것이다. 이 트랩성 절연막이라는 것은 전하의 축적 가능한 절연막을 말하고 일례로서 질화 실리콘막등을 들 수 있다. 이러한 전하 축적 영역으로의 전하의 주입·방출에 의해 MOS 트랜지스터의 한계값을 쉬프트 시키고 기억소자로서 동작시킨다. 이 플래쉬 메모리로서는 후에 상세하게 설명하는 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 막을 이용한 스플릿 게이트형 셀이 있다.
상기의 메모리에 대해서는 전하 축적 영역으로서 질화 실리콘막을 이용하는 것으로 도전성의 부유 게이트막과 비교해 1) 이산적으로 전하를 축적하기 위해서 데이터 보지의 신뢰성이 우수하다. 또 2) 데이터 보지의 신뢰성이 뛰어나기 때문에 질화 실리콘막 상하의 산화막을 박막화 할 수 있어 기입·소거 동작의 저전압화가 가능하다 등의 이점을 가진다.
또 스플릿 게이트형 셀을 이용하는 것으로 1) 소스 사이드 주입 방식에서 핫 일렉트론을 질화 실리콘막에 주입할 수가 있어 전자 주입 효율이 뛰어나 고속 저전류의 기입이 가능하다. 또 2) 기입·소거 동작의 제어가 간단하기 때문에 주변 회로를 소규모로 할 수 있는 등의 이점도 가진다.
상기 메모리의 소거 방식으로서는 터널링 소거 방식과 핫 홀 주입 방식(정공 주입 방식)의 2개가 알려져 있다. 예를 들면 특허 문헌 1(일본국 특개 2001－102466호 공보)에는 터널링 소거 방식을 이용한 메모리 셀이 기재되고 또 특허 문헌 2(USP5,969,383호 공보) ; 특허 문헌 3(USP6,248,633호 공보) ; 특허 문헌 4(일본국 특개 2003－46002호 공보)에는 BTBT 핫 홀 주입 소거 방식을 이용한 메모리 셀이 기재되어 있다.
터널링 소거 방식에서는기입에 의해 질화 실리콘막 안에 주입하고 있는 전자를 전계를 걸치는 것으로 질화 실리콘막의 상부 혹은 하부의 산화막을 터널링 시켜 게이트 전극 혹은 기판에 인발하여 소거를 실시한다.
다른 한편의 BTBT 핫 홀 주입 소거 방식에서는전자를 인발하는 대신에 정전하를 가지는 홀(정공)을 주입하는 것으로 반응을 일으키는 최소의 물리량을 변화시키는 것이다. 정공 주입에는 2003년 아이·이·이·이 인터내셔널 일렉트론 디바이시즈 미팅 테크니컬 다이제스트 157페이지에서 160페이지(IEEE International
Electron Devices Meeting 2003,pp.157-160)에 기술되어 있는 바와 같이 BTBT(Band-To-Band Tunneling) 현상에 의해 정공을 발생시키고 전계 가속하는 것으로 절연막 안에 주입하는 것이 알려져 있다(비특허 문헌 1 참조).
[특허 문헌 1]특개 2001－102466호 공보(대응 USP6, 255, 166)
[특허 문헌 2]USP5 969 383호 공보
[특허 문헌 3]USP6 248 633호 공보
[특허 문헌 4]특개 2003－46002호 공보
[비특허 문헌 1] 2003년 아이·이·이·이 인터내셔널 일렉트론 디바이시즈 미팅 테크니컬 다이제스트 157~160페이지(IEEE International Electron Devices Meeting 2003, pp. 157-160)
전술의 터널 소거 방식과 정공 주입 방식(BTBT 핫 홀 주입 방식)을 비교하면 터널링 소거 방식의 경우 데이터 보지 특성과 소거 특성의 트레이드 오프 관계가 문제점으로서 들고 있다. 즉 데이터 보지 특성을 향상시키기에는 전하 리크를 억제하는 질화 실리콘막 상하의 산화막이나 트랩을 늘리기 위하여 질화 실리콘막자체를 후막화하지 않으면 안 된다. 그렇지만 소거 동작에 있어서 전하를 두꺼운 산화막을 터널 시키는 것이 필요하게 되는 결과 소거 속도가 늦어져 버린다. 또 소거 속도 향상을 위해서는 소거 전압의 고전압화가 필요하지만 이 고전압화에 의해 주변 회로는 대규모가 되어 칩 코스트의 증대를 부르게 된다. 전자를 인발하는 측의 산화막은 전자의 터널링이 일어나는 범위내의 얇은 막두께로 한정되고 데이터 보지 특성이 제약되게 된다.
또한 기입 시에 주입한 전자를 인발하여 소거를 실시하기 위해서 소거 후의 한계값 전압을 질화 실리콘막이 상기적으로 중성인 초기의 한계값 전압보다 내릴 수가 없다. 한계값을 충분히 내릴 수가 없게되면 독출 전류를 크게 취할 수 없게 되어 독출의 고속화에 불리하게 된다.
이것에 대해서 정공 주입 소거 방식(BTBT 핫 홀 주입 소거 방식)의 경우 소거 후의 한계값을 초기보다 마이너스측에 쉬프트 시키는 것이 가능해진다. 즉 소거 동작에 의해 절연막 안에 정전하가 주입 축적되기 때문에 반응을 일으키는 최소의 물리량은 초기의 값보다 낮고 마이너스측으로 할 수가 있다. 이것에 의해 많은 전류를 보낼 수 있는 상태가 가능하기 때문에 반도체 회로의 고속 동작에 매우 적합하다. 거기서 최근 정공 주입 소거 방식이 주목받고 있다.
정공 주입 소거 방식(BTBT 핫 홀 주입 소거 방식)에 의한 소거 동작에 대해서는 NMOS를 기본으로 한 메모리 셀에서는 소스 확산층에 정전압을 게이트 전극에 부전압을 인가하고 소스 확산층 단부로 BTBT에 의해 발생시킨 홀(정공)을 소스 확산층과 게이트 전극에 인가한 고전압이 만드는 전계에 의해 가속하고 질화 실리콘막안에 주입해 소거를 실시할 수가 있다.
그렇지만 본 발명자의 검토에 의하면 이 정공 주입 소거 방식(BTBT 핫 홀 주입 소거 방식)을 이용했을 경우 홀(정공)의 주입이 국소적으로 행해지기 때문에 홀이 축적하는 것을 알 수 있다. 이 홀의 축적은 소거 특성을 열화 시키는 것 및 전하의 보지 특성을 열화 시킨다고 하는 문제를 일으키게 한다.
정공 주입 소거 방식을 이용했을 경우의 상기 소거 특성의 열화는 이하와 같이 발생한다. 메모리게이트(MG)에 부전위를 주어 소스(MS)에 정전위를 주는 것으로 소거 동작시의 핫 홀은 도 30에 나타나는 바와 같이 소스 영역(MS)단부(도 30의 b부)에서 발생해 실리콘 기판에 접한 질화막(SIN) 안의 전역에 주입된다. 이 결과 소거를 실시하고 있는 한중간에 홀 발생 부위(도 30의 b부)의 바로 윗쪽의 질화막안(도 30의 c부)에 홀(정공)이 축적되어 간다. 또한 도 29는 불휘발성 반도체 기억장치(플래쉬 메모리)의 기입시의 핫 일렉트론의 발생 경우를 나타내는 주요부 단면도이고 기입시의 전하 축적부에 전자의 주입 상태가 모식적으로 나타나고 있고 도 30은 불휘발성 반도체 기억장치의 소거시의 핫 홀의 발생 경우를 나타내는 주요부 단면도이고 소거시의 전하 축적부로의 홀의 주입 상태가 모식적으로 나타나고 있다. 도 29 및 도 30의 플래쉬 메모리의 각부위에 대해서는 후술 하는 본 발명의 실시의 형태와 대응하는 부위와 동일한 부호를 교부해 있으므로 그 설명은 생략 한다.
이 홀이 축적함으로써 소스 확산층(MS) 단부의 절연막-기판계면에 걸리는 수직 방향 전계가 감소해 홀의 발생량이 줄어들고 소거 동작이 정지하게 된다. 또 갱신을 반복해 실시하면 홀 발생 부위 상부의 질화막 안의 홀 축적량이 증가해 나가 기입에 의해 주입한 전자를 완전하게 소거하기 전에 홀의 발생이 멈추게 된다. 이 결과 기입 소거 동작을 반복해 실시하는 것이 제한되어 버리는 문제가 생긴다.
또 축적된 홀은 전하 보지 특성을 열화 시킨다. 즉 기입 상태에서는 주입된 전자에 의해 전하가 보지되지 않으면 안 된다. 그렇지만 전술한 것처럼 BTBT에 의한 홀 주입은 소스 확산층단으로 홀을 발생시키기 때문에 확산층 바로 윗쪽에 과도하게 홀이 축적되었을 경우 기입 상태에서도 홀이 국소적으로 축적된 상태하게 된다. 그 때문에 홀과 전자의 재결합에 의한 반응을 일으키는 최소의 물리량 변화가 보지 특성의 열화로서 관측되게 된다.
본 발명의 목적은 불휘발성 반도체 기억장치의 고성능화·고신뢰화를 도모하는 것에 있다.
또 본 발명의 목적은 소거 동작에 의해 축적되는 홀(정공)에 의한 특성 열화를 해소하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 다음과 같다.
본 발명은 소거 동작에 의해 축적되는 캐리어(정공)에 대해서 역의 극성의 캐리어(전자)를 주입해 전하를 중화 시키는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 제 2 반도체 영역 측에 위치 하는 제 2 도전체와 ;(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과 ; (d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 보지부를 가지는 제 2 절연막을갖고 ; (e) 상기 전하 축적부에 전자 주입을 실시하는 동작과 ; (f) 상기 전하 보지부에 정공 주입을 실시하는 동작 을 실시하는 불휘발성 반도체 기억장치에 있어서 정공 주입에 맞추어 전자의 주입을 실시하는 것으로 전하 중화 동작을 실시하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와 ; (c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과 (d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고 ; (e) 상기 제 2 반도체 영역에 정 또는 부의 한쪽인 제 1극성의 전위를 인가하고 상기 제 2 도전체에 상기 제 1극성과는 역의 제 2극성의 전위를 인가하고 상기 제 1 도전체에 상기 제 1극성과 같은 극성의 전위를 인가하는 것으로 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 전하 축적부에 주입함으로써 소거를 실시하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와 ; (c) 상기 제 1 도전체와 상기 반도체 기판과의 사이에 형성된 제 1 절연막과 ; (d) 상기 제 2 도전체와 상기 반도체 기판과의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고 ; (e) 상기 제 1 및 제 2 반도체 영역간에 전류가 흐르는 상태로 밴드간 터널 현상에 의해 발생한 캐리어(정공)를 상기 전하 축적부에 주입함으로써 소거를 실시하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와 ;(c) 상기 제 1 도전체와 상기 반도체 기판과의 사이에 형성된 제 1 절연막과 ; (d) 상기 제 2 도전체와 상기 반도체 기판과의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 가지는 메모리 셀이 복수 어레이 형상으로 배치되어 ;(e) 상기 복수의 메모리 셀 가운데 제 1 방향으로 나열하는 상기 메모리 셀의 상기 제 1 도전체를 접속하는 제 1선과 상기 제 1 방향과 직교 하는 제 2 방향으로 나열한 상기 메모리 셀의 상기 제 1 도전체 측에 위치 하는 상기 제 1 반도체 영역을 접속하는 제 2선을 복수 갖고 (f) 상기 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1선에 정 또는 부의 한쪽인 제 1극성의 전위를 인가한 상태로 밴드간 터널 현상에 의해 발생한 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입함으로써 소거를 실시하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와 ; (c) 상기 제 1 도전체와 상기 반도체 기판과의 사이에 형성된 제 1 절연막과 ; (d) 상기 제 2 도전체와 상기 반도체 기판과의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 가지는 메모리 셀이 복수 어레이 형상으로 배치되어 ; (e) 상기 복수의 메모리 셀 가운데 제 1 방향으로 나열하는 상기 메모리 셀의 상기 제 1 도전체를 접속하는 제 1선과 상기 제 1 방향과 직교 하는 제 2 방향으로 나열한 상기 메모리 셀의 상기 제 2 도전체 측에 위치 하는 상기 제 2 반도체 영역을 접속하는 제 2선과 상기 제 1 방향으로 나열한 상기 메모리 셀의 상기 제 1 반도체 영역을 접속하는 제 3선을 복수 갖고 ; (f) 상기 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1선에 정 또는 부의 한쪽인 제 1극성의 전위를 인가한 상태로 밴드간 터널 현상에 의해 발생한 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입함으로써 소거를 실시하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ;(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와 ; (c) 상기 제 1 도전체와 상기 반도체 기판과의 사이에 형성된 제 1절연막과 ; (d) 상기 제 2 도전체와 상기 반도체 기판과의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고 기입 동작시에 ; (e) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 정전위를 인가하고 상기 제 1 도전체에 정전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것과; (f) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 0 V 또는 상기 제 2 도전체에 비해 낮은 정전위를 인가하고 상기 제 1 도전체에 상기 제 1 반도체 영역에 비해 동일한 낮은 전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것이다.
또 본 발명의 불휘발성 반도체 기억장치는 (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과 ; (b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와 ; (c) 상기 제 1 도전체와 상기 반도체 기판과의 사이에 형성된 제 1절연막과 ;(d) 상기 제 2 도전체와 상기 반도체 기판과의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고 소거 동작시에 ; (e) 상기 제 2 도전체에 부전위를 인가하고 상기 제 2 반도체 영역에 정전위를 인가하고 상기 제 1 도전체에 정전위를 인가하는 것으로 상기 전하 축적부에 정공을 주입하는 것과 ; (f) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 0 V 또는 상기 제 2 도전체에 비해 낮은 정전위를 인가하고 상기 제 1 도전체에 상기 제 1 반도체 영역에 비해 동일하거나 낮은 전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것이다.
이하 본 발명의 실시의 형태를 도면에 근거해 상세하게 설명한다. 또한, 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 것은 동일한 부호를 교부해 그 반복의 설명은 생략 한다. 또 이하의 실시의 형태에서는 특히 필요한 경우 이외는 동일 또는 동일한 부분의 설명을 원칙으로서 반복하지 않는다.
또 본 발명은 주로 전하 축적부에 트랩성 절연막(전하를 축적 가능한 절연막)을 이용한 것이기 때문에 이하의 실시의 형태에서는 NMOS(n채널형 MOS) 트랜지스터를 기본으로 해 트랩성 절연막을 이용한 메모리 셀을 기초로 설명을 실시한다. 또 이하의 실시의 형태에서의 극성(기입·소거·독출시의 인가 전압의 극성이나 캐리어의 극성)은 NMOS(n채널형 MOS) 트랜지스터를 기본으로 한 메모리 셀의 경우의 동작을 설명하기 위한 것이고 PMOS(p채널형 MOS) 트랜지스터를 기본으로 하는 경우는 인가 전위나 캐리어의 도전형등의 모든 극성을 반전시키는 것으로 원리적으로는 같은 동작을 얻을 수 있다.
(1) 본 발명과 관련되는 불휘발성 반도체 기억장치(플래쉬 메모리)의 기본적인 구성에 대해서 설명한다.
도 1은 본 실시의 형태의 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
이 플래쉬 메모리는 MONOS막을 이용한 스플릿 게이트형 셀이다.
도 1에 나타나는 바와 같이 메모리 셀은 전하를 축적하기 위한 질화 실리콘막(질화막) SIN(즉 전하 축적부)과 그 상하에 위치 하는 산화막(산화 실리콘막) BOTOX TOPOX의 적층막으로 이루어지는 ONO막(ONO) ; n형 폴리 실리콘과 같은 도전체로 이루어지는 메모리게이트 전극(MG) ; n형 폴리 실리콘과 같은 도전체로 이루어지는 선택 게이트 전극(SG) ; 선택 게이트 전극(SG) 아래에 위치 하는 게이트 절연막(SGOX) ; n형의 불순물(이 도입된 반도체 영역(실리콘 영역))으로 이루어지는 소스 영역(소스 확산층 n형반도체 영역, MS) ; n형의 불순물(이 도입된 반도체 영역(실리콘 영역))으로 이루어지는 드레인 영역(드레인 확산층 n형 반도체 영역, MD)을 가진다. 또한 소스 영역(MS) 및 드레인 영역(MD)은 p형의 실리콘 기판(반도체 기판,PSUB) 상에 설치된 p형 웰 영역(PWEL) 안에 형성된다.
여기서 메모리게이트 전극(MG)으로 이루어지는 MOS 트랜지스터(MISFET：Metal Insulator Semiconductor Field Effect 트랜지스터)를 메모리 트랜지스터로 하고 또 선택 게이트 전극(SG)으로 이루어지는 MOS 트랜지스터(MISFET：Metal Insulator Semiconductor Field Effect 트랜지스터)를 선택 트랜지스터라고 한다.
다음에 기입·소거·독출 동작에 대해서 설명한다. 여기에서는 질화 실리콘막(SIN)으로의 전자(electron)의 주입을 「기입」; 홀(hole：정공)의 주입을 「소거」라고 정의 한다. 이하 본 실시의 형태에 의한 소거 동작 ; 기입 동작 및 독출 동작에 대해서 설명한다.
(1－1) 우선 소거 방법에 대해서 설명한다. 도 2에 본 실시의 형태의 「기입」「소거」 및 「독출」시에 있어서의 선택 메모리 셀의 각부위로의 전압의 인가 조건을 나타낸다. 여기에서는 대표적 동작 전압 조건을 주기 때문에 이른바 MOSFET의 0. 25미크론 세대의 프로세스 디바이스 기술을 이용해 형성한 메모리 셀을 이용해 설명한다. 즉 선택 트랜지스터는 게이트길이 0. 2 ㎛이고 1. 5 V계로 동작하는 것을 이용했다. 또 메모리 셀의 채널폭은 0. 25 ㎛이다.
도 2의 「소거」란의 상단에 나타나는 바와 같이 소거시에는 메모리게이트 전극(MG)에 인가하는 전압(Vmg)은 - 5 V로 하고 소스 영역(MS)에 인가하는 전압(Vs)은 7 V ; 드레인 영역(MD)에 인가하는 전압(Vd)은 0 V ; 선택 게이트 전극(SG)에 인가하는 전압(Vsg)은 선택 트랜지스터의 채널 표면을 반전시키는 설정값이 되도록 제어한다. 예를 들면 반응을 일으키는 최소의 물리량(선택 트랜지스터의 한계값 전압)이 0. 4 V의 경우 선택 게이트 전극(SG)의 전압(Vsg)은 0. 7 V 정도로 하면 좋다. 웰에는 0 V(Vwell)를 인가한다.
이와 같이 소거시(소거 동작시)에는 소스 영역(MS)에는 정전위(Vs＞0)를 인가하고 메모리게이트 전극(MG)에는 소스 영역(MS)에 인가되는 전위(정전위)와는 역의 극성의 전위인 부전위(Vmg＜0)를 인가하고 선택 게이트 전극(SG)에는 선택 트랜지스터의 채널 표면을 반전할 수 있는 전위 여기에서는 소스 영역(MS)에 인가되는 전위와 같은 극성의 전위인 정전위(Vsg＞0)를 인가한다. 또 드레인 영역(MD)의 전위는 선택 게이트 전극(SG)의 전위 및 소스 영역(MS)의 전위보다 낮게 한다(Vd＜Vsg Vd＜Vs).
본 실시의 형태의 소거 방법에서는 BTBT(Band-To-Band Tunneling：밴드간 터널 현상)으로 발생한 홀(정공, 정의 극성의 캐리어)이 질화 실리콘막(SIN) 안에 주입되어 소거를 하는 것과 동시에(즉 BTBT에 의해 발생한 홀이 질화 실리콘막(SIN) 안에 주입되어 소거를 할 때에) 선택 트랜지스터의 반전층을 개재하여 소스드레인간(소스 영역(MS)과 드레인 영역(MD)의 사이)에는 채널 전류가 흐른다. 웰에 대해서 높은 소스 전위를 인가하면 기판-웰간의 공지층 폭(w)은 편측 계단 접합 근사를 이용해 w=(2εSiε0(VSB+φB)/(q×Nwell)) 0.5 로 표기되는 바와 같이 늘어난다. 여기서 εSi 및ε0은 각각 실리콘의 비유전률 및 진공의 유전율 ; VSB는 소스-웰간 바이어스 ; φB는 웰의 페르미 포텐셜 ; q는 전자 전하량 ; Nwell는 웰의 불순물 농도이다. 그 때문에 공지층폭(w)에 비해 메모리게이트 길이를 짧게 하면 기판 표면에서는 메모리게이트 및 절연막 안 주입 전하이기 때문에 정공이 축적하는 상태가 되어 있어도 기판 내부에서 공지층이 늘어나는 것으로 선택 트랜지스터의 채널 표면에 반전 보지된 캐리어를 소스 측에 이동 시킬 수가 있다. 이것은 메모리트랜지스터부에서의 단채널 효과에 의해 전류를 내보내는 것에 대응한다.
소스 확산층(소스 영역(MS))의 전계 영역에 들어간 전자(부의 극성의 캐리어)는 가속되어 정공이 축적되는 소스 확산층 상부의 질화 실리콘막(SIN) 안에 주입된다. 그 때문에 축적된 정공을 소멸시켜 기판 표면의 전계를 유지할 수가 있어 BTBT에 의한 정공 발생을 지속시킬 수가 있다. 또 전계에서 가속된 전자가 충돌 전리(電離)에 의해 전자-정공대를 발생시켜 이들의 2차 캐리어가 전하 보지 영역에 넓게 주입되기 때문에 소거를 가속할 수가 있다. 물론 주입 전체적으로 보았을 경우 전자 주입에 비해 정공 주입에 의한 반응을 일으키는 최소의 물리량 저감을 도모할 수 있는 상태로 실시할 필요가 있다. 예를 들면 소스 확산층과 웰간의 접합 내압을 BVbs로 했을 때 소거시에 Vs를 BVbs의 근방 1 V까지 접근하면 과도한 전자 주입이 일어나기 때문에 소거 동작에도 불구하고 반응을 일으키는 최소의 물리량은 상승한다. 또한, 본 실시의 형태에서는 정공(hole：홀)을 정의 극성의 캐리어라고 호칭하고 전자(electron：일렉트론)를 부의 극성의 캐리어(정공과는 역의 극성의 캐리어)라고 호칭하는 것으로 한다.
또 이 동작에 있어서 BTBT 및 충돌 전리에 의해 발생한 정공이 드레인-웰간의 접합 장벽을 끌어내리기 때문에 드레인 웰 소스를 각각 이미터 ; 베이스 ; 콜렉터로 하는 바이폴러 동작을 일으켜 큰 전류를 소비하게 된다. 이것을 방지하기에는 드레인-웰간의 접합 장벽을 높게 유지하는 바와 같이 하기 위한 바이어스 인가하는 것이 유효하다. 도 2의 소거에 드레인 인가와 웰 인가에 의한 소거 설정을 나타냈다(각각 도 2의 소거의 란의 3단째 4단째에 대응).
또 선택 트랜지스터를 흐르는 전류가 너무 커지지 않게 회로적으로 드레인 인가를 자동 제한할 수가 있다. 즉 소스 영역(MS) 및 드레인 영역(MD) 사이에 흐르는 전류값(채널 전류)이 일정하게 되도록 회로적으로 자동 제어 할 수가 있다. 이 자동 제한에는 기입에 있어서 설명하는 정채널 전류의 기입을 실시할 때에 사용하는 회로와 같은 회로를 이용하면 좋다.
상기 전압(소거 전압 소거 전위)을 인가했을 경우 도 30에 나타낸 것처럼 소스 영역(MS)과 메모리게이트 전극(MG)의 사이에 관계되는 전압에 의해 소스 확산층 단부에 있어서 BTBT(Band-To-Band Tunneling：밴드간 터널 현상)으로 생성된 홀(정공)이 소스 영역(MS)과 메모리게이트 전극(MG)(와의 사이)에 인가되고 있는 고전압에 의해 가속되어 핫 홀이 되고 질화 실리콘막(SIN) 안에 주입된다. 주입된 홀은 질화 실리콘막(SIN) 안의 트랩에 포획되어 메모리트랜지스터의 한계값 전압(한계값, 임계치)이 저하한다. 핫 홀의 주입 경우는 기입시에 전자를 주입한 질화 실리콘막(SIN) 안의 선택 게이트 전극(SG)측의 단부 근방(도 29의 a부) 뿐만이 아니고 실리콘 기판에 접한 질화막(질화 실리콘막(SIN)) 안의 전역에 주입되어 BTBT에 의한 홀 발생 부위(소스 영역(MS)의 단부 근방 도 30의 b부)의 상부의 질화 실리콘막(SIN) 안(도 30의 c부)에는 홀이 축적해 간다.
도 31은 소거 전위(도 2의 「소거」의 란에 기재의 전위)를 인가했을 경우의 전자의 움직임을 모식적으로 나타낸 불휘발성 반도체 기억장치(플래쉬 메모리)의 메모리 셀의 주요부 단면도이고 도 1 도 29 및 도 30에 대응하는 단면도가 나타나고 있다. 상기한 채널을 흐르는 전자는 고전압을 인가한 소스 영역(MS)의 단부로 채널 방향으로 생기는 고전계에 의해 가속된다. 그리고 이 전자는 BTBT에 의한 홀 발생 부위(도 30의 b부)의 상부의 질화 실리콘막(SIN) 안에 홀이 축적하고 있는 경우 도 31에 나타나는 바와 같이 축적 홀이 만드는 수직 방향의 전계에 의해 끌어 들일 수 있어 질화 실리콘막(SIN)에 있어서의 홀 축적부(도 30, 도 31의 c부)에 주입된다. 전자의 주입 위치는 질화 실리콘막(SIN)에 있어서의 홀 축적부(도 30,도 31의 c부)에 대응하므로 소스 영역(MS)의 단부 근방의 상부의 질화 실리콘막(SIN)으로 이루어진다.
즉 소거 동작시에는 도 30에 나타나는 바와 같은 BTBT에 의해 생성된 홀의 질화 실리콘막(SIN) 안으로의 주입과 도 31에 나타나는 바와 같은 채널을 흐르는 전자의 질화 실리콘막(SIN)에 있어서의 홀 축적부로의 주입이 동시에 행해지게 된다.
이러한 홀 축적부로의 전자의 주입에 의해 홀 축적량을 저감 할 수 있고 홀 축적에 의한 소스 확산층(소스 영역(MS)) 단부의 수직 방향 전계의 저하나 BTBT에 의한 홀 발생량의 저하를 억제할 수가 있다.
도 3은 소거 특성을 나타내는 그래프이다. 도 3에는 채널에 전류를 보낸 BTBT 핫 홀 소거 방식(본 실시의 형태에 대응)을 이용했을 경우(도 3의 그래프에서는 실선으로 나타나고 있다)와 채널에 전류를 보내지 않는 BTBT 핫 홀 소거 방식(비교예에 대응을 이용했을 경우(도 3의 그래프에서는 파선(점선)으로 나타나고 있다)에 대해서 1회 갱신 후 ; 1000회 갱신 후 및 10만회 갱신 후의 소거 특성이 나타나고 있다. 도 3의 그래프의 횡축은 소거 시간(소거용 전압의 인가 시간)에 대응하고 도 3의 그래프의 세로축은 메모리트랜지스터의 한계값 전압(임계치, Vth)에 대응한다.
도 3으로부터도 알 수 있듯이 본 실시의 형태와 같이 소거 동작시에 채널에 전류를 보내 질화 실리콘막(SIN)에 있어서의 홀 축적부에 전자를 주입하면 BTBT에 의한 홀 발생량의 저하가 억제되기 때문에 소거 동작시에 채널에 전류를 보내지 않는 비교예(종래)의 BTBT 핫 홀 소거 방식과 비교해 소거 속도가 향상한다.
또 갱신(기입 및 소거)을 반복해 실시하면 채널에 전류를 보내지 않는 비교예(종래)의 BTBT 핫 홀 소거 방식에서는 홀 발생 부위(소스 영역(MS)의 단부 근방 도 30의 b부)의 상부의 질화막(SIN)(도 30, 도 31의 c부) 안의 홀 축적량이 증가해 가기 때문에 소거 속도가 지연 되어 간다. 또 기입시에 질화 실리콘막(SIN)에 주입한 전자(도 29의 a부의 전자)를 완전하게 소거하기 전에 홀의 발생이 멈추게 되기 때문에 소거에 의해 저하 시킬 수가 있고 한계값 전압이 상승해(즉 갱신 회수의 증가와 함께 소거 후의 한계값 전압값이 상승해) 갱신 회수가 제한되어 버린다.
이것에 대해서 본 실시의 형태와 같이 소거 동작시에 채널에 전류(전자)를 보내 질화 실리콘막(SIN)에 있어서의 홀 축적부(도 30, 도 31의 c부)에 전자를 주입하면 홀 축적량을 갱신할 때마다 저감 할 수 있기 때문에 갱신에 의한 소거 속도의 열화를 억제할 수 있다. 또 소거에 의해 저하 시킬 수가 있고 한계값 전압의 상승도 거의 볼 수 없고(즉 갱신 회수가 증가해도 소거 후의 한계값 전압값이 그다지 변화없음) 갱신회수를 늘릴 수가 있다.
상기한 것처럼 메모리게이트의 게이트길이를 짧게 하면 메모리게이트 전극(MG)에 부전압을 인가한 상태에서도 채널에 전류가 흐르게 되지만 메모리게이트 전극(MG)하의 채널 영역을 n형으로 하는 경우에서도 채널에 전류가 흐르게 된다.
소거시에 채널에 흘리는 전류(소스 영역(MS) 및 드레인 영역(MD) 사이에 흐르는 전류값)는 후술 하는 기입시와 같은 0. 1~10 μA정도로 하면 더욱 바람직하다. 기입시와 같은 전류량으로 하는 것으로 전원 회로를 유효하게 사용할 수 있다.
또 소거 동작의 초기에는 채널에 전류를 보내지 않고 상기 홀의 축적량이 증가하고 나서 채널에 전류를 보내도 좋다. 즉 소스 영역(MS)에 정전위(예를 들면 7 V)를 메모리게이트 전극(MG)에 부전위(예를 들면―5 V)를 공급해 질화 실리콘막(SIN) 안으로의 홀의 주입을 개시(이 때 선택 게이트 전극(SG)의 전위(Vsg)를 0 V로 하는 등 하여 채널에 전류는 보내지 않는다)하고 나서 소정의 시간이 경과한 후에 선택 게이트 전극(SG)에 선택 트랜지스터의 채널 표면을 반전시킬 수 있는 정전위(예를 들면 0. 7 V)의 공급을 개시해 소스 영역(MS) 및 드레인 영역(MD)간에 전류(채널 전류)를 내보내기 시작해도 좋다. 이것에 의해 여분의 전류를 보내지 않는 것으로 전원 회로의 전류 공급 능력을 유효하게 사용할 수 있다. 이것은 질화 실리콘막(SIN) 안으로의 홀의 주입을 개시해 1μsec. (1마이크로 세컨드) 이상 경과한 후에 소스 영역(MS) 및 드레인 영역(MD)간에 전류(채널 전류)를 내보내기 시작하면 유효하고 질화 실리콘막(SIN) 안으로의 홀의 주입을 개시해 10μsec. (10마이크로 세컨드) 이상 경과한 후에 소스 영역(MS) 및 드레인 영역(MD)간에 전류(채널 전류)를 내보내기 시작하면 더욱 유효하다.
본 실시의 형태에 의한 메모리 셀에 있어서도 소거 동작을 반복하는 것으로 소스 확산층(소스 영역(MS)) 상의 질화 실리콘막(SIN)(도 30, 도 31의 c부)에 정공이 축적되어 전하 보지 특성이 열화 한다. 이 열화를 억제하기 위해서는 질화 실리콘막(SIN)의 홀 축적부에 전자를 터널 주입해 정공을 중화 시키는 정공 중화 동작(축적 정공 중화 동작)을 실시하면 좋다. 이 정공 중화 동작에서는 소스 영역(MS)을 접지 전위에 유지한 채로 메모리게이트(MG)에 정전위를 주는 것으로 소스 확산층(소스 영역(MS))보다 그 바로 윗쪽의 질화 실리콘막(SIN)의 홀 축적부(도 30,도 31의 c부)에 전자를 터널 주입한다. 이 때 축적된 정공은 강한 정전위를 가지기 때문에 메모리게이트 전극(MG)에 큰 전위를 주지 않아도 터널 전류를 지배하는 실효적인 계면에 있어서 큰 전계를 얻을 수 있다. 정공 중화 동작시의 전압 인가 조건은 예를 들면 메모리게이트 전극(MG)에 10 V를 ; 소스 영역(MS)에 0 V를 ; 선택 게이트 전극(SG)에 0 V를 ; 드레인 영역(MD)에 0 V로 한다.
도 4는 상기 소거 방식(채널에 전류를 보낸 BTBT 핫 홀 소거 방식)을 이용해 기입·소거 동작을 반복한 메모리 셀에 있어서의 정공 중화 동작의 유무에 의한 메모리 셀의 기입측 전하 보지 특성을 비교한 그래프이다. 도 4의 그래프에는 기입·소거 동작을 10000회 행한 후 축적 정공의 중화 동작을 실시했을 경우(도 4의 그래프에서는 실선으로 나타나고 있다)와 실시하지 않았던 경우(도 4의 그래프에서는 파선(점선)으로 나타나고 있다)의 전하 보지 특성이 나타나고 있다. 도 4의 그래프의 횡축은 전하 보지 시간(기입 후의 경과시간)에 대응하고 도 4의 그래프의 세로축은 메모리트랜지스터의 한계값 전압(임계치, Vth)에 대응한다. 도 4로부터도 알 수 있듯이 정공 중화 동작을 실시하는 것으로 반응을 일으키는 임계치를 작게 할 수가 있다. 또한, 여기에서는 단체의 메모리 셀을 이용해 설명을 실시하고 있지만 이 축적 정공 중화 동작에 대해서는 메모리어레이에 있어서의 기입 소거 동작에 있어서 보다 유효하게 움직일 수가 있어 이것에 대해서는 어레이 동작을 기초로 후술 한다.
이상의 소거 동작은 상기와 같이 NMOS(n채널형 MOS) 트랜지스터를 기본으로 한 메모리 셀의 경우(이 경우 소스 영역(MS) 및 드레인 영역(MD)이 n형의 반도체 영역에 의해 형성된다)에 적용할 수 있어 본 실시의 형태와 같이 NMOS(n채널형 MOS) 트랜지스터를 기본으로 한 메모리 셀에 의해 불휘발성 반도체 기억장치를 형성하면 고성능의 불휘발성 반도체 기억장치를 형성할 수 있으므로 보다 바람직하다. 다른 형태로서 PMOS(p채널형 MOS) 트랜지스터를 기본으로 한 메모리 셀의 경우(이 경우 소스 영역(MS) 및 드레인 영역(MD)이 p형의 반도체 영역에 의해 형성된다)는 상기의 소거 동작에 있어서의 인가 전위나 캐리어(정공 또는 전자)의 도전형등의 모든 극성을 반전시키는 것으로 원리적으로는 같은 동작을 얻을 수 있다. 즉 PMOS 트랜지스터를 기본으로 한 메모리 셀의 경우는 소거시(소거 동작시)에는 소스 영역(MS)에는 부전위(Vs＜0 예를 들면 Vs=－7 V)를 인가하고 메모리게이트 전극(MG)에는 정전위(Vmg＞0 예를 들면 Vmg=5 V)를 인가하고 선택 게이트 전극(SG)에는 선택 트랜지스터의 채널 표면을 반전할 수 있는 전위 여기에서는 부전위(Vsg＜0 예를 들면 Vsg=－0. 7 V)를 인가하고 드레인 영역(MD)에는 선택 게이트 전극(SG)이나 소스 영역(MS)보다 높은 전위(Vd＞Vsg Vd＞Vs 예를 들면 Vd=0 V)를 인가한다. 이것에 의해 BTBT로 발생한 전자가 질화 실리콘막(SIN) 안에 주입되고 소거를 하는 것과 동시에 선택 트랜지스터의 반전층을 개재하여 소스-드레인간(소스 영역(MS)과 드레인 영역(MD)의 사이)에 채널 전류(정공의 이동에 의해 형성되는 전류)가 흘러 소스 확산층(MS)의 전계 영역에 들어간 정공은 가속되어 전자가 축적되는 소스 확산층 상부의 질화 실리콘막(SIN) 안에 주입되어 축적된 전자를 소멸시킬 수가 있다.
(1－2) 다음으로 기입 방법에 대해서 설명한다. 기입 방식은 이른바 소스 사이드 주입 방식으로 불리는 핫 일렉트론 기입이다.
도 2의 「기입」란의 상단에 나타나는 바와 같이 기입시에는 소스 영역(MS)에 인가하는 전압(Vs)은 5 V ; 메모리게이트 전극(MG)에 인가하는 전압(Vmg)은 10 V ; 드레인 영역(MD)에 인가하는 전압(Vd)은 0 V ; 선택 게이트 전극(SG)에 인가하는 전압(Vsg)은 기입시의 채널 전류가 있는 설정값이 되도록 제어한다. 이 때 Vsg는 설정 전류값과 선택 트랜지스터의 한계값(한계값 전압, 임계치)에 의해 정해져 예를 들면 설정 전류값이 1μA의 경우 0. 7 V정도가 된다. 웰에는 0 V(Vwell)를 인가한다.
상기 전압 조건에서는 선택 게이트 전극(SG)에 인가하는 전압(Vsg)으로 기입시의 채널 전류를 설정하게 되지만 Vsg를 1. 5 V로 해 Vd로 채널 전류를 설정해도 좋다. 이 때 Vd도 채널 전류의 설정값과 선택 트랜지스터의 한계값 전압에 의해 정해져 예를 들면 설정 전류값이 1μA의 경우 0. 8 V정도가 된다(도 2의 「기입」란아래단 참조).
상기 2개의 조건에서는 정전압을 인가하는 기입을 실시하고 기입시에 채널에 흐르는 전류는 선택 게이트 전극(SG)과 드레인 영역(MD)의 전위차 및 선택 트랜지스터의 한계값 전압에 의해 정해진다. 선택 트랜지스터의 한계값 전압에 격차가 있으면 채널 전류에 격차가 생겨 그 만큼 기입 속도가 분산되어 버린다. 이 기입 속도의 격차를 억제하기 위해서 설정 채널 전류가 되도록 회로적으로 Vd를 자동으로 제어해도 좋다. 공지 문헌 아이·이·이·이 브이 엘 에스 아이 ·서킷·심포지엄(IEEE VLSI Circuits Symposium)의 2003년 예고집 211 페이지~212 페이지 기재의 회로 방식을 이용하면 정채널 전류의 기입을 실시할 수가 있다.
기입시의 채널 전류는 0. 1~10μA정도로 한다. 기입 속도는 채널 전류에 거의 비례해 빨라지지만 채널 전류를 크게 하는 만큼 전원의 면적이 증대한다 혹은 동시에 기입비트수가 감소해 버린다.
핫 일렉트론은 2개의 게이트 전극(MG,SG) 간 아래의 채널 영역(소스,드레인간)에서 발생하고 메모리게이트 전극(MG)하의 질화 실리콘막(SIN) 안의 선택 트랜지스터 측에만 국소적으로 핫 일렉트론이 주입된다(도 29의 a부참조). 주입된 일렉트론(전자)은 질화 실리콘막(SIN) 안의 트랩에 포획되어 그 결과 메모리트랜지스터의 한계값 전압(한계값 임계치)이 상승한다. 전자의 분포는 질화 실리콘막(SIN) 안의 선택 게이트 전극(SG)측의 단부 근방에 피크를 가진다.
(1－3) 그 다음에 독출 방법에 대해서 설명한다. 독출은 소스·드레인간의 전압을 기입시와 역방향으로 하는 독출과 동일 방향으로 하는 독출의 2개가 있다.
역방향독출의 경우 도 2의 「독출」란의 상단에 나타나는 바와 같이 드레인 영역(MD)에 인가하는 전압(Vd)은 1. 5 V ; 소스 영역(MS)에 인가하는 전압(Vs)은 0 V ; 선택 게이트 전극(SG)에 인가하는 전압(Vsg)은 1. 5 V ; 메모리게이트 전극(MG)에 인가하는 전압(Vmg)은 1. 5 V로 하여 독출을 실시한다.
동일 방향독출의 경우 도 2의 「독출」란의 하단에 나타나는 바와 같이 드레인 영역(MD)에 인가하는 전압(Vd)과 소스 영역(MS)에 인가하는 전압(Vs)은 전환하여 각각 0 V ; 1. 5 V로 한다.
독출시의 메모리게이트 전극(MG)에 인가하는 전압(Vmg)은 기입 상태에 있어서의 메모리트랜지스터의 한계값 전압과 소거 상태에 있어서의 메모리트랜지스터의 한계값 전압의 사이로 설정한다. 기입 상태 및 소거 상태의 한계값 전압을 각각 5 V와-2 V로 설정하면 상기 독출시의 Vmg는 양자의 중간값이 된다. 중간값으로 하는 것으로 데이터 보지중에 기입 상태의 한계값 전압이 2~3 V 저하해도 소거 상태의 한계값 전압이 2~3 V상승해도 기입 상태와 소거 상태를 판별할 수가 있어 데이터 보지 특성의 마진이 확장된다. 소거 상태에 있어서의 메모리 셀의 한계값 전압을 충분히 낮게 해 두면 독출시의 Vmg를 0 V로 하여도 상관없다. 독출시의 Vmg를 0 V로 하는 것으로 독출 디스터브 즉 메모리게이트로의 전압 인가에 의한 한계값 전압의 변동을 피할 수가 있다.
(2) 이어서 복수의 메모리 셀로 어레이를 구성했을 때의 메모리 동작에 대해서 설명한다.
도 5는 본 실시의 형태의 불휘발성 반도체 메모리어레이를 나타내는 회로도이다. 간략화 때문에 2×4개의 메모리 셀만을 나타낸다.
도시하는 바와 같이 각 메모리 셀의 선택 게이트 전극(SG)을 접속하는 선택 게이트선(워드선,SGL0~SGL3) 메모리게이트 전극(MG)을 접속하는 메모리게이트선(MGL0~MGL3) 및 2개의 인접한 메모리 셀이 공유하는 소스 영역(MS)을 접속하는 소스선(SL0, SL1)은 X방향으로 각각 평행하게 연재 한다.
또 메모리 셀의 드레인 영역(MD)을 접속하는 비트선(BL0,BL1)은 Y방향 즉 선택 게이트선(SGL)등과 직교 하는 방향으로 연재 한다.
또한 이들의 배선은 회로도상 뿐만이 아니고 각 소자나 배선의 레이아웃상도 상기 방향으로 연재 한다(도 9, 도 10 및 도 13에 있어서도 같다). 또 선택 게이트선(SGL)등은 선택 게이트 전극(SG)으로 구성해도 좋고 또 선택 게이트(SG)에 접속되는 배선으로 구성해도 좋다.
도 5에서는 생략 하지만 소스선(SL)과 메모리게이트선(MGL)에는 기입·소거시에 고전압을 인가하기 위해서 고내압의 MOS 트랜지스터로 이루어지는 승압 드라이버를 접속한다. 또 선택 게이트선(SGL)에는 1. 5 V정도의 저전압만을 인가하므로 저내압으로 고속의 승압 드라이버를 접속한다. 1개의 로컬 비트선에는 16개 ; 32개 혹은 64개의 메모리 셀을 접속하고 로컬 비트선은 로컬 비트선을 선택하는 MOS 트랜지스터를 개재하여 글로벌 비트선에 접속되고 글로벌 비트선은 센스 증폭기에 접속된다.
도 6과 도 7에 도 5의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타낸다. 도 6과 도 7은 각각 기입·소거시의 채널 전류를 선택 게이트선(SGL)의 전위로 설정하는 경우와 비트선(BL)의 전위로 설정하는 경우의 조건이고 도 2로 나타낸 채널 전류의 설정을 선택 게이트 전극(SG)의 전압(Vsg)으로 실시하는 경우(도 2의 「소거」의 란의 1단째)와 드레인 영역(MD)의 전압(Vd)으로 실시하는 경우(도 2의 「소거」의 란의 2단째)에 해당한다.
(2－1) 우선 도 6에 나타낸 전압 조건에서의 기입의 어레이 동작에 대해서 설명한다. 기입을 실시하기에는 채널에 전류가 흐르는 것 즉 선택 트랜지스터가 온 상태인 것이 필요 조건이 된다.
도 6에 나타낸 기입 조건은 도 5에 나타내는 메모리 셀(BIT1)를 선택했을 경우의 조건이다. 선택 게이트선은 SGL0를 0 V로부터 0. 7 V부근에 승압하고 비트선은 BL0만을 1. 5 V에서 0 V로 강압하고 선택 셀이 접속되고 있는 소스선 SL0에는 5 V 메모리게이트선(MGL0)에는 10 V를 인가한다. 그 결과 도 5에 나타내는 메모리 셀(BIT1)에만 있어 선택 게이트선(SGL)의 전위가 비트선(BL)의 전위보다 커져 선택 트랜지스터가 온 상태가 되어 도 2로 나타낸 기입 조건을 채워 기입을 한다.
이 때 선택 셀(BIT1)이 접속되는 선택 게이트선(SGL0)에 접속되는 다른 메모리 셀(BIT2)등의 선택 게이트 전극(SG)에도 0. 7 V의 전위가 인가되지만 상기 다른 메모리 셀에 접속되는 비트선(BL1)등에는 선택 게이트선(SGL0)의 전위(0. 7 V) 이상의 전위(도 6에서는 1. 5 V)를 인가함으로써 상기 다른 메모리 셀에서는 선택 트랜지스터가 오프 상태가 되고 기입은 행해지지 않는다.
도 6은 기입시의 채널 전류를 선택 게이트선(SGL)의 전위로 설정하는 경우의 동작 조건이지만 도 7에 나타낸 비트선(BL) 즉 드레인 영역(MD)의 전위로 설정하는 경우에서도 선택 셀(BIT1)의 선택 게이트선(SGL0)과 비트선(BL0)을 각각 1. 5 V와 0. 8 V ;선택 셀(BIT1)과 접속되어 있지 않은 선택 게이트선(SGL1~3)과 비트선(BL1)을 각각 0 V와 1. 5 V 로 하면 선택 셀(BIT1)만으로 선택 게이트선(SGL)의 전위가 비트선(BL)의 전위보다 커져 동일한 기입 동작이 가능하다.
(2－2) 다음에 도 6에 나타낸 전압 조건에서의 소거 동작에 대해서 설명한다. 도 6에는 1개의 워드선에 접속된 메모리 셀 WORD1을 소거하는 경우(도 6의 「소거」의 란의 상단)와 복수 워드선에 접속된 도 5의 모든 셀을 소거하는 경우(도 6의 「소거」의 란의 하단)의 2개의 조건을 나타내고 있다. 전자의 경우 모든 셀을 소거하는 시간은 길어지지만 전원 회로의 면적을 작게 할 수가 있다. 후자의 경우 반대로 전원 회로의 면적은 커지지만 소거 시간을 짧게 할 수가 있다.
전자의 1개의 워드선에 접속된 메모리 셀 WORD1을 소거하는 경우 비트선(BL)은 모두 0 V의 상태로 선택 게이트선(SGL0)을 0 V로부터 0. 7 V 부근에 승압하고 선택 셀이 접속되고 있는 소스선 SL0에는 7 V 메모리게이트선(MGL0)에는-5 V를 인가한다. 그 결과 도 5에 나타내는 메모리 셀 WORD1에 있어서 선택 게이트선(SGL)의 전위가 비트선(BL)의 전위보다 커져 선택 트랜지스터가 온 상태가 되어 도 2로 나타낸 소거의 조건을 채워 소거를 한다. 이 때 메모리 셀 WORD1과 소스선 SL0을 공유하고 있는 메모리 셀 WORD2에 있어서 채널에 전류를 보내지 않는 BTBT의 핫 홀 소거를 한다. 메모리 셀 WORD1의 다음으로 이 메모리 셀 WORD2에 대해서 채널에 전류를 보낸 상태로 BTBT의 핫 홀 소거를 실시하는 바와 같이 한다.
후자의 복수 워드선에 접속된 도 5의 모든 셀(메모리 셀)을 소거하는 경우 비트선(BL)은 모두 0 V의 상태로 선택 셀이 접속된 선택 게이트선(SGL)을 모두 0 V로부터 0. 7 V부근에 승압해 선택 셀이 접속된 모든 소스선(SL) ; 메모리게이트선(MGL)에 각각 7 V와 -5 V를 인가하면 좋다.
이상은 소거시의 채널 전류를 선택 게이트선(SGL)의 전위로 설정하는 경우의 동작 조건이지만 도 7에 나타낸 비트선(BL) 즉 드레인 영역(MD)의 전위로 설정하는 경우에서도 선택 셀이 접속된 선택 게이트선(SGL)을 1. 5 V 선택 셀이 접속되어 있지 않은 선택 게이트선(SGL1~3)을 0 V로 하고 모든 비트선(BL)을 0. 8 V 로 하면 선택 셀(BIT1)만으로 선택 게이트선(SGL)의 전위가 비트선(BL)의 전위보다 커져 채널 전류를 보낸 소거 동작이 가능하다.
(2－3) 다음에 메모리어레이의 독출 조건에 대해서 설명한다. 독출의 경우도 기입·소거와 동일하게 선택 트랜지스터가 온 상태가 되어 있는 것이 필요 조건이고 선택 게이트선(SGL)과 비트선(BL)으로 독출 셀의 선택을 실시한다.
독출의 경우 소스·드레인간의 전압이 기입·소거시와 역방향의 경우와 동일 방향의 경우가 있다.
전자의 경우 선택 셀(BIT1)과 접속되고 있는 선택 게이트선(SGL0)과 비트선(BL0)의 전위를 1. 5 V ; 선택 셀과 접속되어 있지 않은 선택 게이트선(SGL1~3)과 비트선(BL1)의 전위를 0 V ; 소스선(SL0, SL1)의 전위를 모두 0 V로 한다.
또 후자의 경우 선택 셀(BIT1)과 접속되고 있는 선택 게이트선(SGL0)과 비트선(BL0)의 전위를 각각 1. 5 V와 0 V ; 선택 셀과 접속되어 있지 않은 선택 게이트선(SGL1~3)과 비트선(BL1)의 전위를 각각 0 V와 1. 5 V ; 소스선(SL0, SL1)의 전위를 모두 1. 5 V로 한다.
메모리게이트선(MGL)의 전위는 보다 큰 독출 전류를 얻기 위해서 선택 셀이 접속된 선(MGL0)에만 1. 5 V를 인가하면 좋다. 도 6 ; 도 7에 나타낸 독출의 전압 조건에서는 역방향·동일 방향 모두 도 5의 메모리 셀(BIT1)의 독출을 하게 된다.
(2－4) 다음에 앞서 설명한 터널 전자 주입에 의한 정공 중화 동작의 메모리어레이에서의 실시 방법에 대해서 설명한다. 터널 전자 주입에 의한 정공 중화 동작은 기입 동작시 혹은 소거 동작시에 실시할 수가 있다.
도 8에 기입 동작시에 터널 전자 주입에 의한 정공 중화 동작을 실시하는 전압 인가 타이밍의 예를 나타낸다. 구간 1에 있어서는 메모리 셀 BIT1 ; BIT3이 도 6에 나타내는 기입 전압 조건을 채워 기입(질화 실리콘막(SIN)으로의 전자의 소스 사이드 주입)된다. 한편 기입을 하고 있지 않은 메모리 셀(BIT4, BIT5)에서는 소스의 전위를 0 V에 내리는 것으로 메모리게이트와 소스간에 높은 전계를 걸쳐 터널 전자 주입에 의한 정공 중화 동작을 실시한다. 또한, 구간 1에 있어서 메모리 셀 BIT1 ; BIT3에서는 메모리 셀 BIT4 ; BIT5의 소스선 SL1에 비해 소스선 SL0의 전위가 높기 때문에 그 만큼 메모리게이트와 소스간의 전계가 낮아져 메모리 셀 BIT4 ; BIT5와 같은 터널 주입은 행해지지 않는다(소스 사이드 주입만을 한다). 동일하게 구간 2에 있어서 메모리 셀 BIT4 ; BIT5가 도 6에 나타내는 기입 전압 조건을 채워 기입(소스 사이드 주입)된다. 한편 기입을 하고 있지 않은 메모리 셀 BIT1 ; BIT3에서는 소스의 전위를 0 V에 내리는 것으로 메모리게이트와 소스간에 높은 전계를 걸쳐 터널 전자 주입에 의한 정공 중화 동작을 실시한다. 또한 구간 2에 있어서 메모리 셀 BIT4 ; BIT5에서는 메모리 셀 BIT1 ; BIT3의 소스선 SL0에 비해 소스선 SL1의 전위가 높기 때문에 그 만큼 메모리게이트와 소스간의 전계가 낮아져 메모리 셀 BIT1 ; BIT3와 같은 터널 주입은 행해지지 않는다(소스 사이드 주입만을 한다). 이상의 터널 전자 주입에 의한 정공 중화 동작을 실시하는 것으로 도 4에 나타난 바와 같이 전하 보지 특성을 향상시킬 수가 있다. 즉 기입 동작을 소스 사이드 주입(기입 선택시)의 전자 주입 동작과 터널 주입(기입비선택시)의 정공 중화 동작의 2 단계로 의해 실시하는 것으로 양호한 전하 보지 특성을 얻을 수 있다.
정공 중화 동작시의 인가 전압 조건은 메모리게이트선(메모리게이트 전극(MG))에 정전위를 인가하고 소스선(소스 영역(MS))에 0 V 또는 메모리게이트선(메모리게이트 전극(MG))에 비해 낮은 정전위를 인가하면 좋다. 또 선택 게이트선(선택 게이트 전극(SG))에는 비트선(드레인 영역(MD))에 비해 동일하거나 낮은 전위를 인가하면 좋다. 도 8에 나타낸 예에서는 메모리게이트 전극(MG)에 10 V를 소스 영역(MS)에 0 V를 선택 게이트 전극(SG)에 0 V를 드레인 영역(MD)에 0 V로 하고 있다.
이상 기입 동작시의 터널 전자 주입에 의한 정공 중화 동작에 대해서 설명했지만 소거 동작시에도 이 정공 중화 동작을 실시할 수가 있다. 소거 동작시의 정공 중화 동작은 기입시와 동일하게 소거의 비선택 메모리 셀에 있어서 메모리게이트선(메모리게이트 전극(MG))에 정전위를 인가하고 소스선(소스 영역(MS))에 0 V 또는 메모리게이트선(메모리게이트 전극(MG))에 비해 낮은 정전위를 인가하면 좋다. 또 선택 게이트선(선택 게이트 전극(SG))에는 비트선(드레인 영역(MD))에 비해 동일하거나 낮은 전위를 인가하면 좋다.
(2－5) 상기 (2－1)과 (2－2)에서는 정전압을 인가하는 기입·소거 동작을 설명했지만 기입·소거시의 채널 전류가 일정하게 되도록 회로적으로 제어해 기입·소거를 실시하는 방법을 설명한다. 이 정채널 전류의 기입·소거 동작을 실현하는 회로 구성의 일례를 도 9에 나타낸다. 비트선(BL0,BL1)의 다른 한쪽단에 PMOS 트랜지스터로 이루어지는 밀러 회로를 ; 다른 한쪽단에 NMOS로 이루어지는 밀러 회로를 설치하고 있다.
여기에서는 WORD1로 나타내는 메모리 셀에 정채널 전류를 보내 실시하는 소거 동작을 설명한다.
우선 비트선(BL0, BL1) 이외는 도 7에 나타낸 전압을 인가하고 정전류원 CCS1에는 전류 I1를 정전류원 CCS2에는 전류 I1보다 큰 전류 I2를 보낸다. 여기서 선택 셀 WORD1이 접속된 모든 비트선(BL0, BL1)의 비트선선택 스위칭 트랜지스터(BS0, BS1)를 온 상태로 하면 밀러 회로의 원리로 NMOS 트랜지스터(MN0) MN1에는 비트선으로부터 지구 방향으로 전류 I2가 PMOS 트랜지스터(MP0) MP1에는 비트선에 들어갈 방향으로 전류 I1이 흐른다. I2와 I1의 차분의 전류는 비트선에 접속된 메모리 셀중 선택 트랜지스터가 온 상태에 있는 메모리 셀 WORD1만 개재하여 비트선에 공급된다. 즉 선택 셀(BIT1)의 채널에 전류(Ip)(=I2－I1)가 흐른다. 이와 같이 I2와 I1의 차분을 소거시의 채널 전류값으로 설정해 비트선선택의 스위칭 트랜지스터를 반전 상태로 하는 것으로 전류를 채널에 보내 소거를 실시할 수가 있다.
기입 동작에 있어서도 소거 동작과 동일하게 전류를 채널에 보내 소거를 실시할 수가 있다. 기입은 채널 전류를 보내질 아닐지로 기입 셀을 선택할 수 있으므로 기입을 실시하는 메모리 셀이 접속된 비트선의 비트선선택 스위칭 트랜지스터만을 온 상태로 하면 좋다. 이렇게 하는 것으로 선택한 셀이 접속되어 있지 않은 비트선에서는 PMOS 트랜지스터를 개재하여 비트선의 전위가 선택 트랜지스터의 전위(SG0는 1. 5 V SG1~SG3는 0 V) 이상의 1. 5 V로 올라가고 BL1에 접속된 모든 메모리 셀의 선택 트랜지스터가 오프 상태가 되어 비선택 셀의 기입을 금지할 수 있다. 또한 비트선의 접합 리크등으로 BL1의 전위가 1. 5 V로부터 내려가면 BIT2로 나타내는 메모리 셀의 선택 트랜지스터가 온 상태가 되어 채널에 전류가 흘러 약한 기입이 되어 버린다. 이 약한 기입을 밀러 회로로 PMOS 트랜지스터 MP1를 개재하여 전류를 공급하는 것으로 방지할 수가 있다.
복수의 워드선에 접속된 메모리 셀(예를 들면 n×m개의 메모리 셀)을 동시에 소거하는 경우 선택 셀이 접속된 모든 비트선의 비트선선택 스위칭 트랜지스터를 온 상태로 해 정전류원 CCS2의 전류(I2)와 정전류원 CCS1의 전류(I1)의 차이를 소거시의 채널 전류(Ip)와 비트선에 접속된 메모리 셀의 수 m개의 합과 동일하게 한다 즉 I2－I1=Ip×m로 한다. 이렇게 하는 것으로 소거를 실시하는 셀 1개 당 Ip의 채널 전류를 보낼 수 있다.
(3) 그 다음에 다른 메모리어레이 구성에 대해서 설명한다. 도 10은 본 실시의 형태의 다른 불휘발성 반도체 메모리어레이를 나타내는 회로도이다.
도 5에 나타낸 메모리어레이 구성에 대해 복수의 소스선을 접속해 공통의 소스선(SL)으로 하고 있다. 또 복수의 메모리게이트선을 접속해 공통의 메모리게이트선(MGL)으로 하고 있다.
소스선(SL) 메모리게이트선(MGL)을 공통화하는 것으로 각각의 선을 구동하는 고내압의 드라이버수가 삭감되어 칩 면적의 저감을 도모할 수가 있다. 메모리어레이를 구성하는 배선의 공통화는 소스선(SL) 혹은 메모리게이트선(MGL) 중 어느 1개라도 좋다.
도 11과 도 12에 도 10의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타낸다. 도 11과 도 12는 각각 기입·소거시의 채널 전류를 선택 게이트선(SGL)의 전위로 설정하는 경우와 비트선(BL)의 전위로 설정하는 경우의 조건이다.
비트선(BL) 및 선택 게이트선(SGL)에 인가하는 전압은 도 5에 나타내는 메모리어레이의 경우와 완전히 같고 공통의 소스선(SL) 메모리게이트선(MGL)에는 도 5의 메모리어레이로 선택 셀(BIT1)에 인가하는 전압과 같은 전압을 인가한다.
즉 기입시에는 소스선(SL) 메모리게이트선(MGL)에 각각 5 V와 10 V ; 소거시에는 각각 7 V와 -5 V ; 독출시에는 역방향독출의 경우는 각각 0 V와 1. 5 V ; 동일 방향 독출의 경우는 각각 1. 5 V와 1. 5 V를 인가한다.
(4) 그 다음에 또 다른 메모리어레이 구성에 대해서 설명한다. 도 13은 본 실시의 형태의 다른 불휘발성 반도체 메모리어레이를 나타내는 회로도이다.
도 5에 나타낸 메모리어레이 구성과 비교하면 도 13의 경우는 메모리트랜지스터와 선택 트랜지스터의 위치를 전환한 배치로 되어 있고 메모리트랜지스터측의 확산층(드레인 영역)에 비트선(BL) 선택 트랜지스터측의 확산층(소스 영역)에 소스선(SL)이 접속되고 있다.
도 14와 도 15에 도 13의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타낸다. 도 14와 도 15는 각각 기입·소거시의 채널 전류를 선택 게이트선(SGL)의 전위로 설정하는 경우와 비트선(BL)의 전위로 설정하는 경우의 조건이다.
도 5에 나타내는 메모리어레이로 소스선(SL)에 인가한 전압을 비트선(BL)에 비트선(BL)에 인가한 전압을 소스선(SL)에 인가하면 도 5의 메모리어레이와 같은 기입·소거·독출 동작을 한다.
즉 도 14에 나타낸 기입 조건에서는 선택 게이트선은 SGL0만을 0 V로부터 0. 7 V부근에 승압하고 소스선은 SL0만을 1. 5 V에서 0 V로 강압하고 선택 셀이 접속되고 있는 비트선(BL0)에는 5 V 메모리게이트선(MGL0)에는 기입시 10 V를 인가한다. 그 결과 도 13에 나타내는 메모리 셀(BIT1)로 기입을 한다.
도 14에 나타낸 소거 조건에서는 1개의 워드선에 접속된 메모리 셀 WORD1을 소거하는 경우 비트선(BL) 소스선(SL)은 모두 0 V의 상태로 선택 게이트선(SGL0)을 0 V로부터 0. 7 V부근에으로 승압하고 선택 셀이 접속되고 있는 비트선(BL0)에는 7 V 메모리게이트선(MGL0)에는 -5 V를 인가한다. 그 결과 도 13에 나타내는 메모리 셀 WORD1에 있어서 선택 게이트선(SGL)의 전위가 소스선(SL)의 전위보다 커져 선택 트랜지스터가 온 상태가 되어 도 2로 나타낸 소거의 조건을 채워 소거를 한다. 복수의 워드선에 접속된 도 13의 모든 셀을 소거하는 경우 소스선(SL)은 모두 0 V의 상태로 선택 셀이 접속된 선택 게이트선(SGL)을 모두 0 V로부터 0. 7 V부근에 승압하고 선택 셀이 접속된 모든 비트선(BL) 메모리게이트선(MGL)에 각각 7 V와 -5 V를 인가하면 좋다.
또 도 14 및 도 15의 독출 조건에 대해서는 이 메모리어레이에서는 도 5의 메모리어레이의 경우와 메모리트랜지스터와 선택 트랜지스터의 위치가 교체하고 있기 때문에 도 5의 경우의 「역방향 독출」과「동일 방향 독출」의 경우와 인가 전압 조건이 역이 되고 있다.
이상 도 2 ;도 6 ;도 7 ;도 11 ;도 12; 도 14 ;도 15에 있어서 메모리 동작의 전압 조건을 나타내고 있지만 이들의 조건은 일례이고 여기서 나타낸 수치를 갖고 본 발명이 한정되는 것은 아니다. 또 도 10 도 13에 나타낸 메모리 셀 어레이 에 있어서도 도 9에 나타낸 회로 방식을 적용해 정채널 전류의 기입·소거를 실시하는 바와 같이 해도 좋다.
(5) 이어서 상기 방식의 소거를 실현해 소거·독출의 고속화와 갱신·고온 데이터 보지의 신뢰성 향상을 가능하게 하는 메모리 셀의 구체적인 구성에 대해서 도 16을 이용해 이하에 설명한다.
상기 소거를 실시하기에는 메모리게이트 전극(MG)에 부전압을 인가했을 때 소스·드레인간에 전류가 흐르지 않으면 안 된다.
이를 위해서는 메모리트랜지스터의 채널길이를 짧게 하거나 메모리트랜지스터의 채널 영역(ME)을 n형화할 필요가 있다.
이 양자 공히 독출 전류의 증가에 기여하기 위해 본 발명의 소거 방식을 채용하는 메모리 셀은 고속 독출에 적합하다.
부가하여 본 발명의 소거 방식은 홀 주입을 이용하고 있어 소거 후의 한계값 전압을 중성 한계값 전압보다 내려 큰 독출 전류를 얻을 수 있다. 따라서 그 점에서도 고속의 독출에 적합하다.
또 소거 속도는 핫 캐리어 주입을 이용하고 있기 때문에 터널링 소거와 비교해 고속이다. 또 메모리트랜지스터의 채널길이를 짧게 한다 혹은 메모리트랜지스터의 채널 영역(ME)의 n형 불순물을 고농도화하는 것으로 독출 전류가 증가여 새로운 고속화가 실현된다.
한쪽의 선택 트랜지스터의 채널 영역(SE)에 대해서는 선택 트랜지스터의 한계값 전압이 메모리트랜지스터의 중성 상태 한계값 전압보다 커지도록 불순물 농도를 설정한다. 메모리트랜지스터의 중성 상태 한계값 전압이라는 것은 전하 축적 영역에 전하가 축적되어 있지 않은 상태의 한계값을 말한다.
선택 트랜지스터의 한계값 전압은 너무 높으면 큰 독출 전류를 취할 수가 없게 되고 너무 낮으면 그 게이트 전압이 0 V의 경우에서도 완전하게 오프가 되지 않고 리크 전류가 정상적인 독출 동작을 저하 해 버린다. 따라서 선택 트랜지스터의 한계값 전압은 정의 범위에서 낮은 것이 바람직하다.
다음에 드레인 영역(MD)과 소스 영역(MS)의 불순물 프로 파일에 대해서 설명한다.
우선 드레인 영역(MD)이지만 메모리 동작시에 이 영역에 인가되는 전압은 최대로 1. 8 V정도이므로 1. 8 V로 구동하는 것을 전제로 한 MOS 트랜지스터의 소스 드레인 구조를 채용하면 좋다. 예를 들면 1. 8 V로 동작하는 MOS 트랜지스터와 동일한 정도의 고농도 n형 불순물 영역에서 드레인 영역(MD)을 구성하면 좋다. 또 이 드레인 영역(MD)의 게이트 전극 방향의 단부에 저농도 n형 불순물 영역(MDM)을 설치하고 LDD 구조로 하여도 좋다.
다른 한쪽의 소스 영역(MS)도 고농도 n형 불순물 영역으로 한다. 또 고농도 n형 불순물 영역(소스 영역, MS)의 게이트 전극 방향의 단부에 n형 불순물 영역(저농도 n형 불순물 영역, MSM)을 설치해도 좋다. 이 n형 불순물 영역(MSM)의 불순물 농도는 BTBT를 일으키는데 적합한 농도로 할 필요가 있다. 예를 들면 n형 불순물 영역(MSM)의 불순물 농도는 1018~1020/cm3 정도이면 바람직하고 1018
~1019/cm3 정도이면 더욱 바람직하다. 또 n형 불순물 영역(MSM)의 불순물 농도는 고농도 n형 불순물 영역(MS)의 불순물 농도보다 낮은 것이 바람직하다.
또 메모리게이트 전극(MG)하의 질화 실리콘막(SIN)과 그 아래의 산화막(TOPOX 와 BOTOX)의 막두께는 메모리 특성을 결정하는 중요한 요소이다.
본 발명의 소거 방식을 채용한 메모리 셀에서는 기입·소거 모두 핫 캐리어 주입을 이용하고 있기 위해서 질화 실리콘막상하의 산화막을 후막화할 수 있다. 막두께는 질화 실리콘막(SIN)을 3~15 nm정도 ; 질화 실리콘막상하의 산화막(TOPOX 와 BOTOX)를 3~10 nm정도로 한다. 산화막(TOPOX 와 BOTOX)의 막두께를 3 nm이상으로 하는 것으로 터널링 현상에 의한 축적 전하의 변화를 억제할 수가 있다.
이와 같이 질화 실리콘막의 상하의 산화막을 후막화하는 것으로 고온에서의 리텐션 특성이 개선되는 것과 동시에 갱신 후의 리텐션 특성 열화도 억제된다.
(6) 이어서 이하에 도 17~도 24를 참조하면서 도 16에 나타내는 불휘발성 반도체 기억장치(메모리 셀)의 제조 방법의 일례를 설명한다. 도 17~도 24는 본 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다. 각 도에는 소스 영역을 공유하는 2개의 메모리 셀 영역의 단면부를 나타내 있다.
우선 도 17을 설명한다. p형 실리콘 기판(PSUB) 상에 소자 분리 산화막영역 (STI)을 형성해 메모리 셀 영역이 되는 p형 웰 영역(PWEL)을 형성한다.
이 p형 웰 영역(PWEL)의 표면부에 선택 트랜지스터의 한계값을 조정하는 p형 불순물 영역(채널 영역,SE)을 형성한다. 그 다음에 실리콘 기판 표면을 청정화 처리한 후 선택 트랜지스터의 게이트 절연막(SGOX)을 열산화로 형성해 그 위에 선택 게이트 전극이 되는 n형 폴리 실리콘층 (NSG,100 nm정도) 및 선택 게이트 전극의 보호용의 산화 실리콘막(CAP)을 차례로 퇴적한다.
다음에 도 18을 설명한다. 포트리소그래피 기술과 드라이 에칭 기술을 이용해 도 17로 실리콘 기판상에 형성한 n형 폴리 실리콘층(NSG)을 가공해 선택 트랜지스터의 선택 게이트 전극 SG1과 SG2를 형성한다. 이들의 게이트 전극은 도면의 깊이 방향으로 연재 하고 선형상의 패턴이다. 이 패턴은 메모리어레이의 선택 게이트선(SGL)에 상당한다(도 5등 참조). 또한, 이 패턴의 형성 시에는 실리콘 기판의 표면에 불필요한 데미지가 들어가지 않게 열산화막(SGOX)의 표면이 노출한 단계에서 드라이 에칭을 정지한다. 그 다음에 실리콘 기판 표면의 메모리트랜지스터의 채널 영역으로 한계값 조정용의 n형 불순물 영역(ME)을 형성한다. 예를 들면 n형 불순물 영역(ME)의 불순물 농도는 1×1012/cm2 정도이다.
다음에 도 19를 설명한다. 도 18에서 실리콘 기판 표면의 보호용으로 남긴 열산화막(SGOX)을 불화수소산으로 제거해 메모리트랜지스터의 게이트 절연막이 되는 ONO(Oxide－Nitride－Oxide) 막을 적층한다. 또한, 열산화막(SGOX)을 제거할 때에 선택 게이트 전극(SG) 상의 산화 실리콘막(CAP)을 맞추어 제거해도 상관없다.
ONO막을 형성하기에는 예를 들면 하부 산화막(BOTOX) (3~10 nm정도)을 열산화에 의해 형성한 후 질화 실리콘막(SIN)을 기상 성장법으로 퇴적하고 또 상부 산화막(TOPOX)을 기상 성장법과 열산화로 형성한다. 여기서 하부 산화막(BOTOX) 및 상부 산화막(TOPOX)의 막두께는 터널링 현상이 일어나기 어려운 3 nm이상인 것이 바람직하다.
이어서 ONO막 위에 메모리게이트 전극(MG)으로 이루어지는 n형 폴리 실리콘층(NMG)(100 nm정도)를 퇴적한다.
다음에 도 20을 설명한다. 이방성 에칭 기술에 의해 도 19로 퇴적한 n형 폴리 실리콘층(NMG)을 상부 산화막(TOPOX)이 노출할 때까지 제거해 선택 게이트 전극 )SG1,SG2)의 측벽에 ONO막을 개재하여 메모리게이트 전극 MG1과 MG2를 형성한다. 이 메모리게이트 전극 MG1 ; MG2의 스페이서폭은 40~90 nm로 하면 좋다. 이 때 메모리게이트 전극 MG1과 MG2는 반대측의 선택 게이트 전극 SG1 ; SG2의 측벽에도 폴리 실리콘의 측벽 스페이서(MGR)가 만들어진다.
그 다음에 측벽 스페이서(MGR)를 제거하기 위해 포트리소그래피 기술을 이용하고 포토레지스트막(RES1)으로 메모리게이트 전극 MG1과 MG2를 가린다. 이 때 그 단부가 선택 게이트 전극 SG1 ; SG2상에 이루어지도록 포토레지스트막(RES1)을 형성한다.
다음에 도 21을 설명한다. 도 20에서 만들어진 폴리 실리콘의 측벽 스페이서(MGR)를 드라이 에칭 기술로 제거하고 또 포토레지스트막(RES1)을 없앤다. 이어서노출한 상부 산화막(TOPOX) 질화 실리콘막(SIN)을 각각 불화수소산과 열인산으로 제거한다. 그 후 저농도의 n형 불순물의 이온 주입을 실시해 드레인부에 저농도 n형 불순물 영역(MDM)을 형성한다. 이 이온 주입때 소스부에도 저농도 n형 불순물 영역(MSM)이 형성된다. 드레인부와 소스부의 저농도 n형 불순물 영역 MDM와 MSM는 포트리소그래피 기술과 레지스터막을 이용해 따로 따로 형성해도 상관없다.
도 21에서 폴리 실리콘 측벽 스페이서(MGR)를 제거한 것은 드레인부의 저농도 n형 불순물 영역(MDM)을 형성하기 위함이다. 예를 들면 도 18에 있어서 n형 불순물 영역(ME)을 형성한 후에 포트리소그래피 기술을 이용해 포토레지스트로 소스부의 상부를 덮고 드레인부에 상기 저농도 n형 불순물 영역(MDM)을 형성한다면 폴리 실리콘 측벽 스페이서(MGR)를 제거할 필요는 없다.
다음에 도 22를 설명한다. ONO막의 하부 산화막(BOTOX) 중 표면에 노출한 부분을 불화수소산으로 제거한 후 산화막을 퇴적해 이방성 에칭 기술을 이용해 에칭 하는 것으로 선택 게이트 전극 SG1 ; SG2의 측벽과 메모리게이트 전극 MG1과 MG2의 측벽에 측벽 스페이서(SW)를 형성한다.
다음에 도 23을 설명한다. n형 불순물의 이온 주입을 실시하는 것으로 선택 트랜지스터의 드레인 영역(MD)과 메모리트랜지스터의 소스 영역(MS)을 형성한다.
다음에 도 24를 설명한다. 실리콘 기판의 전면에 배선 층간 절연막 INS1를 퇴적한다. 포트리소그래피 기술과 드라이 에칭 기술을 이용해 드레인 영역(MD)상에 컨택트홀을 개구하여 개구부(컨택트홀)에 금속층(플러그,CONT)을 퇴적(형성) 한다. 그 후 포트리소그래피 기술과 에칭 기술을 이용해 제 1층 배선(M1)을 형성한다.
도시하는 바와 같이 메모리게이트 전극(MG) 및 선택 게이트 전극(SG)은 예를 들면 지면에 수직인 방향으로 연재 해 드레인 영역(MD)에 접속되어 비트선(BL)이 되는 제 1층 배선(M1)은 메모리게이트 전극(MG)이나 선택 게이트 전극(SG)과 직교 하는 방향으로 연재 한다(도 5등 참조). 또한, 도 13에 나타내는 회로도의 경우는 메모리게이트 전극(MG)과 선택 게이트 전극(SG)의 위치가 (교대)교체한다.
다음에 배선 층간 절연막(INS2)을 퇴적한다. 이후 도시는 생략 하지만 배선 층간 절연막(INS2)에 컨택트홀을 형성하고 또 도전성막을 퇴적하고 패터닝 함으로써 배선을 형성한다. 이와 같이 배선 층간 절연막과 배선의 형성 공정을 반복하는 것에 의해 다층의 배선을 형성하는 것이 가능해진다.
(7) 이어서 도 25~도 27을 이용해 본 발명의 소거 방식을 실현하는 다른 메모리 셀 구조의 예를 나타낸다. 도 25~도 27은 본 실시의 형태의 다른 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 25는 선택 게이트 전극(SG)을 메모리게이트 전극(MG)의 측벽 스페이서의 형상으로 구성한 메모리 셀이다.
이러한 메모리 셀의 경우는 먼저 메모리트랜지스터의 ONO막(BOPOX SIN 및 TOPOX) 및 메모리게이트 전극(MG)을 형성해 그 측벽에 절연막으로 이루어지는 측벽 스페이서(GAPSW)를 형성한다. 또 그 측벽에 도 1 등을 참조하면서 설명한 메모리 셀의 메모리게이트와 동일하게 이방성 에칭 기술을 이용해 선택 게이트 전극(SG)을 형성한다.
또한, 선택 트랜지스터의 게이트 절연막(SGOX)보다 두꺼운 산화막으로 측벽 스페이서(GAPSW)를 형성함으로써 메모리게이트 전극(MG)과 선택 게이트 전극(SG)의 사이의 내압을 향상시킬 수가 있다.
또 메모리트랜지스터의 채널 영역(n형 불순물 영역(ME))과 선택 트랜지스터의 채널 영역(SE)의 불순물의 주입은 각각 메모리게이트 전극(MG)의 형성 전후에 실시한다.
도 26은 메모리게이트 전극(MG)을 선택 게이트 전극(SG)상에 올린 구성의 메모리 셀이다.
이러한 메모리 셀의 경우는 도 1 등을 참조하면서 설명한 메모리 셀의 경우와 동일하게 선택 게이트 전극(SG)을 먼저 형성하고 ONO막 및 메모리게이트 전극(MG)을 포트리소그래피 기술을 이용해 형성한다. 메모리트랜지스터의 채널 영역(n형 불순물 영역(ME))과 선택 트랜지스터의 채널 영역(SE)의 불순물의 주입은 도 18을 참조하면서 설명한 경우와 동일하게 실시한다.
도 27은 선택 게이트 전극(SG)을 메모리게이트 전극(MG)상에 올린 구성의 메모리 셀이다.
이러한 메모리 셀의 경우는 포트리소그래피 기술로 선택 게이트 전극(SG)을 형성하는 이외는 도 25에 나타낸 메모리 셀과 동일하게 형성할 수가 있다. 즉 ONO막 및 메모리게이트 전극(MG)을 먼저 형성한 후 선택 게이트 전극(SG)을 형성한다. 메모리트랜지스터의 채널 영역(n형 불순물 영역(ME))과 선택 트랜지스터의 채널 영역(SE)의 불순물의 주입은 각각 메모리게이트 전극(MG)의 형성 전후에 실시한다.
이와 같이 도 25~도 27에 나타낸 메모리 셀 구조에 대해서도 도 5~도 15에 나타낸 메모리어레이와 전압 조건으로 도 1에 나타낸 메모리 셀과 같은 동작을 실시하게 하는 것이 가능하다.
또 도 16으로 설명한 것처럼 소거·독출의 고속화와 고온 데이터 보지의 신뢰성 향상을 가능하게 하는 메모리 셀의 구체적 구성을 도 25~도 27에 나타낸 메모리 셀에 대해서도와 같이 적용할 수 있다.
(8) 마이크로 프로세서 칩에 대해서는 메모리의 집적도를 올릴는 것 뿐만이 아니라 여러가지 용도로 복수의 불휘발성 메모리 모듈을 집적하는 것을 생각할 수 있따. 도 28은 복수의 불휘발성 메모리 모듈(MMJ1~MMJ4) 등을 집적해 형성한 반도체 칩(MPU)을 모식적으로 나타내는 설명도(블럭도)이다. 도 28의 반도체 칩(MPU)내에는 복수의 불휘발성 메모리 모듈(MMJ1~MMJ4) (MMJ1; MMJ2 ; MMJ3 ; MMJ4) 불휘발성 메모리 모듈(MMJ1~MMJ4)을 제어하기 위한 메모리 제어 모듈(CMJ) 불휘발성 메모리 모듈(MMJ1~MMJ4)에 소정의 전위를 공급하기 위한 전원 모듈(PMJ) 및 연산 회로부(OPC)가 집적되고 있다. 이와 같이 복수의 불휘발성 메모리 모듈(MMJ1~MMJ4)을 하나의 반도체 칩(MPU)내에 집적했을 경우 각각의 모듈(MMJ1~MMJ4)의 메모리 셀의 사용법은 다른 것을 생각할 수 있다. 본 실시의 형태에서는 불휘발성 메모리 모듈의 메모리 셀의 구조를 바꾸는 일 없이 그 동작 특성을 바꿀 수가 있으므로 하나의 반도체 칩(MPU)내에 집적한 복수의 불휘발성 메모리 모듈(MMJ1~MMJ4) 가운데 필요한 불휘발성 메모리 모듈에만 상기 실시의 형태의 방식(기입·소거 방식)을 적용하고 다른 불휘발성 메모리 모듈은 종래대로의 방식(기입·소거 방식)으로 동작시킬 수가 있다. 즉 필요한 불휘발성 메모리 모듈에만 상기 실시의 형태의 방식을 적용해 동시에 종래 대로 동작시키는 불휘발성 메모리 모듈을 하나의 칩상에 집적할 수가 있다.
이상 본 실시의 형태에 대해서는 메모리 셀의 전하 축적막으로서 질화 실리콘막(전하 트랩성 절연막)을 이용했지만 질화 실리콘막 대신에 산질화 실리콘막 ; 산화 탄탈막 ; 산화 알류미늄막등의 전하 트랩성 절연막을 이용해도 좋다.
또 전하 축적층으로서 폴리 실리콘등의 도전성 재료로 이루어지는 미립자(도트)를 이용해도 괜찮다. 이 도트라는 것은 예를 들면 하부 산화막상에 폴리 실리콘의 입상의 덩어리를 복수개 석출시킨 것이다. 이 도트상에는 또 상부 산화막이 형성되어 개개의 도트간은 절연된다. 이러한 도트를 이용했을 경우 도트내에 축적된 전하(전자)는 도트간을 이동 하기 어렵다. 따라서 전자의 주입 위치와 정공의 주입 위치를 대면시키는 것으로 상기 효과를 가질 수가 있다. 또 도트는 도 1 ; 도 25~도 27에 나타난 메모리 셀에 적용 가능하다. 도트를 이용하는 경우 그 직경은 10 nm이하로 하는 것이 바람직하고 도트간에는 절연막을 퇴적해 전하를 이산적으로 축적시킨다.
또한, 단일의 도전성의 부유 게이트 전극을 이용하는 경우에는 전자나 정공이 부유 게이트 전극내를 이동할 수 있기 때문에 전자의 주입 위치와 정공의 주입 위치를 대면시키는 것에 의한 효과는 작다.
이상 본 발명자에 의해 된 발명을 그 실시의 형태에 근거해 구체적으로 설명했지만 본 발명은 상기 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말할 필요도 없다.
본 발명은 불휘발성 반도체 기억장치에 적용할 수 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효을 간단하게 설명하면 이하와 같다.
소거 동작에 의해 축적되는 캐리어(정공)에 대해서 역의 극성의 캐리어(전자)를 주입해 전하를 중화 시키는 것으로 양호한 소자 특성을 얻을 수 있다.
또 불휘발성 반도체 기억장치의 고성능화·고신뢰화를 도모할 수가 있다. 특히 소거 동작의 고속화와 갱신 내성의 향상을 도모할 수가 있다. 또 독출 속도나 데이터 보지 특성의 향상을 도모할 수가 있다.
도 1은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 2는 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 기입·소거·독출시에 있어서의 선택 메모리 셀의 각부위의 전압의 인가 조건을 나타내는 도표이다.
도 3은 소거 특성을 나타내는 그래프이다.
도 4는 채널에 전류를 보낸 BTBT 핫 홀 소거 방식을 이용한 기입·소거를 반복한 메모리 셀에 있어서의 정공 중화 동작의 유무에 의한 메모리 셀의 기입측 전하 보지 특성을 비교한 그래프이다.
도 5는 본 발명의 실시의 형태의 불휘발성 반도체 메모리어레이를 나타내는 회로도이다.
도 6은 도 5의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 7은 도 5의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 8은 도 5의 메모리어레이에 있어서 기입시에 각 배선에 전압 인가하는 타이밍을 나타내는 설명도이다.
도 9는 도 5의 메모리어레이에 있어서 정채널 전류로 기입·소거를 실현하는 회로도이다.
도 10은 본 발명의 실시의 형태의 다른 불휘발성 반도체 메모리어레이를 나타내는 회로도이다.
도 11은 도 10의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 12는 도 10의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 13은 본 발명의 실시의 형태의 다른 불휘발성 반도체 메모리어레이를 나타내는 회로도이다.
도 14는 도 13의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 15는 도 13의 메모리어레이에 있어서 기입·소거·독출시에 각 배선에 인가하는 전압 조건을 나타내는 도표이다.
도 16은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 17은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 18은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 19는 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 20은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 21은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 22는 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 23은 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 24는 본 발명의 실시의 형태의 불휘발성 반도체 기억장치의 제조 방법을 나타내는 기판의 주요부 단면도이다.
도 25는 본 발명의 실시의 형태의 다른 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 26은 본 발명의 실시의 형태의 다른 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 27은 본 발명의 실시의 형태의 다른 불휘발성 반도체 기억장치(플래쉬 메모리)의 주요부 단면도이다.
도 28은 복수의 불휘발성 메모리 모듈등을 집적해 형성한 반도체 칩을 모식적으로 나타내는 설명도이다.
도 29는 본 발명의 과제를 설명하기 위한 불휘발성 반도체 기억장치의 기입시의 핫 일렉트론의 발생 경우를 나타내는 기판의 주요부 단면도이다.
도 30은 본 발명의 과제를 설명하기 위한 불휘발성 반도체 기억장치의 소거시의 핫 홀의 발생 경우를 나타내는 기판의 주요부 단면도이다.
도 31은 본 발명의 효을 설명하기 위한 불휘발성 반도체 기억장치에 소거 전위를 인가했을 경우의 전하의 상태를 모식적으로 나타낸 메모리 셀의 주요부 단면도이다.
<주요부위를 나타내는 도면부호의 설명>
BIT1 : 메모리 셀(선택 셀) BIT2 : 메모리 셀
BL BL0 BL1 : 비트선 BOTOX : 하부 산화막(산화막)
BS0 BS1 : 비트선 선택 스위칭 트랜지스터
CAP : 산화 실리콘막 CCS1, CCS2 : 정전류원
CMJ : 메모리 제어 모듈 GAPSW : 측벽 스페이서
INS1 : 배선 층간 절연막 INS2 : 배선 층간 절연막
M1 : 제 1층 배선 MD : 드레인 영역
MDM : 저농도 n형 불순물 영역 ME : n형 불순물 영역
MG, MG1, MG2 : 메모리게이트 전극
MGL, MGL0~MGL3 : 메모리게이트선
MGR : 측벽 스페이서
MMJ1 MMJ2 MMJ3 MMJ4 : 불휘발성 메모리 모듈
MN0 MN1 : 밀러 회로를 구성하는 NMOS 트랜지스터
MP0 MP1 : 밀러 회로를 구성하는 PMOS 트랜지스터
MPU : 반도체 칩 MS : 소스 영역
MSM : 저농도 n형 불순물 영역 NMG : n형 폴리 실리콘층
NSG : n형 폴리 실리콘층 ONO : ONO막
PMJ : 전원 모듈 PSUB : p형 실리콘 기판
PWEL : p형 웰 영역 RES1 : 포토레지스트막
RES2 : 포토레지스트막 SE : 채널 영역(불순물 영역)
SG SG1 ; SG2 : 선택 게이트 전극 SGL SGL0~3 : 선택 게이트선
SGOX ; 게이트 절연막 SIN : 질화 실리콘막
SL SL0~SL3 : 소스선 STI : 소자 분리 산화막영역
SW : 측벽 스페이서 TOPOX : 상부 산화막(산화막)
Vd : 드레인 영역에 인가하는 전압
Vmg : 메모리게이트 전극에 인가하는 전압
Vs : 소스 영역에 인가하는 전압
Vsg : 선택 게이트 전극에 인가하는 전압
Vwell : 웰에 인가하는 전압
WORD1 : 선택 게이트선에 접속되고 있는 메모리 셀
Claims (43)
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고,(e) 상기 제 2 반도체 영역에 정 또는 부의 한쪽인 제 1극성의 전위를 인가하고 상기 제 2 도전체에 상기 제 1극성과는 역의 제 2극성의 전위를 인가하고 상기 제 1 도전체에 상기 제 1극성과 같은 극성의 전위를 인가하는 것으로 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 전하 축적부에 주입함으로써 소거를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 제 1 및 제 2 반도체 영역이 n형의 반도체 영역의 경우는 상기 제 1극성은 정에 대응하고 상기 제 2극성은 부에 대응하고 상기 제 1의 캐리어는 정공에 대응하고,상기 제 1 및 제 2 반도체 영역이 p형의 반도체 영역의 경우는 상기 제 1극성은 부에 대응하고 상기 제 2극성은 정에 대응하고 상기 제 1의 캐리어는 전자에 대응하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입은 밴드간 터널 현상에 의해 발생한 상기 제 1의 캐리어를 이용해 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입은 상기 제 1 및 제 2 반도체 영역간에 전류가 흐르는 상태에서 행해지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 4 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입을 상기 제 1 및 제 2 반도체 영역간에 0. 1~10μA의 전류를 보내 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 4 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입을 상기 제 1 및 제 2 반도체 영역 사이에 흐르는 전류값이 일정하게 되도록 회로적으로 자동 제어 하여 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 4 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입을 개시한 후에 상기 제 1 및 제 2 반도체 영역간에 전류를 보내기 시작하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 (e)의 상기 제 1의 캐리어의 주입 시에 상기 제 1 및 제 2 반도체 영역 사이에 흐르는 제 2의 캐리어로서 상기 제 1의 캐리어와는 역의 극성을 가지는 상기 제 2의 캐리어를 상기 전하 축적부에 주입하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 8 에 있어서,상기 제 1의 캐리어는 정공이고 상기 제 2의 캐리어는 전자인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 8 에 있어서,상기 제 2의 캐리어의 주입 위치는 상기 제 2 도전체의 단부 근방의 상기 전하 축적부인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 (e)의 소거에 의해 상기 제 2 도전체를 게이트 전극으로 하는 MISFET의 임계치가 저하하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 제 1 및 제 2 반도체 영역 사이에 흐르고 상기 제 1의 캐리어와는 역의 극성을 가지는 제 2의 캐리어를 상기 제 2 절연막의 상기 제 1 도전체측의 단부 근방에 축적함으로써 기입을 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 전하 축적부는 상기 제 2 절연막 안에 형성된 트랩성 절연막인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 전하 축적부는 상기 제 2 절연막 안에 형성된 질화막인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 제 2 절연막은 제 1 산화막 질화막 및 제 2 산화막의 적층막인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 15 에 있어서,상기 제 1 및 제 2 산화막은 3 nm이상인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 전하 축적부는 상기 제 2 절연막 안에 형성된 복수의 도전성의 미립자인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,(f) 상기 제 2 도전체의 하부의 상기 반도체 기판 안에는 제 3 반도체 영역이 형성되고,(f1) 상기 제 3 반도체 영역을 구성하는 불순물의 도전형은 상기 제 2 반도체 영역을 구성하는 불순물의 도전형과 같고,(f2) 상기 제 3 반도체 영역의 불순물 농도는 상기 제 2 반도체 영역의 불순물 농도보다 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 1 에 있어서,상기 전하 축적부에 전하가 축적되어 있지 않은 상태에 있어서 상기 제 2 도전체를 게이트 전극으로 하는 MISFET의 임계치는 상기 제 1 도전체를 게이트 전극으로 하는 MISFET의 임계치보다 작은 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고,(e) 상기 제 1 및 제 2 반도체 영역간에 전류가 흐르는 상태로 밴드간 터널 현상에 의해 발생한 캐리어를 상기 전하 축적부에 주입함으로써 소거를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 20 에 있어서,상기 캐리어는 정공인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 가지는 메모리 셀이 복수 어레이 형상으로 배치되고,(e) 상기 복수의 메모리 셀 가운데제 1 방향으로 나열한 상기 메모리 셀의 상기 제 1 도전체를 접속하는 제 1선과,상기 제 1 방향과 직교 하는 제 2 방향으로 나열한 상기 메모리 셀의 상기 제 1 도전체 측에 위치 하는 상기 제 1 반도체 영역을 접속하는 제 2선을 복수 갖고,(f) 상기 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1선에 정 또는 부의 한쪽인 제 1극성의 전위를 인가한 상태로 밴드간 터널 현상에 의해 발생한 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입함으로써 소거를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 제 1 및 제 2 반도체 영역이 n형의 반도체 영역의 경우는 상기 제 1극성은 정에 대응하고 상기 제 1의 캐리어는 정공에 대응하고,상기 제 1 및 제 2 반도체 영역이 p형의 반도체 영역의 경우는 상기 제 1극성은 부에 대응하고 상기 제 1의 캐리어는 전자에 대응하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 (f)의 상기 제 1의 캐리어의 주입은 상기 선택 메모리 셀의 상기 제 1 및 제 2 반도체 영역간에 전류가 흐르는 상태로 행해지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 (f)의 상기 제 1의 캐리어의 주입 시에 상기 선택 메모리 셀의 상기 제 1 및 제 2 반도체 영역 사이에 흐르는 제 2의 캐리어로서 상기 제 1의 캐리어와는 역의 극성을 가지는 상기 제 2의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 25 에 있어서,상기 제 1의 캐리어는 정공이고 상기 제 2의 캐리어는 전자인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 25 에 있어서,상기 제 2의 캐리어의 주입 위치는 상기 제 2 도전체의 단부 근방의 상기 전하 축적부인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 (e)의 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1 및 제 2 반도체 영역 사이에 흐르고 상기 제 1의 캐리어와는 역의 극성을 가지는 제 2의 캐리어를 상기 제 2 절연막의 상기 제 1 도전체측의 단부 근방에 축적함으로써 기입을 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기(f)의 소거는(f1) 상기 복수의 제 1선중 상기 선택 메모리 셀에 접속되는 상기 제 1선에는 제 1 전위(V1)를 인가하고,(f2) 상기 복수의 제 1선중 상기 선택 메모리 셀에 접속되지 않는 상기 제 1선에는 제 2 전위(V2)를 인가하고,(f3) 상기 복수의 제 2선중 상기 선택 메모리 셀에 접속되는 상기 제 2선에는 제 3 전위(V3)를 인가하고,(f4) 상기 복수의 제 2선중 상기 선택 메모리 셀에 접속되지 않는 상기 제 2선에는 제 4 전위(V4)를 인가하여 실행되고,(f5) 상기 제 1~ 제 4 전위에 대해서,상기 제 3 전위는 상기 제 1 전위보다 작고(V3＜V1) 상기 제 2 전위 이상(V3≥V2)이고,상기 제 4 전위는 상기 제 1 전위 이상(V4≥V1)으로 상기 제 2 전위 이상(V4≥V2)인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 불휘발성 반도체 기억장치는 또,(g) 상기 복수의 메모리 셀중 상기 제 1 방향으로 나열한 상기 메모리 셀의 상기 제 2 반도체 영역을 접속하는 제 3선을 복수 갖고,상기 복수의 제 3선은 소정의 단위로 서로 접속되고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 22 에 있어서,상기 불휘발성 반도체 기억장치는 또,(g) 상기 복수의 메모리 셀중 상기 제 1 방향으로 나열한 상기 메모리 셀의 상기 제 2 도전체를 접속하는 제 3선을 복수 갖고,상기 복수의 제 3선은 소정의 단위로 서로 접속되고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성된 제 1 도전체 및 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 가지는 메모리 셀이 복수 어레이 형상으로 배치되고,(e) 상기 복수의 메모리 셀 가운데,제 1 방향으로 나열한 상기 메모리 셀의 상기 제 1 도전체를 접속하는 제 1선과,상기 제 1 방향과 직교 하는 제 2 방향으로 나열한 상기 메모리 셀의 상기 제 2 도전체 측에 위치 하는 상기 제 2 반도체 영역을 접속하는 제 2선과,상기 제 1 방향으로 나열한 상기 메모리 셀의 상기 제 1 반도체 영역을 접속하는 제 3선을 복수 갖고,(f) 상기 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1선에 정 또는 부의 한쪽인 제 1극성의 전위를 인가한 상태로 밴드간 터널 현상에 의해 발생한 상기 제 1극성과 같은 극성의 제 1의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입함으로써 소거를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 제 1 및 제 2 반도체 영역이 n형의 반도체 영역의 경우는 상기 제 1극성은 정에 대응하고 상기 제 1의 캐리어는 정공에 대응하고,상기 제 1 및 제 2 반도체 영역이 p형의 반도체 영역의 경우는 상기 제 1극성은 부에 대응하고 상기 제 1의 캐리어는 전자에 대응하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 (f)의 상기 제 1의 캐리어의 주입은 상기 선택 메모리 셀의 상기 제 1 및 제 2 반도체 영역간에 전류가 흐르는 상태로 행해지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 (f)의 상기 제 1의 캐리어의 주입 시에 상기 선택 메모리 셀의 상기 제 1 및 제 2 반도체 영역 사이에 흐르는 제 2의 캐리어로서 상기 제 1의 캐리어와는 역의 극성을 가지는 상기 제 2의 캐리어를 상기 선택 메모리 셀의 상기 전하 축적부에 주입하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 35 에 있어서,상기 제 1의 캐리어는 정공이고 상기 제 2의 캐리어는 전자인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 35 에 있어서,상기 제 2의 캐리어의 주입 위치는 상기 제 2 도전체의 단부 근방의 상기 전하 축적부인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 (e)의 상기 복수의 메모리 셀중 선택 메모리 셀에 접속되는 상기 제 1 및 제 2 반도체 영역 사이에 흐르고 상기 제 1의 캐리어와는 역의 극성을 가지는 제 2의 캐리어를 상기 제 2 절연막의 상기 제 1 도전체측의 단부 근방에 축적함으로써 기입을 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 (f)의 소거는,(f1) 상기 복수의 제 1선중 상기 선택 메모리 셀에 접속되는 상기 제 1선에는 제 1 전위(V1)를 인가하고,(f2) 상기 복수의 제 1선중 상기 선택 메모리 셀에 접속되지 않는 상기 제 1선에는 제 2 전위(V2)를 인가하고,(f3) 상기 복수의 제 3선중 상기 선택 메모리 셀에 접속되는 상기 제 3선에는 제 3 전위(V3)를 인가하고,(f4) 상기 복수의 제 3선중 상기 선택 메모리 셀에 접속되지 않는 상기 제 3선에는 제 4 전위(V4)를 인가하여 실시하고,(f5) 상기 제 1~ 제 4 전위에 대해서상기 제 3 전위는 상기 제 1 전위보다 작고(V3＜V1) 상기 제 2 전위 이상(V3≥V2)이고,상기 제 4 전위는 상기 제 1 전위 이상(V4≥V1)이고 상기 제 2 전위 이상(V4≥V2)인 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 복수의 제 3선은 소정의 단위로 서로 접속되고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- 청구항 32 에 있어서,상기 불휘발성 반도체 기억장치는 또,(g) 상기 복수의 메모리 셀중 상기 제 1 방향으로 나열한 상기 메모리 셀의 상기 제 2 도전체를 접속하는 제 4 선을 복수 갖고상기 복수의 제 4 선은 소정의 단위로 서로 접속되고 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되어 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고,기입 동작시에,(e) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 정전위를 인가하고 상기 제 1 도전체에 정전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것과,(f) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 0 V 또는 상기 제 2 도전체에 비해 낮은 정전위를 인가하고 상기 제 1 도전체에 상기 제 1 반도체 영역에 비해 동일하거나 낮은 전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것로를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
- (a) 반도체 기판 안에 형성된 제 1 및 제 2 반도체 영역과,(b) 상기 제 1 및 제 2 반도체 영역간 위의 상기 반도체 기판의 상부에 형성되고 상기 제 1 반도체 영역 측에 위치 하는 제 1 도전체 및 상기 제 2 반도체 영역 측에 위치 하는 제 2 도전체와,(c) 상기 제 1 도전체와 상기 반도체 기판의 사이에 형성된 제 1 절연막과,(d) 상기 제 2 도전체와 상기 반도체 기판의 사이에 형성된 제 2 절연막으로서 그 내부에 전하 축적부를 가지는 제 2 절연막을 갖고,소거 동작시에,(e) 상기 제 2 도전체에 부전위를 인가하고 상기 제 2 반도체 영역에 정전위를 인가하고 상기 제 1 도전체에 정전위를 인가하는 것으로 상기 전하 축적부에 정공을 주입하는 것으로(f) 상기 제 2 도전체에 정전위를 인가하고 상기 제 2 반도체 영역에 0 V 또는 상기 제 2 도전체에 비해 낮은 정전위를 인가하고 상기 제 1 도전체에 상기 제 1 반도체 영역에 비해 동일하거나 낮은 전위를 인가하는 것으로 상기 전하 축적부에 전자를 주입하는 것으로를 실시하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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