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CN102637455A - 存储器阵列 - Google Patents

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CN102637455A
CN102637455A CN201110035558XA CN201110035558A CN102637455A CN 102637455 A CN102637455 A CN 102637455A CN 201110035558X A CN201110035558X A CN 201110035558XA CN 201110035558 A CN201110035558 A CN 201110035558A CN 102637455 A CN102637455 A CN 102637455A
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CN
China
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control gate
word line
memory array
line
array according
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CN201110035558XA
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顾靖
张博
孔蔚然
胡剑
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Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
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Priority to US13/253,855 priority patent/US8693243B2/en
Publication of CN102637455A publication Critical patent/CN102637455A/zh
Priority to US14/180,272 priority patent/US8780625B2/en
Priority to US14/180,252 priority patent/US8780624B2/en
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Abstract

一种存储器阵列，属于半导体技术领域，其包括若干存储器单元、位线以及与位线垂直的字线、第一/第二控制线。存储器阵列采用分栅式存储器单元，两个存储位单元共享使用同一个字线，从而可通过对字线，两个控制栅以及源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题，且并不增加工艺难度。

Description

存储器阵列
技术领域
本发明涉及一种存储器阵列，具体涉及分栅式闪存结构组成的存储器阵列及其编程方法，属于半导体技术领域。
背景技术
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构。
目前已经提出很多尝试增加存储器单元密度的解决方案。例如在一欧洲专利(专利号：0109853)申请中，描述了在有许多位线而这些位线被当做若干金属氧化物晶体管源极和漏极区域之半导体衬底上所形成的金属氧化物晶体管阵列。在位线上方形成与位线绝缘且垂直交叉之多个传导字线；每个传导字线被用作金属氧化物晶体管的栅极。因而在存储器阵列中的每一个晶体管均形成于具有两个位线和单一字线的区域中而与为每一位线所形成的位线有单一接点。为了减少危险和传导线之间的电容，在位线上产生一氧化场薄层以隔离位线和多晶硅线。此外，在相邻位线和相邻多晶硅线之间，一般需要一层厚的氧化场层以隔离存储器单元与其相邻单元，使他们之间的点耦合减到最少。由于每一位线须连接一导电金属接触线，因此在圆片上一定要有相当高密度的金属线。而增高单元的密度将会增加金属线的密度，如此在制造上很困难，因为所需的遮蔽和刻蚀步骤将需要产生非常细致的线。因此，这种增加存储器单元密度的方案对工艺的要求非常的高，不适合普及和推广。
发明内容
本发明要解决的技术问题是：提供一种存储器阵列，其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题，解决现有技术中存在的提高存储器阵列密度对工艺要求过高的问题。
为解决上述技术问题，本发明提供的存储器阵列包括：一个或多个存储器单元，若干形成于半导体衬底上的相互平行的位线，以及与位线垂直的若干字线。其中，每条位线上均连接相邻存储器单元的源极和漏极，而位于相邻位线之间的字线部分连接存储器单元的栅极。该存储器阵列中，存储器单元为分栅式存储器单元，包括第一存储位单元和第二存储位单元，第一存储位单元位于字线与存储器单元源极之间，第二存储位单元位于字线与存储器单元漏极之间，且第一存储位单元和第二存储位单元分别包括第一控制栅和第二控制栅；该存储器阵列还包括若干第一控制线和第二控制线，分别连接第一控制栅和第二控制栅，第一控制线和第二控制线分别位于同一字线两侧且与之平行。
进一步的，位线上直接形成与其连接的存储器单元的源极和漏极，字线的一部分形成与其连接的存储器单元的栅极。
进一步的，第一存储位单元和第二存储位单元分别包括第一浮栅和第二浮栅，第一控制栅、第二控制栅分别具有间隔的设置在第一浮栅、第二浮栅上方。
进一步的，字线形成存储器单元栅极的部分与第一浮栅、第二浮栅之间均设置有隧穿氧化层；字线形成存储器单元栅极的部分与半导体衬底之间、第一浮栅与半导体衬底之间、第二浮栅与半导体衬底之间均设置有栅氧化层。
进一步的，隧穿氧化层厚度为80
Figure BDA0000046553620000031
～200
Figure BDA0000046553620000032
位于字线形成存储器单元栅极的部分与半导体衬底之间的栅氧化层厚度为80
Figure BDA0000046553620000041
～200
Figure BDA0000046553620000042
进一步的，第一浮栅与第一控制栅之间、第二浮栅与第二控制栅之间以及字线与第一控制栅、第二控制栅之间均设置有层间介质层。
进一步的，层间介质层为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。
进一步的，第一浮栅、第二浮栅均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅、第二控制栅均为多晶硅控制栅或金属控制栅；字线为多晶硅选择栅或金属选择栅。
进一步的，字线、第一控制线、第二控制线均位于位线下方，或均位于位线上方。
进一步的，第一存储位单元和第二存储位单元共享使用同一字线，通过对字线、第一控制栅、第二控制栅以及与源极、漏极连接的位线施加工作电压实现对存储位单元的读取、编程和擦除。
可选择的，第一存储位单元、第二存储位单元通过在字线上加高电压擦除电荷。进一步的，存储器单元第一控制栅、第二控制栅均为多晶硅控制栅，字线为多晶硅选择栅时，第一存储位单元、第二存储位单元均采用多晶硅对多晶硅的擦除方式。
对第一存储位单元、第二存储位单元进行擦除操作时，字线上施加的擦除电压为9V～12V，最佳的，该擦除电压为11V。
可选择的，第一存储位单元、第二存储位单元通过在字线上加高电压、在第一/第二控制栅上加负压擦除电荷。对第一存储位单元、第二存储位单元进行擦除操作时，字线上施加的高电压为5V～10V，第一/第二控制栅上施加的负压为-5V～-10V。最佳的，字线上施加的高电压为8V，第一/第二控制栅上施加的负压为-7V。
进一步的，第一存储位单元、第二存储位单元的编程操作均采用热电子注入方式进行。对第一存储位单元进行编程操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1V～2V、5V～11V、2V～6V、2.5V～5.5V、0V～0.6V，最佳的，上述编程电压分别为：1.5V、10V、4V、5V、0V；对第二存储位单元进行编程操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1V～2V、2V～6V、5V～11V、0V～0.6V、2.5V～5.5V，最佳的，上述编程电压分别为：1.5V、4V、10V、0V、5V。
进一步的，对第一存储位单元进行读取操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：0.5V～5V、0V～3V、0V～6V、0V～0.5V、0.8V～3V，最佳的，上述读取电压分别为：2.5V、2.5V、4V、0V和2V；对第二存储位单元进行读取操作时，字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：0.5V～5V、0V～6V、0V～3V、0.8V～3V、0V～0.5V，最佳的，上述读取电压分别为：3V、3V、2.5V、2V和0.5V。
本发明的技术效果是，存储器阵列的位线为相邻晶体管的源极和漏极共享，字线的一部分形成与其连接的存储器单元的栅极，且本发明提供的存储器阵列采用分栅式存储器单元，两个存储位单元共享使用同一个字线，从而可通过对字线，两个控制栅以及源漏极区域施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题，且并不增加工艺难度。
附图说明
图1为本发明提供的存储器阵列示意图；
图2为本发明提供的存储器阵列中存储器单元半导体结构示意图；
图3为本发明提供的存储器阵列中存储器单元连接方式具体示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步的详细描述。
图1为本发明提供的存储器阵列示意图。
如图1所示，本具体实施方式提供的存储器阵列包括：
一个或多个存储器单元；
多条形成于半导体衬底上的相互平行的位线BL；
与位线垂直的多条字线WL。
其中，每条位线BL上均连接相邻存储器单元的源极和漏极，而位于相邻位线BL之间的字线部分连接存储器单元的栅极。
图2为本发明提供的存储器阵列中存储器单元结构示意图。
如图2所示，本具体实施方式提供的存储器阵列中，存储器单元100为分栅式存储器单元，包括：
半导体衬底10；
间隔设置在半导体衬底10上的第一有源区11和第二有源区12，本具体实施方式中，第一有源区11为源掺杂区S，第二有源区12为漏掺杂区D，分别由存储器阵列中相邻的两位线引出连接外电极；
第一存储位单元110，位于字线303和第一有源区11(即源掺杂区S)之间，其具有有第一浮栅101和第一控制栅102，第一控制栅102具有间隔的设置于第一浮栅上101方；
第二存储位单元210，位于字线303和第二有源区12(即漏掺杂区D)之间，其具有第二浮栅201和第二控制栅202，第二控制栅202具有间隔的设置于第二浮栅201上方。
本具体实施方式中，存储器单元100的第一/第二浮栅101/201与字线303之间以及字线303与半导体衬底10之间均设置有隧穿氧化层311用以将其隔开。
本具体实施方式中，存储器单元100的第一浮栅101通过存储器阵列的第一控制线CG1连接外部电极，其与半导体衬底10之间设置有栅氧化层111用以将二者隔开，该栅氧化层111厚度为60
Figure BDA0000046553620000071
～150
Figure BDA0000046553620000072
第一浮栅101和第一控制栅102之间设置有层间介质层112用以将二者隔开，该层间介质层112为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为60
Figure BDA0000046553620000073
～350
本具体实施方式中，存储器单元100的第二浮栅201通过存储器阵列的第二控制线CG2连接外部电极，其与半导体衬底10之间设置有栅氧化层211用以将二者隔开，该栅氧化层211厚度为60
Figure BDA0000046553620000075
～150
Figure BDA0000046553620000076
第二浮栅201和第二控制栅202之间设置有层间介质层212用以将二者隔开，该层间介质层212为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为60
Figure BDA0000046553620000077
～350
Figure BDA0000046553620000078
上述第一控制线CG1和第二控制线CG2与字线WL处于同一介质层，分别位于同一字线WL两侧且与之平行。
本具体实施方式中，存储器单元100的字线303包括第一部分303a和第二部分303b，其中：第一部分303a位于第一存储位单元110和第二存储位单元120之间；第二部分303b位于第一部分303a上方并向两侧延伸至第一存储位单元110和第二存储位单元210上方，并覆盖全部第一存储位单元110和全部第二存储位单元210。
本具体实施方式中，位于字线303与半导体衬底10之间以及位于字线303与第一/第二浮栅101/201之间的隧穿氧化层311为氧化硅层或氮化硅层或二者的复合结构，其厚度为80
Figure BDA0000046553620000081
～200字线303与第一/第二控制栅102/202之间均设置有层间介质层313用以将其隔开，该层间介质层313为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，其厚度为100
Figure BDA0000046553620000083
～500
Figure BDA0000046553620000084
且该厚度大于上述隧穿氧化层311厚度。
本具体实施方式中，存储器单元100的第一浮栅101、第二浮栅201均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；第一控制栅102、第二控制栅202均为多晶硅控制栅或金属控制栅；字线303为多晶硅选择栅或金属选择栅；第一存储位单元110、第二存储位单元210以及字线303表面及侧面覆盖有绝缘介质层314，用以将其与连接源/漏电极的金属层隔开，其中，绝缘介质层314为为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构，该存储器结构100工作时，第一/第二存储位单元110/210通过在字线303上加高压擦除电荷，而编程动作则采用热电子注入方式进行。
作为可选实施方式，存储器阵列的字线WL、第一控制线CG1、第二控制线CG2均位于位线BL下方。
作为又一可选实施方式，存储器阵列的字线WL、第一控制线CG1、第二控制线CG2均位于位线BL上方。
作为最佳实施例，存储器阵列中，存储器单元100的第一浮栅101、第二浮栅201均为多晶硅浮栅，第一控制栅102、第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底10之间以及位于字线303与第一/第二浮栅101/102之间的隧穿氧化层311为氧化硅层，其厚度为100
Figure BDA0000046553620000091
位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为80
Figure BDA0000046553620000092
位于第一/第二浮栅101/201与第一/第二控制栅102/202之间的层间介质层112/212为氮化硅，其厚度为120位于字线303与第一/第二控制栅102/202之间的层间介质层313为氮化硅，其厚度为200
Figure BDA0000046553620000094
此时，第一/第二存储位单元110/210采用多晶硅对多晶硅之间的擦除方式以降低擦除电压。
作为可选实施例，存储器阵列中，存储器单元100的第一浮栅101、第二浮栅201均为氮化硅浮栅，第一控制栅102、第二控制栅202均为多晶硅控制栅，字线303为多晶硅选择栅，位于字线303与半导体衬底10之间以及位于字线303与第一/第二浮栅101/102之间的隧穿氧化层311为氧化硅层和氮化硅层组成的叠层复合结构，其厚度为120
Figure BDA0000046553620000095
位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为90
Figure BDA0000046553620000096
位于第一/第二浮栅101/201与第一/第二控制栅102/202之间的层间介质层112/212为二氧化硅层，其厚度为180
Figure BDA0000046553620000097
位于字线303与第一/第二控制栅102/202之间的层间介质层313也为二氧化硅层，其厚度为300
Figure BDA0000046553620000098
作为又一可选实施例，存储器阵列中，存储器单元100的第一浮栅101、第二浮栅201均为纳米晶浮栅，第一控制栅102、第二控制栅202均为多晶硅控制栅，字线303为金属选择栅，位于字线303与半导体衬底10之间以及位于字线与第一/第二浮栅101/102之间的隧穿氧化层311为氧化硅层，其厚度为150
Figure BDA0000046553620000101
位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为130
Figure BDA0000046553620000102
位于第一/第二浮栅101/201与第一/第二控制栅102/202之间的层间介质层112/212为氮氧化硅层，其厚度为200
Figure BDA0000046553620000103
位于字线303与第一/第二控制栅102/202之间的层间介质层313也为氮氧化硅层，其厚度为350
Figure BDA0000046553620000104
作为又一可选实施例，存储器阵列中，存储器单元100的第一浮栅101、第二浮栅201均为氮化硅浮栅，第一控制栅102、第二控制栅202均为金属控制栅，字线303为金属选择栅，位于字线303与半导体衬底10之间以及位于字线303与第一/第二浮栅101/102之间的隧穿氧化层为氧化硅层和氮化硅层组成的叠层复合结构，其厚度为200
Figure BDA0000046553620000105
位于第一/第二浮栅101/201与半导体衬底10之间的栅氧化层111/211厚度为150位于第一/第二浮栅101/201与第一/第二控制栅102/202之间的层间介质层112/212为二氧化硅、氮化硅、氮氧化硅叠层，其厚度为200位于字线303与第一/第二控制栅102/202之间的层间介质层313也为二氧化硅、氮化硅、氮氧化硅叠层结构，其厚度为400
Figure BDA0000046553620000108
图3为本发明提供的存储器阵列中存储器单元连接方式具体示意图。
如图3所示，存储器单元包括第一存储位单元Bit1和第二存储位单元Bit2，其分别具有地一控制栅CG1和第二控制栅CG2；存储器单元的栅极G连接字线WL，源极S、漏极D分别连接位线BL和位线BL+1。
由图3可知，存储器单元的第一存储位单元Bit1和第二存储位单元Bit2共享使用同一字线WL，通过对字线WL、第一控制栅CG1、第二控制栅CG2以及与源极S连接的位线BL、与漏极D连接的位线BL+1施加工作电压实现对存储位单元的读取、编程和擦除。
本具体实施方式中，第一存储位单元Bit1、第二存储位单元Bit2均通过在字线WL上加高电压擦除电荷，字线WL上施加的擦除电压为9V～12V，作为最佳实施例，该擦除电压为11V。此时，存储器阵列中位线BL、BL+1上所加电压为0V。
作为可选实施方式，第一存储位单元Bit1、第二存储位单元Bit2均通过在字线WL、控制栅CG1/CG2上施加电压擦除电荷，字线WL上施加高电压5V～10V，控制栅CG1/CG2上施加负压-5V～-10V。作为最佳实施例，进行擦除操作时，字线WL、第一控制栅CG1、第二控制栅CG2上施加的电压分别为8V、-7V、-7V，通过在第一/第二控制栅CG1/CG2上施加负压的方式，降低施加在字线WL上的绝对电压值。此时，如图1所示的存储器阵列中，所有位线上均加电压0V。
作为最佳实施例，存储器单元中第一控制栅CG1、第二控制栅CG2均为多晶硅控制栅，字线WL为多晶硅选择栅，此时，第一存储位单元Bit1和第二存储位单元Bit2均采用多晶硅对多晶硅的擦除方式。
本具体实施方式中，第一存储位单元Bit1和第二存储位单元Bit2的编程操作均采用热电子注入方式进行。
本具体实施方式中，对第一存储位单元Bit1进行编程操作时，字线WL、第一控制栅CG1、第二控制栅CG2、与源极S连接的位线BL、与漏极D连接的位线BL+1上施加的编程电压分别为：1V～2V、5V～11V、2V～6V、2.5V～5.5V、0V～0.6V。此时，如图1所示的存储器阵列中，与源极S连接的位线BL临近的位线BL-1、BL-2......以及＞BL+3的位线上均加1.5V左右的电压；与漏极D连接的位线BL+1临近的位线BL+2、BL+3上均加一低电平，电压范围为0.1V～0.6V。
作为最佳实施例，上述对第一存储位单元Bit1进行编程操作的编程电压分别为1.5V、10V、4V、5V、0V。
作为可选实施例，上述对第一存储位单元Bit1进行编程操作的编程电压分别为1.4V、8V、5V、4.5V、0.1V。
本具体实施方式中，对第二存储位单元Bit2进行编程操作时，字线WL、第一控制栅CG1、第二控制栅CG2、与源极S连接的位线BL、与漏极D连接的位线BL+1上施加的编程电压分别为：1V～2V、2V～6V、5V～11V、0V～0.6V、2.5V～5.5V。此时，如图1所示的存储器阵列中，与源极S连接的位线BL临近的位线BL-1、BL-2上均加一低电平，电压范围为0.1V～0.6V，＜BL-2的位线上以及与漏极D连接的位线BL+1临近的位线BL+2、BL+3......上均施加1.5V左右的电压。
作为最佳实施例，上述对第二存储位单元Bit2进行编程操作的编程电压分别为：1.5V、4V、10V、0V、5V。
作为可选实施例，上述对第二存储位单元Bit2进行编程操作的编程电压分别为：1.4V、5V、8V、0.1V、5V。
对第一存储位单元Bit1进行读取操作时，字线WL、第一控制栅CG1、第二控制栅CG2、与源极S连接的位线BL、与漏极D连接的位线BL+1上施加的读取电压分别为：0.5V～5V、0V～3V、0V～6V、0V～0.5V、0.8V～3V。此时，如图1所示的存储器阵列中，与漏极D连接的位线BL+1临近的位线BL+2、BL+3上施加电压0V，其他位线均悬空。
作为最佳实施例，对第一存储位单元Bit1进行读取操作的读取电压分别为：2V、2.5V、4V、0V和2V。
作为可选实施例，对第一存储位单元Bit1进行读取操作的读取电压分别为：2.5V、0V、5V、0.5V和1V。
对第二存储位单元Bit2进行读取操作时，字线WL、第一控制栅CG1、第二控制栅CG2、与源极S连接的位线BL、与漏极D连接的位线BL+1上施加的读取电压分别为：0.5V～5V、0V～6V、0V～3V、0.8V～3V、0V～0.5V。此时，如图1所示的存储器阵列中，与源极S连接的位线BL临近的位线BL-1、BL-2上施加电压0V，其他位线均悬空。
作为最佳实施例，对第二存储位单元Bit2进行读取操作的读取电压分别为：3V、4V、2.5V、2V和0V。
作为可选实施例，对第一存储位单元Bit1进行读取操作的读取电压分别为：4V、5V、0V、1V和0.5V。
在本具体实施方式中，存储器阵列的位线BL为相邻晶体管的源极S和漏极D共享，字线WL(303)的一部分形成与其连接的存储器单元的栅极G，且本具体实施方式提供的存储器阵列采用分栅式存储器单元，两个存储位单元Bit1/Bit2共享使用同一个字线WL，从而可通过对字线WL，两个控制栅CG1/CG2以及源漏极区域BL/BL+1施加不同的工作电压实现对存储位单元的读取、擦除以及采用热电子注入方式进行的编程动作。该共享字线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片面积，同时也可以避免过擦除的问题；采用该存储器单元结构的存储阵列从结构上更为紧凑，在不增加金属线密度的情况下实现了存储位单元密度的增加，并未带来工艺难度的增加，有效提高存储器阵列密度，缩小芯片面积。
在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例。

Claims (28)

1.一种存储器阵列，包括：
一个或多个存储器单元；
若干形成于半导体衬底上的相互平行的位线，以及
与所述位线垂直的若干字线；
其中：每条所述位线上均连接相邻存储器单元的源极和漏极，而位于相邻位线之间的字线部分连接所述存储器单元的栅极；
其特征在于，
所述存储器单元为分栅式存储器单元，包括第一存储位单元和第二存储位单元，所述第一存储位单元位于所述字线与存储器单元源极之间，所述第二存储位单元位于所述字线与存储器单元漏极之间，且所述第一存储位单元和第二存储位单元分别包括第一控制栅和第二控制栅；所述存储器阵列还包括若干第一控制线和第二控制线，分别连接所述第一控制栅和第二控制栅，所述第一控制线和第二控制线分别位于同一字线两侧且与之平行。
2.根据权利要求1所述的存储器阵列，其特征在于，所述位线上形成与其连接的存储器单元的源极和漏极，所述字线的一部分形成与其连接的存储器单元的栅极。
3.根据权利要求2所述的存储器阵列，其特征在于，所述第一存储位单元和第二存储位单元还分别包括第一浮栅和第二浮栅，所述第一控制栅、第二控制栅分别具有间隔的设置在所述第一浮栅、第二浮栅上方。
4.根据权利要求3所述的存储器阵列，其特征在于，所述字线形成存储器单元栅极的部分与所述半导体衬底、第一浮栅、第二浮栅之间均设置有隧穿氧化层；所述字线形成存储器单元栅极的部分与所述第一浮栅与半导体衬底之间、所述第二浮栅与半导体衬底之间均设置有栅氧化层。
5.根据权利要求4所述的存储器阵列，其特征在于，所述隧穿氧化层为氧化硅层或氮化硅层或二者的复合结构。
6.根据权利要求5所述的存储器阵列，其特征在于，所述隧穿氧化层厚度为80
Figure FDA0000046553610000021
～200
Figure FDA0000046553610000022
7.根据权利要求3所述的存储器阵列，其特征在于，所述第一浮栅与第一控制栅之间、所述第二浮栅与第二控制栅之间以及所述字线与所述第一控制栅、第二控制栅之间均设置有层间介质层。
8.根据权利要求7所述的存储器阵列，其特征在于，所述层间介质层为绝缘介质层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种的复合结构。
9.根据权利要求3～8任意一项所述的存储器阵列，其特征在于，所述第一浮栅、第二浮栅均为多晶硅浮栅或氮化硅浮栅或具有导电性的纳米晶体材料；所述第一控制栅、第二控制栅均为多晶硅控制栅或金属控制栅；所述字线为多晶硅选择栅或金属选择栅。
10.根据权利要求9所述的存储器阵列，其特征在于，所述字线、第一控制线、第二控制线均位于所述位线下方。
11.根据权利要求9所述的存储器阵列，其特征在于，所述字线、第一控制线、第二控制线均位于所述位线上方。
12.根据权利要求9所述的存储器阵列，其特征在于，第一存储位单元和第二存储位单元共享使用同一字线，通过对字线、第一控制栅、第二控制栅以及与源极、漏极连接的位线施加工作电压实现对存储位单元的读取、编程和擦除。
13.根据权利要求12所述的存储器阵列，其特征在于，所述第一存储位单元、第二存储位单元通过在所述字线上加高电压擦除电荷。
14.根据权利要求12所述的存储器阵列，其特征在于，所述存储器单元第一控制栅、第二控制栅均为多晶硅控制栅，所述字线为多晶硅选择栅时，所述第一存储位单元、第二存储位单元均采用多晶硅对多晶硅的擦除方式。
15.根据权利要求13所述的存储器阵列，其特征在于，所述字线上施加的擦除电压为9V～12V。
16.根据权利要求15所述的存储器阵列，其特征在于，所述字线上施加的擦除电压为11V。
17.根据权利要求12所述的存储器阵列，其特征在于，所述第一存储位单元、第二存储位单元均通过在所述字线上加高电压、在第一/第二控制栅上加负压擦除电荷。
18.根据权利要求17所述的存储器阵列，其特征在于，所述字线上施加的高电压为5V～10V，所述第一/第二控制栅上施加的负压为-5V～-10V。
19.根据权利要求18所述的存储器阵列，其特征在于，所述字线上施加的高电压为8V，所述第一/第二控制栅上施加的负压为-7V。
20.根据权利要求12所述的存储器阵列，其特征在于，所述第一存储位单元、第二存储位单元的编程操作均采用热电子注入方式进行。
21.根据权利要求20所述的存储器阵列，其特征在于，对第一存储位单元进行编程操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1V～2V、5V～11V、2V～6V、2.5V～5.5V、0V～0.6V。
22.根据权利要求21所述的存储器阵列，其特征在于，对第一存储位单元进行编程操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1.5V、10V、4V、5V、0V。
23.根据权利要求20所述的存储器阵列，其特征在于，对第二存储位单元进行编程操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1V～2V、2V～6V、5V～11V、0V～0.6V、2.5V～5.5V。
24.根据权利要求23所述的存储器阵列，其特征在于，对第一存储位单元进行编程操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的编程电压分别为：1.5V、4V、10V、0V、5V。
25.根据权利要求12所述的存储器阵列，其特征在于，对第一存储位单元进行读取操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：0.5V～5V、0V～3V、0V～6V、0V～0.5V、0.8V～3V。
26.根据权利要求25所述的存储器阵列，其特征在于，对第一存储位单元进行读取操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：2.5V、2.5V、4V、0V和2V。
27.根据权利要求12所述的存储器阵列，其特征在于，对第二存储位单元进行读取操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：0.5V～5V、0V～6V、0V～3V、0.8V～3V、0V～0.5V。
28.根据权利要求27所述的存储器阵列，其特征在于，对第二存储位单元进行读取操作时，所述字线、第一控制栅、第二控制栅、与源极连接的位线、与漏极连接的位线上施加的读取电压分别为：3V、3V、2.5V、2V和0.5V。
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