WO2006092824A1

WO2006092824A1 - 半導体装置及びその製造方法

Info

Publication number: WO2006092824A1
Application number: PCT/JP2005/003262
Authority: WO
Inventors: Naoki Takeguchi; Yuji Mizuguchi; Masatomi Okanishi; Tsukasa Takamatsu
Original assignee: Spansion Llc; Spansion Japan Limited
Priority date: 2005-02-28
Filing date: 2005-02-28
Publication date: 2006-09-08
Also published as: JP4927708B2; JPWO2006092824A1; US20060281242A1

Abstract

　本発明の半導体装置は、ビットライン（１４）を有する半導体基板（１０）と、該半導体基板上に形成された、開口部（４６）を有するＯＮＯ膜（１６）と、前記ＯＮＯ膜上に設けられ、かつ前記開口部に前記ビットラインに接続されたコンタクトホール（４０）を有する層間絶縁膜（３０）とを具備し、前記ＯＮＯ膜と前記コンタクトホールが分離しており、前記ＯＮＯ膜と前記コンタクトホールとの間に絶縁膜を有する半導体装置である。層間絶縁膜にコンタクトホールを形成する際、ＯＮＯ膜がコンタクトホールより離れているため、ＯＮＯ膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高い半導体装置を提供することができる。

Description

明細書

半導体装置及びその製造方法

技術分野

[0001] 本発明は不揮発性メモリ及びその製造方法に関し、特に ONO (Oxide Nitride Oxide )膜を有する不揮発性メモリ及びその製造方法に関する。

背景技術

[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量ィ匕のため、メモリセルの微細化や信頼性向上を目的とした技術開発が進められている。

[0003] 不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲート型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴い、トンネル酸ィ匕膜の薄膜ィ匕が必要である。しかし、トンネル酸ィ匕膜の薄膜ィ匕により、トンネル酸ィ匕膜を流れるリーク電流が増大し、またトンネル酸ィ匕膜への欠陥の導入により、フローテイングゲートに蓄積された電荷が損失するといつた信頼性上の障害が発生するためである。

[0004] これを解決するために、 MONOS (Metal Oxide Nitride Oxide Silicon)型や SONO S (Silicon Oxide Nitride Oxide Silicon)型といった ONO (Oxide Nitride Oxide)膜を有するフラッシュメモリがある。これは、酸ィ匕シリコン膜層に挟まれたトラップ層と呼ばれる窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸ィ匕膜に欠陥があっても、フローティングゲート型のように電荷の損失が発生し難い。 ONO膜を有するフラッシュメモリは例えば非特許文献 1に記載されて、る。

[0005] 以下、図 1から図 6を用い、従来の ONO膜を有するフラッシュメモリとその製造方法 (以下、従来技術)について説明する。まず、図 1は製造工程途中の上視図、図 2は図 1の A-A'断面図である。 P型シリコン半導体基板 10の所定の領域にビットライン 14 が形成されている。半導体基板 10上に ONO膜 16として、トンネル酸ィ匕膜である酸ィ匕シリコン膜、トラップ層である窒化シリコン膜、トップ酸ィ匕膜層である酸ィ匕シリコン膜が形成されて、る。 ONO膜上の所定の領域に制御ゲートを兼ねるワードライン 20として多結晶シリコン膜が形成され、ワードライン 20上部にシリサイド金属 22が形成されている。ワードライン 20の両側に、絶縁膜からなる第 1の側壁層 24が形成されている

[0006] 次に、図 3において、トランジスタ上に、層間絶縁膜 30として BPSG (Boro-Phospho

Silicated Glass)等の酸ィ匕シリコン膜が形成される。図 4において、層間絶縁膜 30 上にフォトレジストを塗布し通常の露光技術により、フォトレジストの開口部 42が形成される。

[0007] 図 5において、層間絶縁膜 30、シリサイド用金属 22および ONO膜 16がフォトレジスト 32をマスクにエッチングされ、層間絶縁膜 30、シリサイド用金属 22および ONO 膜 16を貫通するコンタクトホール 40が形成される。フォトレジスト 32が除去される。図 6はこのときの上視図であり（層間絶縁膜 30は図示していない）、 A— A'断面が図 5である。図 6でビットライン 14の破線部分は、ビットライン 14が ONO膜 16の下にあることを示している。その後、通常の配線層形成により、ビットライン 14はコンタクトホール 4 0を介し、上部配線層（図示せず）に接続される。さらに、保護膜の形成を行いフラッシュメモリが完成する。図 5および図 6において、コンタクトホール 40の側部の一部が ONO膜に形成された開口部の側部の一部となって、る。

非特許文献 l : Boaz Eitan et. al, Electron Device Letters, Vol.21, No.ll, p543(2000)

発明の開示

発明が解決しょうとする課題

[0008] し力しながら、従来技術においても、トラップ層である窒化シリコン膜に蓄積された電荷の損失が生じる問題が発生している。トラップ層から一定の電荷が失われると、記憶されたデータが消失しまう。これでは不揮発性メモリとして、信頼性上の大きな問題である。

[0009] 本発明は、トラップ層からの電荷の損失を抑え、信頼性の高いフラッシュメモリを提供することを目的としている。

課題を解決するための手段

[0010] 本発明は、ビットラインを有する半導体基板と、該半導体基板上に形成された、開口部を有する ONO膜と、前記 ONO膜上に設けられ、かつ前記開口部に前記ビットラインに接続されたコンタクトホールを有する層間絶縁膜とを具備し、前記 ONO膜と前記コンタクトホールが分離しており、前記 ONO膜と前記コンタクトホールとの間に絶縁膜を有する半導体装置である。本発明によれば、層間絶縁膜に、コンタ外ホールを形成する際、 ONO膜がコンタクトホールより離れているため、 ONO膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層からの電荷の損失を抑え、信頼性の高、半導体装置を提供することができる。

[0011] 本発明は、前記絶縁膜は前記層間絶縁膜の一部分である半導体装置である。本発明によれば、層間絶縁膜を前記絶縁膜として使用するため、製造工程の簡略化を図れる。

[0012] 本発明は、前記 ONO膜に形成された開口部は、複数のビットラインに共通に設けられている半導体装置である。本発明によれば、開口部の形成を簡略ィ匕することができる。

[0013] 本発明は、前記 ONO膜に形成された開口部は、ビットライン毎に設けられている半導体装置である。本発明によれば、 ONO膜に形成された開口部は、 2以上のビットライン上には形成されていない。これにより、ビットライン間が ONO膜のエッチングに曝されることはない。よって、損傷層を通じリーク電流が流れることを防止できる。

[0014] 本発明は、ワードラインの側部に接し前記 ONO膜上に形成された第 1の側壁層を具備し、前記 ONO膜に形成された開口部は、前記ワードラインと前記第 1の側壁層をマスクに形成された半導体装置である。本発明によれば、 ONO膜をコンタクトホールより離れて形成することができる。これにより、損傷領域に起因したトラップ層力もの電荷の損失を抑え、信頼性の高、半導体装置を提供することができる。

[0015] 本発明は、前記第 1の側壁層が、前記ワードラインと前記 ONO膜に接する酸ィ匕シリコン膜と、該酸ィ匕シリコン膜に接する窒化シリコン膜とを有する半導体装置である。本発明によれば、窒化シリコン膜により第 1の側壁層がシリサイドィ匕することを防ぎ、酸化シリコン膜が窒化シリコン膜の応力を防ぐことにより、ワードライン上部のシリサイド化を容易に行うことができる。

[0016] 本発明は、前記開口部の側部に形成された第 2の側壁層を具備する半導体装置である。本発明によれば、コンタクトホールが所定の位置よりずれて形成された場合も、コンタクトホールは、 ONO膜から離れて形成される。これ〖こより、コンタクトホールを形成する際のドライエッチングの損傷力 SONO膜に及ぶことを、より確実に防止し、より信頼性の高、半導体装置を提供することができる。

[0017] 本発明は、前記第 2の側壁層は窒化シリコン膜を有する半導体装置である。本発明によれば、第 2の側壁層が、コンタクトホールをドライエッチングする時の層間絶縁膜との選択性を有することができる。これにより、損傷が ONO膜に及ぶことを、より確実に防止し、より信頼性の高、半導体装置を提供することができる。

[0018] 本発明は、前記絶縁膜は、前記層間絶縁膜および前記第 2の側壁層を含む半導体装置である。本発明によれば、層間絶縁膜および第 2の側壁層を前記絶縁膜として使用するため、製造工程の簡略ィ匕を図れる

[0019] 本発明は、前記ビットラインの間であって、前記開口部内の、前記半導体基板にトレンチ分離領域が形成されている半導体装置である。本発明によれば、ビットラインの間にあって、 ONO膜の開口部の下部にトレンチ分離領域を設け素子分離している。このため、 ONO膜に開口部を形成する際、ビットライン間の半導体基板に損傷層が形成されることがなぐビットライン間に流れるリーク電流を防止できる。

[0020] 本発明は、半導体基板内にビットラインを形成する工程と、前記半導体基板上に O NO膜を形成する工程と、前記 ONO膜に開口部を形成する工程と、

前記 ONO膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ビットラインに接続するコンタクトホールを形成する工程とを具備し、前記コンタクトホールを形成する工程が、前記 ONO膜と前記コンタクトホールを分離し、前記 ONO膜と前記コンタクトホールの間に絶縁膜を残存させる工程である半導体装置の製造方法である。本発明によれば、層間絶縁膜に、コンタクトホールを形成する際、 ONO膜の開口部がコンタクトホールより離れているため、 ONO膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層力もの電荷の損失を抑え、信頼性の高ヽ半導体装置の製造方法を提供することができる。

[0021] 本発明は、前記 ONO膜に開口部を形成する工程は、ワードラインと該ワードラインの側部に形成された第 1の側壁層とをマスクに、前記 ONO膜を除去する工程である半導体装置の製造方法である。本発明によれば、 ONO膜の開口部を簡便に形成することがでさる。

[0022] 本発明は、前記 ONO膜に開口部を形成する工程は、前記開口部を 1つのビットライン上にのみ形成する工程である半導体装置の製造方法である。本発明によれば、 ONO膜に形成された開口部は、 2以上のビットライン上には形成されていない。これにより、ビットライン間が ONO膜のエッチングに曝されることはない。よって、損傷層を通じリーク電流が流れることを防止できる。

[0023] 本発明は、前記開口部の側部に第 2の側壁層を形成する工程を更に具備する半導体装置の製造方法である。本発明によれば、コンタクトホールが所定の位置よりずれて形成された場合も、コンタクトホールは、 ONO膜から離れて形成される。これにより、コンタクトホールを形成する時のドライエッチングの損傷が ONO膜に及ぶことを、より確実に防止し、より信頼性の高い半導体装置の製造方法を提供することができる。

[0024] 本発明は、前記ビットラインを形成する工程の前に、隣接するビットライン間にあつて、かつ前記開口部内に位置するトレンチ分離領域を前記半導体基板に形成する工程を更に具備する半導体装置の製造方法である。本発明によれば、ビットラインの間にあって、 ONO膜の開口部の下部のトレンチ分離領域を設けで素子分離している。このため、 ONO膜に開口部を形成する際、ビットライン間の半導体基板に損傷層が形成されることがなぐビットライン間に流れるリーク電流を防止できる。

発明の効果

[0025] 本発明によれば、層間絶縁膜に、コンタクトホールを形成する際、 ONO膜がコンタタトホール力分離されて、るため、 ONO膜中に損傷領域が生じることを防止する。これにより、損傷領域に起因したトラップ層力もの電荷の損失を抑え、信頼性の高い半導体装置を提供することができる。

図面の簡単な説明 [図 1]図 1は従来技術の製造工程を示す上視図 (その 1)である。

圆 2]図 2は従来技術の製造工程を示す断面図（その 1)である。

圆 3]図 3は従来技術の製造工程を示す断面図（その 2)である。

圆 4]図 4は従来技術の製造工程を示す断面図（その 3)である。

圆 5]図 5は従来技術の製造工程を示す断面図（その 4)である。

圆 6]図 6は従来技術の製造工程を示す上視図（その 2)である。

圆 7]図 7は従来技術において、トラップ層から電荷が損失する原因を説明するための図である。

[図 8]図 8は本発明において、トラップ層からの電荷の損失を防止できることを説明するための図である。

圆 9]図 9は実施例 1の製造工程を示す断面図（その 1)である。

圆 10]図 10は実施例 1の製造工程を示す断面図（その 2)である。

[図 11]図 11は実施例 1の製造工程を示す断面図（その 3)である。

圆 12]図 12は実施例 1の製造工程を示す上視図である。

[図 13]図 13は実施例 1の製造工程を示す断面図（その 4)である。

圆 14]図 14は実施例 2の製造工程を示す断面図（その 1)である。

圆 15]図 15は実施例 2の製造工程を示す断面図（その 2)である。

圆 16]図 16は実施例 2の製造工程を示す断面図（その 3)である。

圆 17]図 17は実施例 2の製造工程を示す断面図（その 4)である。

圆 18]図 18は実施例 2の製造工程を示す上視図である。

圆 19]図 19は実施例 3の製造工程を示す断面図（その 1)である。

圆 20]図 20は実施例 3の製造工程を示す断面図（その 2)である。

圆 21]図 21は実施例 3の製造工程を示す断面図（その 3)である。

圆 22]図 22は実施例 3の製造工程を示す上視図である。

[図 23]図 23は実施例 3において、コンタクトホール 40が所定の位置よりずれて形成された場合の断面図である。

圆 24]図 24は実施例 4の製造工程を示す断面図（その 1)である。

圆 25]図 25は実施例 4の製造工程を示す断面図（その 2)である。 [図 26]図 26は実施例 4の製造工程を示す断面図（その 3)である。

[図 27]図 27は実施例 4の製造工程を示す断面図（その 4)である。

[図 28]図 28は実施例 4の製造工程を示す上視図（その 1)である。

[図 29]図 29は実施例 4の製造工程を示す上視図（その 2)である。

[図 30]図 30は実施例 4の変形例の断面図である。

発明を実施するための最良の形態

[0027] 本発明者は、従来技術におけるトラップ層からの電荷の損失について以下のような原因を考えた。図 7を用い説明する。図 7は、層間絶縁膜 30および ONO膜 16を貫通し、上部配線層（図示せず)をビットラインに接続するコンタクトホール 40を形成する工程の断面図である。このときコンタクトホール 40はドライエッチングにより形成される。ドライエッチングはプラズマ状態となったイオン 54が被エッチング材をィ匕学的および物理的にエッチングするものである。このとき、被エッチング材やその周辺の材料に、イオン衝撃による結晶の損傷や、イオンの導入、反応生成物の付着といった損傷を与える。従来技術では、コンタクトホール 40は層間絶縁膜 30と ONO膜 16をエッチングすることで形成される。層間絶縁膜 30は膜厚が厚ぐドライエッチング速度が遅い酸ィ匕シリコン膜が通常使われる。このため、このエッチングは、エッチングレートを上げるため、高密度プラズマ状態で、高パワーで行う。これにより、コンタクトホール 4 0の真下だけでなぐ側面方向にも損傷が加わる。この結果、コンタクトホール 40の側部にある ONO膜 16に損傷領域 52が形成される。絶縁膜の損傷領域にはバンドギヤップ中に損傷によるトラップ準位が形成され、トラップ準位がバンドを形成し、リーク電流が流れやすくなる。このため、トラップ層の電荷が損失する。

[0028] そこで、本発明においては、 ONO膜 16をコンタクトホール 40より分離した構造とした。図 8は本発明に係る効果を説明するための図である。コンタクトホール 40をドライエッチングにより形成する際、コンタクトホール 40が ONO膜 16に形成された開口部 46に包含されており、 ONO膜 16はコンタクトホール 40より分離されている。 ONO膜 16とコンタクトホール 40の間には絶縁膜として、層間絶縁膜 30を有している。よって、ドライエッチングにより損傷領域が ONO膜 16内に形成されることがない。これにより、ONO膜 16の損傷領域に起因したトラップ層の電荷の損失を抑制することができる実施例 1

[0029] 図 9から図 13を用い、実施例 1の製造方法について説明する。図 9から図 11および図 13は実施例 1の製造方法を説明する断面図である。

[0030] 図 9は従来技術の図 2と同じ図である。通常の技術を用い、 P型シリコン半導体基板 10 (または、半導体基板 10に形成された P型領域）内の所定領域に、例えば砒素をイオン注入し、熱処理を行う。これにより、半導体基板 10内に N型のビットライン 14を形成する。半導体基板 10上に ONO膜 16として酸ィ匕シリコン膜、窒化シリコン膜、酸化シリコン膜を、例えば CVD法により形成する。 ONO膜 16上に多結晶シリコン膜を形成し、所定領域を除去することにより、制御ゲートを兼ねたワードライン 20を形成する。

[0031] 次に、ワードライン 20の側部に接し ONO膜 16上に、サイドウォール法を用い第 1の側壁層 24を形成する。ここで、サイドウォール法とは、開口部を有する積層体に、例えば窒化シリコン膜を CVD法で形成したのち、全面をドライエッチングすることにより、開口部の側部に窒化シリコン膜の側壁層を残存させる方法である。第 1の側壁層 2 4は例えば窒化シリコン膜や酸ィ匕シリコン膜である。ワードラインの低抵抗ィ匕のため、ワードライン 20上部にシリサイド金属層 22を形成する。シリサイド金属層 22は、例えばコバルトをスパッタし、熱処理することにより形成する。

[0032] 次に、図 10において、全面をエッチングすることにより、 ONO膜 16を除去する。これにより、 ONO膜 16に開口部 44を形成する。このエッチングは、比較的薄い膜である ONO膜 16をエッチングするため、コンタクトホール 40を形成するエッチングのように、高密度プラズマや高パワーなエッチングを用いなくてもよい。よって、 ONO膜の側部には、損傷領域が形成されないか、形成されても非常に弱い損傷領域である。

[0033] 次に、図 11において、 ONO膜 16上に、層間絶縁膜 30を例えば BPSG等の酸ィ匕シリコン膜で形成する。層間絶縁膜 30を、フォトレジストをマスクにドライエッチングする。これにより、層間絶縁膜 30にビットラインに接続するコンタクトホール 40が形成され、 ONO膜 16とコンタクトホール 40の間に絶縁膜である層間絶縁膜 30が残存する。図 12は、このときの上視図（層間絶縁膜 30は図示せず)であり、図 12の A— A'断面が図 11である。図 12において、ビットライン 14の実線領域は、ビットライン 14上に ONO膜 16がな!/、ことを示して!/、る。

[0034] 図 13において、通常の配線層形成により、ビットライン 14はコンタクトホール 40を介し、上部配線層 34に接続される。また、層間絶縁膜 30は ONO膜 16上に設けられ、かつ開口部 44にビットライン 14に接続されたコンタクトホールを有することとなる。配線層 34は、例えばアルミニウムにより形成される。さらに、保護膜 32の形成を行いフラッシュメモリが完成する。

[0035] 図 11および 12に図示されているように、 ONO膜に形成された開口部 44は、ワードライン 20および第 1の側壁層 24以外の領域に形成されており、開口部 44は複数のビットライン 14に共通に形成されている。また、 ONO膜 16とコンタクトホール 40は分離しており、その間には絶縁膜である層間絶縁膜を有する。よって、コンタクトホール 40をドライエッチングするときの損傷が ONO膜 16に生じることはない。また、 ONO 膜の開口部 44を形成するときのエッチングの損傷は、前述のように、非常に小さい。よって、 ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制され、信頼性を改善させたフラッシュメモリを提供することができる。

[0036] なお、 ONO膜 16とコンタクトホール 40の距離を、コンタクトホール 40を形成する時のドライエッチングの側面方向への損傷力 SONO膜 16に及ぶことはない距離とすることにより、より確実に ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。

[0037] 実施例 1においては、ワードライン 20の側部に接し、 ONO膜 16上に形成された第 1の側壁層 24を有し、ワードライン 20とその側部に形成された第 1の側壁層 24とをマスクに ONO膜 16に開口部 44を形成している。これにより従来技術と同じ露光回数で、本発明を実現することができる。これより、製造工数が増えることなく簡便に本発明を実現することができる。

実施例 2

[0038] 実施例 2は ONO膜に形成された開口部が、ビットライン毎に形成された例である。

[0039] 図 14から図 17を用い、実施例 2の製造方法について説明する。図 14から図 17は実施例 2の製造方法を説明する断面図である。図 14は図 9と同じ図であり、実施例 1 と同じ製造工程で作製される。

[0040] 次に、図 15において、通常の露光技術を用い、フォトレジスト 34に所定の開口部を形成する。図 16において、フォトレジスト 34をマスクに、 ONO膜 16をエッチングする。その後フォトレジスト 34を除去する。これにより ONO膜 16に開口部 46が形成される。このときは比較的薄い膜である ONO膜 16をエッチングするため、 ONO膜の側部には、損傷領域が形成されないか、形成されても非常に弱い損傷領域である。

[0041] 次に、図 17において、層間絶縁膜 30を形成し、フォトレジストをマスクに、ドライエツチングし、コンタクトホール 40を形成する。図 18は、このときの上視図（層間絶縁膜 3 0は図示せず）であり、図 18の A-A'断面が図 17である。図 18において、ビットライン 14の実線領域は、ビットライン 14上に ONO膜 16がないことを、破線領域は、ビットライン上に ONO膜 16があることを示している。その後、通常の配線層形成により、ビットライン 14はコンタクトホール 40を介し、上部配線層（図示せず）に接続される。さらに、保護膜 (図示せず)の形成を行いフラッシュメモリが完成する。

[0042] 図 17および図 18に図示されているように、コンタクトホール 46は ONO膜 16に形成された開口部 46に包含されている。これにより、 ONO膜 16とコンタクトホール 40は分離されており、その間には絶縁膜として層間絶縁膜 30を有する。よって、コンタクトホール 40をドライエッチングするときの損傷が ONO膜 16に生じることはない。また、 O NO膜の開口部 46を形成するときのエッチングの損傷は、前述のように、非常に小さい。よって、 ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制され、信頼性を改善させたフラッシュメモリを提供することができる。

[0043] なお、 ONO膜 16とコンタクトホール 40の距離を、コンタクトホール 40を形成する時のドライエッチングの側面方向への損傷力 SONO膜 16に及ぶことはない距離とすることにより、より確実に ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。

[0044] また、実施例 1にお!/、ては、 ONO膜 16に開口部 44を形成するドライエッチングにより半導体基板 10表面に損傷層が形成される。前述のように、 ONO膜 16に開口部 44を形成するエッチングは、コンタクトホール 40を形成するときのエッチングよりは損傷層は発生し難いが、開口部の真下に相当する半導体基板 10の表面には損傷層が形成されてしまうことがある。これにより、損傷層を流れるリーク電流により、ビットライン 14間がリークすることがある。実施例 2においては、 ONO膜 16に開口部 46を形成する工程は、開口部 46を 1つのビットライン 14上のみに形成している。すなわち、 ONO膜 16に形成された開口部 46は、ビットライン 14毎に形成されている。これにより、ビットライン 14間が、前記損傷層を介し接続されておらず、ビットライン 14間をリーク電流が流れることを防止できる。

[0045] このように、実施例 2によれば、トラップ層の電荷の損失が抑制され信頼性が改善され、かつビットライン間のリーク電流を抑えたフラッシュメモリを提供することができる。実施例 3

[0046] 実施例 3は ONO膜に形成された開口部の側部に第 2の側壁層を形成した例である。

[0047] 図 19から図 22を用い、実施例 3の製造方法について説明する。図 19から図 21は実施例 3の製造方法を説明する断面図である。図 19は図 10と同じ図であり、実施例 1と同じ製造工程で作製される。

[0048] 次に、図 20において、第 1の側壁層 24の側部に、サイドウォール法により第 2の側壁層 26を形成する。第 2の側壁層 26は例えば窒化シリコン膜を用いる。

[0049] 次に、図 21において、層間絶縁膜 30を形成し、レジストをマスクに、ドライエツチングし、コンタクトホール 40を形成する。図 22は、このときの上視図（層間絶縁膜 30は図示せず）であり、図 22の A— A'断面が図 21である。図 22において、ビットライン 14 の実線領域は、ビットライン 14上に ONO膜 16がないことを示している。その後、通常の配線層形成により、ビットライン 14はコンタクトホール 40を介し、上部配線層（図示せず）に接続される。さらに、保護膜 (図示せず)の形成を行いフラッシュメモリが完成する。

[0050] 実施例 1においては微細化のため、ワードライン 20間距離を短縮された場合、以下の問題があった。ビットライン 14とコンタクトホール 40の距離が短くなると、コンタクトホール 40を形成する際、コンタクトホール 40が所定の位置よりずれ ONO膜 16に接してしまうことが想定される。この場合、コンタクトホール 40を形成する時の損傷領域が ONO膜 16に形成され、トラップ層の電荷の損失に到る。これを防止するため、ビットライン 14とコンタクトホール 40の露光時の重ね合わせの余裕を確保すると、メモリセルの微細化が難しくなる。

[0051] 実施例 3においては、 ONO膜 16に形成された開口部 44の側部に第 2の側壁層 2 6を有している。第 2の側壁層 26は、例えば窒化シリコン膜を用いることにより、コンタタトホール 40のドライエッチング時に、層間絶縁膜 30である酸ィ匕シリコン膜と選択性のあるエッチングを行うことができる。これにより、図 23のように、コンタクトホール 40が所定の位置よりずれて形成された場合も、コンタクトホール 40は、 ONO膜 16に形成されたの開口部 44に包含される。 ONO膜 16とコンタクトホール 40は分離しており、その間には、絶縁膜として層間絶縁膜 30および第 2の側壁層 26を有する。よって、コンタクトホール 40をドライエッチングするときの損傷が ONO膜 16に生じることはない。これにより、コンタクトホール 40を形成する時のドライエッチングの損傷が ONO膜 16に及ぶことを、より確実に防止できる。また、ビットライン 14とコンタクトホール 40の露光時の重ね合わせの余裕を小さくでき、メモリセルを微細化することができる。

[0052] なお、第 2の側壁層 26の膜厚を、コンタクトホール 40を形成する時のドライエツチングの側面方向への損傷が ONO膜 16に及ぶことはない距離とすることにより、より確実に ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。

[0053] このように、実施例 3によれば、トラップ層の電荷の損失防止をより確実に行うことができ、信頼性がより改善され、メモリセルの微細化可能なフラッシュメモリを提供することがでさる。

[0054] 実施例 3のように ONO膜 16に形成された開口部 44の側部に第 2の側壁層 26を形成することは、実施例 2のように ONO膜 16に形成された開口部がビットライン上毎に形成された場合も適用できる。この場合も、実施例 3と同様の効果が得られる。

実施例 4

[0055] 実施例 4は、ビットラインの間であって、 ONO膜に形成された開口部内にトレンチ分離領域を形成した例である。これにより、ビットライン間のリーク電流を抑え、かつ微細化に適した構造を提供することができる。

[0056] 図 24から図 29を用い、実施例 4の製造方法について説明する。図 24から図 27は実施例 4の製造方法を説明する断面図である。 [0057] まず、 P型シリコン半導体基板 10の所定の領域に通常の STI (Shallow Trench

Isolation)法を用い、半導体基板 10にトレンチ分離領域 50を形成する。トレンチ分離領域とは半導体基板 10に溝 (トレンチ)部を形成し、溝部に酸ィ匕シリコン膜を形成し埋め込んだ領域である。半導体を除去し酸ィ匕シリコン膜を形成しているため、リーク電流を抑えることが出来る。トレンチ分離領域 50は例えば以下の方法で形成する。所定領域の半導体基板 10をドライエッチング法によりエッチングし、溝部を形成する。その後、全面に熱酸ィ匕法または CVD法により酸ィ匕シリコン膜を形成する。 CMP ( Chemical Mechanical Polish)法または選択的なエッチングにより平坦ィ匕する。これにより、溝部に酸ィ匕シリコン膜が埋め込まれ、トレンチ分離領域が形成される。

[0058] 図 28は、トレンチ分離領域 50が形成された後の上視図である。図 24は A-A'の断面図、図 25は B— B'の断面図である。隣接するビットライン 14の間であって、かつ O NO膜 16に形成された開口部 44内にトレンチ分離領域 50が半導体基板 10に形成されている。トレンチ分離領域 50の形成は、周辺回路領域のトレンチ分離領域の形成と同時に行うことにより、製造工程の簡略ィ匕を行うこともできる。

[0059] 次に、実施例 3の図 19から 21と同じ製造工程を行う。これにより、 ONO膜 16に開口部 44と、コンタクトホール 40が形成される。図 29は上視図（層間絶縁膜 30は図示していない）であり、図 26および図 27はそれぞれ A— A'および B— B'の断面図である。図 29において、ビットライン 14の実線領域は、ビットライン 14上に ONO膜 16がないことを示している。ビットライン 14の間であって、 ONO膜 16に形成された開口部 44 内にトレンチ分離領域 50が形成されている。その後、通常の配線層形成により、ビットライン 14はコンタクトホール 40を介し、上部配線層（図示せず）に接続される。さらに、保護膜 (図示せず)の形成を行いフラッシュメモリが完成する。

[0060] 図 26、 27および 29に図示されているように、 ONO膜 16とコンタクトホール 40は分離している。また、コンタクトホール 40と開口部 44の重ね合わせがすれた場合であつても、第 2の側壁層 26により、コンタクトホール 40をドライエッチングするときの損傷が ONO膜 16に生じることはない。また、 ONO膜の開口部 44を形成するときのエツチングの損傷は、前述のように、非常に小さい。よって、 ONO膜中の損傷領域に起因したトラップ層の電荷の損失が抑制される。 [0061] 実施例 1、 3においては、 ONO膜 16に開口部 44を形成するドライエッチングにより半導体基板 10表面に損傷層が形成される。損傷層を流れるリーク電流により、ビットライン間にリーク電流が流れるという問題があった。さらに、実施例 2においては、 ON O膜 16に開口部 44を形成するためと、コンタクトホール 40の形成のためと、の 2回の露光工程が必要であった。 2回露光工程を行うと、それぞれの露光工程での重ね合わせの余裕を持っため、ワードライン間距離の微細化が難しくなる、また、製造工程も複雑化する、という問題があった。

[0062] 実施例 4においては、ビットライン 14の間にあって、 ONO膜 16の開口部 44内の半導体基板 10にトレンチ分離領域 50を設け素子分離している。このため、 ONO膜 16 に開口部 44を形成する際、半導体基板 10に導入された損傷層により、ビットライン 1 4間に流れるリーク電流を防止できる。また、 ONO膜 16の開口部 44は、ワードライン 20とその側部に形成された第 1の側壁層 24をマスクに、 ONO膜 16をエッチングすることにより形成される。よって、露光工程は、コンタクトホール 40の形成のために行う 1 回で済む。これにより、ワードライン 20間の微細化を行うことができ、製造工程も簡略化できる

[0063] このように、実施例 4によれば、トラップ層の電荷の損失を防止することにより信頼性を改善させ、ビットライン 14間のリーク電流を防止し、かつワードライン 20間の微細化を行うことができるフラッシュメモリを提供することができる。

[0064] 実施例 4のように、ビットライン 14の間にあって、 ONO膜 16の開口部 44の下部をトレンチ分離領域 50で素子分離することは、例えば、実施例 1のように第 2の側壁層を有さない場合にも適用でき、同様の効果が得られる。

[0065] 図 30は実施例 4の変形例のコンタクトホール 40を形成する際の断面図である。本変形例は第 1の側壁層を、ワードライン 20の側部と ONO膜 16上に形成された (すなわち、ワードライン 20と ONO膜 16に接した)酸ィ匕シリコン層 27と、酸ィ匕シリコン膜 27 に接する窒化シリコン膜 28で形成している。その他の構成は実施例 4の図 26と同じである。

[0066] ワードライン 20上部のシリサイド金属 22形成は第 1の側壁層形成後行うことが好ましい。仮に、第 1の側壁層形成前にシリサイド金属 22形成を行うと、ワードライン 20の側部もシリサイド化されるためである。また、仮に第 2の側壁層形成後にシリサイド金属 22形成を行うと、 ONO膜 16の開口部 44下の半導体基板 10上もシリサイドィ匕されてしまうためである。一方、シリサイド金属 22の形成の際は、シリサイドィ匕させない絶縁膜は窒化シリコン膜が好ましい。酸ィ匕シリコン膜はシリサイド化され易いためである。よって、第 1の側壁層の表面は、窒化シリコン膜にすることが好ましい。

[0067] し力しながら、第 1の側壁層が窒化シリコン膜であると、応力が大きぐ熱処理の際剥がれの原因になり易い。そこで、本変形例においては、第 1の側壁層の表面は窒化シリコン膜 28を形成し、ワードライン 20および ONO膜の間に緩衝層として酸ィ匕シリコン膜 27を形成した。これにより、第 1の側壁層の表面はシリサイド化され難ぐ応力で剥がれ難、半導体装置を提供することができる。

[0068] 本変形例は実施例 1から 3にも適用でき、同様の効果を得ることができる。また、実施例 1から実施例 4においては、ワードラインの低抵抗ィ匕のため、ワードライン 20上部にシリサイド金属 22を形成して、るが形成しなくてもよ!、。

[0069] 以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形'変更が可能である。例えば、 NOR型の浮遊ゲート型フラッシュメモリ以外の浮遊ゲート型フラッシュメモリ、 MONOS(Metal Oxide Nitride Oxide Silicon)型、または SONOS(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメモリにも応用することが可能である。

Claims

請求の範囲

[I] ビットラインを有する半導体基板と、

該半導体基板上に形成された、開口部を有する ONO膜と、

前記 ONO膜上に設けられ、かつ前記開口部に前記ビットラインに接続されたコンタタトホールを有する層間絶縁膜とを具備し、

前記 ONO膜と前記コンタクトホールが分離しており、前記 ONO膜と前記コンタクトホールとの間に絶縁膜を有する半導体装置。

[2] 前記絶縁膜は前記層間絶縁膜の一部分である請求項 1記載の半導体装置。

[3] 前記 ONO膜に形成された開口部は、複数のビットラインに共通に設けられている請求項 1又は 2記載の半導体装置。

[4] 前記 ONO膜に形成された開口部は、ビットライン毎に設けられている請求項 1又は 2 記載の半導体装置。

[5] ワードラインの側部に接し前記 ONO膜上に形成された第 1の側壁層を具備し、前記 ONO膜に形成された開口部は、前記ワードラインと前記第 1の側壁層をマスクに形成された請求項 1から 4のいずれか一項記載の半導体装置。

[6] 前記第 1の側壁層が、前記ワードラインと前記 ONO膜に接する酸ィ匕シリコン膜と、該酸ィ匕シリコン膜に接する窒化シリコン膜とを有する請求項 5記載の半導体装置。

[7] 前記開口部の側部に形成された第 2の側壁層を具備する請求項 1から 6の、ずれか一項記載の半導体装置。

[8] 前記第 2の側壁層は窒化シリコン膜を有する請求項 7記載の半導体装置。

[9] 前記絶縁膜は、前記層間絶縁膜および前記第 2の側壁層を含む請求項 7又は 8記載の半導体装置。

[10] 前記ビットラインの間であって、前記開口部内の、前記半導体基板にトレンチ分離領域が形成されている請求項 1から 9のいずれか一項記載の半導体装置。

[II] 半導体基板内にビットラインを形成する工程と、

前記半導体基板上に ONO膜を形成する工程と、

前記 ONO膜に開口部を形成する工程と、

前記 ONO膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記ビットラインに接続するコンタクトホールを形成する工程とを具備し、

前記コンタクトホールを形成する工程が、前記 ONO膜と前記コンタクトホールを分離し、前記 ONO膜と前記コンタクトホールの間に絶縁膜を残存させる工程である半導体装置の製造方法。

[12] 前記 ONO膜に開口部を形成する工程は、ワードラインと該ワードラインの側部に形成された第 1の側壁層とをマスクに、前記 ONO膜を除去する工程である請求項 11記載の半導体装置の製造方法。

[13] 前記 ONO膜に開口部を形成する工程は、前記開口部を 1つのビットライン上にのみ形成する工程である請求項 11記載の半導体装置の製造方法。

[14] 前記開口部の側部に第 2の側壁層を形成する工程を更に具備する請求項 11から 13 の!、ずれか一項記載の半導体装置の製造方法。

[15] 前記ビットラインを形成する工程の前に、隣接するビットライン間にあって、かつ前記開口部内に位置するトレンチ分離領域を前記半導体基板に形成する工程を更に具備する請求項 11から 14のいずれか一項記載の半導体装置の製造方法。