KR20050084553A

KR20050084553A - 적층 세라믹 전자 부품 및 그 제조방법

Info

Publication number: KR20050084553A
Application number: KR1020057004422A
Authority: KR
Inventors: 토무 타카자와
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2003-09-30
Filing date: 2004-08-31
Publication date: 2005-08-26
Also published as: KR100678325B1; US20060014303A1; WO2005034151A1; US7251120B2; CN1701399A; JPWO2005034151A1

Abstract

저투자율(低透磁率) 세라믹 그린시트를 적층하여 구성한 저투자율 코일부(15)의 내부에는, 제1 코일(La)과 다수의 공공(空孔; pore)이 형성된다. 한편, 고투자율(高透磁率) 세라믹 그린시트를 적층하여 구성한 고투자율 코일부(16)의 내부에도, 제2 코일(Lb)과 소수의 공공이 형성된다. 제1 코일(La)과 제2 코일(Lb)은 전기적으로 직렬로 접속하여 나선상 코일(L)을 구성한다. 공공이 적은 페라이트 세라믹스로 이루어지는 코일부(16)는 투자율 및 유전율이 높고, 공공이 많은 페라이트 세라믹스로 이루어지는 코일부(15)는 투자율 및 유전율이 낮다.

Description

적층 세라믹 전자 부품 및 그 제조방법{Monolithic ceramic electronic component and method for making the same}

본 발명은 적층 세라믹 전자 부품 및 그 제조방법, 특히, 적층 인덕터나 적층 커패시터, 적층 LC 복합 부품 등의 적층 세라믹 전자 부품 및 그 제조방법에 관한 것이다.

종래, 칩형의 소음 대책 부품에 있어서, 넓은 주파수 대역에서 높은 임피던스를 확보하여 소음 저감 효과를 얻기 위하여, 고투자율(高透磁率)의 자성체층과 저투자율(低透磁率)의 자성체층을 적층하고, 각각의 내부에 코일을 배치하여, 이것을 직렬접속한 것이 있다.

그러한 예로서, 특허 문헌 1에 기재된 바와 같이, 투자율이 높은 자성체층과 투자율이 낮은 자성체층을, 비자성체(非磁性體) 중간층을 개재하여 일체적으로 적층한 구조를 갖는 적층 인덕터가 제안되어 있다. 비자성체 중간층은, 투자율이 높은 자성체층과 투자율이 낮은 자성체층의 각각의 재료가 상호 확산하는 것을 방지하고, 양자의 자기 특성이 열화하는 것을 방지한다.

또한, 특허 문헌 2에 기재된 바와 같이, 커패시터부와 코일부를 각각 다른 유전율의 유전체층으로 구성하고, 이들 다른 유전율의 유전체층을 일체적으로 적층한 구조를 갖는 적층 LC 복합 부품도 알려져 있다.

그러나, 특허 문헌 1의 적층 인덕터와 같이, 비자성체 중간층을 사용한 경우에는, 자성체층끼리의 접합과 비교해서 접합 강도가 약해진다는 문제가 있었다. 또한, 양호한 접합을 얻기 위해서는, 소성 시의 자성체층의 수축률과 비자성체 중간층의 수축률을 맞출 필요가 있어, 번잡한 작업이나 기술이 요구된다. 더욱이, 중간층을 위한 새로운 재료를 준비하지 않으면 안되어, 이것은 제조비용이 상승하는 하나의 요인이었다. 특허 문헌 2의 적층 LC 복합 부품의 경우도 실질적으로 같은 문제가 있다.

(특허 문헌 1: 일본국 특허공개 평9-7835호 공보)

(특허 문헌 2: 일본국 특허공개 평6-232005호 공보)

도 1은 본 발명에 따른 적층 세라믹 전자 부품의 제1 실시예를 나타내는 분해 사시도이다.

도 2는 도 1에 나타낸 적층 세라믹 전자 부품의 외관 사시도이다.

도 3은 도 2에 나타낸 적층 세라믹 전자 부품의 세라믹 적층체의 일부를 모식적으로 나타내는 확대 단면도이다.

도 4는 도 2에 나타낸 적층 세라믹 전자 부품을 모식적으로 나타내는 단면도이다.

도 5는 도 4에 나타낸 적층 세라믹 전자 부품의 주파수 특성을 나타내는 그래프이다.

도 6은 본 발명에 따른 적층 세라믹 전자 부품의 제3 실시예를 나타내는 분해 사시도이다.

도 7은 도 6에 나타낸 적층 세라믹 전자 부품을 모식적으로 나타내는 단면도이다.

그래서, 본 발명의 목적은, 중간층을 형성할 필요가 없고, 또한, 유전율이나 투자율의 제한이 적은 적층 세라믹 전자 부품 및 그 제조방법을 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 적층 세라믹 전자 부품은,

(a) 세라믹층과 내부 전극을 적층하여 구성한 제1 소자부와,

(b) 세라믹층과 내부 전극을 적층하여 구성한 제2 소자부를 구비하고,

(c) 적어도 제1 소자부와 제2 소자부를 적층하여 세라믹 적층체를 구성하며, 제1 소자부의 세라믹층의 공공율(空孔率; porosity)과 제2 소자부의 세라믹층의 공공율이 다른 것을 특징으로 한다.

그리고, 예를 들면, 제1 소자부가 내부 전극을 전기적으로 접속하여 구성한 제1 코일을 내장하고, 제2 소자부가 내부 전극을 전기적으로 접속하여 구성한 제2 코일을 내장하며, 제1 코일과 제2 코일이 전기적으로 접속하여 인덕터를 구성하고 있다. 혹은, 제1 소자부가 내부 전극을 전기적으로 접속하여 구성한 코일을 내장하고, 제2 소자부가 세라믹층을 사이에 두고 대향하는 내부 전극으로 구성한 커패시터를 내장하며, 제2 소자부의 세라믹층의 공공율이, 제1 소자부의 세라믹층의 공공율보다 낮고, 코일과 커패시터가 전기적으로 접속하여 LC필터를 구성하고 있다.

세라믹층은, 공공(空孔; pore)을 높은 비율로 포함하고 있으면, 투자율이나 유전율이 낮아진다. 따라서, 동일 종류의 재료라고 해도, 공공율을 다르게 함으로써, 다른 투자율이나 유전율을 갖는 제1 소자부 및 제2 소자부가 얻어진다.

또한, 본 발명에 따른 적층 세라믹 전자 부품의 제조방법은,

(d) 세라믹층과 내부 전극을 적층하여 구성한 제1 소자부와, 세라믹층과 내부 전극을 적층하여 구성한 제2 소자부를 구비하고, 적어도 제1 소자부와 제2 소자부를 적층하여 세라믹 적층체를 구성한 적층 세라믹 전자 부품의 제조방법에 있어서,

(e) 제1 소자부의 세라믹층이 되는 세라믹 슬러리에의 입상 소실재(粒狀燒失材)의 첨가량과, 제2 소자부의 세라믹층이 되는 세라믹 슬러리에의 입상 소실재의 첨가량을 다르게 하여, 세라믹층의 공공율이 서로 다른 제1 소자부 및 제2 소자부를 제작하는 것을 특징으로 한다.

상기 제1 소자부의 세라믹층이 되는 세라믹 슬러리 또는 상기 제2 소자부의 세라믹층이 되는 세라믹 슬러리 중 어느 한쪽에 입상 소실재는 첨가되지 않아도 된다.

(발명의 효과)

본 발명에 의하면, 제1 소자부의 세라믹층의 공공율과 제2 소자부의 세라믹층의 공공율을 다르게 함으로써, 제1 소자부의 세라믹층과 제2 소자부의 세라믹층이 동일 종류의 재료라고 해도, 제1 소자부와 제2 소자부의 투자율이나 유전율을 다르게 할 수 있다. 이 결과, 중간층을 형성할 필요가 없고, 또한, 유전율이나 투자율의 설계의 자유도가 높은 적층 세라믹 전자 부품이 얻어진다.

이하, 본 발명에 따른 적층 세라믹 전자 부품 및 그 제조방법의 실시예에 대해서 첨부의 도면을 참조하여 설명한다.

(제1 실시예, 도 1∼도 5)

도 1에 나타내는 바와 같이, 적층 인덕터(1)는, 코일용 도체 패턴(5)이나 층간 접속용 비아홀(via-hole)(6)을 형성한 내층용 저투자율 세라믹 그린시트(12)와, 인출용 비아홀(8)을 형성한 외층용 저투자율 세라믹 그린시트(12)와, 코일용 도체 패턴(5)이나 층간 접속용 비아홀(6)을 형성한 내층용 고투자율 세라믹 그린시트(13)와, 인출용 비아홀(8)을 형성한 외층용 고투자율 세라믹 그린시트(13) 등으로 구성되어 있다.

고투자율 세라믹 그린시트(13)는, 이하와 같이 해서 제작된다. 니켈, 아연 및 구리의 산화물 원료를 혼합하여 800℃, 1시간 하소(calcine)했다. 그런 다음, 볼밀(ball mill)에 의해 분쇄하고, 건조함으로써, 평균 입경이 약 2㎛인 Ni-Zn-Cu계 페라이트(ferrite) 원료(산화물 혼합 분말)를 얻었다.

다음으로, 이 페라이트 원료에, 용매, 결합제 및 분산제를 더하여 혼합 반죽하고, 슬러리 형상으로 한다. 그런 다음, 슬러리 형상의 페라이트 원료를 이용하여 닥터 블레이드법(doctor blade process) 등의 방법으로 두께 40㎛의 고투자율 세라믹 그린시트(13)를 제작했다.

한편, 저투자율 세라믹 그린시트(12)는, 이하와 같이 해서 제작된다. 니켈, 아연 및 구리의 산화물 원료를 혼합하여 800℃, 1시간 하소했다. 그런 다음, 볼밀에 의해 분쇄하고, 건조함으로써, 평균 입경이 약 2㎛인 Ni-Zn-Cu계 페라이트 원료(산화물 혼합 분말)를 얻었다.

다음으로, 이 페라이트 원료에, 시판의 구(球) 형상 폴리머, 예를 들면 평균 입경이 8㎛인 가교 폴리스티렌(crosslinked polystyrene)으로 이루어지는 구 형상의 소실재를 첨가하고, 용매, 결합제 및 분산제를 더하여 혼합 반죽하여, 슬러리 형상으로 한다. 본 제1 실시형태에서는, 소실재로서, 세키스이 카세이힝 코교 가부시키가이샤(SEKISUI PLASTICS CO., LTD.) 제조의, 상품명이 테크폴리머(TECHPOLYMER)라고 칭하는 소실재를 이용하여, 공공율이 60%가 되도록 페라이트 원료에 첨가했다. 그런 다음, 슬러리 형상의 페라이트 원료를 이용하여 닥터 블레이드법 등의 방법으로 두께 40㎛의 저투자율 세라믹 그린시트(12)를 제작했다. 소실재는, 후 공정의 소성 시에 소실(燒失)하고, 그 후에 공공(空孔)을 형성하게 된다.

코일용 도체 패턴(5)은, Ag, Pd, Cu, Au나 이들의 합금 등으로 이루어지고, 슬러리 인쇄 등의 방법에 의해 형성된다. 또한, 층간 접속용 비아홀(6)이나 인출용 비아홀(8)은, 레이저 빔(laser beam) 등을 이용하여 비아홀의 구멍을 뚫고, 이 구멍에 Ag, Pd, Cu, Au나 이들의 합금 등의 도전성 페이스트(paste)를 충전함으로써 형성된다.

코일용 도체 패턴(5)은 층간 접속용 비아홀(6)을 통해서 전기적으로 직렬로 접속되며, 나선상 코일(L)을 형성한다. 나선상 코일(L)의 양단부는 인출용 비아홀(8)에 전기적으로 접속된다.

각 시트(12, 13)는 적층되어 압착(壓着)되고, 도 2에 나타내는 바와 같은 직육면체 형상을 갖는 세라믹 적층체(20)로 된다. 그리고, 이것을 400℃에서 3시간 열처리(탈결합제 처리(binder removal treatment))를 행한 후, 915℃에서 2시간 소성함으로써, 소결 세라믹 적층체(20)를 얻는다.

이것에 의해, 저투자율 세라믹 그린시트(12)를 적층하여 구성한 저투자율 코일부(15)의 내부에는, 코일용 도체 패턴(5)을 전기적으로 직렬로 접속하여 구성한 제1 코일(La)과 다수의 공공(32)(도 3 참조)이 형성된다. 공공(32)의 평균 직경은 5∼20㎛이고, 저투자율 코일부(15)의 공공의 체적 함유율(공공율)은 30∼80%가 바람직하다. 저투자율 코일부(15)의 공공율은 이하의 식으로 산출된다. 단, 공공(공기)의 비중을 0g/㎤로 했다.

저투자율 코일부(15)의 공공율={1-(W/V)/G}×100(%)

W: 저투자율 코일부(15)의 세라믹 시트(소성 후)(12)만의 총 중량

V: 저투자율 코일부(15)의 세라믹 시트(소성 후)(12)만의 체적

G: 페라이트 원료의 이론 밀도

공공율이 30% 미만이 되면, 유전율이 높아져서, 충분히 유전율을 저하시킬 수가 없기 때문이다. 또한, 공공율이 80%를 넘으면, 소성 후의 저투자율 코일부(15)의 기계적 강도가 저하하고, 그 후의 수지 함침 가공 등이 곤란해지므로 바람직하지 않기 때문이다.

한편, 고투자율 세라믹 그린시트(13)를 적층하여 구성한 고투자율 코일부(16)의 내부에도, 코일용 도체 패턴(5)을 전기적으로 직렬로 접속하여 구성한 제2 코일(Lb)과 소수의 공공이 형성된다. 제2 코일(Lb)과 제1 코일(La)은 전기적으로 직렬로 접속하여 나선상 코일(L)을 구성한다. 공공은, 슬러리 형상의 페라이트 원료를 제작할 때에 포함된 기포나 결합제 및 분산제의 휘발성 성분에 의해 생긴 것이다. 단, 고투자율 코일부(16)에 형성되는 공공은 적으며, 그 공공율은 10% 이하이다. 고투자율 코일부(16)의 각각의 공공율은 이하의 식으로 산출된다.

고투자율 코일부(16)의 공공율={1-(W1/V1)/G}×100(%)

W1: 고투자율 코일부(16)의 세라믹 시트(소성 후)(13)의 총 중량

V1: 고투자율 코일부(16)의 세라믹 시트(소성 후)(13)의 체적

G: 페라이트 원료의 이론 밀도

한편, 저투자율 코일부(15)나 고투자율 코일부(16)에 형성되는 공공은, 개공공(open pores) 및 폐공공(closed pores)을 포함한다. 또한, 고투자율 코일부(16)는 저투자율 코일부(15)보다 상대적으로 투자율이 높으면 되고, 적층 인덕터(1)의 사양(仕樣; specification)에 따라, 고투자율 코일부(16)의 세라믹 그린시트(13)로서, 소실재를 첨가한 것을 사용해도 된다.

다음으로, 소결 세라믹 적층체(20)의 좌우의 단면에는, 외부 전극(21, 22)이 형성된다. 외부 전극(21, 22)은 인출용 비아홀(8)을 통해서 나선상 코일(L)에 전기적으로 접속된다. 외부 전극(21, 22)의 꺾임부(folded portions)는 4개의 측면에 각각 연장하고 있다. 외부 전극(21, 22)은, 도포, 베이킹(baking) 등의 방법에 의해 형성된다.

다음으로, 소결 세라믹 적층체(20)를, 유전율 3.4의 에폭시계 수지(epoxy resin)(혹은, 수용성 글래스(water-soluble glass)) 중에 침지하여, 공공 내에 에폭시계 수지를 충전함과 동시에, 소결 세라믹 적층체(20)의 표면에 에폭시계 수지막을 형성한다. 이후, 150∼180℃(2시간)에서 에폭시계 수지를 경화시켰다. 한편, 상술한 외부 전극(21, 22)의 베이킹 온도는 850℃ 전후로 고온이기 때문에, 수지 함침 전에 외부 전극(21, 22)을 형성해 두는 것이 바람직하다.

도 3은, 소결 세라믹 적층체(20)의 저투자율 코일부(15)의 일부 확대 단면도이다. 소결 세라믹 적층체(20)의 내부에는 복수의 공공(32)이 형성되어 있다. 공공(32)에는, 에폭시계 수지(33)가 충전되어 있으며, 소결 세라믹 적층체(20)의 표면도 에폭시계 수지(33)에 의해 덮혀 있다. 이 공공(32) 중, 30∼70체적%는, 수지(33)로 충전되어 있다. 즉, 공공(32)에는, 그 내부 전체에 수지(33)가 충전되어 있어도 되나, 그 내부의 일부에만 충전되어 있어도 되고, 그 경우에는, 공공(32) 내에 충전된 수지(33) 중에 공공(34)이 더 형성된다.

다음으로, 수지를 함침시킨 소결 세라믹 적층체(20)를 배럴 연마(barrel grinding)하여, 외부 전극(21, 22)의 금속 표면을 보다 확실하게 노출시킨 후, 니켈 도금 및 Sn 도금을 행하여, 외부 전극(21, 22)의 표면에 도금층을 형성한다. 이렇게 해서, 도 4에 나타내는 바와 같은 적층 인덕터(1)가 얻어진다.

이상의 구성으로 이루어지는 적층 인덕터(1)에 있어서, 공공이 적은 페라이트 세라믹스로 이루어지는 코일부(16)는 투자율이 높고, 공공이 많은 페라이트 세라믹스로 이루어지는 코일부(15)는 투자율이 낮다. 본 제1 실시예의 경우, 고투자율 코일부(16)의 처음 투자율(initial permeability)은 430이고, 저투자율 코일부(15)의 처음 투자율은 133이었다.

또한, 공공이 적은 페라이트 세라믹스로 이루어지는 코일부(16)는 투자율 및 유전율이 높고, 공공이 많은 페라이트 세라믹스로 이루어지는 코일부(15)는 투자율 및 유전율이 낮아진다. 따라서, 코일부(15)의 제1 코일(La)의 인덕턴스 쪽이 코일부(16)의 제2 코일(Lb)의 인덕턴스보다 작아진다. 그리고, 코일부(15)의 제1 코일(La)에 병렬로 형성되는 부유용량(浮遊容量)(Ca)이, 코일부(16)의 제2 코일(Lb)에 병렬로 형성되는 부유용량(Cb)보다 작아진다. 따라서, 제1 코일(La)과 부유용량(Ca)으로 형성되는 LC 병렬 공진회로의 공진 주파수 Fa=1/2π(LaCa)^1/2는, 제2 코일(Lb)과 부유용량(Cb)으로 형성되는 LC 병렬 공진회로의 공진 주파수 Fb=1/2π(LbCb)^1/2보다 높아진다. 이 결과, 광대역에서 고(高) 임피던스의 적층 인덕터(1)를 얻을 수 있다.

도 5는, 적층 인덕터(1)의 임피던스 특성을 나타내는 그래프이다. 도 5에 있어서, 실선 41이 저투자율 코일부(15)의 임피던스 특성을 표시하고, 실선 42가 고투자율 코일부(16)의 임피던스 특성을 표시하며, 실선 43이 양자의 합성 임피던스 특성을 표시한다.

이 결과, 고 임피던스 대역폭이 광대역에 걸쳐서 소음 제거 효과를 갖는 적층 인덕터(1)를 얻을 수 있다.

또한, 페라이트 세라믹 재료에는, 동일 종류의 페라이트 재료를 이용하고 있기 때문에, 비자성체 중간층을 사이에 둔 종래의 적층 인덕터와 비교해서, 저투자율 코일부(15)와 고투자율 코일부(16)의 접합계면(接合界面)에서의 접합 강도가 세다. 더욱이, 소성 시의 저투자율 코일부(15)의 수축률과 고투자율 코일부(16)의 수축률이 실질적으로 같기 때문에, 양호한 접합이 용이하게 얻어진다. 또한, 저투자율 코일부(15)와 고투자율 코일부(16)의 각각의 페라이트 세라믹 재료의 상호 확산에 의해, 코일부(15, 16)의 자기 특성이 열화한다는 염려도 없다.

또한, 적층 인덕터(1)는, 소위 옆으로 감긴 타입(horizontal winding type)이며, 세라믹 그린시트(12, 13)의 적층 방향이, 세라믹 적층체(20)의 실장면(實裝面; mounting surface)과 평행하고, 또한, 외부 전극(21, 22)에 대해서 수직이다. 외부 전극(21과 22) 사이에는, 유전율이 다른 코일부(15, 16)가 직렬로 배치되어 있고, 부유용량(Ca, Cb)은 주로 대향하는 외부 전극(21과 22) 사이에서 발생한다. 본 제1 실시예의 경우, 공공이 많은 페라이트 세라믹스로 이루어지는 코일부(15)는, 공공이 적은 페라이트 세라믹스로 이루어지는 코일부(16)보다 유전율이 1/10 정도로 되어 있다. 코일부(15, 16)는 직렬로 배치되어 있기 때문에, 적층 인덕터(1) 전체의 부유용량은 작아지고, 고주파 특성은 좋아진다.

더욱이, 필요하다면, 코일부(15, 16)에 각각 내장되어 있는 제1 코일(La)의 감김 방향(winding directions)과 제2 코일(Lb)의 감김 방향을 역방향으로 해도 된다. 이것에 의해, 제1 코일(La)과 제2 코일(Lb)의 자기적 결합이 억제되고, 저투자율 코일부(15)의 제1 코일(La)에 의한 고주파 소음 제거 효과와, 고투자율 코일부(16)의 제2 코일(Lb)에 의한 저주파 소음 제거 효과가 서로 독립적으로 발휘되게 되어, 보다 한층 소음 제거 효과가 뛰어난 적층 인덕터(1)가 얻어진다.

(제2 실시예)

본 제2 실시예는, 상기 제1 실시예와 동일한 구성으로 이루어지는 적층 인덕터이며, 고투자율 세라믹 그린시트 및 저투자율 세라믹 그린시트는 제1 실시예와 동일한 재료 및 동일한 공정에 의해 제작된다. 단, 고투자율 세라믹 그린시트를 제작할 때에 페라이트 원료에 소실재를 첨가함으로써, 공공율 20%의 고투자율 코일부로 했다. 저투자율 세라믹 그린시트는 제1 실시예와 동일하게 제작되고, 저투자율 코일부의 공공율은 60%이다.

본 제2 실시예에 의하면, 상기 제1 실시예와 동일한 작용 효과를 나타냄과 동시에, 고투자율 코일부 및 저투자율 코일부의 양쪽에 소실재가 첨가되어 있기 때문에, 두 개의 코일부는 소성 시의 수축률이 접근하고, 그 접합 강도가 제1 실시예보다도 커진다. 또한, 고투자율 코일부에도 수지가 함침되기 때문에, 적층체의 강도도 커진다.

(제3 실시예, 도 6 및 도 7)

도 6에 나타내는 바와 같이, 적층 LC필터(51)는, 코일부(65, 66) 사이에 커패시터부(67)를 끼운 구조를 갖고 있다. 코일부(65, 66)는 각각, 코일용 도체 패턴(55)이나 층간 접속용 비아홀(56)을 형성한 세라믹 그린시트(62)와, 인출용 비아홀(58)을 형성한 세라믹 그린시트(62) 등으로 구성되어 있다. 커패시터부(67)는, 커패시터 도체(59)나 층간 접속용 비아홀(56)을 형성한 세라믹 그린시트(63)와, 커패시터 도체(60)나 층간 접속용 비아홀(56)을 형성한 세라믹 그린시트(63) 등으로 구성되어 있다.

세라믹 그린시트(63)는 상기 제1 실시예의 세라믹 그린시트(13)와 동일하게 하여 제작되기 때문에, 그 상세한 설명은 생략한다. 한편, 세라믹 그린시트(62)도, 공공율이 80%가 되도록 소실재를 페라이트 원료에 첨가한 것 이외에는, 상기 제1 실시예의 세라믹 그린시트(12)와 동일하게 하여 제작되기 때문에, 그 상세한 설명은 생략한다.

각 시트(62, 63)는 적층되어 압착된 후, 소성되어, 도 7에 나타내는 바와 같은 직육면체 형상을 갖는 소결 세라믹 적층체(70)로 된다. 이것에 의해, 세라믹 그린시트(62)를 적층하여 구성한 코일부(65, 66)의 내부에는 각각 코일용 도체 패턴(55)을 전기적으로 직렬로 접속하여 이루어지는 코일(L1, L2)과 다수의 공공이 형성된다.

한편, 세라믹 그린시트(63)를 적층하여 구성한 커패시터부(67)의 내부에는, 커패시터 전극(59와 60)을 대향시켜서 이루어지는 커패시터(C)와 소수의 공공이 형성된다. 커패시터(C)와 코일(L1, L2)은 전기적으로 접속하여 T형 LC필터를 구성한다.

다음으로, 소결 세라믹 적층체(70)의 좌우 단면 및 중앙부에, 외부 전극(71, 72, 73)이 형성된다. 외부 전극(71, 72)은 각각, 인출용 비아홀(58)을 통해서 나선상 코일(L1, L2)에 전기적으로 접속된다.

다음으로, 소결 세라믹 적층체(70)를, 유전율 3.4의 에폭시계 수지(혹은, 수용성 글래스) 중에 침지하여, 수지를 함침시킨다. 수지를 함침시킨 소결 세라믹 적층체(70)를 배럴 연마한 후, 외부 전극(71∼73)의 표면에 도금층을 형성한다. 이렇게 해서, 적층 LC필터(51)가 얻어진다.

이상의 구성으로 이루어지는 적층 LC필터(51)에 있어서, 공공이 적은 페라이트 세라믹스로 이루어지는 커패시터부(67)는 유전율 및 투자율이 높고, 공공이 많은 페라이트 세라믹스로 이루어지는 코일부(65, 66)는 유전율 및 투자율이 낮다. 본 제3 실시예의 경우, 커패시터부(67)의 처음 투자율은 430, 비유전율은 14.5이다. 코일부(65, 66)의 처음 투자율은 65, 비유전율은 4.0이다.

따라서, 코일부(65, 66)의 유전율을 작게 할 수 있고, 코일(L1, L2)의 각각과 병렬로 형성되는 부유용량을 억제할 수 있다. 이 결과, 고주파 특성이 양호한 적층 LC필터(51)를 얻을 수 있다. 이처럼, 코일부(65, 66)에 공공을 형성함으로써 코일부(65, 66)의 유전율을 낮게 하는 것에 의해, 동일 종류의 페라이트 세라믹 재료로, 부유용량의 영향이 작은 적층 LC필터(51)를 얻을 수 있다.

한편, 본 제3 실시예에서는 코일부(65, 66)의 공공을 많게 하고 있으나, 적층 LC필터(51)의 사양에 따라서는, 커패시터부(67)의 공공을 많게 하는 것이어도 된다.

(그 외의 실시예)

한편, 본 발명은, 상기 실시예에 한정되는 것이 아니라, 그 요지의 범위 내에서 여러가지로 변경할 수 있다.

예를 들면, 공공율이 서로 다른 3이상의 소자부로 이루어지는 적층 세라믹 전자 부품이어도 된다. 적층 세라믹 전자 부품으로서는, 적층 인덕터 외에, 예를 들면 적층 임피던스 소자, 적층 LC필터, 적층 커패시터, 적층 트랜스포머 등이 있다. 적층 커패시터의 경우에는, 고 공공율의 유전체 세라믹층(다른 말로 하면 저(低) 유전율의 유전체 세라믹층)을 적층하여 구성한 제1 소자부와, 저 공공율의 유전체 세라믹층(고 유전율의 유전체 세라믹층)을 적층하여 구성한 제2 소자부를 구비한 것이다. 더욱이, 세라믹 재료에는, 자성체 세라믹스, 유전체 세라믹스, 반도체 세라믹스, 압전체 세라믹스 등의 각종 기능성 세라믹스를 적용할 수 있다.

또한, 상기 실시예는 개개 생산품의 예로 설명했으나, 대량 생산의 경우에는, 복수의 적층 인덕터를 포함한 마더 적층 블럭(mother lamination block)의 상태에서 제조해도 되는 것은 말할 것도 없다.

또한, 적층 세라믹 전자 부품을 제조하는 경우, 도체 패턴이나 비아홀을 형성한 세라믹 시트를 적층한 후, 일체적으로 소성하는 공법에 반드시 한정되지 않는다. 세라믹 시트는 미리 소성된 것을 사용해도 된다. 또한, 이하에 설명하는 공법에 의해 적층 세라믹 전자 부품을 제조해도 된다. 즉, 인쇄 등의 방법에 의해 페이스트 형상의 세라믹 재료를 도포하여 세라믹층을 형성한 후, 그 세라믹층의 위에서부터 페이스트 형상의 도전성 재료를 도포하여 도체 패턴이나 비아홀을 형성한다. 또한 페이스트 형상의 세라믹 재료를 위에서부터 도포하여 세라믹층으로 한다. 이렇게 순서대로 적층 도포함으로써, 적층 구조를 갖는 세라믹 전자 부품이 얻어진다.

이상과 같이, 본 발명은, LC 복합 부품 등의 적층 세라믹 전자 부품에 유용하며, 유전율이나 투자율(透磁率)이 다른 소자부를 중간층을 형성하지 않고 필요한 강도로 접합할 수 있는 점에서 뛰어나다.

Claims

세라믹층과 내부 전극을 적층하여 구성한 제1 소자부와,

세라믹층과 내부 전극을 적층하여 구성한 제2 소자부를 구비하고,

적어도 상기 제1 소자부와 상기 제2 소자부를 적층하여 세라믹 적층체를 구성하며, 상기 제1 소자부의 세라믹층의 공공율(空孔率; porosity)과 상기 제2 소자부의 세라믹층의 공공율이 다른 것을 특징으로 하는 적층 세라믹 전자 부품.
제1항에 있어서, 상기 제1 소자부가 내부 전극을 전기적으로 접속하여 구성한 제1 코일을 내장하고, 상기 제2 소자부가 내부 전극을 전기적으로 접속하여 구성한 제2 코일을 내장하며, 상기 제1 코일과 상기 제2 코일이 전기적으로 접속하여 인덕터를 구성하고 있는 것을 특징으로 하는 적층 세라믹 전자 부품.
제1항에 있어서, 상기 제1 소자부가 내부 전극을 전기적으로 접속하여 구성한 코일을 내장하고, 상기 제2 소자부가 세라믹층을 사이에 두고 대향하는 내부 전극으로 구성한 커패시터를 내장하며, 상기 제2 소자부의 세라믹층의 공공율이, 상기 제1 소자부의 세라믹층의 공공율보다 낮고, 상기 코일과 상기 커패시터가 전기적으로 접속하여 LC필터를 구성하고 있는 것을 특징으로 하는 적층 세라믹 전자 부품.
제1항, 제2항 또는 제3항에 있어서, 상기 제1 소자부 및 상기 제2 소자부의 세라믹층은 동일 종류의 세라믹 재료로 이루어지는 것을 특징으로 하는 적층 세라믹 전자 부품.
세라믹층과 내부 전극을 적층하여 구성한 제1 소자부와, 세라믹층과 내부 전극을 적층하여 구성한 제2 소자부를 구비하고, 적어도 상기 제1 소자부와 상기 제2 소자부를 적층하여 세라믹 적층체를 구성한 적층 세라믹 전자 부품의 제조방법으로서,

상기 제1 소자부의 세라믹층이 되는 세라믹 슬러리에의 입상 소실재(粒狀燒失材)의 첨가량과, 상기 제2 소자부의 세라믹층이 되는 세라믹 슬러리에의 입상 소실재의 첨가량을 다르게 하여, 세라믹층의 공공율이 서로 다른 제1 소자부 및 제2 소자부를 제작하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조방법.
제5항에 있어서, 상기 제1 소자부의 세라믹층이 되는 세라믹 슬러리 또는 상기 제2 소자부의 세라믹층이 되는 세라믹 슬러리의 어느 한 쪽에는 입상 소실재는 첨가되지 않는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조방법.
제5항 또는 제6항에 있어서, 상기 제1 소자부 및 상기 제2 소자부의 세라믹층이 되는 세라믹 슬러리는 동일 종류의 세라믹 재료를 이용하는 것을 특징으로 하는 적층 세라믹 전자 부품의 제조방법.