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KR20040111368A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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KR20040111368A
KR20040111368A KR10-2004-7013316A KR20047013316A KR20040111368A KR 20040111368 A KR20040111368 A KR 20040111368A KR 20047013316 A KR20047013316 A KR 20047013316A KR 20040111368 A KR20040111368 A KR 20040111368A
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latch
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KR10-2004-7013316A
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나카지마츠토무
요시다케이이치
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체 불휘발성 기억장치에 관한 것으로서, 2비트 이상의 정보를 기억시키는 다치기억기술을 이용한 플래쉬 메모리(1)에는 4개의 뱅크(2a~2d)가 설치되어 있다. 예를드면, 뱅크(2a)의 좌측에는 상기 뱅크(2a)의 한쪽의 단변을 따라서 데이터래치(6a)가 설치되어 있고, 우측에는 상기 뱅크(2a)가 다른쪽 단면을 따라서 데이터래치(6b)가 설치되어 있다. 데이터래치(6a, 6b)의 하부에는 연산회로(7a, 7b)가 설치되어 있다. 데이터래치(6a, 6b)는 SRAM으로 구성되어 있다. 센스래치(5a)는 센스래치열의 중심을 기준으로 하여 좌우로 1/2로 분할되어 잇고 분할된 센스래치(5a)에는 뱅크(2a) 쌍방이 단변을 따라서 각각 배치된 신호선을 개재하여 데이터래치(6a, 6b)가 접속되어 있는 기술을 제공한다.

Description

불휘발성 반도체 기억장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
근년, 플래쉬 메모리등의 반도체 기억장치에 있어서 데이터의 대용랑, 저비용화가 급격하게 진행되는 경향에 있다. 이 새로운 대용량화에 대응하는 기술로서 1개의 메모리 셀의 전하 축적층에 축적하는 전하의 대소에 의해 임의의 전압레벨레의 한계치 전압을 복수설정하고 2 비트 이상의 데이터를 기억시키는 다치 기억 기술을 이용한 다치 플래쉬 메모리가 널리 알려져 있다.
본 발명자의 검토에 의하면 다치 플래쉬 메모리에서는 메모리 셀 어레이가, 예를 들어, 4 뱅크 정도로 분할된 구성으로 되어 있고 각각의 뱅크에 있어서는 중앙부에 센스 래치가 설치되어 상기 뱅크의 2개의 장변 근방에 기입해 데이터를 격납하는 데이터 래치가 각각 설치된 구성으로 되어 있다. 센스 래치는, 센스 동작, 그리고 기입대상 셀의 정보를 보관 유지하고 데이터 래치는 기입 데이터를 격납한다.
또한, 이 종류의 반도체 기억장치에 있어서의 주변 회로의 레이아웃 기술에대해서 자세하게 기술하고 있는 예로서는, 일본국 특개평 02-246087호 공보가 있고, 이 문헌에는 DRAM에 설치된 메인 앰프의 레이아웃 기술에 대해서 기재되어 있다.
그런데 상기와 같은 다치 플래쉬 메모리에 있어서의 센스 래치 및 데이터 래치의 레이아웃 기술에서는 다음과 같은 문제점이 있는 것이 본 발명자에 의해 밝혀졌다.
즉, 다치 플래쉬메모리에서는 1 메모리 셀로 2 비트이상의 데이터가 전송되므로 그것에 수반하여 데이터 래치에 필요한 레이아웃 면적이 커져 버림과 동시에 레이아웃때의 자유도가 제한되기 때문에 칩 면적도 크게 되어 플래쉬 메모리의 소형화의 저해가 된다는 문제가 있다.
본 발명의 목적은 데이터 래치의 레이아웃을 최적화함으로써 데이터 전송 레이트를 열화 시키지 않고 칩면적을 큰폭으로 저감 할 수 있는 불휘발성 반도체 기억장치를 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본 발명은, 불휘발성 반도체 기억장치에 관하여 특히 다치(多値)플래쉬메모리에 있어서의 칩 레이아웃 면적의 축소화에 적용하기에 유효한 기술에 관한 것이다.
도 1은 본 발명의 일실시 형태에 의한 플래쉬 메모리의 칩 레이아웃도이다.
도 2는 도 1의 플래쉬 메모리에 설치된 메모리매트의 뱅크, 센스래치, 데이터 래치 및 연산회로의 레이아웃을 나타낸 설명도이다.
도 3은 도 2의 데이터 래치에 있어서의 회로도이다.
도 4는 본 발명자가 검토한 데이터 래치회로의 일례를 나타내는 회로도이다.
도 5는 도 1의 플래쉬 메모리에 설치된 센스 래치에 기입 데이터등을 전송 하는 신호선의 배치 설명도이다.
본 발명은 임의 전압 레벨의 한계치전압을 복수 설정하고 2 비트 이상의 데이터를 1개의 메모리 셀이 어레이 형상으로 배열된 직사각형 형상의 메모리어레이로 이루어지는 복수의 메모리 뱅크와 상기 메모리 뱅크 한쪽의 장변을 따라 배치되어 센스 동작 및 기입 대상의 메모리 셀의 정보를 보관 유지하는 센스 래치와 메모리 뱅크의 한쪽 및 다른쪽의 단변을 따라 각각 배치되어 기입된 데이터의 다치 연산을 실시하고 메모리 셀에 기입하는 한계치 전압 레벨을 결정하는 제 1, 제 2의 연산 회로와 메모리 뱅크의 한쪽 및 다른쪽의 단변을 따라 각각 배치되어 기입 데이터를 격납하는 제 1, 제 2의 버퍼를 갖춘 것이다.
또, 본 발명은 상기 센스 래치에 접속된 입출력선을 센스 래치열의 중심을 기준으로서 2 분할하여 한쪽의 입출력선을 메모리 뱅크의 한쪽의 단변을 따라 배치하고 다른쪽의 입출력선을 메모리 뱅크의 다른쪽의 단변을 따라 배선한 것이다.
또한 본 발명은 상기 제 1, 제 2의 버퍼는 SRAM (Static Random Access Memory)으로 이루어지는 것이다.
또, 본 발명은 상기 복수의 메모리 뱅크, 센스 래치, 제 1, 제 2의 연산 회로 그리고 제 1, 제 2의 버퍼는 패키지 사이즈에 의해 긴 방향의 길이가 제한 된 반도체 칩에 레이아웃된 것이다.
본 발명을 상세하게 설명하기 위해서 첨부 도면에 따라서 이것을 설명한다. 또한 실시예를 설명하기 위한 전체도에 있어서, 동일기능을 가지는 것은 동일 부호를 붙여 그 반복 설명은 생략한다. 본 실시 형태에 있어서 플래쉬 메모리(1)는 1개의 메모리 셀에 임의 전압 레벨의 한계치전압을 복수설정하고 2 비트 이상의 정보를 기억시키는 다치 기억 기술을 이용한 다치 플래쉬 메모리이다.
이 플래쉬 메모리(1)는 도 1에 나타나는 바와 같이 메모리어레이(2), 제어계 회로(3), 전원 회로(4), 센스 래치(5), 데이터 래치(6) 그리고 연산 회로(7) 등으로 구성되고 있다.
플래쉬 메모리(1)에 있어서는 반도체 칩(CH)의 한쪽의 긴 방향의 주변부를따라 제어계회로(3)가 설치되어 있다. 제어계 회로(3)는 로직콘트롤, 입출력 콘트롤 회로, 커멘드 레지스터, 어드레스 레지스터 및 컬럼/로우 어드레스 디코더 등의 직접/간접 주변 회로등으로 이루어진다.
논리 콘트롤은 접속처가 되는 마이크로 컴퓨터 등의 호스트로부터 입력되는 제어용 신호를 일시적으로 격납하고, 동작로직의 제어를 실행한다. 입출력콘트롤 회로는 호스트로부터 입출력되는 외부 어드레스, 데이터등의 신호의 입출력을 제어한다.
컬럼/로우어드레스 디코더는 컬럼/로우어드레스에 의거하여 디코더를 실행한다. 제어계 회로는 로직콘트롤의 제어에 의거하여 센스래치(5), 데이터래치(6) 및 연산회로(7) 등을 제어한다.
또한, 반도체 칩(CH)의 중앙부에는 메모리어레이(2)가 배치되고 있다. 메모리어레이(2)는 기억의 최소단위인 메모리 셀이 규칙 바르게 어레이 형상으로 배열되어 있다.
이 메모리어레이(2)는 상부로부터 하부에 걸쳐서 뱅크(메모리뱅크 2a~2d)가 4개의 뱅크로 분할되어 있고 각각의 뱅크(2a~2d)가 독립하여 동작하는 이른바 멀티 뱅크구성으로 되어 있다.
또한, 반도체칩(CH)에 있어서의 다른쪽의 긴 방향의 주변부에는 전원회로(4)가 설치되어 있다. 이 전원회로(4)는 베리파이(verify)동작에 이용되는 베리파이전압, 그리고 데이터의 기입등에 이용되는 각종 승강 전압과 하강전압등을 생성하고 메모리 어레이(2)의 각 뱅크(2a~2d)에 각각 공급한다.
센스래치(5)는 4개의 센스 래치(5a~5d)로 이루어지고 이들 센스래치(5a~5d)가 뱅크(2a~2d)의 하부(뱅크(2a~2d)의 한쪽의 장변을 따라)에 각각 설치되고 있다. 이들 센스래치(5a~5d)는 센스동작, 그리고 기입대상 셀의 정보를 보관유지한다.
데이터 래치(6)는 데이터 래치(제1의 버퍼, 6a, 6c, 6e, 6g 그리고 제2의 버퍼, 6b, 6d, 6f, 6h)로 구성되고 있다. 이들 데이터 래치(6a~6h)는 기입 데이터를 격납한다. 데이터 래치(6a~6h)는 각 뱅크(2a~2d)의 좌우 양측으로 각각 2개씩 설치되고 있다. 예를 들어, 뱅크(2a)에 있어서는 상기 뱅크(2a)의 좌우 양측에 데이터 래치(6a, 6b)가 각각 설치된다.
동일하게 연산 회로(7)도 8개의 연산 회로(제 1의 연산 회로, 7a, 7c, 7e, 7g 그리고 제2의 연산 회로, 7b, 7d, 7f, 7h)로 구성되고 있다. 이들 연산 회로(7a~7h)는 뱅크(2a~2d)에 있어서의 좌우 양측의 데이터 래치(6a~6h)의 하부에, 각각 2개씩 설치되고 있다. 연산 회로(7a~7h)는 데이터 래치(6a~6h)에 기입된 데이터의 다치 연산을 실시해 뱅크(2a~2d)의 메모리 셀에 기입하고 한계치전압 레벨을 결정한다.
여기서, 센스 래치(5), 데이터 래치(6) 및 연산 회로(7b)의 레이아웃에 대해서 자세하게 설명한다.
도 2는 메모리매트(2)의 뱅크(2a)주변에 설치된 센스 래치(5a), 데이터 래치(6a, 6b) 및 연산 회로(7a, 7b)의 레이아웃을 나타낸 것이다. 또, 센스 래치(5b~5d), 데이터 래치(6c~6h) 및 연산 회로(7c~7h)에 있어서도, 도 2와 같은 레이아웃 및 회로 구성이다.
도시하는 바와 같이 뱅크(2a)의 좌측에는 상기 뱅크(2a)의 한쪽의 단변을 따라 데이터 래치(6a)가 설치되고 있다. 뱅크(2a)의 우측에는 상기 뱅크(2a)의 한쪽의 단변을 따라 데이터 래치(6b)가 설치되고 있다.
동일하게 뱅크(2a)의 좌측에 있어서의 데이터 래치(6a)의 하부에는, 연산 회로(7a)가 설치되고 있고 상기 뱅크(2a)의 우측에 있어서의 데이터 래치(6b)의 하부에는 연산 회로(7b)가 설치되고 있다.
또, 데이터 래치(6a, 6b)는 SRAM으로 구성되고 있다. 도 3은, 데이터 래치(6a, 6b)의 래치 회로(DR)를 SRAM 셀에 의해 구성했을 경우의 회로예를 나타낸 도이다.
도시한 바와 같이 래치 회로(DR)는 트랜지스터(T1, T2) 및 인버터(V1, V2)로이루어지는 이른바 6 트랜지스터 CMOS형으로 구성되고 있다.
데이터 래치(6a, 6b)는 적어도 뱅크(2a)에 대해서 1회의 기입동작 또는 독출동작에 의해 기입 혹은 독출을 행하는 데이터를 격납할 수 있는 SRAM 셀 어레이형상으로 구성되고 있다.
도 4는, 본 발명자가 검토한 데이터 래치 회로(DR30)의 구성을 나타낸 회로도이다. 이 경우, 데이터 래치 회로(DR30)는 2개의 인버터(Iv30, Iv31) 및 5개의 트랜지스터(Tr30~Tr34)로 구성된다.
이와 같이, 데이터 래치(6a, 6b)를 SRAM 셀의 구성으로 하는 것에 의해 대폭으로 트랜지스터수를 삭감하는 것이 가능해지고, 상기 데이터래치(6a, 6b)의 레이아웃 면적을 작게 할 수 있으므로 반도체 칩(CH)를 소형화할 수가 있다.
게다가 센스 래치(5a)는 도 5에 나타나는 바와 같이 센스 래치열의 중심을 기준으로 하여 좌우에 1/2로 분할되어 있다. 이 센스 래치(5a)에 있어서 분할된 좌측의 센스 래치에는 데이터 래치(6a)가 코먼 I/O인 신호선(SL1)을 개재하여 접속되어 있고 우측의 센스 래치에는 데이터 래치(6b)가 신호선(SL2)을 개재하여 접속되고 있다.
이들 신호선(SL1, SL2)을 뱅크(2a)의 좌우 양측 즉 상기 뱅크(2a)의 양쪽 모두의 단변을 따라 각각 배치하는 것에 의해 데이터를 병렬전송 하는 것이 가능해져 전송 속도를 2배로 할 수 있다.
동시에 데이터 래치(6a, 6b)를 양측으로 배치함에 따라 센스 래치(5a)에 배선되는 신호선(SL1, SL2)의 갯수를 반감할 수가 있으므로, 상기 신호선(SL1, SL2)에 의한 센스 래치(5a)의 배선을 저감 할 수가 있다.
또, 다치 기억 기술을 이용한 플래쉬 메모리(1)에 있어서는, 기입 동작시에 데이터의 정오(正誤)를 확인하고 한계치전압의 검증 동작(베리파이 동작) 등에 의해 데이터 래치(6a, 6b)와 센스 래치(5a)의 사이에 데이터 전송이 반복하여 행해진다.
따라서, 데이터의 병렬전송에 의해, 데이터 래치(6a, 6b)와 센스 래치(5a)의 사이에서의 데이터 전송 레이트가 고속으로 되어 플래쉬 메모리(1)의 기입 동작을 고속화 할 수 있다.
그에 따라 본 실시의 형태에 의하면 데이터 래치(6a~6h)를 SRAM에 의해 구성함으로써 레이아웃 면적을 큰폭으로 저감 할 수가 있으므로 반도체 칩(CH)의 사이즈를 축소할 수 있고 칩 코스트를 억제할 수가 있다.
또, 신호선(SL1, SL2)을 뱅크(2a~2d)의 좌우 양측으로 각각 배치하는 것에 의해 데이터의 병렬전송이 가능해져 전송 속도를 2배로 할 수 있다.
또한 본 실시의 형태에 있어서의 플래쉬 메모리에서는 데이터 래치를 뱅크의 단변 방향을 따라 설치한 구성으로 하였지만 데이터 래치는 뱅크 단변 방향 측에 빈영역이 있는 경우에는 그 빈영역의 임의의 장소에 배치하도록 하면 좋다.
또, 본 실시의 형태에서는 1개의 메모리 셀의 전하 축적층에 축적하는 전하량을 제어하고 복수의 한계치전압을 설정하는 타입의 플래쉬 메모리의 구성으로 하였지만 메모리 셀의 전하축적층에 전하를 축적하는 곳을 국소적으로 복수 설정하는 타입의 메모리 셀에 의해 구성하는 것도 좋다.
더욱이 본 실시의 형태에 있어서는 다치 플래쉬 메모리로 하였지만 1개의 메모리 셀에 1 비트의 정보를 격납하는 2값 플래쉬 메모리라도 좋다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 근거해 구체적으로 설명하였지만, 본 발명은 상기 실시예로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 말 할 필요도 없다.
이상과 같이, 본 발명에 관한 불휘발성 반도체 기억장치는 다치 플래쉬 메모리에 있어서의 반도체 칩의 레이아웃 면적의 축소화 기술에 적합하다.

Claims (4)

  1. 임의 전압 레벨의 한계치전압을 복수 설정하고, 2 비트 이상의 데이터를 1개의 메모리 셀에 기억하는 불휘발성 반도체 기억장치로서,
    상기 메모리 셀이 어레이 형상으로 배열된 직사각형상의 메모리어레이로 이루어지는 복수의 메모리뱅크와,
    상기 메모리 뱅크의 한쪽의 장변을 따라 배치되어 센스 동작 및 기입 대상의 상기 메모리 셀의 정보를 보관 유지하는 센스 래치와,
    상기 메모리 뱅크의 한쪽의 단변을 따라 배치되어 기입된 데이터의 다치 연산을 실시해, 상기 메모리 셀에 기입하고 한계치전압 레벨을 결정하는 제 1의 연산 회로와
    상기 메모리 뱅크의 한쪽의 단변을 따라 배치되어 기입된 데이터의 다치 연산을 실시하여 상기 메모리 셀에 기입하고 한계치전압 레벨을 결정하는 제 2의 연산 회로와,
    상기 메모리 뱅크의 한쪽 단변을 따라 배치되어 기입 데이터를 격납하는 제 1의 버퍼와,
    상기 메모리 뱅크의 한쪽의 단변을 따라 배치되어 기입 데이터를 격납하는 제 2의 버퍼를 갖춘 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 청구항 1에 있어서,
    상기 센스 래치에 접속된 입출력선을 상기 센스 래치의 센스 래치열의 중심을 기준으로서 2 분할하여 상기 입출력선을 상기 메모리 뱅크의 한쪽의 단변을 따라 배치함과 동시에 다른쪽의 상기 입출력선을 상기 메모리 뱅크의 다른쪽의 단변을 따라 배선한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 및 제 2의 버퍼가 SRAM으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 청구항 1 내지 청구항 3중 어느 한항에 있어서,
    상기 복수의 메모리뱅크, 상기 센스 래치, 상기 제 1, 제 2의 연산 회로 그리고 상기 제 1, 제 2의 버퍼가 패키지사이즈에 의해 긴 방향의 길이가 제한된 반도체 집에 레이아웃된 것을 특징으로 하는 불휘발성 반도체 기억장치.
KR10-2004-7013316A 2002-02-28 2002-02-28 불휘발성 반도체 기억장치 Withdrawn KR20040111368A (ko)

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