KR100855055B1 - 반도체기억장치 - Google Patents
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Abstract
본 발명은 반도체기억장치에 관한 것으로서, 상호보조성비트선(BL/BL)을 통하여 독출된 메모리셀(MC)의 데이터를 전달하는 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 메모리셀어레이(BLock)의 상부에 배치한다. 또한, 상호보조성 비트선(BL, /BL)의 한쪽(BL)의 단면중심과, 다른쪽(/BL) 단면중심과, 이들 상호보조성 비트선(BL, /BL)의 바로 위에 배치된 제 2 글로벌 비트선(GBL 또는 /GBL)의 단면중심을 정점으로 하여 형성되는 삼각형이 이등변삼각형이 되도록 제 2 글록벌 비트선(GBL 또는 /GBL)을 배치하는 메모리셀의 신호를 독출하는 비트선과 그 상층에 배치된 신호전송선과의 사이에 형성되는 기생용량을 저감하는 기술을 제공한다.
Description
도 1 은 본 발명의 한 실시형태인 SRAM의 블록도이다.
도 2 는 본 발명의 한 실시형태인 SRAM의 메모리셀의 등가회로도이다.
도 3 은 본 발명의 한 실시형태인 SRAM의 메모리셀 어레이의 레이아웃을 나나태는 실리콘 칩의 평면도이다.
도 4 는 도 3에 나타나는 메모리셀 어레이를 확대한 블록도이다.
도 5 는 도 4에 나타나는 메모리셀 어레이를 또한 확대한 블록도이다.
도 6 은 도 4에 나타나는 메모리셀 어레이내의 매트를 나타내는 확대블록도이다.
도 7 은 도 6에 나타나는 매트 및 그 근방의 주변회로의 회로도이다.
도 8 은 도 6에 나타나는 매트에 접속된 매트, 컬럼 논리회로의 회로도이다.
도 9 는 도 8에 나타나는 매트, 컬럼논리회로내의 컬럼디코더회로를 나타내는 회로도이다.
도 10 은 메모리셀 어레이가 형성된 기판에 수직면에서 본 상호보조성 비트선과 그 근방의 상호보조성 제 2 글로벌비트선과의 위치관계를 나타내는 가상단면도이다.
도 11 은 상호보조성 제 2 글로벌비트선의 일부를 나타내는 평면도이다.
도 12 는 메모리셀 어레이가 형성된 기판에 수직면에서 본 상호보조성 비트선과 그 근방의 MAT 선택신호배선과의 위치관계를 나타내는 가상단면도이다.
도 13 은 메모리셀 어레이가 형성된 기판에 수직면에서 본 상호보조성 비트선과 그 근방의 글로벌 비트선과의 위치관계를 나타내는 가상단면도이다.
도 14 는 본 발명의 다른 실시형태인 SRAM의 배선레이아웃을 나타내는 메모리셀 어레이의 블록도이다.
도 15 는 본 발명의 다른 실시형태인 SRAM의 배선레이아웃을 나타내는 메모리셀 어레이의 블록도이다.
도 16 은 본 발명의 다른 실시형태인 SRAM의 배선레이아웃을 나타내는 메모리셀 어레이의 블록도이다.
도 17 은 본 발명의 다른 실시형태인 SRAM의 주변회로의 레이아웃을 나타내는 블록도이다.
도 18 은 본 발명의 다른 실시형태인 SRAM의 주변회로의 레이아웃을 나타내는 블록도이다.
도 19 는 본 발명의 다른 실시형태인 SRAM의 주변회로의 레이아웃을 나타내는 블록도이다.
<주요부분을 나타내는 도면부호의 설명>
1 : 실리콘 칩(기판) 101 : 메모리셀 어레이(MARY)
102 : X디코더 회로(XD) 103 : Y셀렉트 회로(YSW)
104 : 라이트앰프회로(WA) 105 : 센스앰프회로(SA)
106 : Y디코더 회로(YD) 107 : 어드레스 입력버퍼회로
108 : 데이터 입력버퍼회로 109 : 데이터출력회로
110 : 클록입력버퍼회로 111 : 라이트이네이블 입력버퍼회로
112 : 판독/기입신호생성회로
113 : 데이터 버스 이퀄라이즈 신호생성회로
114 : 센스앰프활성신호와 어드레스 신호와의 논리를 취하는 회로
115 : 센스앰프 활성타이밍 조정신호생성회로
116 : 데이터 버스 버퍼회로
117 : 매트, 컬럼논리회로 118 : 컬럼디코더회로
119 : MAT 선택신호공급선 AD : 어드레스 입력패드
BL, /BL : 비트선 CK : 클록입력패드
DQ : 데이터입출력 패드 GBL, /GBL : 글로벌 비트선
INV1, INV2 : 인버터 MARY : 메모리셀 어레이
MC : 메모리셀 어레이 Qd1, Qd2 : 구동용 MISFET
Qp1, Qp2 : 부하용 MISFET Qt1, Qt2 : 전송용 MISFET
WL : 워드선
본 발명은 반도체기억장치의 배선레이아웃 기술에 관한 것으로서, 특히, 메모리셀의신호를 독출하는 비트선과 그 상층에 배치된 신호전송선과의 사이에 형성되는 기생용량의 저감에 적용하기에 유효한 기술에 관한 것이다.
일본국 특개평7-58215호공보(대응 미국특허 5,625,234)는 DRAM(Dynamic Random Access Memory)의 배선방법(비트선과 Y셀렉트선의 배치방법)을 개시하고 있다.
일반적으로 DRAM은 컬럼계 어드레스를 선택하는 Y셀렉트선을 비트선의 상층에 배치하고, 비트선과 평행하게 연장시키는 배선방식을 채용하고 있다. 그러나, 이 배선방식에서는, Y셀렉트선과 비트선과의 사이의 기생용량이 크게 이루어지기 때문에, Y셀렉트선의 전위변화가 기생용량을 매개하여 비트선쌍(비트선/비트 보조선)에 불평형하게 작용하고, 메모리셀로부터의 기억정보의 검출이 불안정해지는 오류가 있다.
상기에서 상기 공보는, Y셀렉트선을 비트선쌍과의 거리가 비등한 거리가 되도록 배치하고, Y셀렉트선에 대한 비트선쌍의 기생용량을 대략 같게하는 것에 의해 비트선으로의 악영향을 저감하고 있다. 이 배선구조에 의하면, Y셀렉트선과 그 근방의 비트선쌍과의 사이의 기생용량이 평형을 유지하기 위하여, 메모리셀로부터의 기억정보의 검출을 안정하고 확실하게 실행하는 것이 가능하다. 또한, 이 베선구조를 채용한 경우에서도, 착안한 비트선의 근접 비트선에 관해서는 기생용량의 불평형이 아닐 수 없다. 상기에서, 근접비트선에 관해서는, 비트선쌍을 Y셀렉트선의 중도부에서 비틀어 배선하는 것으로, Y셀렉트선에 대한 기생용량을 대략 비등하게 하고 있다. 비트선의 구성에 대해서는, 일본국 특개소 64-14954, 일본국 특개평10-289987(대응 미국특허 6,088,283), 일본국특개평7-45722 및 일본국특개평5-218348(대응 미국특허 5, 170 243 및 대응 미국특허 5,292,678)에 기재되어 있다.
본 발명자등은 SRAM(Static Random Access Memor)의 칩 면적을 저감하는 기술에 대해서 검토하였다.
SRAM은 비트선을 통하여 메모리셀로부터 독출된 신호를 센스앱프회로에서 증폭하고, 신호전송선을 통하여 출력한다. 일반적으로 이 종류의 신호전송선은 주변회로의 배선채널상에 배치되어 칩내를 인도하게 된다.
그러나, SRAM의 코스트저감을 목적으로 하여 칩면적을 축소하기 위해서는 메모리셀의 미세화와 평행하여 배선채널의 면적도 축소하는 것이 요구된다. 그 대책으로서, 배선채널상에 배치되어 있던 신호전송선을 메모리셀 어레이상에 배치하는 것이 염려되지만, 메모리셀 어레이에 형성된 비트선상에 신호전송선을 배치한 경우, 비트선과 여기에 평행하게 연장하는 비트선과의 사이에 기생용량이 형성된다.
SRAM의 경우, 비트선은 메모리셀의 능력에 의해 소진폭의 출력만으로 센스앰프가 증폭하여도 비트선은 증폭되지 않는다. 그로 인하여, 항상 소진폭의 비트선상에 신호전송배선이 통과하면, 이 신호전송선의 신호레벨이 변화하는 타이밍이 비트선의 동작과 중복되는 경우, 신호전송선과 비트선과의 사이에 형성된 기생용량이 비트선에 악영향을 미치고, 오동작을 발생할 가능성이 있다.
본 발명의 목적은 반도체기억장치의 칩면적을 축소하는 기술을 제공하는 것이다.
본 발명의 다른 목적은 메모리셀의 신호를 독출하는 비트선과 그 상층에 배치된 신호전송선과의 사이에 형성되는 기생용량을 저감하는 기술을 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규특징은, 본 명세서의 기술 및 첨부도면에서 명확해 질것이다.
본원에 있어서 개시되는 발명가운데, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체기억장치의 한 형태는, 신호전송선을 메모리셀 어레이상에 배치한다. 그 때, 한쌍의 상호보조성 비트선의 상층을 비트선과 평행하게 연장하는 신호전송선은, 그 바로 아래의 비트선과 비트보조선에 대해서 같은 거리가 되도록 레이아웃 하는 것에 의해, 신호전송선과 비트선과의 사이의 용량을 신호전송선과 비트보조선과의 사이의 용량을 대략 비등하게 한다.
또한, 본 발명의 반도체기억장치의 한 형태는, 상호보조성 비트선상의 신호전송선을 상호보조성 비트선의 길이의 거의 중앙부근에서 굴곡하여, 다른 상호보조성 비트선상에 배치하는 것에 의해, 신호전송선의 바로 아래에 위치하는 상호보조선 비트선 이외의 비트선도 신호전송선에 대해서 거의 평형의 용량을 갖도록 한다.
이하, 본 발명의 실시형태를 도면을 이용 하여 기술한다. 또한, 실시형태를 설명하기 위한 전체도에 있어서 동일한 기능을 갖추는 것은 동일 부호를 부여하여, 그 반복설명은 생략한다.
(실시형태 1)
도 1은 본 발명의 한 실시형태인 SRAM(Static Random Access Memory)의 블록도이다. 이 SRAM은 예를들면 워크스테이션의 캐쉬메모리등에 사용되는 8메가(Mbit)의 기억용량을 갖추는 고속 SRAM이고, 복수의 메모리셀이 형성된 메모리셀어레이(MARY)(101)와 그 주변에 배치된 주변회로에 의해 구성되어 있다. 주변회로는 X디코더회로(XD)(102), Y셀렉트회로(YSW)(103), 기입앰프(WA)(104), 센스앰프회로(SA)(105), Y디코더 회로(YD)(106), 어드레스 입력버퍼회로(107), 데이터입력버퍼회로(108), 데이터출력회로(109), 클록입력버퍼회로(110), 기입이네이블 입력버퍼회로(111), 판독/기입 신호생성회로(112), 데이터 버스 이퀄라이즈 신호 생성회로(113), 센스앰프활성신호와 어드레스 신호와의 논리를 취급하기 위한 회로(114), 센스앰프 활성타이밍 조정신호 생성회로(115)등에 의해 구성되어 있다.
도 2는 상기 메모리셀 어레이(MARY)(101)에 형성된 메모리셀(MC)의 등가회로도이다. 메모리셀(MC)은 한쌍의 상호보조성 비트선(BL, /BL)과 워드선(WL)과의 교차부에 배치된 한쌍의 구동용 MISFET(Metal Insulated Semiconductor Field Effect Transistor의 약기입이고, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함한다)(Qd1, Qd2), 한쌍의 부하용 MISFET(Qp1, Qp2
) 및 한쌍의 전 송용 MISFET(Qt1, Qt2)에 의해 구성되어 있다. 구동용 MISFET(Qd1, Qd
2) 및 전송용MISFET(Qt1, Qt2)는 n채널형 MISFET로 구성되고, 부하용 MISFET(Qp1, Qp2) 는 p채널형 MISFET로 구성되어 있다. 즉, 메모리셀은 4개의 n채널형 MISFET와 2개의 p채널형 MISFET로 사용한 완전 CMOS형으로 구성되어 있다. 완전CMOS형 메모리셀은 4개의 n채널형 MISFET와 2개의 고저항 부하소자를 사용한 부하 저항용 메모리셀에 비하여 대기시의 리크전류가 적기 때문에, 소비전력이 낮은 특징을 구비하고 있다.
메모리셀을 구성하는 상기 6개의 MISFET 가운데, 구동용 MISFET(Qd1) 및 부하용 MISFET(Qp1)의 제 1 인버터(INV1)를 구성하고, 구동용 MISFET(Qd2) 및 부하용 MISFET(Qp2)는 제 2 인버터(INV2)를 구성하고 있다. 이들 한쌍의 인버터(INV1
, INV2)는 메모리셀(MC)내에서 교차결합되고, 1비트의 정보를 기억하는 정보축적부로서의 플립플롭회로를 구성하고 있다. 플립플롭회로의 일단(2개의 부하용 MISFET(Qp1, Qp2)의 각각의 소스, 드레인의 한쪽)은 예를들면 1.5V의 내부전원전압(VDDI)에 접속되고, 타단(2개의 구동용 MISFET(Qd1, Qd2)의 각각의 소스, 드레인의 한쪽)은 예를들면 0V의 기준전압(Vss)에 접속되어 있다.
상기 플립플롭회로의 한쪽 입출력단자는 전송용 MISFET(Qt1)의 소스, 드레인의 한족에 접속되고, 다른 한쪽의 입출력단자는 전송용 MISFET(Qt2)의 소스, 드레인의 한쪽에 접속되어 있다. 전송용MISFET(Qt1, Qt2)의 게이트전극은 워드선(WL)을 매개하여 상기 X디코더회로(XD)(102)에 접속되어 있다. 또한, 전송용MISFET(Qt1)의 소스, 드레인의 다른쪽은 비트선(BL)에 접속되고, 전송용 MISFET(Qt2)의 소스, 드레인의 다른쪽은 비트선(/BL)에 접속되어 있다. 이들 상호보조성 비트선(BL, /BL)은 상기 Y셀렉트회로(YSW)(103)를 매개하여 기입앰프회로(WA)(104) 및 센스앰프회로(SA)(105)에 접속되어 있다.
메모리셀(MC)내에서 한쌍의 인버터(INV1, INV2)를 교차결합하는 배선은 제 1층째의 메탈배선으로 형성되어 있다. 상호보조성 비트(BL, /BL)은 제 1 층째의 메탈배선의 상부에 배치된 제 2 층째의 메탈배선으로 형성되어 있다. 또한, 플립플롭회로에 내부전원전압(VDDI) 및 기준전압(Vss)을 공급하는 배선은 제 2 층째의 메탈배선으로 형성되어 있다. 워드선(WL)은 전송용 MISFET(Qt1, Qt2)의 게이트전극과 일체로 형성되어 있고, 예를들면 다결정실리콘막으로 구성되어 있다. 다결정 실리콘막으로 구성된 워드선(WL)은 배선지연을 저감하기 위하여, 제 2 층째의 메탈배선의 상부에 배치된 제 3 층째의 메탈배선(메인워드선)에 접속되고, 이 메인워드선을 통하여 X디코더회로(XD)(102)에 접속되어 있다. 제 1 층째 ~ 제 3 층째의 메탈배선은 예를들면 Al합금막으로 이루어진다.
도 3은, 상기 메모리셀 어레이(MARY)(101)의 레이아웃을 나타내는 실리콘 칩(1)의 평면도이다. 이와 같이, 메모리셀어레이(MARY)(101)는 각각이 2메가 비트의 기억용량을 가추는 4개의 메모리셀 어레이(MARY -A ~ MARY -D)로 분할 되어 있다. 이들 4개의 메모리셀 어레이(MARY -A ~ MARY -D)의 주위에는 상기 도 1에 나 타난 주변회로와 어드레스 입력패드(ADR), 데이터입출력 패드(DQ), 클록입력패드(CLK), 기입이네이블 입력패드(WE)등을 포함하는 복수의 본딩패드(BP(외부 접속단자))가 배치되어 있다.
도 4는, 상기 메모리셀 어레이(MARY-A)를 확대한 블록도이다. 동도와 같이, 메모리셀어레이(MARY-A)는 각각이 250킬로비트((Kbit)의 기억용량을 8개의 메모리셀 어레이(BLock 0 ~ BLock 7)로 분할되어 있다. 또한, 8개의 메모리셀 어레이(BLock 0 ~ BLock 7)의 각각은 8개의 매트(MAT 0 ~ MAT 7)로 분할되어 있다. 도시는 생략하지만, 다른 3개의 메모리셀어레이(MARY -B ~ MARY-D)의 각각도, 8개의 메모리셀 어레이(BLock 0 ~ BLock 7)로 분할되고, 또한 이들 8개의 메모리셀 어레이(BLock 0 ~ BLock 7)의 각각이 8개의 매트(MAT 0 ~ MAT 7)로 분할되어 있다.
도 5는 8개의 메모리셀 어레이(BLock 0 ~BLock 7)로 분할된 메모리셀 어레이(MARY-A)의 블록도이고, 도 6은 메모리셀 어레이(BLock 0)내의 8개의 매트(MAT 0 ~ MAT 7)의 하나(MAT 0)를 나타내는 확대블록도이고, 도 7은 매트(MAT 0) 및 그 근방의 주변회로(X 디코더회로(XD)(102), Y셀렉트회로(YSW)(103), 센스앰프회로(SA)(105), 데이터버스 버퍼회로(116))의 회로도이고, 도 8은 매트(MAT 0)에 접속된 매트, 컬럼논리회로(117)의 회로도, 도 9는 매트 컬럼논리회로(117)내의 컬럼디코더회로(118)의 회로도를 각각 나타내고 있다.
도 6에 나타나는 바와 같이, 메모리셀어레이(BLock 0)내의 매트(MAT 0)는 9개의 I/O블록으로 분할되어 있고, 각각의 I/O블록은 또한 16개의 컬럼(COL)으로 분할되어 있다. 도시는 생략하지만, 다른 7개의 매트(MAT 1 ~ MAT 7)의 각각도, 9개 의 I/O 블록으로 분할되어 있고, 9개의 I/O 블록의 각각도 또한, 16개의 컬럼(COL)으로 분할되어 있다.
도 7에 나타나는 바와 같이, 16개의 컬럼(COL)의 각각에는 복수개의 메모리셀(MC)이 접속된 한쌍의 상호보조성 비트선(BL, /BL)이 열방향으로 연장하고 있고, 이 상호보조성비트선(BL, /BL)의 일단부에 Y셀렉트회로(YSW)(103)가 접속되어 있다.
워드선(WL)에 의해 선택된 메모리셀(MC)의 데이터는 상기 상호보조성 비트선(BL, /BL) 및 여기에 접속된 Y셀렉트회로(YSW)(103)의 Y선택스위치를 매개하여 한쌍의 상호보조성 커먼비트선(CBL, /CBL)에 전달된다. 그리고, 상호보조성 커먼비트선(CBL, /CBL)에 전달된 메모리셀(MC)의 데이터는, 센스앰프회로(105)에 의해 증폭된 후, 한쌍의 상호보조성 제 1 글로벌 비트선(GBL, /GBL)을 통과하여 데이터 버스 버퍼회로(116)에 전달되고, 또한, 데이터버스 버퍼회로(116)에 접속된 한쌍의 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 통하여 도 1에 나타난 데이터 출력회로(109)에 출력된다. 상호보조성 커먼비트선(CBL, /CBL)에는 매트, 컬럼논리회로(117)가 접속되어 있고, 이 회로에 공급된 컬럼(Y) 선택신호 및 MAT선택신호에 의해 컬럼디코더회로(118)가 제어되고, 소정의 MAT 및 그 내부의 소정의 컬럼(COL)이 선택되도록 이루고 있다.
도 5에 나타나는 바와 같이, 메모리셀 어레이(BLock 0)와 여기에 근접하는 메모리셀 어레이(BLock 1)와의 사이에는 배선채널이 설치되어 있다. 이 배선채널에는 상기 기술한 Y셀렉트회로(YSW)(103), 상호보조성 커먼비트선(CBL, /CBL), 센 스앰프회로(105), 매트, 컬럼논리회로(117), 이 회로(117)에 컬럼(Y) 선택신호를 전달하는 배선, 상호보조성 1글로벌 비트선(GBL, /GBL)등이 배치되어 있다. 또한, 도시의 일부를 생략하고 있지만, 이 배선채널에는 메모리셀 어레이(BLock 1)의 상호보조성 비트선(BL, /BL)에 접속된 Y셀렉트회로(YSW)(103), 상호보조성 커먼비트선(CBL, /CBL), 센스앰프회로(105), 매트, 컬럼논리회로(117), 이 회로(117)에 컬럼(Y) 선택신호를 전달하는 배선등도 배치되어 있다. 상호보조성 커먼비트선(CBL, /CBL), 매트, 컬럼논리회로(117)에 컬럼(Y) 선택신호를 전달하는 배선, 상호보조성 제 1 글로벌비트선(GBL, /GBL)은 이 배선채널을 행방향으로 연장하는 제 3 층째의 메탈배선에 의해 구성되어 있다.
한편, 매트, 컬럼논리회로(117)에 MAT 선택신호를 공급하는 배선(119) 및 데이터버스버퍼회로(116)에 접속된 상호보조성 제 2 글로벌 비트선(GBL, /GBL)등은 메모리셀 어레이(BLock 1 ~ BLock 7)의 상부를 횡절단하여 열방향으로 연장하는 제 4층째의 메탈배선에 의해 구성된다.
동일하게, 메모리셀 어레이(BLock 2)와 여기에 근접하는 메모리셀 어레이(BLock 3)과의 사이, 메모리셀 어레이(BLock 4)와 그곳에 근접하는 메모리셀 어레이(BLock 5)와의 사이, 및 메모리셀 어레이(BLock 6)와 여기에 근접하는 메모리셀 어레이(BLock 7)와의 사이에도 각각 배선채널이 설치되어 있다. 이들 배선채널에는 상기 기술한 메모리셀 어레이(BLock 0)와 여기에 근접하는 메모리셀 어레이(BLock 1)와의 사이의 배선채널상과 동일한 회로 및 제 3 층째의 메탈배선이 배치되어 있다.
또한, 이들 배선채널에 형성된 매트, 컬럼논리회로(117)에는 이 회로(117) 에 MAT선택신호를 공급하는 배선(119)이 접속되어 있고, 데이터버스 버퍼회로(116)에는 상호보조성 제 2 글로벌 비트선(GBL, /GBL)이 접속되어 있다. 매트, 컬럼논리회로(117)에 MAT선택신호를 공급하는 배선(119), 및 데이터버스버퍼회로(116)에 접속된 상호보조성 제 2 글로벌 비트선(GBL, /GBL)은 다른 메모리셀 어레이(BLock)의 상부를 횡절단하여 열방향으로 연장하는 제 4 층째의 메탈배선에 의해 구성되어 있다.
이와 같이, 본 실시형태의 SRAM은 상호보조성 비트선(BL, /BL)을 통하여 독출된 메모리셀(MC)의 데이터를 전달하는 상호보조성 제 1 글로벌 비트선(GBL, /GBL) 및 상호보조성 제 2 글로벌 비트선(GBL, /GBL) 가운데, 열방향으로 연장하는 제 4 층째의 메탈배선에 의해 구성되는 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 메모리셀 어레이(BLock)의 상부에 배치한다.
상기에 의해, 배선채널의 면적을 축소하는 것이 가능하므로, SRAM이 형성되는 실리콘칩의 면적을 축소하는 것이 가능하다. 또한, 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 배선채널상으로 인도하는 경우에 비하여 그 배선길이를 짧게 하는 것이 가능하므로 신호지연이 저감되어, 데이터의 독출을 고속으로 실행하는 것이 가능하다.
상기와 같이 상호 보조성 제 2 글로벌 비트선(GBL, /GBL)을 메모리셀어레이(BLock)의 상부에 배치하고, 열방향으로 연장한 경우는 메모리셀 어레이(BLock)내를 열방향으로 연장하는 상호보조비트선(BL, /BL)과 상기 상호보조성 제 2 글로벌 비트선(GBL, /GBL)이 상호 평행하게 연장하는 것이 가능하기 때문에, 상호보조성 비트(BL, /BL)과 상호보조성 제 2 글로벌 비트선(GBL, /GBL)과의 사이의 기생용량이 크게 이루어 진다.
그 결과, 선택된 하나의 워드선(WL)에 접속된 복수의 메모리셀(MC)로부터 상호보조성 비트선(BL, /BL)에 신호가 독출되어 있는 경우에, 이 상호보조성 비트선(BL, /BL)의 근방에 위치하는 상호보조성 제 2 글로벌 비트선(GBL, /GBL)의 신호레벨이 변화하면, 그 전위변화가 기생용량을 매개하여 상호보조성 비트선(BL, /BL)에 악영향을 미치고, 그 진폭을 감소시키기 때문에, 엑세스의 시간이 쇠화하거나 오동작을 발생하거나 하는 위험이 있다.
도 10은 메모리 셀 어레이(BLock)가 형성된 기판에 수직의 면에서 본 상호보조성 비트선(BL, /BL)과 그 근방의 상호보조성 제 2 글로벌 비트선(GBL, /GBL)과의 위치관계를 나타내고 있다.
본 실시형태에서는 상기 한 상호보조비트선(BL, /BL)과 상호보조성 제 2 글로벌비트선(GBL, /GBL)과의 사이에 형성되는 기생용량에 기인하는 독출 오동작을 제어하는 대책으로서, 제 4 층째의 배선인 제 2 글로벌 비트선(GBL 또는 /GBL)과 그 바로 아래에 위치하는 제 2 층째의 배선인 상호보조성 비트선(BL, /BL)과의 거리를 같게 한다. 즉, 기판의 주요면에 수직의 가상단면에 있어서, 상호보조성 비트선(BL, /BL)의 한쪽(BL)의 단면중심과, 다른쪽(/BL)단면중심과, 이들 상호보조성 비트선(BL,/BL)의 바로위에 배치된 제 2 글로벌 비트선(GBL 또는 /GBL)의 단면중심을 정점으로 하여 형성되는 삼각형이, 이등변 삼각형이 되도록 제 2 글로벌 비트선(GBL 또는 /GBL)을 배치한다.
이와 같이 하면, 상호보조성 비트선(BL, /BL)의 한쪽(/BL)과 제 2 글로벌 비트선(GBL 또는 /GBL)과의 사이에 형성되는 용량(C1)은 상호보조성 비트선(BL, /BL)의 다른쪽(/BL)과 제 2 글로벌 비트선(GBL 또는 /GBL)과의 사이에 형성되는 용량(C2)과 실질적으로 동일해진다(C1≒C2). 상기에 의해, 제 2 글로벌 비트선(GBL 또는 /GBL)과 그 바로 아래의 상호보조성 비트선(BL, /BL)과의 사이의 기생용량이 거의 평행을 이루고 있기 때문에, 엑세스시간의 쇠화와 오동작의 발생을 방지하는 것이 가능하다.
또한, 상기와 같은 대책을 실시한 경우에서도, 제 2 글로벌 비트선(GBL 또는 /GBL)의 바로 아래에 위치하는 상호보조성 비트선(BL, /BL)이외의 비트선(BL 또는 /BL)은 상기 제 2 글로벌 비트선(GBL 또는 /GBL)에 대해서, 불평행한 용량을 갖는다. 이 용량은, 제 2 글로벌 비트선(GBL 또는 /GBL)과 그 바로 아래의 상호보조성 비트선(BL, /BL)과의 사이에 형성되는 용량에 비하면 작지만, 엑세스시간의 쇠화등을 발생하는 원인이 되는 경우도 있다.
그 대책으로서는, 도 11에 나타나는 바와 같이 상호보조성비트선(BL, /BL)의 길이의 거의 중앙부근에서 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 굴곡하여, 다른 상호보조성 비트선(BL, /BL)상에 배치한다. 이와 같이 하면, 제 2 글로벌비트선(GBL 또는 /GBL)도 상기 제 2 글로벌 비트선(GBL 또는 /GBL)에 대해서 거의 평행한 용량을 갖도록 이루기 때문에, 엑세스시간의 쇠화와 오동작의 발생을 보다 확실하게 방지하는 것이 가능하다.
상기와 같이, 본 실시형태에서는 열방향으로 연장하는 제 4 층째의 메탈배선에 의해 구성되는 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 메모리셀어레이(BLock)의 상부에 배치하지만, 열방향으로 연장하는 제 4층째의 메탈배선은, 상호보조성 제 2 글로벌 비트선(GBL, /GBL)외, 매트, 컬럼논리회로(117)에 MAT선택신호를 공급하는 배선(119)과, 메모리셀(MC)에 데이터를 기입하기 위한 글로벌 비트선등도 포함된다. 따라서, 도 12 및 도 13에 나타나는 바와 같이, 이들 배선도 상호보조성 비트선(BL, /BL)의 중앙에 배치하는 것에 의해, 상호보조성 비트선(BL, /BL)과의 사이의 기생용량을 거의 평행으로 하는 것이 가능하다.
(실시형태 2)
도 14는 본 실시형태의 배선 레이아웃을 나타내는 메모리셀 어레이의 블록도이다.
본 실시형태에서는 상호보조성 비트선(BL, /BL)을 통하여 독출된 메모리셀(MC)의 데이터를 증폭하는 센스앰프회로(SA)(105)에 상호보조성 제 2 글로벌비트선(GBL, /GBL)을 직접 접속한다.
이 방식은, 각 매트(MAT)의 I/O 블록별로 상호보조성 제 2 글로벌 비트선(GBL, /GBL)이 접속되므로, 상호보조성 제 2 글로벌 비트선(GBL, /GBL)의 수는 증가하지만, 행방향으로 연장하는 상호보조성 제 1 글로벌 비트선(GBL, /GBL)이 불필요해지고, 그 만큼의 배선채널의 면적을 축소하는 것이 가능하므로, 칩면적을 또한 축소하는 것이 가능하고, 또한, 엑세스시간도 또한 단축하는 것이 가능하다.
(실시형태 3)
도 15는 본 실시형태의 배선레이아웃을 나타내는 메모리셀어레이의 블록도이다.
본 실시형태에서는 메모리셀 어레이상의 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 사선으로 배선한다. 상기에 의해, 상호보조성비트선(BL, /BL)과의 사이의 기생용량이 저감되기 때문에, 비트선에 악영향을 미치고, 오동작 발생이 발생하거나 불합리를 방지하는 것이 가능하다.
(실시형태 4)
도 16은 본 실시형태의 배선 레이아웃을 나타내는 메모리셀 어레이의 블록도이다.
본 실시형태에서는 I/O가 동일해지는 메모리셀(MC)동사를 근접하여 배치한다. 상기에 의해, 행방향으로 연장하는 상호보조성 제 1 글로벌 비트선(GBL, /GBL)의 배선길이가 짧게 이루고 있으므로, 신호지연이 저감되어 데이터의 독출을 고속으로 실행하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 상호보조성 제 2 글로벌 비트선(GBL, /GBL)을 메모리셀 어레이상에 배치한 경우에 유효가 되는 주변회로의 레이아웃에 대해서 설명한다.
도 17은, 센스앰프회로(SA)와 기입앰프회로(W)를 메모리셀 어레이의 동일한 측으로 배치하고, 센스앰프회로(SA)와 디코드신호와 반대측으로 배치한 예이다.
이 레이아웃은, READ시에 독출하는 데이터속도가 고속이 되는 장점이 있다. 그러나, WRITE시에 라이트데이터와 디코드신호가 역측이기 때문에, 라이트데이터와 디코드신호에 타이밍의 변동이 발생한다. 이것에 의해 라이트데이터를 기입하는 기간을 확실하게 설치하도록 하면, 사이클시간을 단축하는 것이 불가능한 단점이 있다.
도 18은 센스앰프회로(SA)와 라이트앰프회로(WA)와 디코드신호를 메모리셀 어레이의 동일한측으로 배치한 예이다.
이 레이아웃은, 라이트데이터와 디코드신호와의 사이에 타이밍의 변동을 발생하기 어렵기 때문에, 사이클 시간을 최저한까지 단축하는 것이 가능한 장점이 있다. 그 반면에 원거리단측의 메모리셀을 엑세스할 때, 디코드신호와 READ데이터신호가 함께 메모리셀 어레이분량의 배선길이를 신호가 통과할 수 밖에 없기 때문에 지연이 커지는 단점이 있다.
도 19는 센스앰프회로(SA)와 라이트앰프회로(WA)를 메모리셀 어레이의 반대측에 배치하고, 라이트앰프회로(WA)와 디코드신호를 동일한 측으로 배치한 예이다.
이 레이아웃은 상기 두개의 레이아웃의 단점을 해소할 수 있기 때문에, 사이클시간의 저감, READ시의 엑세스타임의 저감이 가능해지는 장점이 있다. 그 반면, READD용의 Y셀렉트회로(103)와 WRITE용의 Y셀렉트회로(YSW)(103)의 두개를 배치할 수 밖에 없는 단점이 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
상기 실시형태에서는 SRAM에 적용한 경우에 대해서 설명하였지만, 이것에 한 정되는 것은 아니고, DRAM등을 포함하는 메모리LSI에 폭넓게 적용하는 것이 가능하다.
본 원에 의해 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 의하면, 메모리셀의 신호를 독출하는 비트선과 그 상층에 배치된 신호전송선과의 사이에 형성되는 기생용량을 저감하는 것이 가능하므로, 반도체기억장치의 칩면적을 축소하고, 그 제조코스트를 저감하는 것이 가능하다.
Claims (10)
- 복수의 SRAM 메모리셀과,상기 복수의 SRAM 메모리셀에 대응하여 설치된 복수의 한 쌍의 비트선과,상기 한 쌍의 비트선의 신호를 증폭하는 증폭회로와,상기 증폭회로에 의해 증폭된 신호를 전송하는 신호전송선을 포함하고,상기 복수의 한 쌍의 비트선은 반도체기판의 주면상의 제 1 층에 형성되고, 상기 주면의 제 1 방향으로 연장하도록 배치되고,상기 복수의 한 쌍의 비트선은 제 1의 한 쌍의 비트선, 제 2의 한 쌍의 비트선과 제 3의 한 쌍의 비트선을 포함하고,상기 제 1의 한 쌍의 비트선은 상기 제 2와 제 3의 한 쌍의 비트선에 끼워지도록 배치되고,상기 신호전송선은 상기 제 1 층보다 상층에 위치하는 제 2 층에 형성되고, 상기 제 1 방향으로 연장하도록 배치되고,상기 신호전송선은 상기 제 1의 한 쌍의 비트선의 양측의 선을 덮도록 배치되고, 상기 제 2와 제 3의 한 쌍의 비트선은 덮지 않도록 배치되어 있는 것을 특징으로 하는 반도체기억장치.
- 청구항 1에 있어서,상기 제 1의 한 쌍의 비트선, 제 2의 한 쌍의 비트선 및 제 3의 한 쌍의 비트선의 각각의 한 쌍의 비트선의 사이에는 상기 제 1 층에 형성된 전원선이 상기 제 1 방향으로 연장되도록 배치되는 것을 특징으로 하는 반도체기억장치.
- 청구항 2에 있어서,상기 제 1의 한 쌍의 비트선과 상기 제 2의 한 쌍의 비트선의 사이 및 상기 제 1의 한 쌍의 비트선과 상기 제 3의 한 쌍의 비트선의 사이에는 상기 제 1 층에 형성된 다른 전원선이 상기 제 1 방향으로 연장하도록 각각 배치되는 것을 특징으로 하는 반도체 기억장치.
- 삭제
- 복수의 SRAM 메모리 셀과,상기 복수의 SRAM 메모리 셀에 대응해 설치된 복수의 한 쌍의 비트선과,상기 복수의 한 쌍의 비트선 중의 한 쌍의 비트선의 신호를 선택해서 증폭하는 센스 앰프 회로와,상기 센스 앰프 회로에 의해 증폭된 신호를 전송하는 글로벌 비트선을 포함하고,상기 복수의 한 쌍의 비트선은, 반도체 기판의 주면상의 제1 층에 형성되고 상기 주면의 제1 방향에 따라 배치되고,상기 복수의 한 쌍의 비트선은 제 1의 한 쌍의 비트선, 제 2의 한 쌍의 비트선과 제 3의 한 쌍의 비트선을 포함하고,상기 제 1의 한 쌍의 비트선은 상기 제 2와 제 3의 한 쌍의 비트선에 끼워지도록 배치되고,상기 글로벌 비트선은, 상기 제 1 층보다 상층에 위치하는 제2 층에 형성되고, 상기 제 1 방향에 따라 배치되고,상기 글로벌 비트선은, 상기 제 2 층으로부터 제1 층을 본 경우, 상기 제 1의 한 쌍의 비트선의 양쪽 모두의 선과 겹치도록 배치되고, 상기 제 2와 제 3의 한 쌍의 비트선과는 겹치지 않게 배치되고 있는 것을 특징으로 하는 반도체 기억장치.
- 청구항 5 에 있어서,상기 제 1의 한 쌍의 비트선, 제 2의 한 쌍의 비트선 및 제 3의 한 쌍의 비트선의 각각의 한 쌍의 비트선의 사이에는 상기 제 1 층에 형성된 제1의 전원선이 상기 제 1 방향으로 연장하도록 배치되고,상기 제 1의 한 쌍의 비트선과 상기 제 2의 한 쌍의 비트선의 사이 및 상기 제 1의 한 쌍의 비트선과 상기 제 3의 한 쌍의 비트선의 사이에는 상기 제 1 층에 형성된 상기 제 1의 전원선과 전위가 다른 제 2의 전원선이 상기 제 1 방향에 따라 각각 배치되는 것을 특징으로 하는 반도체 기억장치.
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Families Citing this family (11)
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|---|---|---|---|---|
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| US6906361B2 (en) * | 2002-04-08 | 2005-06-14 | Guobiao Zhang | Peripheral circuits of electrically programmable three-dimensional memory |
| US20070204122A1 (en) * | 2004-04-04 | 2007-08-30 | Guobiao Zhang | Multimedia Three-Dimensional Memory (M3DM) System |
| JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7310257B2 (en) * | 2005-11-10 | 2007-12-18 | Micron Technology, Inc. | Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells |
| US9111634B2 (en) * | 2012-07-13 | 2015-08-18 | Freescale Semiconductor, Inc. | Methods and structures for multiport memory devices |
| US9305635B2 (en) * | 2013-10-31 | 2016-04-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | High density memory structure |
| US11532351B2 (en) * | 2020-05-08 | 2022-12-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory device with additional write bit lines |
| US11398274B2 (en) | 2020-08-25 | 2022-07-26 | Qualcomm Incorporated | Pseudo-triple-port SRAM |
| US11361817B2 (en) * | 2020-08-25 | 2022-06-14 | Qualcomm Incorporated | Pseudo-triple-port SRAM bitcell architecture |
| US11302388B2 (en) | 2020-08-25 | 2022-04-12 | Qualcomm Incorporated | Decoding for pseudo-triple-port SRAM |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793376B2 (ja) | 1987-07-08 | 1995-10-09 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6414954U (ko) | 1987-07-17 | 1989-01-25 | ||
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| US5170243A (en) | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| JP3227923B2 (ja) | 1993-07-27 | 2001-11-12 | ソニー株式会社 | 半導体記憶装置 |
| JP3440335B2 (ja) | 1993-08-18 | 2003-08-25 | 日本テキサス・インスツルメンツ株式会社 | 半導体メモリ装置 |
| JP4052697B2 (ja) * | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
| JP3085241B2 (ja) | 1997-04-11 | 2000-09-04 | 日本電気株式会社 | 半導体記憶装置 |
| US6804304B1 (en) * | 1998-10-30 | 2004-10-12 | Broadcom Corporation | Reduction of aggregate EMI emissions of multiple transmitters |
| US6888776B2 (en) * | 2000-09-06 | 2005-05-03 | Renesas Technology Corp. | Semiconductor memory device |
| US6859883B2 (en) * | 2001-05-31 | 2005-02-22 | Koninklijke Philips Electronics N.V. | Parallel data communication consuming low power |
| US6894231B2 (en) * | 2002-03-19 | 2005-05-17 | Broadcom Corporation | Bus twisting scheme for distributed coupling and low power |
| US6891311B2 (en) * | 2002-06-27 | 2005-05-10 | Siemens Medical Solutions Usa, Inc | Ultrasound transmit pulser with receive interconnection and method of use |
| US6994674B2 (en) * | 2002-06-27 | 2006-02-07 | Siemens Medical Solutions Usa, Inc. | Multi-dimensional transducer arrays and method of manufacture |
| US20040078615A1 (en) * | 2002-10-17 | 2004-04-22 | Intel Corporation (A Delaware Corporation) | Multi-module system, distribution circuit and their methods of operation |
| JP2004158802A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体記憶装置 |
| KR100608365B1 (ko) * | 2004-05-17 | 2006-08-08 | 주식회사 하이닉스반도체 | 메모리 장치의 내부 제어 신호를 측정하는 방법 및 장치 |
| KR100549869B1 (ko) * | 2004-10-18 | 2006-02-06 | 삼성전자주식회사 | 의사 차동 출력 버퍼, 이를 이용한 메모리 칩 및 메모리시스템 |
-
2000
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-
2006
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5179427A (en) * | 1989-06-13 | 1993-01-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with voltage stabilizing electrode |
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