JP4257214B2 - 不揮発性半導体記憶装置 - Google Patents

Description

技術分野
本発明は、不揮発性半導体記憶装置に関し、特に、多値フラッシュメモリにおけるチップレイアウト面積の縮小化に適用して有効な技術に関するものである。
背景技術
近年、フラッシュメモリなどの半導体メモリにおいては、データの大容量、低コスト化が急激に進む傾向にある。この新たな大容量化に対応する技術として、１つのメモリセルの電荷蓄積層に蓄積する電荷の多少により、ある電圧レベルのしきい値電圧を複数設定し、２ビット以上のデータを記憶させる多値記憶技術を用いた多値フラッシュメモリが広く知られている。
本発明者の検討によれば、多値フラッシュメモリでは、メモリセルアレイが、たとえば、４バンク程度に分割された構成となっており、各々のバンクにおいては、中央部にセンスラッチが設けられ、該バンクの２つの長辺近傍に書き込みデータを格納するデータラッチがそれぞれ設けられた構成となっている。センスラッチは、センス動作、ならびに書き込み対象セルの情報を保持し、データラッチは、書き込みデータを格納する。
なお、この種の半導体メモリにおける周辺回路のレイアウト技術について詳しく述べてある例としては、特開平０２−２４６０８７号公報があり、この文献には、ＤＲＡＭに設けられたメインアンプのレイアウト技術について記載されている。
ところが、上記のような多値フラッシュメモリにおけるセンスラッチ、およびデータラッチのレイアウト技術では、次のような問題点があることが本発明者により見い出された。
すなわち、多値フラッシュメモリでは、１メモリセルで２ビット以上のデータが転送されるので、それに伴いデータラッチに必要なレイアウト面積が大きくなってしまうとともに、レイアウトの際の自由度が制限されるために、チップ面積も大きくなってしまい、フラッシュメモリの小型化の妨げになるという問題がある。
本発明の目的は、データラッチのレイアウトを最適化することにより、データ転送レートを劣化させずにチップ面積を大幅に低減することのできる不揮発性半導体記憶装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本発明は、ある電圧レベルのしきい値電圧を複数設定し、２ビット以上のデータを１つのメモリセルがアレイ状に並べられた長方形状のメモリアレイからなる複数のメモリバンクと、該メモリバンクの一方の長辺に沿って配置され、センス動作、および書き込み対象のメモリセルの情報を保持するセンスラッチと、メモリバンクの一方、および他方の短辺に沿ってそれぞれ配置され、書き込まれたデータの多値演算を行い、メモリセルに書き込むしきい値電圧レベルを決定する第１、第２の演算回路と、メモリバンクの一方、ならびに他方の短辺に沿ってそれぞれ配置され、書き込みデータを格納する第１、第２のバッファとを備えたものである。
また、本発明は、前記センスラッチに接続された入出力線をセンスラッチ列の中心を基準として２分割し、一方の入出力線をメモリバンクの一方の短辺に沿って配置し、他方の入出力線をメモリバンクの他方の短辺に沿って配線したものである。
さらに、本発明は、前記第１、第２のバッファは、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からなるものである。
また、本発明は、前記複数のメモリバンク、センスラッチ、第１、第２の演算回路、ならびに第１、第２のバッファは、パッケージサイズによって長手方向の長さが制限された半導体チップにレイアウトされたものである。
発明を実施するための最良の形態
本発明を詳細に説明するために、添付の図面に従ってこれを説明する。なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
本実施の形態において、フラッシュメモリ１は、１つのメモリセルに、ある電圧レベルのしきい値電圧を複数設定し、２ビット以上の情報を記憶させる多値記憶技術を用いた多値フラッシュメモリである。
このフラッシュメモリ１は、図１に示すように、メモリアレイ２、制御系回路３、電源回路４、センスラッチ５、データラッチ６、ならびに演算回路７などから構成されている。
フラッシュメモリ１においては、半導体チップＣＨの一方の長手方向の周辺部に沿って制御系回路３が設けられている。制御系回路３は、ロジックコントロール、入出力コントロール回路、コマンドレジスタ、アドレスレジスタ、およびカラム／ロウアドレスデコーダなどの直接／間接周辺回路などからなる。
ロジックコントロールは、接続先となるマイクロコンピュータなどのホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力コントロール回路は、ホストから入出力される外部アドレス、データなどの信号の入出力を制御する。
カラム／ロウアドレスデコーダは、カラム／ロウアドレスに基づいてデコードを行う。制御系回路は、ロジックコントロールの制御に基づいて、センスラッチ５、データラッチ６、および演算回路７などを制御する。
また、半導体チップＣＨの中央部には、メモリアレイ２が配置されている。メモリアレイ２は、記憶の最小単位であるメモリセルが規則正しくアレイ状に並べられている。
このメモリアレイ２は、上方から下方にかけて、バンク（メモリバンク）２ａ〜２ｄの４つのバンクに分割されており、各々のバンク２ａ〜２ｄが独立に動作する、いわゆるマルチバンク構成となっている。
さらに、半導体チップＣＨにおける他方の長手方向の周辺部には、電源回路４が設けられている。この電源回路４は、ベリファイ動作に用いられるベリファイ電圧、ならびにデータの書き込みなどに用いられる各種の昇圧電圧や降圧電圧などを生成し、メモリアレイ２の各バンク２ａ〜２ｄにそれぞれ供給する。
センスラッチ５は、４つのセンスラッチ５ａ〜５ｄからなり、これらセンスラッチ５ａ〜５ｄがバンク２ａ〜２ｄの下方（バンク２ａ〜２ｄの一方の長辺に沿って）にそれぞれ設けられている。これらセンスラッチ５ａ〜５ｄは、センス動作、ならびに書き込み対象セルの情報を保持する。
データラッチ６は、データラッチ（第１のバッファ）６ａ，６ｃ，６ｅ，６ｇ、ならびにデータラッチ（第２のバッファ）６ｂ，６ｄ，６ｆ，６ｈから構成されている。これらデータラッチ６ａ〜６ｈは、書き込みデータを格納する。データラッチ６ａ〜６ｈは、各バンク２ａ〜２ｄの左右両側にそれぞれ２つずつ設けられている。たとえば、バンク２ａにおいては、該バンク２ａの左右両側にデータラッチ６ａ，６ｂがそれぞれ設けられる。
同様に、演算回路７も、８つの演算回路（第１の演算回路）７ａ，７ｃ、７ｅ、７ｇ、および演算回路（第２の演算回路）７ｂ，７ｄ，７ｆ，７ｈから構成されている。これら演算回路７ａ〜７ｈは、バンク２ａ〜２ｄにおける左右両側のデータラッチ６ａ〜６ｈの下方に、それぞれ２つずつ設けられている。演算回路７ａ〜７ｈは、データラッチ６ａ〜６ｈに書き込まれたデータの多値演算を行い、バンク２ａ〜２ｄのメモリセルに書き込むしきい値電圧レベルを決定する。
ここで、センスラッチ５、データラッチ６、および演算回路７ｂのレイアウトについて詳しく説明する。
図２は、メモリマット２のバンク２ａ周辺に設けられたセンスラッチ５ａ、データラッチ６ａ，６ｂ、および演算回路７ａ，７ｂのレイアウトを示したものである。また、センスラッチ５ｂ〜５ｄ、データラッチ６ｃ〜６ｈ、および演算回路７ｃ〜７ｈにおいても、図２と同様のレイアウト、および回路構成である。
図示するように、バンク２ａの左側には、該バンク２ａの一方の短辺に沿ってデータラッチ６ａが設けられている。バンク２ａの右側には、該バンク２ａの他方の短辺に沿ってデータラッチ６ｂが設けられている。
同じくバンク２ａの左側におけるデータラッチ６ａの下方には、演算回路７ａが設けられており、該バンク２ａの右側におけるデータラッチ６ｂの下方には、演算回路７ｂが設けられている。
また、データラッチ６ａ，６ｂは、ＳＲＡＭから構成されている。図３は、データラッチ６ａ，６ｂのラッチ回路ＤＲをＳＲＡＭセルにより構成した場合の回路例を示した図である。
図示したように、ラッチ回路ＤＲは、トランジスタＴ１，Ｔ２、およびインバータＶ１，Ｖ２からなる、いわゆる６トランジスタＣＭＯＳ型から構成されている。
データラッチ６ａ，６ｂは、少なくともバンク２ａに対して１回の書き込み動作、または読み出し動作により、書き込みあるいは読み出しを行うデータ格納できるだけのＳＲＡＭセルがアレイ状に構成されている。
図４は、本発明者が検討した、一般的なデータラッチ回路ＤＲ３０の構成を示した回路図である。この場合、データラッチ回路ＤＲ３０は、２つのインバータＩｖ３０，Ｉｖ３１、ならびに５つのトランジスタＴｒ３０〜Ｔｒ３４から構成される。
このように、データラッチ６ａ，６ｂをＳＲＡＭセルの構成とすることにより、大幅にトランジスタ数を削減することが可能となり、該データラッチ６ａ，６ｂのレイアウト面積を小さくすることができるので、半導体チップＣＨを小型化することができる。
さらに、センスラッチ５ａは、図５に示すように、センスラッチ列の中心を基準として左右に１／２に分割されている。このセンスラッチ５ａにおいて、分割された左側のセンスラッチには、データラッチ６ａがコモンＩ／Ｏである信号線ＳＬ１を介して接続されており、右側のセンスラッチには、データラッチ６ｂが信号線ＳＬ２を介して接続されている。
これら信号線ＳＬ１，ＳＬ２を、バンク２ａの左右両側、すなわち該バンク２ａの両方の短辺に沿ってそれぞれ配置することによって、データをパラレル転送することが可能となり、転送速度を２倍にすることができる。
同時に、データラッチ６ａ，６ｂを両側に配置したことにより、センスラッチ５ａに配線される信号線ＳＬ１，ＳＬ２の本数を半減することができるので、該信号線ＳＬ１，ＳＬ２によるセンスラッチ５ａの配線律則を低減することができる。
また、多値記憶技術を用いたフラッシュメモリ１においては、書き込み動作時にデータの正誤を確認するしきい値電圧の検証動作（ベリファイ動作）などにより、データラッチ６ａ，６ｂとセンスラッチ５ａとの間でデータ転送が繰り返し行われる。
よって、データのパラレル転送により、データラッチ６ａ，６ｂとセンスラッチ５ａとの間でのデータ転送レートが高速になり、フラッシュメモリ１の書き込み動作を高速化することができる。
それにより、本実施の形態によれば、データラッチ６ａ〜６ｈをＳＲＡＭにより構成することにより、レイアウト面積を大幅に低減することができるので、半導体チップＣＨのサイズを縮小でき、チップコストを抑えることができる。
また、信号線ＳＬ１，ＳＬ２をバンク２ａ〜２ｄの左右両側にそれぞれ配置することによってデータのパラレル転送が可能となり、転送速度を２倍にすることができる。
さらに、本実施の形態におけるフラッシュメモリでは、データラッチをバンクの短辺方向に沿って設けた構成としたが、データラッチは、バンク短辺方向側に空き領域がある場合には、その空き領域の任意の場所に配置するようにすればよい。
また、本実施の形態では、１つのメモリセルの電荷蓄積層に蓄積する電荷量を制御し、複数のしきい値電圧を設定するタイプのフラッシュメモリの構成としたが、メモリセルの電荷蓄積層に電荷を蓄積する箇所を局所的に複数設定するタイプのメモリセルによって構成するものであってもよい。
さらに、本実施の形態においては多値フラッシュメモリとしたが、１つのメモリセルに１ビットの情報を格納する２値フラッシュメモリであってもよい。
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
産業上の利用可能性
以上のように、本発明にかかる不揮発性半導体記憶装置は、多値フラッシュメモリにおける半導体チップのレイアウト面積の縮小化技術に適している。
【図面の簡単な説明】
図１は、本発明の一実施の形態によるフラッシュメモリのチップレイアウト図、図２は、図１のフラッシュメモリに設けられたメモリマットのバンク、センスラッチ、データラッチ、および演算回路のレイアウトを示した説明図、図３は、図２のデータラッチにおける回路図、図４は、本発明者が検討したデータラッチ回路の一例を示す回路図、図５は、図１のフラッシュメモリに設けられたセンスラッチに書き込みデータなどを転送する信号線の配置説明図である。

Claims (4)

1. ある電圧レベルのしきい値電圧を複数設定し、２ビット以上のデータを１つのメモリセルに記憶する不揮発性半導体記憶装置であって、
   前記メモリセルがアレイ状に並べられた長方形状のメモリアレイからなる複数のメモリバンクと、
   前記メモリバンクの一方の長辺に沿って配置され、センス動作、および書き込み対象の前記メモリセルの情報を保持するセンスラッチと、
   前記メモリバンクの一方の短辺に沿って配置され、書き込まれたデータの多値演算を行い、前記メモリセルに書き込むしきい値電圧レベルを決定する第１の演算回路と、
   前記メモリバンクの他方の短辺に沿って配置され、書き込まれたデータの多値演算を行い、前記メモリセルに書き込むしきい値電圧レベルを決定する第２の演算回路と、
   前記メモリバンクの一方の短辺に沿って配置され、書き込みデータを格納する第１のバッファと、
   前記メモリバンクの他方の短辺に沿って配置され、書き込みデータを格納する第２のバッファとを備えたことを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、
   前記センスラッチに接続された入出力線を前記センスラッチのセンスラッチ列の中心を基準として２分割し、一方の前記入出力線を前記メモリバンクの一方の短辺に沿って配置するとともに、他方の前記入出力線を前記メモリバンクの他方の短辺に沿って配線したことを特徴とする不揮発性半導体記憶装置。
3. 請求項１または２記載の不揮発性半導体記憶装置において、前記第１、および第２のバッファが、ＳＲＡＭからなることを特徴とする不揮発性半導体記憶装置。
4. 請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置において、前記複数のメモリバンク、前記センスラッチ、前記第１、第２の演算回路、ならびに前記第１、第２のバッファが、パッケージサイズによって長手方向の長さが制限された半導体チップにレイアウトされたことを特徴とする不揮発性半導体記憶装置。

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