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KR20200007401A - 메모리 장치 - Google Patents

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KR20200007401A
KR20200007401A KR1020180081459A KR20180081459A KR20200007401A KR 20200007401 A KR20200007401 A KR 20200007401A KR 1020180081459 A KR1020180081459 A KR 1020180081459A KR 20180081459 A KR20180081459 A KR 20180081459A KR 20200007401 A KR20200007401 A KR 20200007401A
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김동혁
정수남
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에스케이하이닉스 주식회사
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Priority to CN201811508158.4A priority patent/CN110718246B/zh
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Abstract

본 실시예에 따른 메모리 장치는, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향으로 배열된 복수의 비트 라인들, 상기 복수의 비트 라인들에 전기적으로 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 및 상기 복수의 페이지 버퍼들에 전기적으로 연결되는 복수의 캐시들을 포함하는 캐시 회로를 포함하되, 상기 페이지 버퍼 회로는 복수의 페이지 버퍼 영역으로 분리되어 상기 캐시 회로의 제1 방향의 양측에 배치될 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로서, 보다 구체적으로는 페이지 버퍼를 구비하는 메모리 장치에 관한 것이다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실될 수 있다. 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서, 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 비휘발성 메모리 장치가 사용될 수 있다. 비휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분될 수 있다.
비휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치가 데이터 저장 장치로 많이 사용되고 있다. 낸드 플래시 메모리 장치는 복수의 페이지 버퍼들을 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행할 수 있다.
본 발명의 실시예들은 페이지 버퍼 회로와 캐시 회로 사이의 배선을 용이하게 하고 데이터 전달 속도를 높일 수 있는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 제1 방향으로 연장되고 제1 방향에 수직인 제2 방향으로 배열된 복수의 비트 라인들, 복수의 비트 라인들에 전기적으로 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 및 복수의 페이지 버퍼들에 전기적으로 연결되는 복수의 캐시들을 포함하는 캐시 회로를 포함하되, 페이지 버퍼 회로는 복수의 페이지 버퍼 영역으로 분리되어 캐시 회로의 제1 방향의 양측에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로 및 복수의 페이지 버퍼들에 각각 일대일로 대응되는 복수의 캐시들을 포함하는 캐시 회로를 포함하되, 복수의 페이지 버퍼들의 각각은 별도의 페이지 라인을 통해 대응되는 캐시에 연결되고, 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들 중의 일부는 캐시 회로의 일측에 배치되고, 다른 일부는 캐시 회로의 타측에 배치될 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로 및 복수의 페이지 버퍼들에 각각 일대일로 대응되는 복수의 캐시들을 포함하는 캐시 회로를 포함하되, 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 복수의 페이지 버퍼 영역들에 분산 배치되고, 각 페이지 버퍼 영역 내에서 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 하나의 페이지 라인을 통해 캐시에 연결되며, 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들 중의 일부는 캐시 회로의 일측에 배치되고, 다른 일부는 캐시 회로의 타측에 배치될 수 있다.
본 발명의 실시예들에 의하면, 페이지 버퍼 회로와 캐시 회로를 연결하는 페이지 라인의 배선 영역을 줄일 수 있다. 또한, 본 발명의 실시예들에 의하면, 페이지 버퍼 회로와 캐시 회로를 연결하는 페이지 라인을 통한 데이터의 전송 시간을 줄여 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 4 및 도 5는 도 3의 페이지 버퍼 회로와 캐시 회로의 내부 배치를 예시하는 도면이다.
도 6 및 도 7은 도 3의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 8은 페이지 버퍼 회로와 캐시 회로의 구조에 대한 비교예를 나타낸 블록도이다.
도 9는 도 8의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 10은 도 3의 구조에서 페이지 라인의 다른 배치를 예시하는 도면이다.
도 11은 도 10의 페이지 라인 배치에 대한 데이터 전달 파형을 예시하는 도면이다.
도 12는 도 9의 구조에서 페이지 라인의 다른 배치를 예시하는 도면이다.
도 13은 도 12의 페이지 라인 배치에 대한 데이터 전달 파형을 예시하는 도면이다.
도 14는 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 15 및 도 16은 도 14의 페이지 버퍼 회로와 캐시 회로의 내부 배치를 예시하는 도면이다.
도 17 내지 도 19는 도 14의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 20은 도 19의 페이지 라인 배치에 대한 데이터 전달 파형을 예시하는 도면이다.
도 21은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 22는 도 21의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 23은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 24는 본 발명의 일 실시예에 따른 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 25는 본 발명의 일 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있다. 주변 회로(200)는 제어 로직(210), 전압 발생기(220), 로우 디코더(230), 페이지 버퍼 회로(240), 캐시 회로(250), 칼럼 디코더(260) 및 입출력 회로(270)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 메모리 셀들이 기판에 수직한 방향으로 적층된 형태의 삼차원 메모리 어레이로 구성될 수 있으나, 이로 한정되는 것은 아니다.
메모리 셀 어레이(100)는 워드 라인들(WL)과 선택 라인들(DSL, SSL)을 통해서 로우 디코더(230)에 연결될 수 있다. 선택 라인들(DSL, SSL)은 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 포함할 수 있다. 메모리 셀 어레이(100)는 비트 라인들(BL)을 통해서 페이지 버퍼 회로(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 프로그램 동작시 페이지 버퍼 회로(240)를 통해 입력받은 데이터를 저장하고, 리드 동작시 저장된 데이터를 페이지 버퍼 회로(240)로 전송할 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK)을 포함할 수 있다. 메모리 블록(BLK)은 소거 단위일 수 있다. 각각의 메모리 블록들(BLK)에는 워드 라인들(WL), 선택 라인들(DSL, SSL) 및 비트 라인들(BL)이 연결될 수 있다. 워드 라인들(WL) 및 선택 라인들(DSL, SSL)은 각각의 메모리 블록들(BLK)에 연결될 수 있다. 비트 라인들(BL)은 복수의 메모리 블록들(BLK)에 공통으로 연결될 수 있다. 메모리 블록들(BLK)에 대해서는 도 2를 참조하여 후술될 것이다.
제어 로직(210)은 입출력 회로(270)를 통해 입력되는 커맨드(CMD)에 응답하여 메모리 장치의 동작에 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하도록 구성될 수 있다. 제어 로직(210)은 페이지 버퍼 회로(240) 및 캐시 회로(250)를 제어하기 위한 페이지 버퍼 제어 신호(PBCON)을 출력하도록 구성될 수 있다. 제어 로직(210)은 입출력 회로(270)을 통해 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD) 및 칼럼 어드레스 신호(CADD)를 출력하도록 구성될 수 있다.
전압 발생기(220)는 제어 로직(210)의 전압 제어 신호(VCON)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압(Vop)을 생성하도록 구성될 수 있다. 예컨대, 전압 발생기(220)는 전압 제어 신호(VCON)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 리드 전압들 및 소거 전압들을 생성하도록 구성될 수 있다.
로우 디코더(230)는 제어 로직(210)으로부터의 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(100)의 메모리 블록들(BLK) 중 하나를 선택하도록 구성될 수 있다. 로우 디코더(230)는 선택된 메모리 블록(BLK)에 연결된 워드 라인들(WL) 및 선택 라인들(DSL, SSL)에 전압 발생기(220)로부터의 동작 전압(Vop)을 전달하도록 구성될 수 있다.
페이지 버퍼 회로(240)는 비트 라인들(BL)을 통해 메모리 셀 어레이(100)에 연결될 수 있다. 페이지 버퍼 회로(240)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼들(PB)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 데이터를 주고 받을 수 있다.
캐시 회로(250)는 페이지 라인들(PL)을 통해 페이지 버퍼 회로(240)와 연결될 수 있고, 데이터 라인들(DL)을 통해 입출력 회로(270)와 연결될 수 있다. 캐시 회로(250)는 메모리 셀 어레이(100)로부터 전달받은 데이터 또는 메모리 셀 어레이(100)로 제공할 데이터를 임시로 저장하도록 구성될 수 있다. 캐시 회로(250)는 각각의 페이지 버퍼들(PB)로부터 수신한 데이터들을 저장하고 있다가 칼럼 디코더(260)로부터 입력되는 칼럼 선택 신호(CS)에 응답하여 저장하고 있는 데이터들 중의 일부를 데이터 라인들(DL)을 통해 입출력 회로(270)에 전달하도록 구성될 수 있다. 캐시 회로(250)는 제어 로직(210)으로부터 수신한 페이지 버퍼 제어 신호(PBCON)에 응답하여 동작하도록 구성될 수 있다.
도 1에는 캐시 회로(250)가 페이지 버퍼 회로(240)와 별개의 블록을 구성하는 것으로 예시되어 있으나, 캐시 회로(250)는 페이지 버퍼 회로(240)와 함께 페이지 버퍼부를 구성하는 것으로 이해될 수도 있다. 본 명세서에서는 설명의 편의상 캐시 회로(250)를 페이지 버퍼 회로(240)와 별개의 블록으로 표현하고 그 명칭도 구분하여 기재하기로 한다.
칼럼 디코더(260)는 제어 로직(210)으로부터 수신한 칼럼 어드레스(CADD)에 응답하여 칼럼 선택 신호(CS)를 생성하도록 구성될 수 있다. 예시적으로, 각 페이지 버퍼들(PB)의 데이터들 중에서 칼럼 어드레스(CADD)에 의해 선택된 일부가 캐시 회로(250)를 경유하여 입출력 회로(270)로 전달될 수 있도록, 칼럼 디코더(260)는 칼럼 어드레스(CADD)에 대응하는 칼럼 선택 신호(CS)를 생성할 수 있다.
입출력 회로(270)는 외부로부터 입력되는 커맨드(CMD)나 어드레스(ADD)를 제어 로직(210)에 전달하거나, 캐시 회로(250)를 통해 페이지 버퍼들(PB)과 데이터(Data)를 주고 받도록 구성될 수 있다. 입출력 회로(270)는 데이터 라인들(DL)의 전압을 증폭하여 데이터를 생성하고, 생성된 데이터를 입출력 패스(IO)로 출력하는 다수의 입출력 센스 앰프들을 포함할 수 있다.
입출력 패스(IO)는 2N(N은 2 이상의 자연수)개의 데이터 입출력 핀들을 포함할 수 있다. 통상적으로, N = 3, 즉 IO<0> 내지 IO<7>로 표현될 수 있는 8개의 데이터 입출력 핀들을 포함할 수 있다. 예시적으로, 8개의 데이터 입출력 핀이 사용되는 경우, 캐시 회로(250)는 페이지 버퍼들(PB)로부터 수신한 데이터들 중에서 선택된 8개의 데이터를 데이터 라인(DL)을 통해 입출력 회로(270)로 전송할 수 있다. 입출력 회로(270)는 캐시 회로(250)로부터 수신한 8개의 데이터를 입출력 센스 앰프들을 통해 증폭한 후 데이터 입출력 핀으로 제공할 수 있다.
주변 회로(200)는 제어 로직(210), 전압 발생기(220), 로우 디코더(230), 페이지 버퍼 회로(240), 캐시 회로(250), 칼럼 디코더(260) 및 입출력 회로(270)를 포함할 수 있다. 주변 회로(200)의 전부 또는 일부는 메모리 셀 어레이(100)의 하부에 배치될 수 있다. 이러한 구조는 PUC(Peripheral circuit Uner Cell) 또는 COP(Cell On Peripheral circuit)로 언급되기도 한다. 본 발명의 실시예에 따른 메모리 장치는 PUC 또는 COP 구조에도 적용될 수 있다.
도 2는 도 1에 도시된 메모리 블록들(BLK) 중 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLK)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 각각 대응하는 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결될 수 있다. 메모리 셀들(MC)의 게이트들은 각각 대응하는 워드 라인(WL)에 연결될 수 있다. 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(DSL)에 연결될 수 있다.
소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 비트 라인들(BL)과 수직한 방향으로 배치될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)은 기판 면에 수직 방향으로 적층되어 3차원 구조를 형성할 수 있다.
메모리 블록(BLK)에 포함된 메모리 셀들(MC)은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 예를 들어, 하나의 워드 라인(WL)을 공유하며 서로 다른 셀 스트링들(CSTR)에 연결된 메모리 셀들이 하나의 물리적 페이지(PG)를 구성할 수 있다. 이러한 페이지는 리드 동작의 기본 단위가 될 수 있다.
예시적으로, 도 2에서 각 셀 스트링들(CSTR)에 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 한 개씩 제공되는 것으로 도시되어 있다. 그러나, 각 셀 스트링들(CSTR)에는 두 개 이상의 드레인 선택 트랜지스터들 또는 두 개 이상의 소스 선택 트랜지스터들이 제공될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 3을 참조하면, 페이지 버퍼 회로(340)는 제1 페이지 버퍼 그룹(341)과 제2 페이지 버퍼 그룹(342)으로 분리되어 캐시 회로(350)의 양측에 각각 배치될 수 있다. 즉, 페이지 버퍼 회로(340)는 복수의 페이지 버퍼 영역으로 분리될 수 있다.
제1 페이지 버퍼 그룹(341)과 제2 페이지 버퍼 그룹(342)은 비트 라인(BL)에 연결되어 메모리 셀 어레이의 상태에 대한 정보를 획득할 수 있다. 제1 페이지 버퍼 그룹(341)과 제2 페이지 버퍼 그룹(342)은 페이지 라인(PL)을 통해 캐시 회로(350)와 데이터를 송수신할 수 있다. 제1 페이지 버퍼 그룹(341)과 제2 페이지 버퍼 그룹(342)의 동작은 페이지 버퍼 제어 신호(PBCON)에 의하여 제어될 수 있다.
캐시 회로(350)는 페이지 라인(PL)을 통해 제1 페이지 버퍼 그룹(341) 및 제2 페이지 버퍼 그룹(342)과 데이터를 송수신할 수 있고, 데이터 라인(DL)을 통해 입출력 회로(도 1의 270)와 데이터를 송수신할 수 있다. 캐시 회로(350)의 동작은 페이지 버퍼 제어 신호(PBCON) 및 칼럼 선택 신호(CS)에 의하여 제어될 수 있다.
도 4는 도 3의 페이지 버퍼 회로와 캐시 회로의 내부 배치를 예시하는 도면이다.
도 4를 참조하면, 페이지 버퍼 회로(440)는 제1 페이지 버퍼 그룹(441)과 제2 페이지 버퍼 그룹(442)로 분리되어 캐시 회로(450)의 양측에 각각 배치될 수 있다.
제1 페이지 버퍼 그룹(441)은 매트릭스 형태로 배열된 복수의 이븐 페이지 버퍼들(PB Even)을 포함할 수 있다. 예시적으로, 데이터 입출력 핀이 8개인 경우 제1 페이지 버퍼 그룹(441)은 8개의 행(row)으로 구성될 수 있다. 즉, 제1 페이지 버퍼 그룹(441)의 행의 개수는 데이터 입출력 핀의 개수와 동일할 수 있다. 따라서 데이터 입출력 핀의 개수가 달라질 경우 제1 페이지 버퍼 그룹(441)의 행의 개수도 달라질 수 있다. 다만, 본 실시예가 이로 한정되는 것은 아니고, 제1 페이지 버퍼 그룹(441)의 행의 개수와 데이터 입출력 핀의 개수가 다른 경우에도 적용될 수 있다. 제1 페이지 버퍼 그룹(441)의 페이지 버퍼들이 매트릭스 형태로 배열된 경우 행의 개수는 스테이지(stage) 개수와 동일한 개념으로 이해될 수 있다.
제1 페이지 버퍼 그룹(441)의 각 열에는 8개의 이븐 페이지 버퍼들(PB Even 0 ~ 7)이 배치될 수 있다. 8개의 이븐 페이지 버퍼들(PB Even 0 ~ 7)의 각각은 이븐 비트 라인들(BL)에 연결될 수 있다. 이를 위해, 페이지 버퍼의 제2 방향(SD)의 폭 내에는 8개의 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 제1 방향(FD)으로 연장되고 제2 방향(SD)으로 배열된 상태로 제1 페이지 버퍼 그룹(441)에 제공될 수 있다. 제1 방향(FD)과 제2 방향(SD)은 서로 수직일 수 있으나, 이로 한정되는 것은 아니다. 비트 라인들(BL)은 이븐 비트 라인과 오드 비트 라인으로 구분될 수 있고, 페이지 버퍼(PB)도 연결되는 비트 라인에 따라 이븐 페이지 버퍼(PB Even)와 오드 페이지 버퍼(PB Odd)로 구분될 수 있다.
제1 페이지 버퍼 그룹(441) 내부의 페이지 버퍼는 캐시 회로(450) 내부의 캐시와 일대일로 대응되도록 연결될 수 있다. 이를 위해 제1 페이지 버퍼 그룹(441)의 각 열에는 행의 개수와 동일한 개수의 페이지 라인들(PL)이 제공되어 페이지 버퍼(PB Even)와 캐시(Cache Even)를 연결하는데 사용될 수 있다.
제2 페이지 버퍼 그룹(442)은 그 내부에 배치되는 페이지 버퍼들이 오드 페이지 버퍼(PB Odd)라는 점을 제외하고는 제1 페이지 버퍼 그룹(441)과 유사하게 구성될 수 있다.
캐시 회로(450)는 매트릭스 형태로 배열된 복수의 캐시들(Cache)을 포함할 수 있다. 예시적으로, 데이터 입출력 핀이 8개인 경우 캐시 회로(450)는 16개의 행으로 구성될 수 있다. 즉, 캐시 회로(450)의 행의 개수는 데이터 입출력 핀의 개수의 두 배일 수 있다. 따라서 데이터 입출력 핀의 개수가 달라질 경우 캐시 회로(450)의 행의 개수도 달라질 수 있다. 다만, 본 실시예가 이로 한정되는 것은 아니고, 캐시 회로(450)의 행의 개수가 데이터 입출력 핀의 개수의 두 배가 아닌 경우에도 적용될 수 있다.
캐시 회로(450)가 16개의 행을 가지는 경우, 캐시 회로(450)의 각 열에는 8개의 이븐 캐시들(Cache Even 0 ~ 7) 및 8개의 오드 캐시들(Cache Odd 0 ~ 7)이 배치될 수 있다. 캐시(Cache)는 연결되는 페이지 버퍼(PB)에 따라 이븐 캐시(Cache Even)와 오드 캐시(Cache Odd)로 구분될 수 있다. 8개의 이븐 캐시들(Cache Even 0 ~ 7)의 각각은 8개의 이븐 페이지 버퍼들(PB Even 0 ~ 7)의 각각에 일대일로 대응되어 연결되고, 8개의 오드 캐시들(Cache Odd 0 ~ 7)의 각각은 8개의 오드 페이지 버퍼들(PB Odd 0 ~ 7)의 각각에 일대일로 대응되어 연결될 수 있다. 이를 위해, 캐시 회로(450)의 일측에서 하나의 캐시의 제2 방향(SD)의 폭 내에는 8개의 페이지 라인들(PL)이 제공될 수 있다. 페이지 라인들(PL)은 제1 방향(FD)으로 연장되고 제2 방향(SD)으로 배열된 상태로 캐시 회로(450)에 제공될 수 있다. 페이지 버퍼들과 캐시들을 연결하는 다른 방법으로, 복수의 페이지 버퍼들을 복수의 캐시들과 공통 페이지 라인을 사용하여 전기적으로 연결할 수도 있는데, 이에 대해서는 후술하기로 한다.
제1 페이지 버퍼 그룹(441)의 제1 열(4411)에 배치된 8개의 이븐 페이지 버퍼들(PB Even 0 ~ 7)과 제2 페이지 버퍼 그룹(442)의 제1 열(4421)에 배치된 8개의 오드 페이지 버퍼들(PB Odd 0 ~ 7)은 함께 하나의 데이터 입출력 유닛을 구성할 수 있다. 하나의 데이터 입출력 유닛에 속한 16개의 페이지 버퍼들 중에서 8개의 이븐 페이지 버퍼들(PB Even 0 ~ 7) 또는 8개의 오드 페이지 버퍼들(PB Odd 0 ~ 7) 은 8개의 데이터 입출력 핀을 통해 동시에 처리되는 단위가 될 수 있다. PB Even 또는 PB Odd 뒤의 숫자(0 ~ 7)는 대응되는 데이터 입출력 핀의 번호로 이해될 수 있다.
캐시 회로(450)의 제1 열(4501)에 배치된 16개의 캐시들(Cache Even 0 ~ 7 및 Cache Odd 0 ~ 7) 역시 하나의 데이터 입출력 유닛을 구성할 수 있다. 하나의 데이터 입출력 유닛에 속한 캐시들 중에서 8개의 이븐 캐시들(Cache Even 0 ~ 7) 또는 8개의 오드 캐시들(Cache Odd 0 ~ 7)은 8개의 데이터 입출력 핀을 통해 동시에 처리되는 단위가 될 수 있다. Cache Even 또는 Cache Odd 뒤의 숫자(0 ~ 7)는 대응되는 데이터 입출력 핀의 번호로 이해될 수 있다.
동일한 데이터 입출력 유닛에 속하는 캐시들(Cache Even 0 ~ 7 및 Cache Odd 0 ~ 7)은 각각 대응되는 데이터 라인들(DL<0:7>)을 통해 입출력 회로에 연결될 수 있다. 예를 들어, 캐시 회로(450)의 제1 행에는 IO<0>에 대응되는 캐시(Cache Even 0)가 배치되어 있고 캐시 회로(450)의 제2 행에는 IO<1>에 대응되는 캐시(Cache Even 1)가 배치되어 있으므로, 캐시 회로(450)의 제1 행과 제2 행 사이에 두 개의 데이터 라인들(DL<0:1>)이 제공될 수 있다. 다른 방법으로, 캐시 회로(450)의 각 행에 하나씩의 데이터 라인(DL)이 제공될 수도 있다(도면 미도시). 예를 들면, 캐시 회로(450)의 제1 행에 하나의 데이터 라인(DL<0>)이 제공되고, 캐시 회로(450)의 제2 행에 하나의 데이터 라인(DL<1>)이 제공될 수 있다.
한편, 도 4에는 제1 페이지 버퍼 그룹(441), 제2 페이지 버퍼 그룹(442) 및 캐시 회로(450)가 각각 3개의 열을 가지는 것으로 도시되어 있으나, 이는 설명의 편의를 위해 간략히 도시한 것이다. 제1 페이지 버퍼 그룹(441), 제2 페이지 버퍼 그룹(442) 및 캐시 회로(450)는 메모리 셀 어레이의 사이즈에 맞춰 많은 수의 열로 구성될 수 있다.
도 5는 페이지 버퍼 회로와 캐시 회로의 다른 내부 배치를 예시하는 도면이다.
도 5를 참조하면, 페이지 버퍼 회로(540)는 제1 페이지 버퍼 그룹(541)과 제2 페이지 버퍼 그룹(542)으로 분리되어 캐시 회로(550)의 양측에 각각 배치된 점에서는 도 4와 유사하지만, 제1 페이지 버퍼 그룹(541)과 제2 페이지 버퍼 그룹(542) 내부의 페이지 버퍼들의 배치 및 캐시 회로(550) 내부의 캐시들의 배치가 도 4와는 상이하다.
제1 페이지 버퍼 그룹(541)에는 0 ~ 3번 데이터 라인(DL<0:3>)에 대응되는 페이지 버퍼들(PB Even 0 ~ 3 및 PB Odd 0 ~ 3)이 배치되고, 제2 페이지 버퍼 그룹(542)에는 4 ~ 7번 데이터 라인(DL<4:7>)에 대응되는 페이지 버퍼들(PB Even 4 ~ 7 및 PB Odd 4 ~ 7)이 배치될 수 있다. 즉, 페이지 버퍼 회로(540)는 대응되는 데이터 라인(DL)을 기준으로 복수의 페이지 버퍼 그룹(541, 542)으로 분리될 수 있다. 데이터 라인(DL<0:7>)은 데이터 입출력 핀(IO<0:7>)에 일대일로 대응될 수 있으므로, 페이지 버퍼 회로(540)는 대응되는 데이터 입출력 핀(IO)을 기준으로 복수의 페이지 버퍼 그룹(541, 542)으로 분리되는 것으로도 이해될 수 있다.
페이지 버퍼 회로(540)가 대응되는 데이터 라인(DL)을 기준으로 복수의 페이지 버퍼 그룹(541, 542)으로 분리됨에 따라, 캐시 회로(550)도 대응되는 데이터 라인(DL)을 기준으로 배치될 수 있다. 즉, 캐시 회로(550)에서 제1 페이지 버퍼 그룹(541)에 가까이 위치한 8개의 행에는 0 ~ 3번 데이터 라인(DL<0:3>)에 대응되는 캐시들(Cache Even 0 ~ 3 및 Cache Odd 0 ~ 3)이 배치되고, 제2 페이지 버퍼 그룹(542)에 가까이 위치한 8개의 행에는 4 ~ 7번 데이터 라인(DL<4:7>)에 대응되는 캐시들(Cache Even 4 ~ 7 및 Cache Odd 4 ~ 7)이 배치될 수 있다.
캐시 회로(550)의 이러한 배치에 의하면, 캐시 회로(550)의 두 개 행에는 하나의 데이터 라인(DL)이 배치될 수 있다. 예를 들면, 캐시 회로(550)의 제1 행과 제2 행에는 모두 0번 데이터 라인(DL<0>)에 대응되는 캐시들(Cache Even 0, Cache Odd 0)이 배치되어 있으므로, 캐시 회로(550)의 제1 행과 제2 행에는 하나의 데이터 라인(DL<0>)이 배선되면 충분하다. 이와 같이, 페이지 버퍼 회로(540)가 대응되는 데이터 라인(즉, 데이터 입출력 핀)을 기준으로 복수의 페이지 버퍼 그룹(541, 542)으로 분리될 경우, 데이터 라인(DL)의 배선이 용이하다는 장점이 있다.
도 5에서 페이지 버퍼 회로(540) 및 캐시 회로(550)의 내부 배치는 변경되었으나, 하나의 데이터 입출력 유닛의 구성은 도 4와 유사할 수 있다. 제1 페이지 버퍼 그룹(541)의 하나의 열(5411)에 배치된 8개의 페이지 버퍼들(PB Even 0 ~ 3 및 PB Odd 0 ~ 3)과 제2 페이지 버퍼 그룹(542)의 하나의 열(5421)에 배치된 8개의 페이지 버퍼들(PB Even 4 ~ 7 및 PB Odd 4 ~ 7)은 함께 하나의 데이터 입출력 유닛을 구성할 수 있다. 마찬가지로 캐시 회로(550)의 하나의 열(5501)에 배치된 16개의 캐시들(Cache Even 0 ~ 7 및 Cache Odd 0 ~ 7)은 하나의 데이터 입출력 유닛을 구성할 수 있다.
도 6은 도 3의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 6을 참조하면, 페이지 버퍼 회로(640)는 제1 페이지 버퍼 그룹(641)과 제2 페이지 버퍼 그룹(642)으로 분리되어 캐시 회로(650)의 양측에 각각 배치될 수 있다. 페이지 버퍼 회로(640)와 캐시 회로(650) 내부의 페이지 버퍼들 및 캐시들의 배치는 앞서 도 4 및 도 5를 참조하여 설명한 바와 유사하게 배치될 수 있으나 이로 한정되는 것은 아니다.
제1 페이지 버퍼 그룹(641) 및 제2 페이지 버퍼 그룹(642)은 각각 8개의 스테이지(PB Stage 1 ~ 8, PB Stage 9 ~ 16)로 구성되고, 캐시 회로(650)는 16개의 스테이지(Cache Stage 1 ~ 16)로 구성될 수 있다. 페이지 버퍼 회로(640) 및 캐시 회로(650)가 매트릭스 형태로 배열된 경우 스테이지는 행과 동일한 개념으로 이해될 수 있다.
각 페이지 버퍼는 대응되는 캐시와 별도의 페이지 라인(PL)을 사용하여 연결될 수 있다. 즉, 하나의 페이지 버퍼와 대응되는 하나의 캐시를 연결하기 위해 하나의 페이지 라인(PL)이 사용될 수 있다. 이 경우, 하나의 페이지 버퍼의 제2 방향(SD)의 폭(이하 단순히 '페이지 버퍼의 폭'이라고도 함) 내에는 8개의 페이지 라인들(PL)이 사용될 수 있다. 8개의 페이지 라인들(PL)은 동일한 선폭 및 간격을 가지고 제1 방향(FD)으로 연장되며 제2 방향(SD)으로 배열될 수 있다. 페이지 라인(PL)은 페이지 라인 컨택(PLCT)을 통해 페이지 버퍼 및 캐시와 접속될 수 있다.
페이지 버퍼 회로(640)의 하나의 열에 속한 16개의 페이지 버퍼들은 각각 동일한 열에서 동일한 스테이지에 배치된 캐시에 연결될 수 있다. 제1 페이지 버퍼 그룹(641)에 대응되는 페이지 라인들(PL)은 제2 페이지 버퍼 그룹(642)에 대응되는 페이지 라인들(PL)과 캐시 회로(650)의 중앙을 기준으로 대칭되는 형태로 배치될 수 있다.
전술한 바와 같이, 하나의 데이터 입출력 유닛에는 16개의 페이지 버퍼들과 16개의 캐시들이 대응될 수 있다(데이터 입출력 핀이 8개인 경우). 따라서 하나의 데이터 입출력 유닛에는 16개의 페이지 라인들(PL)이 대응될 수 있다. 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)이 차지하는 제2 방향(SD)의 길이를 페이지 라인 배선 영역(WA)으로 정의할 수 있다.
페이지 버퍼 회로(640)가 두 개의 그룹(641, 642)로 분리되어 캐시 회로(650)의 양측에 배치되어 있으므로, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)은 8개씩 나뉘어 캐시 회로(650)의 양측에 배치될 수 있다. 16개의 페이지 라인들(PL)은 두 개씩 쌍을 이루어 제1 방향(FD)으로 연장되는 동일 연장선 상에 배치될 수 있다. 예를 들면, 두 페이지 라인들(PL-61 및 PL-62)이 쌍을 이루어 동일 연장선(VL) 상에서 캐시 회로(650)의 양측에 배치될 수 있다. 이러한 배치에 의하면, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)은 8개의 연장선 상에 모두 배치될 수 있으므로, 8개의 페이지 라인들(PL)의 배치에 필요한 배선 영역(WA) 내에 16개의 페이지 라인들(PL)이 모두 배치될 수 있다. 따라서 페이지 라인들(PL)의 배치에 필요한 면적을 줄일 수 있다.
도 7은 페이지 라인(PL) 배치의 다른 예시로서, 제1 페이지 버퍼 그룹(641)에 대응되는 페이지 라인들(PL)은 제2 페이지 버퍼 그룹(642)에 대응되는 페이지 라인들(PL)과 캐시 회로(650)를 기준으로 대칭이 아니라 쉬프트된 형태로 배치될 수 있다. 도 7에 예시된 페이지 라인들(PL)의 배치에 의하더라도, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)은 8개의 페이지 라인(PL)의 배치에 필요한 배선 영역(WA) 내에 모두 배치될 수 있으므로, 페이지 라인들(PL)의 배치에 필요한 면적을 줄일 수 있다는 장점이 있다.
전술한 실시예와 대비되는 비교예로서, 도 8은 페이지 버퍼 회로와 캐시 회로의 구조에 대한 비교예를 나타낸 블록도이고, 도 9는 도 8의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 8을 참조하면, 페이지 버퍼 회로(840)는 복수의 영역으로 분리되지 않고 캐시 회로(850)의 일측에 모두 배치된 점에서 도 3의 실시예와 차이가 있다.
도 9를 참조하면, 페이지 버퍼 회로(940)는 16개의 페이지 버퍼 스테이지들(PB Stage 1 ~ 16)로 구성되고, 캐시 회로(950)도 16개의 캐시 스테이지들(Cache Stage 1 ~ 16)로 구성될 수 있다.
하나의 데이터 입출력 유닛을 구성하는 16개의 페이지 버퍼들은 16개의 페이지 라인들(PL)을 통해 하나의 데이터 입출력 유닛을 구성하는 캐시들에 연결될 수 있다. 따라서, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)은 제2 방향(SD)으로 일정한 간격을 가지고 배열될 수 있다. 이러한 페이지 라인들(PL)의 배치에 의하면, 페이지 라인들(PL)의 배치에 필요한 배선 영역(WA)이 증가한다는 문제가 있다. 도 6 또는 도 7의 실시예와 비교하면, 하나의 데이터 입출력 유닛에 대응되는 페이지 라인들(PL)의 배치에 필요한 배선 영역(WA)이 두 배 정도로 증가함을 알 수 있다.
이와 같이, 본 실시예에 의하면 페이지 라인(PL)의 배치에 필요한 배선 영역(WA)을 줄일 수 있고, 이렇게 확보된 배선 영역은 전원 배선에 할당하여 전원 배선의 전압 강하를 줄임으로써 전력 소모를 줄이거나, 배선들의 간격을 넓혀 신호들 사이의 간섭을 줄이는데 활용될 수 있다. 또한, 본 실시예의 경우 각 페이지 라인(PL)의 제1 방향(FD)의 길이가 비교예의 페이지 라인(PL)의 제1 방향(FD)의 길이에 비해 대략 절반 정도로 감소하므로 신호 전달의 지연을 줄이고 배선을 형성하기 위한 재료를 절감할 수 있다.
도 10은 도 3의 구조에서 페이지 라인의 다른 배치를 예시하는 도면이다.
도 10을 참조하면, 페이지 버퍼 회로(1040)는 제1 페이지 버퍼 그룹(1041)과 제2 페이지 버퍼 그룹(1042)으로 분리되어 캐시 회로(1050)의 양측에 각각 배치될 수 있다. 페이지 버퍼 회로(1040)와 캐시 회로(1050) 내부의 페이지 버퍼들 및 캐시들의 배치는 앞서 도 4 및 도 5를 참조하여 설명한 바에 따르거나 또는 그 와는 다른 방법으로 배치될 수도 있다.
제1 페이지 버퍼 그룹(1041)의 하나의 열(10411)에 속한 8개의 페이지 버퍼들과 제2 페이지 버퍼 그룹(1042)의 하나의 열(10421)에 속한 8개의 페이지 버퍼들은 함께 하나의 데이터 입출력 유닛을 구성할 수 있다. 또한, 캐시 회로(1050)의 하나의 열(10501)에 속한 16개의 캐시들은 하나의 데이터 입출력 유닛을 구성할 수 있다.
제1 페이지 버퍼 그룹(1041)의 하나의 열(10411)에 속한 8개의 페이지 버퍼들은 페이지 라인(PL-101)을 공유하며 캐시 회로(1050)의 하나의 열(10501)에 속한 8개의 캐시들과 전기적으로 연결될 수 있다. 제2 페이지 버퍼 그룹(1042)의 하나의 열(10421)에 속한 8개의 페이지 버퍼들은 페이지 라인(PL-102)을 공유하며 캐시 회로(1050)의 하나의 열(10501)에 속한 나머지 8개의 캐시들과 전기적으로 연결될 수 있다. 하나의 데이터 입출력 유닛에 대응되는 두 페이지 라인들(PL-101, PL-102)은 쌍을 이루어 동일 연장선 상에서 캐시 회로(1050)의 양측에 배치될 수 있다. 다시 말해, 하나의 데이터 입출력 유닛에 대응되는 페이지 라인들(PL-101, PL-102)은 모두 하나의 연장선 상에 배치될 수 있다.
이와 같이 복수의 페이지 버퍼들이 페이지 라인(PL)을 공유하는 경우, 도 11에 예시한 바와 같이, 시분할 방식을 사용하여 복수의 페이지 버퍼들과 복수의 캐시들 사이에서 데이터를 전송할 수 있다.
도 10 및 도 11을 참조하면, 스테이지 1 내지 스테이지 8에 속한 8개의 페이지 버퍼들과 8개의 캐시들이 하나의 페이지 라인(PL-101)을 통해 데이터를 전송하고, 스테이지 9 내지 스테이지 16에 속한 8개의 페이지 버퍼들과 8개의 캐시들이 하나의 페이지 라인(PL-102)을 통해 데이터를 전송할 수 있다. 이를 위해, 스테이지 1에 속한 페이지 버퍼와 캐시가 먼저 데이터를 전송하고, 다음으로 스테이지 2에 속한 페이지 버퍼와 캐시가 데이터를 전송하는 방식으로 8개의 스테이지가 순차적으로 페이지 라인(PL-101)을 사용할 수 있다. 또한, 스테이지 9에 속한 페이지 버퍼와 캐시가 먼저 데이터를 전송하고, 다음으로 스테이지 10에 속한 페이지 버퍼와 캐시가 데이터를 전송하는 방식으로 8개의 스테이지가 순차적으로 페이지 라인(PL-102)을 사용할 수 있다. 스테이지 1과 스테이지 9의 데이터 전송은 동시에 진행되는 방식으로 두 개의 페이지 라인들(PL-101, PL-102)이 동시에 활용될 수 있다. 본 실시예에 의하면, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 버퍼들의 데이터를 16개의 캐시로 전송하는데 필요한 시간(Data Transfer Period)은 하나의 데이터 라인만을 사용하는 경우에 비해 대략 절반 정도로 감소될 수 있다.
캐시 회로(1050)의 양측에 배치된 두 페이지 버퍼 그룹(1041, 1042)이 서로 다른 스테이지 수를 가질 경우, 두 페이지 버퍼 그룹(1041, 1042) 중의 어느 하나의 데이터 전송에 필요한 시간이 증가할 수 있으므로, 두 페이지 버퍼 그룹(1041, 1042)이 동일한 스테이지 수를 가지도록 배치하는 것이 데이터 전송 시간을 줄이는데 유리하다. 이 경우, 하나의 데이터 입출력 유닛에 대응되는 두 페이지 라인들(PL-101, PL-102)은 그 길이가 실질적으로 동일할 수 있다.
도 10의 실시예에 대한 비교예로서, 도 12를 참조할 수 있다. 도 12는 도 8의 구조에서 페이지 라인을 공유하는 경우을 예시하고 있고, 도 13은 도 12의 페이지 라인 배치에 대한 데이터 전달 파형을 예시하고 있다.
도 12를 참조하면, 페이지 버퍼 회로(1240) 및 캐시 회로(1250)의 구조는 도 9와 동일하지만 페이지 라인(PL)의 배치가 변형된 점에서 차이가 있다. 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 버퍼들이 모두 하나의 페이지 라인(PL)을 공유하며 16개의 캐시들에 연결되어 있다.
이 경우, 도 13에 도시된 바와 같이, 16개 스테이지의 페이지 버퍼들은 순차적으로 페이지 라인(PL)을 사용하여 대응되는 캐시로 데이터를 전송하게 되므로, 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들의 데이터를 모두 전송하는데 필요한 데이터 전송 시간(Data Transfer Period)이 길어진다는 문제가 있다.
이와 같이 도 10 및 도 11의 실시예에 의하면, 페이지 버퍼 회로와 캐시 회로 사이의 데이터 전송에 드는 시간을 줄여 메모리 장치의 동작 속도를 향상시킬 수 있는 장점이 있다.
도 14는 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 14를 참조하면, 페이지 버퍼 회로(1440)는 제1 내지 제4 페이지 버퍼 그룹들(1441 내지 1444)로 분리될 수 있다. 캐시 회로(1450)는 제1 캐시 그룹(1451) 및 제2 캐시 그룹(1452)으로 분리될 수 있다. 제1 페이지 버퍼 그룹(1441) 및 제2 페이지 버퍼 그룹(1442)은 제1 캐시 그룹(1452)의 양측에 배치될 수 있고, 제3 페이지 버퍼 그룹(1443) 및 제4 페이지 버퍼 그룹(1444)은 제2 캐시 그룹(1452)의 양측에 배치될 수 있다. 제1 캐시 그룹(1451)은 페이지 라인(PL)을 통해 제1 페이지 버퍼 그룹(1441) 및 제2 페이지 버퍼 그룹(1442)과 전기적으로 연결되고, 제2 캐시 그룹(1452)은 페이지 라인(PL)을 통해 제3 페이지 버퍼 그룹(1443) 및 제2 페이지 버퍼 그룹(1444)과 전기적으로 연결될 수 있다. 예시적으로, 제1 페이지 버퍼 그룹(1441), 제1 캐시 그룹(1451), 제2 페이지 버퍼 그룹(1442), 제3 페이지 버퍼 그룹(1443), 제2 캐시 그룹(1452) 및 제4 페이지 버퍼 그룹(1444) 순으로 배치될 수 있다.
페이지 버퍼 그룹들(1441 ~ 1444)이 서로 공간적으로 분리될 경우, 페이지 버퍼 회로(1440)는 복수의 페이지 버퍼 영역으로 분리되는 것으로 이해될 수 있다. 마찬가지로 캐시 그룹들(1451, 1452)이 서로 공간적으로 분리될 경우, 캐시 회로(1450)는 복수의 캐시 영역으로 분리되는 것으로 이해될 수 있다.
이와 같이, 캐시 회로(1450)는 복수의 캐시 그룹들(1451, 452)로 분리되고, 페이지 버퍼 회로(1440)는 캐시 그룹 개수의 두 배의 페이지 버퍼 그룹들(1441 내지 1444)로 분리되며, 두 개의 페이지 버퍼 그룹들은 쌍을 이루어 대응되는 하나의 캐시 그룹의 양측에 각각 배치될 수 있다.
도 15 및 도 16은 도 14의 페이지 버퍼 회로와 캐시 회로의 내부 배치를 예시하는 도면이다.
도 15를 참조하면, 제1 페이지 버퍼 그룹(1541)에는 0 ~ 1번 데이터 라인(DL<0:1>)에 대응되는 페이지 버퍼들(PB Even 0 ~ 1 및 PB Odd 0 ~ 1)이 배치되고, 제2 페이지 버퍼 그룹(1542)에는 2 ~ 3번 데이터 라인(DL<2:3>)에 대응되는 페이지 버퍼들(PB Even 2 ~ 3 및 PB Odd 2 ~ 3)이 배치되며, 제3 페이지 버퍼 그룹(1543)에는 4 ~ 5번 데이터 라인(DL<4:5>)에 대응되는 페이지 버퍼들(PB Even 4 ~ 5 및 PB Odd 4 ~ 5)이 배치되고, 제4 페이지 버퍼 그룹(1544)에는 6 ~ 7번 데이터 라인(DL<6:7>)에 대응되는 페이지 버퍼들(PB Even 6 ~ 7 및 PB Odd 6 ~ 7)이 배치될 수 있다. 즉, 페이지 버퍼 회로(1540)는 대응되는 데이터 라인(DL)을 기준으로 복수의 페이지 버퍼 그룹들(1541, 1542, 1543, 1544)로 분리될 수 있다.
제1 캐시 그룹(1551)에는 0 ~ 3번 데이터 라인(DL<0:3>)에 대응되는 캐시들(Cache Even 0 ~ 3 및 Cache Odd 0 ~ 3)이 배치되고, 제2 캐시 그룹(1552)에는 4 ~ 7번 데이터 라인(DL<4:7>)에 대응되는 캐시들(Cache Even 4 ~ 7 및 Cache Odd 4 ~ 7)이 배치될 수 있다. 즉, 캐시 회로(1550)는 대응되는 데이터 라인(DL)을 기준으로 복수의 캐시 그룹들(1551, 1552)로 분리될 수 있다.
이와 같이, 페이지 버퍼 회로(1540) 및 캐시 회로(1550)가 대응되는 데이터 라인(즉, 데이터 입출력 핀)을 기준으로 복수의 그룹으로 분리될 경우, 데이터 라인(DL)의 배선이 용이하다는 장점이 있다.
도 16을 참조하면, 복수의 페이지 버퍼 그룹들(1641 내지 1644) 각각의 내부에는 이븐 또는 오드 중의 어느 한 종류의 페이지 버퍼가 배치되어 있다는 점에서 도 15와 차이가 있다. 마찬가지로 복수의 캐시 그룹들(1651, 1652) 각각의 내부에도 이븐 또는 오드 중의 어느 한 종류의 캐시가 배치되어 있다.
도 17 내지 도 19는 도 14의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 17을 참조하면, 각 페이지 버퍼는 대응되는 캐시와 별도의 페이지 라인(PL)을 사용하여 연결될 수 있다. 예시적으로, 제1 페이지 버퍼 그룹(1741)의 하나의 열에 속한 4개의 페이지 버퍼들은 4개의 페이지 라인들(PL)을 통해 제1 캐시 그룹(1751)의 하나의 열에 속한 4개의 캐시들과 연결될 수 있다. 제2 페이지 버퍼 그룹(1742)의 하나의 열에 속한 4개의 페이지 버퍼들은 4개의 페이지 라인들(PL)을 통해 제1 캐시 그룹(1751)의 하나의 열에 속한 다른 4개의 캐시들과 연결될 수 있다. 제1 페이지 버퍼 그룹(1741)에 대응되는 4개의 페이지 라인들(PL)의 각각은 제2 페이지 버퍼 그룹(1742)에 대응되는 4개의 페이지 라인들(PL)의 각각과 쌍을 이루어 제1 캐시 그룹(1751)의 양측에서 동일 연장선 상에 배치될 수 있다(예를 들어, PL-171과 PL-172).
제3 페이지 버퍼 그룹(1743) 및 제4 페이지 버퍼 그룹(1744)과 제2 캐시 그룹(1752) 사이의 페이지 라인(PL)의 연결도 이와 유사할 수 있다.
하나의 데이터 입출력 유닛을 구성하는 16개의 페이지 버퍼들은 네 개의 페이지 버퍼 그룹(1741 ~ 1744)에 분산되어 배치될 수 있다. 예시적으로, 네 개의 페이지 버퍼 그룹(1741 ~ 1744)의 동일한 열에 배치된 16개의 페이지 버퍼들은 동일한 데이터 입출력 유닛을 구성할 수 있다. 이 경우, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL) 중에서 4개의 페이지 라인들(예, PL-171 ~ PL-174)이 동일 연장선 상에 배치될 수 있다. 따라서, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL)은 4개의 연장선 상에 모두 배치될 수 있으므로, 하나의 데이터 입출력 유닛에 대응되는 페이지 라인들(PL)의 배선 영역(WA)은 더욱 줄어들 수 있다. 또한, 페이지 라인들(PL) 각각의 길이는, 도 9의 비교예와 대비할 때, 대략 1/4 정도로 감소할 수 있다. 하나의 연장선 상에 배치되는 네 개의 페이지 라인들(예, PL-171 ~ PL-174)은 그 길이가 실질적으로 동일할 수 있다.
도 18은 도 17에 비해 페이지 라인(PL)의 배치에서 일부 차이가 있다. 도 17에서는 쌍을 이루는 두 개의 페이지 라인들(PL-171, PL-172)이 제1 캐시 그룹(1751)의 양측에서 쉬프트된 형태로 배치되어 있음에 반해, 도 18에서는 쌍을 이루는 두 페이지 라인들(PL-181, PL-182)이 제1 캐시 그룹(1751)을 기준으로 서로 대칭되는 형태로 배치되어 있다. 도 18과 같은 형태로 페이지 라인들(PL)이 배치될 경우에도, 페이지 라인들(PL)의 배선 영역(WA) 및 페이지 라인들(PL)의 길이가 줄어드는 장점이 있다.
도 19는 복수의 페이지 버퍼들이 페이지 라인(PL)을 공유하는 경우를 예시하고 있다. 즉, 하나의 페이지 버퍼 그룹(1941, 1942, 1943, 1944 중의 어느 하나) 내에서 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 하나의 페이지 라인(PL)을 통해 대응하는 캐시들과 연결될 수 있다. 예시적으로, 제1 페이지 버퍼 그룹(1941) 내에서 하나의 데이터 입출력 유닛에 속한 4개의 페이지 버퍼들은 하나의 페이지 라인(PL-191)을 통해 대응되는 캐시들에 연결될 수 있다. 다른 페이지 버퍼 그룹들(1942, 1943, 1944)에서도 동일한 방식으로 각각 하나씩의 페이지 라인(PL-192, PL-193, PL-194)을 사용하여 캐시들에 연결될 수 있다. 이 경우 하나의 데이터 입출력 유닛에 대응하는 4개의 페이지 라인들(PL-191, PL-192, PL-193, PL-194)은 동일 연장선 상에 배치될 수 있다. 그 중 두 개의 페이지 라인들(PL-191, PL-192)은 쌍을 이루어 제1 캐시 그룹(1951)의 양측에 배치되고, 나머지 두 개의 페이지 라인들(PL-193, PL-194)은 쌍을 이루어 제2 캐시 그룹(1952)의 양측에 배치될 수 있다.
도 20은 도 19의 페이지 라인 배치에 대한 데이터 전달 파형을 예시하는 도면이다.
도 19 및 도 20을 참조하면, 하나의 데이터 입출력 유닛에는 네 개의 페이지 라인들(PL-191, PL-192, PL-193, PL-194)이 대응되어 네 개의 페이지 버퍼들이 동시에 데이터를 전송할 수 있으므로, 네 번의 순차적인 데이터 전송에 필요한 시간이면 16개 페이지 버퍼들의 데이터 전송이 모두 완료될 수 있다. 이와 같이 본 실시예에 의하면, 도 13의 비교예와 대비할 때, 데이터 전송 시간이 약 1/4로 감소할 수 있다.
도 21은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 21을 참조하면, 페이지 버퍼 회로(2140)는 제1 내지 제16 페이지 버퍼 그룹들(2140-1 내지 2140-16)로 분리될 수 있다. 캐시 회로(2150)는 제1 내지 제8 캐시 그룹들(2150-1 내지 2150-8)로 분리될 수 있다. 제1 페이지 버퍼 그룹(2140-1) 및 제2 페이지 버퍼 그룹(2140-2)은 각각 제1 캐시 그룹(2150-1)의 양측에 배치될 수 있다. 나머지 14개의 페이지 버퍼 그룹들(2140-3 내지 2140-16)도 이와 유사한 방식으로 두 개씩 쌍을 이루어 7개의 캐시 그룹들(2150-2 내지 2150-8) 각각의 양측에 배치될 수 있다.
이와 같이, 캐시 회로는 복수의 캐시 그룹들로 분리되고, 페이지 버퍼 회로는 캐시 그룹 개수의 두 배의 페이지 버퍼 그룹들로 분리되며, 두 개의 페이지 버퍼 그룹들은 쌍을 이루어 대응되는 하나의 캐시 그룹의 양측에 각각 배치될 수 있다.
도 21에는 페이지 버퍼 회로(2140)가 16개의 페이지 버퍼 그룹들(2140-1 내지 2140-16)로 분리되고, 캐시 회로(2150)가 8개의 캐시 그룹들(2150-1 내지 2150-8)로 분리되는 것으로 예시되어 있는데, 이는 데이터 입출력 핀의 개수가 8개인 경우에 대한 것이다. 데이터 입출력 핀의 개수가 N 개인 경우, 페이지 버퍼 회로는 2N 개의 그룹들로 분리되고, 캐시 회로는 N 개의 그룹들로 분리될 수 있다.
도 22는 도 21의 구조에서 페이지 라인의 배치를 예시하는 도면이다.
도 22를 참조하면, 각 페이지 버퍼는 대응되는 캐시와 별도의 페이지 라인(PL)을 사용하여 연결될 수 있다. 예시적으로, 제1 페이지 버퍼 그룹(2240-1)의 각 열에 속한 하나의 페이지 버퍼는 하나의 페이지 라인(PL)을 통해 제1 캐시 그룹(2250-1)의 각 열에 속한 두 개의 캐시들 중의 하나와 연결될 수 있다. 나머지 페이지 버퍼 그룹들(2240-2 내지 2240-16)에 속한 페이지 버퍼들의 경우에도 이와 유사하게 페이지 라인들(PL)을 통해 대응되는 캐시와 연결될 수 있다. 제1 페이지 버퍼 그룹(2240-1)에 대응되는 페이지 라인(PL)은 제2 페이지 버퍼 그룹(2240-2)에 대응되는 페이지 라인(PL)과 쌍을 이루어 제1 캐시 그룹(2250-1)의 양측에서 동일 연장선 상에 배치될 수 있다. 나머지 페이지 버퍼 그룹들(2240-3 내지 2240-16)에 대응되는 페이지 라인들(PL)도 이와 유사하게 두 개씩 쌍을 이루어 캐시 그룹의 양측에서 동일 연장선 상에 배치될 수 있다.
하나의 데이터 입출력 유닛을 구성하는 16개의 페이지 버퍼들은 16개의 페이지 버퍼 그룹들(2240-1 ~ 2240-16)에 분산되어 배치될 수 있다. 예시적으로, 16개의 페이지 버퍼 그룹(2240-1 ~ 2240-16)의 동일한 열에 배치된 16개의 페이지 버퍼들은 동일한 데이터 입출력 유닛을 구성할 수 있다. 이 경우, 하나의 데이터 입출력 유닛에 대응되는 16개의 페이지 라인들(PL) 모두가 하나의 연장선 상에 배치될 수 있다. 따라서, 하나의 데이터 입출력 유닛에 대응되는 페이지 라인들(PL)의 배선 영역(WA)은 더욱 줄어들 수 있다. 또한, 페이지 라인들(PL) 각각의 길이는, 도 9의 비교예와 대비할 때, 대략 1/16 정도로 감소할 수 있다. 하나의 연장선 상에 배치되는 16개의 페이지 라인들은 그 길이가 실질적으로 동일할 수 있다.
도 23은 본 발명의 일 실시예에 따른 페이지 버퍼 회로와 캐시 회로의 구조를 예시한 블록도이다.
도 23의 실시예에서는 제1 페이지 버퍼 그룹(641)과 캐시 회로(650)의 사이에 칼럼 디코더(2380)가 배치되어 있다는 점에서 도 6의 실시예와 차이가 있다. 칼럼 디코더(2380)에서 생성된 칼럼 선택 신호는 캐시 회로(650)로 제공되므로, 칼럼 디코더(2380)는 캐시 회로(650)에 인접하여 배치되는 것이 유리할 수 있다. 이를 위해 칼럼 디코더(2380)를 캐시 회로(650)에 인접하여 배치할 수 있다. 도 23에서는 칼럼 디코더(2380)가 제1 페이지 버퍼 그룹(641)과 캐시 회로(650) 사이에 배치되는 것으로 예시되어 있으나, 이로 한정되는 것은 아니다. 칼럼 디코더(2380)는 캐시 회로(650)에 인접한 다른 위치에 배치될 수도 있다. 예를 들어, 칼럼 디코더(2380)는 제2 페이지 버퍼 그룹(642)과 캐시 회로(650)의 사이에 배치되거나 또는 캐시 회로(650)의 양측에 배치될 수 있다. 전술한 실시예들 중에서 캐시 회로가 복수의 캐시 그룹들로 분리된 경우, 이에 따라 칼럼 디코더도 분리되어 대응하는 캐시 그룹의 각각에 인접하여 배치될 수 있다.
도 24는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 개략적으로 도시한 도면이다.
도 24를 참조하면, 메모리 시스템(2400)은 비휘발성 메모리 장치(2410)와 메모리 컨트롤러(2420)를 포함할 수 있다.
비휘발성 메모리 장치(2410)는 앞서 설명한 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(2420)는 비휘발성 메모리 장치(2410)를 제어하도록 구성될 수 있다. 비휘발성 메모리 장치(2410)와 메모리 컨트롤러(2420)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
SRAM(2421)은 프로세싱 유닛(2422)의 동작 메모리로써 사용될 수 있다. 호스트 인터페이스(2423)는 메모리 시스템(2400)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정 블록(2424)은 비휘발성 메모리 장치(2410)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2425)는 비휘발성 메모리 장치(2410)와 인터페이싱 할 수 있다. 프로세싱 유닛(2422)은 메모리 컨트롤러(2420)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
비록 도면에는 도시되지 않았지만, 메모리 시스템(2400)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(2410)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(2400)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명에 따른 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(2420)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
도 25는 본 발명의 실시예에 따른 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 도시한 도면이다.
도 25를 참조하면, 컴퓨팅 시스템(2500)은 시스템 버스(2560)에 전기적으로 연결된 메모리 시스템(2510), 마이크로프로세서(2520), 램(2530), 사용자 인터페이스(2540), 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(2550)을 포함할 수 있다. 컴퓨팅 시스템(2500)이 모바일 장치인 경우, 컴퓨팅 시스템(2500)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 컴퓨팅 시스템(2500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(2510)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(2510)은 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

  1. 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향으로 배열된 복수의 비트 라인들;
    상기 복수의 비트 라인들에 전기적으로 연결되는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로; 및
    상기 복수의 페이지 버퍼들에 전기적으로 연결되는 복수의 캐시들을 포함하는 캐시 회로;를 포함하되,
    상기 페이지 버퍼 회로는 복수의 페이지 버퍼 영역으로 분리되어 상기 캐시 회로의 제1 방향의 양측에 배치되는 것을 특징으로 하는 메모리 장치.
  2. 청구항 1에 있어서,
    상기 캐시 회로는 적어도 두 개의 캐시 영역들로 분리되고,
    상기 캐시 영역들 각각의 제1 방향의 양측에는 상기 페이지 버퍼 영역이 배치되는 것을 특징으로 하는 메모리 장치.
  3. 청구항 2에 있어서,
    상기 페이지 버퍼 회로는 상기 캐시 영역 개수의 두 배의 페이지 버퍼 영역들로 분리되고,
    두 개의 페이지 버퍼 영역들은 쌍을 이루어 대응되는 하나의 캐시 영역의 제1 방향의 양측에 각각 배치되는 특징으로 하는 메모리 장치.
  4. 청구항 3에 있어서, 상기 캐시 회로는 두 개의 캐시 영역으로 분리되고 상기 페이지 버퍼 회로는 네 개의 페이지 버퍼 영역으로 분리되는 것을 특징으로 하는 메모리 장치.
  5. 청구항 1에 있어서,
    상기 페이지 버퍼는 상기 캐시와 일대일로 대응되고,
    각각의 페이지 버퍼는 별도의 페이지 라인을 통해 대응되는 캐시와 연결되는 것을 특징으로 하는 메모리 장치.
  6. 청구항 5에 있어서,
    하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 상기 복수의 페이지 버퍼 영역들에 분산 배치되며,
    하나의 데이터 입출력 유닛에 속하되 복수의 페이지 버퍼 영역들에 분산 배치된 페이지 버퍼들에 연결된 복수의 페이지 라인들은 두 개씩 쌍을 이루어 캐시 회로의 양측에서 동일 연장선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  7. 청구항 1에 있어서,
    상기 페이지 버퍼는 상기 캐시와 일대일로 대응되고,
    하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 상기 복수의 페이지 버퍼 영역들에 분산 배치되며,
    하나의 페이지 버퍼 영역 내에서 하나의 데이터 입출력 유닛에 속하는 복수의 페이지 버퍼들은 하나의 페이지 라인을 통해 대응되는 캐시들과 연결되는 것을 특징으로 하는 메모리 장치.
  8. 청구항 7에 있어서, 하나의 데이터 입출력 유닛에 속하되 상기 복수의 페이지 버퍼 영역들에 분산 배치된 페이지 버퍼들에 연결된 복수의 페이지 라인들은 모두 동일 연장선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  9. 청구항 1에 있어서, 상기 페이지 버퍼 회로는 대응하는 데이터 라인을 기준으로 복수의 페이지 버퍼 영역들로 분리되는 것을 특징으로 하는 메모리 장치.
  10. 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로; 및
    상기 복수의 페이지 버퍼들에 각각 일대일로 대응되는 복수의 캐시들을 포함하는 캐시 회로;를 포함하되,
    상기 복수의 페이지 버퍼들의 각각은 별도의 페이지 라인을 통해 대응되는 캐시에 연결되고,
    하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들 중의 일부는 상기 캐시 회로의 일측에 배치되고, 다른 일부는 상기 캐시 회로의 타측에 배치되는 것을 특징으로 하는 메모리 장치.
  11. 청구항 10에 있어서,
    상기 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들은 두 개씩 쌍을 이루고,
    상기 쌍을 이루는 두 개의 페이지 버퍼들은 동일 연장선 상에서 상기 캐시 회로의 양측에 배치되는 것을 특징으로 하는 메모리 장치.
  12. 청구항 10에 있어서, 상기 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들 중에서 짝수 개의 페이지 라인들이 동일 연장선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  13. 청구항 12에 있어서, 하나의 연장선 상에 배치되는 페이지 라인들은 네 개 이상인 것을 특징으로 하는 메모리 장치.
  14. 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로; 및
    상기 복수의 페이지 버퍼들에 각각 일대일로 대응되는 복수의 캐시들을 포함하는 캐시 회로;를 포함하되,
    하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 복수의 페이지 버퍼 영역들에 분산 배치되고, 각 페이지 버퍼 영역 내에서 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들은 하나의 페이지 라인을 통해 캐시에 연결되며,
    상기 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들 중의 일부는 상기 캐시 회로의 일측에 배치되고, 다른 일부는 상기 캐시 회로의 타측에 배치되는 것을 특징으로 하는 메모리 장치.
  15. 청구항 14에 있어서, 상기 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들은 모두 하나의 연장선 상에 배치되는 것을 특징으로 하는 메모리 장치.
  16. 청구항 15에 있어서, 상기 동일 연장선 상에 배치되는 페이지 라인들은 네 개 이상인 것을 특징으로 하는 메모리 장치.
  17. 청구항 15에 있어서, 상기 하나의 데이터 입출력 유닛에 속하는 페이지 버퍼들에 연결된 페이지 라인들은 그 길이가 실질적으로 동일한 것을 특징으로 하는 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
KR20230141396A (ko) * 2022-03-31 2023-10-10 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 내 데이터 계산 및 분석

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102782543B1 (ko) * 2019-09-05 2025-03-18 에스케이하이닉스 주식회사 캐시 래치 회로를 구비하는 반도체 메모리 장치
CN111610933A (zh) * 2020-05-22 2020-09-01 芯颖科技有限公司 基于ram数据动态更新的数据存储方法、装置和系统
CN114078488B (zh) * 2020-08-21 2024-07-05 长鑫存储技术(上海)有限公司 存储器
US11455254B2 (en) * 2020-12-10 2022-09-27 Macronix International Co., Ltd. Flash memory system and flash memory device thereof
CN114067882B (zh) * 2021-10-22 2025-02-11 长江先进存储产业创新中心有限责任公司 一种相变存储器系统及其访问方法
US12211559B2 (en) * 2021-11-10 2025-01-28 Samsung Electronics Co., Ltd. Page buffer circuit and memory device including the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070297236A1 (en) * 2006-06-23 2007-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
KR20160146287A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170130969A (ko) * 2016-05-20 2017-11-29 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6574720B1 (en) * 1997-05-30 2003-06-03 Oracle International Corporation System for maintaining a buffer pool
US6907497B2 (en) * 2001-12-20 2005-06-14 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3850791B2 (ja) 2001-12-20 2006-11-29 株式会社東芝 不揮発性半導体記憶装置
KR100516301B1 (ko) * 2003-03-05 2005-09-21 주식회사 하이닉스반도체 플래시 메모리의 뱅크 분할 장치
JP4504138B2 (ja) * 2004-09-03 2010-07-14 株式会社東芝 記憶システム及びそのデータコピー方法
KR100590388B1 (ko) * 2005-03-10 2006-06-19 주식회사 하이닉스반도체 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법
US7644224B2 (en) * 2005-11-15 2010-01-05 Sandisk Il Ltd. Flash memory device and method
KR20070105141A (ko) * 2006-04-25 2007-10-30 주식회사 하이닉스반도체 반도체 메모리 장치의 페이지 버퍼
KR100819102B1 (ko) * 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
KR100898039B1 (ko) * 2007-05-21 2009-05-19 삼성전자주식회사 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
KR100923821B1 (ko) * 2007-12-24 2009-10-27 주식회사 하이닉스반도체 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법
US7944747B2 (en) * 2008-03-17 2011-05-17 Samsung Electronics Co., Ltd. Flash memory device and method for programming flash memory device having leakage bit lines
US8397024B2 (en) * 2008-10-25 2013-03-12 Sandisk 3D Llc Page buffer program command and methods to reprogram pages without re-inputting data to a memory device
KR101069114B1 (ko) * 2009-06-29 2011-09-30 주식회사 하이닉스반도체 불휘발성 메모리 소자
KR101039962B1 (ko) * 2009-06-29 2011-06-09 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 프로그램 방법
KR101082614B1 (ko) * 2010-07-09 2011-11-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101752168B1 (ko) * 2010-11-24 2017-06-30 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
US9257181B2 (en) * 2011-03-23 2016-02-09 Samsung Electronics Co., Ltd. Sense amplification circuits, output circuits, nonvolatile memory devices, memory systems, memory cards having the same, and data outputting methods thereof
KR20130072667A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
JP5562995B2 (ja) * 2012-03-22 2014-07-30 株式会社東芝 半導体記憶装置
KR101984789B1 (ko) * 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102125371B1 (ko) * 2012-12-04 2020-06-22 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작방법
US9064578B2 (en) * 2012-12-18 2015-06-23 Micron Technology, Inc. Enable/disable of memory chunks during memory access
KR20150023166A (ko) * 2013-08-23 2015-03-05 에스케이하이닉스 주식회사 반도체 장치
JP5678151B1 (ja) * 2013-09-18 2015-02-25 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその制御方法
KR102162804B1 (ko) * 2014-01-15 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9659636B2 (en) * 2014-07-22 2017-05-23 Peter Wung Lee NAND memory array with BL-hierarchical structure for concurrent all-BL, all-threshold-state program, and alternative-WL program, odd/even read and verify operations
US9887009B2 (en) * 2014-10-14 2018-02-06 Macronix International Co., Ltd. Memory page buffer with simultaneous multiple bit programming capability
KR20170068163A (ko) * 2015-12-09 2017-06-19 에스케이하이닉스 주식회사 반도체 메모리 장치
US9997250B2 (en) * 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
KR102514521B1 (ko) * 2016-03-23 2023-03-29 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR20180053063A (ko) * 2016-11-11 2018-05-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102697452B1 (ko) * 2016-11-22 2024-08-21 삼성전자주식회사 비휘발성 메모리 장치
KR102302187B1 (ko) * 2017-03-13 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치
KR102347183B1 (ko) * 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
KR20190019427A (ko) * 2017-08-17 2019-02-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070297236A1 (en) * 2006-06-23 2007-12-27 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20150116176A (ko) * 2014-04-07 2015-10-15 에스케이하이닉스 주식회사 셀 하부에 단위 페이지 버퍼들을 갖는 비휘발성 메모리 장치
KR20160146287A (ko) * 2015-06-12 2016-12-21 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170130969A (ko) * 2016-05-20 2017-11-29 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210099796A (ko) * 2020-02-05 2021-08-13 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
KR20230141396A (ko) * 2022-03-31 2023-10-10 매크로닉스 인터내셔널 컴퍼니 리미티드 메모리 내 데이터 계산 및 분석

Also Published As

Publication number Publication date
US20200019508A1 (en) 2020-01-16
US10789172B2 (en) 2020-09-29
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