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KR20040057999A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20040057999A
KR20040057999A KR1020030096060A KR20030096060A KR20040057999A KR 20040057999 A KR20040057999 A KR 20040057999A KR 1020030096060 A KR1020030096060 A KR 1020030096060A KR 20030096060 A KR20030096060 A KR 20030096060A KR 20040057999 A KR20040057999 A KR 20040057999A
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film
integrated circuit
semiconductor device
substrate
semiconductor
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히데아키 구와바라
준야 마루야마
유미코 오노
도루 다카야마
유우고 고토
에츠코 아라카와
순페이 야마자키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 실리콘 웨이퍼용 뒷면 연마(back-grinding) 방법을 사용하지 않고 반도체 장치를 보다 얇게 만드는 기술을 제공하는 것이다. 본 발명에 따르면, 집적회로 필름이 장착되어, 집적회로 필름을 장착하는 반도체 장치를 보다 얇게 만든다. 용어 "집적회로 필름"은 유리 기판 또는 석영 기판과 같은 기판 상에 형성된 반도체 필름에 의해 제조된 집적회로에 기초하여 제조되는 필름형 집적 회로를 의미한다. 본 발명에서, 집적회로 필름은 전사(transferring) 기술에 의해 제조된다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체를 장착하는 기술에 대한 것이다. 상세하게는, 본 발명은 전사(transferring) 기술에 의해 제조되는 집적회로 필름을 장착하는 반도체 장치 및 이를 제조하기 위한 방법에 대한 것이다.
반도체 칩을 장착하는 반도체 장치를 소형화 및 얇게 하기 위해, 반도체 칩을 더욱 얇게 할 필요가 있다.
일반적으로, 반도체 실장기술에 있어서는, 반도체 장치가 형성된 실리콘 웨이퍼의 뒷면(즉, 소자로서 기능하지 않는 반도체층의 일부)을 연마[백-그라인딩(back-grinding)]하여, 수백㎛의 두께로 실리콘 웨이퍼를 얇게 가공한다.
그렇지만, 실리콘 웨이퍼 상에 형성된 절연막이나 배선 등의 응력의 영향으로 인해, 얇게 가공된 실리콘 웨이퍼는 반전(retroflexion; 휘어짐)이 발생하는 문제점이 있다. 이러한, 실리콘 웨이퍼의 반전은 다이싱(dicing; 자르기) 등을 수행하기 어렵게 하므로, 반도체 칩을 보다 얇게 하는 것을 방해한다.
그러므로, 예를 들어 실리콘 웨이퍼의 뒷면 연마 공정에서 보호 시트를 접착하는 방법을 고안하여, 실리콘 웨이퍼의 휘어짐을 억제하는 등의 조취가 취해진다(참고: 일본 특허 공개 공보 2000-61785호).
또한, 뒷면-연마시, 웨이퍼의 뒷면에 형성되는 상처(defect) 등도, 반도체 칩의 박형화에 대한 장해가 된다.
따라서, 상술한 문제점들을 해결하기 위해서, 실리콘 웨이퍼의 뒷면가공에 의존하지 않고 반도체 칩을 얇게 만들 수 있는 새로운 반도체 실장기술의 개발이 요구된다.
본 발명은 상술한 문제점들을 감안하여 이루어진 것이다. 본 발명의 목적은 전사기술을 사용하여 제작한 집적회로 필름을 실장한 반도체 장치 및 반도체 장치의 제작 방법을 제공하는 것이다.
본 발명의 반도체 장치는 전사기술을 사용하여 제작한 집적회로 필름이 반도체 장치 상에 실장되는 것을 특징으로 한다.
본 명세서에서, 용어 "집적 회로 필름"은 하기와 같은 방법에 의해 제작된 필름-형태의 집적회로를 의미한다: 반도체 필름이 기판 상에 형성된 후, 집적 회로는 반도체 필름을 섬 형태(island-like)의 반도체로 분리하여 분리된 소자이고 기판으로부터 분리된다. 상기 기판으로서는 유리 기판이나 석영 기판이 사용될 수 있다. 집적회로를 기판으로부터 분리하는 방법으로서, 전사 기술이나, 상기 기판만을 선택적으로 에칭하는 에칭 기술 등이 사용될 수 있다.
본 발명에 따르면, 반도체 장치에 실장된 집적회로 필름은, 섬 형상으로 분리된 다수의 소자를 갖는다. 각각의 소자를 구성하는 반도체 층은 섬 형상으로 분리되어 있고 30㎚ 내지 60㎚의 두께로 형성되어 있다. 또한, 복수의 소자로 구성된 집적회로는, 논리회로, 메모리 등의 기능을 갖는다.
종래에 사용되는 반도체 칩의 두께는, 주로 반도체층의 두께에 의존한다. 전사 기술을 사용하여 형성된 집적회로 필름은, 30 내지 60nm의 두께를 갖는 반도체층을 포함하는 필름이고, 반도체 칩보다 훨씬 얇다.
본 발명의 반도체장치에 실장된 집적회로 필름에서, 각각의 소자를 구성하는 반도체층의 필름 표면은 다수의 면 방향(plane direction)을 갖는다.
상술한 바와 같이 30 내지 60㎚ 두께의 반도체층을 포함하는 집적회로 필름의 두께는, 주로 배선 및 층간 절연막의 적층(laminate)의 개수에 의존한다.
본 발명의 반도체 장치는, 집적회로 필름에 접하며 열 전도율이 10W/m·K 이상인 막을 반도체 장치가 갖는 것을 특징으로 한다.
상술한 바와 같은 열 전도성이 좋은 막을 제공하여, 집적회로 필름 내에서 발생하는 열이 쉽게 발산된다.
본 발명의 반도체 장치는, 집적회로 필름과 배선기판이 돌출 전극(protruding electrode)을 개재하여 전기 접속되는 것을 특징으로 한다.
배선 기판은 폴리이미드 등의 절연체와, 구리와 같은 전기 도전체로 형성된다. 이 기판은 경질 또는 가요성을 갖는 것의 어떠한 것이어도 된다. 절연체로서는, 폴리이미드, 유리 에폭시 수지 등의 수지 재료 이외에 알루미나나 질화 알루미늄(aluminum nitride) 등의 세라믹 재료를 사용할 수 있다. 또한 구리 이외에, 금 등의 재료를 사용할 수 있다. 돌출 전극은 10 내지 30㎛ 두께의 땜납 또는 도금에의해 형성된 전기 전도체이다.
기판에서, 다수의 집적회로 필름이 수평으로 배치될 수 있다. 각각의 집적회로 필름은, 예를 들어, CPU, 메모리 등의 상이한 기능을 갖는다.
본 발명에 따르면, 집적회로 필름은 다각형이다. 이는 본 발명의 집적회로 필름이, 실리콘 웨이퍼와 같이 갈라진 표면(cleaved surface)에 의존하여 절단할 필요가 없기 때문이다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 장치의 도면.
도 2a 내지 도 2e는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 3a 내지 도 3d는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 4a 내지 도 4d는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 5a 및 도 5b는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 6a 및 도 6b는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 7a 및 도 7b는 본 발명에 따른 반도체 장치의 제조방법의 도면.
도 8은 본 발명의 반도체 장치의 적용된 모듈을 도시하는 패턴도.
도 9a 및 도 9b는 본 발명의 반도체 장치의 적용된 모듈을 도시하는 패턴도.
도 10a 내지 10e는 본 발명의 반도체 장치의 적용된 전자 장치를 도시하는 패턴도.
※도면의 주요부분에 대한 부호의 설명※
12: 집적회로 필름 13: 기판
15: 돌출 전극(범프) 16: 필름
21, 22: TFT 23: 절연 필름
33: 전극 34: 보호 필름
35: 배선 41: 전극
실시 모드
(실시 모드 1)
본 발명의 본 실시 모드는, 도 1a 내지 도 1c를 참조하여 설명된다. 본 발명에서는, 전사기술을 사용하여 제작한 집적회로 필름을 실장한 반도체 장치에 관해서 설명한다.
도 1a에서, 집적회로 필름(12)과 기판(13)은 돌출 전극(15; 범프(bump))을 개재하여 전기 접속되어 있다. 집적회로 필름(12)은 유리기판 상에 형성한 TFT 및 TFT를 구동하기 위한 배선을 포함하는 층을, 전사기술을 사용하여 박리(peeling off)하여 형성된 것이다. 즉, 실리콘 웨이퍼와 같이 뒷면-연마 공정을 사용하지 않고 박형화된 집적회로 필름이다. 기판(13)은 폴리이미드 막에 구리 등의 전도성 재료를 배선한 다층 배선기판이다.
본 실시예의 반도체 장치는 페이스다운(face-down) 구조를 갖는다. 페이스다운 구조는 집적회로 필름(12)와 기판13이, 집적회로 필름 내에 형성되어 있는 스태거(staggered)형 TFT의 상측면(즉, 반도체 층을 중심으로 하는 경우에 게이트 전극 쪽)이, 기판(13)과 마주할 수 있는 구조이다.
집적회로 필름(12)에는 다수의 TFT가 제공된다. TFT들은 다결정 규소막을 섬 형상으로 분리하여 형성된 반도체 층들을 포함한다.
도 1b는, 집적회로 필름(12)의 일부의 단면도를 도시한다. 절연막(23) 위에 N채널형 TFT(21)와 P채널형 TFT(22)가 형성된다. TFT(21, 22)의 반도체 층은 30 내지 60㎚의 막 두께를 갖는다. TFT(21, 22)를 덮는 절연막(31)의 위에는, TFT(21, 22)에 전기적 신호를 전달하기 위한 배선(35)이 형성되어 있다. 배선(35)과 동일한 층에 전극(33)이 형성되어 있다. TFT(21, 22), 배선(35) 등을 보호하기 위한 보호막(34)의 개구부(opening portion)에서 전극(33)이 노출되어 있다. 배선(35)은 1%의 규소를 함유하는 알루미늄으로 이루어져 있고, 층간 절연막(31)은 250℃ 이상의 내열성을 갖는 산화 규소막 등의 막으로 형성되어 있다. 집적회로 필름(12)은 유리기판 상에 형성한 TFT층을 전사 기술을 사용하여 박리하여 만들어지고, 약 1 내지 10㎛의 두께를 갖는다. TFT층은, TFT 외에, 배선, 절연막 등을 포함한다.
집적회로 필름(12) 내에 절연막(23)이 제공된, 전극(33) 반대쪽 측면에는, 열 전도성이 좋은 재료로 된 막(16)이 형성되어 있다. 막(16)을 제공하여, 집적회로 필름(12) 내에서 생성된 열이 발산될 수 있다. 막(16)으로서는, 약 10W/m·K 이상의 열 전도성을 갖는 금속 재료(예를 들어, 알루미늄 등), 또는, 카본이나 알루미늄을 주성분으로 한 세라믹 재료(예를 들어, DLC(Diamond like Carbon) 등), 알루미나 등이 포함될 수 있다.
도 1c는, 집적회로 필름(12)이 기판(13)에 접속된 접속부(점선(11)으로 둘러싸인 부분)를 도시하는 단면도이다. 전극(33) 상에는 전도막(42, 43)이 적층되고, 돌출 전극(15)은 전도막(43)과 접촉하도록 형성된다. 집적회로 필름(12)은 접착제에 의해 기판(13)에 접합되어 있다. 전극(41)은 접착제 중의 금속입자를 통해 돌출 전극(15)에 전기 접속되어 있다. 다르게는, 접착제 이외에 전도성 페이스트 등을 통해 전극(41)과 돌출 전극(15)이 전기 접속될 수 있다.
상술한 바와 같이, TFT로 형성된 수㎛ 두께를 갖는 집적회로 필름을 실장하하여, 비약적으로 박형화된 반도체 장치를 제작할 수 있다.
또, 본 실시 모드에서는, TFT가 형성된 집적회로 필름이 사용된다. 그러나, 반도체 장치에는 이외에도 유리기판 또는 석영 기판 상에 형성된 결정질 반도체막을 사용하여 메모리 등을 형성된 집적회로 필름이 포함된다.
실시예
(실시예 1)
본 실시예에서, 도 2a 내지 도 2e, 도 3a 내지 도 3d, 도 4a 내지 도 4d, 도 5a 및 도 5b를 참조하여, 전사 기술에 의해 제작된 집적회로 필름을 실장한 반도체 장치의 제작방법에 관해서 설명한다.
본 실시예에서 형성된 집적회로 필름은 수㎛의 두께를 가지므로, 종래의 반도체 칩보다 훨씬 얇다. 따라서, 이 집적회로 필름을 실장한 반도체 장치도 비약적으로 얇아진다. 실리콘 웨이퍼로 제작한 집적회로 필름과는 달리, 본 발명의 집적회로 필름은 갈라진 표면에 의존하여 절단할 필요가 없기 때문에, 여러가지 형상으로 절단될 수 있다. 기판의 1변과 거의 같은 치수로 얇은 집적회로를 절단하는 것도 가능하다. 각각의 반도체 층이 섬 형상으로 분리되어 형성된다. 이 때문에, TFT에 관계한 응력이 분산되어, 굴곡(bending) 등의 외부 응력에 대한 강도가 실리콘 웨이퍼로 제작한 집적회로 필름보다도 강하고, 실장시나 실장 후의 반도체 장치에 있어서도 굴곡 등의 외부 응력에 강하다. 또한, 반도체 장치의 제작 공정에서도, 뒷면-연마 공정에 의해 집적회로 필름을 얇게 할 필요가 없기 때문에, 뒷면-연마 공정에서 발생하는 불량을 회피할 수 있다. 뒷면-연마 공정이 필요하지 않기 때문에, TFT 제조 공정 및 돌출 전극 제조 공정을 연속하여 수행할 수 있다.
후술하는 방법에 따라, 유리로 이루어지는 제 1 기판(700)상에 TFT를 형성한다.
제 1 기판(700)의 위에 절연막(701)을 형성한다. 본 실시예에서는, PCVD(플라즈마 CVD)법을 사용하여 100㎚ 두께의 산화질화규소(SiON)막을 절연막(701)으로서 형성하였다.
금속막(702)이 절연막(701) 상에 형성된다. 본 실시예에서, 금속막(702)으로서 50㎚ 두께의 텅스텐(W)을 스퍼터 법에 의해 형성하였다.
산화막(703)은 금속막(702) 상에 형성된다. 본 실시예에서, 산화막(703)으로서, 200㎚ 두께의 산화 규소 막이 스퍼터법에 의해 형성된다. 금속막(702)과 산화막(703)의 형성 단계들은, 대기 중에 노출시키지 않고, 연속하여 수행된다. 산화막(703)의 막 두께는, 상술한 값에 한정되지 않는다. 그러나, 바람직하게는 금속막(702)의 막 두께의 2배 이상으로 설정된다.(도 2a)
금속막(702)과 산화막(703)을 적층하여, 금속막(702)과 산화막(703)의 계면에, 비정질 산화금속막(704a)이 형성된다. 본 실시예에서, 금속막(702)으로서 텅스텐, 산화막(703)으로서 산화 규소를 사용하고 있기 때문에, 산화금속막(704a)으로서 4㎚ 두께의 산화텅스텐(WOx)막이 형성된다. 텅스텐(W) 대신에, 몰리브덴(Mo), 텅스텐과 몰리브덴의 합금(WxMo1-x) 등을 사용할 수 있다. 금속막(704a)에 산소를 첨가하여 나중의 공정에서의 박리를 촉진하거나, 또는 질소를 첨가하여 박리를 억제하는 것을 수행할 수 있다. 이러한 요소들의 첨가의 여부, 첨가량 등은, 필요에 따라서 조정될 수 있다.
기판 단면(edge face)에 형성된 금속막(702)과 산화막(703)을 O2-애슁(O2-ashing)으로 제거한다.
산화막(703) 상에 기초 절연막(790; base insulating film)이 형성된다. 기초 절연막(790)은 100㎚ 두께의 산화질화규소(SiON)막으로 형성된다. 기초 절연막(790)은, 나중에 형성하는 반도체 층 중에 유리기판 등으로부터 불순물이 혼입되는 것을 저지하기 위해 형성된다.
결정질 반도체 막(705)이 형성된다. 결정질 반도체 막(705)은 54㎚ 두께로 형성된 비정질 규소 막을 결정화하여 형성된다. 비정질 규소막은 PCVD법에 의해 형성된다. 본 실시예에서, 비정질규소막은 수소를 함유한다.(도 2b)
본 실시예에서, 비정질 규소막은 21.5%(조성비)의 수소를 함유한다. 이 값은, 적외선 분광법(FT-IR(infrared spectroscopy))을 사용한 정량 분석에 의해, 상기 비정질 규소막 중의 Si-H 농도가 1.06×1022atoms/cm3, 비정질 규소막 중의 Si-H2농도가 8.34×1019atoms/cm3라는 결과로부터 산출된 값이다.
상기 비정질 규소막의 표면에 촉매 금속원소인 Ni를 첨가한 후, 500℃, 1시간의 열 처리를 한다. 그 다음에, 연속하여 550℃, 4시간, 노(furnace)에 의한 열 처리를 하여, 제 1 다결정 규소막을 형성한다.
410℃ 이상의 열 처리를 실시함으로써, 비정질 규소막 중에 함유되어 있는 수소가 확산된다. 400℃ 이상의 열 처리를 실시함으로써, 비정질의 산화 금속막(704a)이 결정화하여, 결정질의 산화 금속막(704b)이 된다. 또한 결정화에 의해, 산화 금속막(704b)의 두께가 2㎚가 된다. 즉, 본 실시예에서, 410℃ 이상의 온도 조건하에서의 열 처리를 실시하기 때문에, 수소확산과 산화금속막(704a)의 결정화가 동시에 행하여지고 있다. 따라서, 비정질의 산화텅스텐은 결정질의 산화텅스텐이 된다. 본 실시예와 같은 제 1 다결정 규소막을 형성하는 것 이외의 공정에서 410℃ 이상의 열 처리를 실시할 수도 있다.
다음에, 제 1 다결정 규소막에 엑시머 레이저광을 조사하여 결정성을 향상시킨 제 2 다결정 규소막을 형성한다.
오존수를 사용하여 제 2 결정질 규소막 표면에 1㎚ 두께의 얇은 산화막을 형성하고, 다음에 그 위에 10Onm 두께의 비정질 규소막을 스퍼터법에 의해 형성한다. 550℃, 4시간의 노(furnace)에 의한 열 처리를 하여, 결정질 규소막 중에 함유되어있는 촉매 금속원소를, 비정질 규소막 중으로 이동시킨다(게터링(gettering) 처리). 게터링 처리 후, 불필요해진 비정질 규소막(게터링 후에는 촉매 금속원소의 효과에 의해 결정질 규소막이 되는 경우가 있음)을 TMAH 용액을 사용하여 제거하고, 얇은 산화막을 불화수소산(hydrofluoric acid) 용액을 사용하여 제거하여, 결정질 반도체 막(705)을 형성한다.
결정질 반도체 막(705)의 막 표면은, <111> 결정 영역면(plane of crystal zone)에 속하는 다수의 결정 면을 갖는다.
본 실시예에서 상술한 촉매 금속원소로서 Ni를 사용한 결정화 대신에, 공지의 결정화 방법(고상 성장법(solid phase epitaxy), 레이저 결정화법 등)에 의해 결정질 반도체 막(705)을 형성할 수도 있다.
레이저 결정화법으로 결정질 반도체막을 형성하는 경우, 레이저 매질로서 엑시머(XeCl)나 YAG, YVO4를 사용한 펄스 발진형 또는 연속 발진형의 레이저를 사용할 수 있다. 엑시머 레이저를 사용하는 경우는 펄스 발진 주파수를 약 300Hz로 하고, 레이저 에너지 밀도를 100 내지 400mJ/㎠로 설정한다. 또한, YAG 레이저를 사용하는 경우는 제 2 고파장(second harmonic)을 사용하여 펄스 발진 주파수를 30 내지 300Hz로 하고, 레이저 에너지 밀도를 300 내지 600mJ/㎠로 설정할 수 있다. 폭 10O 내지 10OO㎛의 선형으로 집광한 레이저광을, 기판 전면에 걸쳐 조사할 수 있다. 이 때, 선형 레이저광의 중첩률(overap ratio)은 50 내지 90%로 설정될 수 있다. 이러한 레이저 결정화법을 사용하는 경우에도, 410℃ 이상의 열 처리를 실시하여, 수소확산 및 산화텅스텐의 결정화를 하는 것이 바람직하다.
상술한 방법에 의해 얻어진 결정질 반도체 막(705)을 패터닝 및 에칭에 의해 원하는 형상으로 가공하여 소자-분리(element-separated)한 반도체 층(706a, 706b)을 형성한다.
반도체막(706)을 형성하기 전, 또는 형성한 후, TFT의 임계값을 제어하기 위해 불순물 첨가(채널 도프(channel dope))를 수행할 수 있다. 첨가하는 불순물로서는, 붕소 또는 인 등이 사용될 수 있다.
반도체 층(706a, 706b) 상에 게이트 절연막(707)을 형성한다. 게이트 절연막(707) 상에 게이트 전극(708)을 형성한다. 게이트 절연막(707)으로서 30㎚ 두께의 산화 규소막을 형성한다. 게이트 전극은, 두께 30㎚의 질화탄탈륨(TiN)막과 두께 370㎚의 텅스텐(W)막을 형성한 다음, 패터닝 및 에칭하여 형성한다.
n형 불순물인 인을 첨가하여, n형의 저농도 불순물 영역(709)을 형성한다. p형 불순물인 붕소를 첨가하여, p형의 저농도 불순물 영역(710)을 형성한다.
게이트 전극(708)의 측부(side parts)에 측벽(711; sidewall)을 형성한다.
n형 불순물인 인을 첨가하여, n형의 소스(또는, 드레인)(712)를 형성한다. p형 불순물인 붕소를 첨가하여, p형의 소스(또는, 드레인)(713)를 형성한다.
상술한 바와 같이, 결정질 반도체 막(705)을 사용하여 n채널형 TFT(714), p채널형 TFT(715)를 각각 형성한다.
TFT(714, 715)를 덮도록 층간 절연막(716)을 형성한다. 층간 절연막(716)은 산화 규소막으로 이루어진다. 다음에, 층간 절연막(716)의 표면을평탄화(planarization)한다. 층간 절연막(716)의 형성 후, 첨가한 불순물을 활성화한다.
층간 절연막(716)을 관통하여, 소스(또는, 드레인)(712, 713)에 도달하는 콘택트 홀(contact hole)을 형성한다.
TFT(714, 715)에 전기적 신호를 전달하기 위한 배선(717) 및 전극(718)을 형성한다. 배선(717) 및 전극(718)은, 층간 절연막(716) 위에서 같은 층으로부터 형성된다. 본 실시예에서는, 티타늄(Ti), 1%의 규소를 함유하는 알루미늄막(Al-Si), 티타늄(Ti)을 적층한 다음에, 패터닝 및 에칭에 의해 이들을 가공하여 배선(717) 및 전극(718)을 형성한다.
개구부를 갖는 보호막(719)을 형성한다. 보호막(719)은, 층간 절연막(716)의 위쪽에 500㎚ 두께의 산화 규소막을 형성한 후, 패터닝 및 에칭에 의해 개구부를 형성하여 제작된다. 보호막(719)의 개구부에서, 전극(718)이 노출되어 있다.
상술한 바와 같이, 기초 절연막(705)으로부터 보호막(719)까지 형성된 것을 TFT층(720)으로 한다.(도 2d)
전극(718) 상에 전도막(730) 및 돌출 전극(범프)(731)을 형성한다. 전도막(730)은, 크롬(Cr) 및 구리(Cu)를 적층하여 형성된다. 돌출 전극(731)은, PbSn이나 금(Au)을 재료로 하여, 땜납에 의해 형성된다. 돌출 전극(731)의 두께는 20㎛이다. 전도막(730)은 상술한 재료 대신에, 돌출 전극(731)과의 밀착성이 좋은 재료로 만들어질 수 있다.
바람직하게는, 땜납에 의한 열에 견딜 수 있도록, 층간 절연막(716) 및 보호막(719)은 250℃ 이상의 내열성을 갖는 재료로 형성된다. 무기 재료, 유기 재료 중 어느 것을 사용하여도 상관없다.(도 2d)
이후에, 돌출 전극(731)이 형성된 TFT층(720)을 박리하는 공정에 관해서 설명한다.
접착제(740)가 보호막(719) 상에 도포된다. 접착제는 약 60㎛ 두께로 도포되어, 돌출 전극(731)이 접착제로 피복된다. 접착제(740)를 도포한 후, 접착제는 소성되고, 다음에 자외선을 조사하여 경화시킨다. 본 실시예에서는, 접착제(740)로서 자기 평탄성(self-planarizing)을 갖는 수용성 수지를 사용하고 있다. 접착제(740)는 에폭시계, 아크릴레이트계, 실리콘계 수지 등과 같은 조성을 포함한다.
박리하는 영역의 가장자리의 일부에 다이아몬드 펜으로 깊이 그어(cutting), 의도적으로 손상시킨다. 베인(cutted) 부분은, 외압에 의해 금속막(702), 산화 금속막(704b), 산화막(703)의 계면에서의 밀착성이 저하되어, 해당 부분으로부터 박리가 발생하기 쉬워진다. 다이아몬드 펜으로 깊이 긋는 것 이외에, 스크라이버 장치(scriber)를 사용하여, 가압량을 1mm로 하여, 깊이 베어질 수 있다. 다르게는, 박리되는 영역의 가장자리를 따라 레이저광을 국소적으로 조사하여 의도적으로 손상을 줌으로써, 금속막(702), 산화 금속막(704b), 산화막(703)의 계면들 각각에서의 밀착성을 저하시킬 수 있다.(도 3a)
양면 테이프(741)를 사용하여, 접착제(740) 위에 제 2 기판(742)을 접착한다. 접착제(740)가 자기평탄성을 갖기 때문에, 접착제(740)의 표면과 제 2 기판(742)의 표면이 거의 평행하도록 접착할 수 있다(도 3b). 제 1 기판(700)에도양면 테이프(742)를 사용하여, 제 3 기판(743)을 접착한다. 제 3 기판(743)은 기판(700)의 파손 방지를 위해 접착된다(도 3c).
금속막(702), 산화 금속막(704b), 산화막(703)의 계면들은 각각 의도적으로 손상되고, 제 1 기판(700)은 물리적 수단(예를 들어, 인간의 손, 노즐로부터 분출되는 가스의 풍압, 초음파 등)에 의해 벗겨진다.
상술한 바와 같이 하여, 제 1 기판(700) 상에 형성된 TFT층(720)을 제 2 기판(742)에 전사한다.
전사한 후에, TFT층(720)의 하부에는 산화 금속막(704b) 및 산화막(703)이 남는다. 본 실시예에서는, 산화 금속막(704b)만을 제거한다.
산화막(703) 상에 열 전도성이 좋은 막(744)을 형성한다. 본 실시예에서는, 막(744)으로서 DLC(Diamond like Carbon)를 10㎛의 두께로 형성한다. DLC 이외에도 Al2O3등을 이용할 수 있다.
막(744) 위에 보호 시트(745)를 접착한다. 보호 시트(745)로서 접착성을 갖는 시트(sheet)가 사용된다.(도 4b)
양면 테이프(741)로부터 제 2 기판(742)이 벗겨진다. 양면 테이프(741)를 벗긴 후, 순수(purified water)에 담그어 접착제(740)를 제거한다. 이에 의해, TFT층(720)은 보호 시트(745)에 접착된 상태가 된다.(도 4c)
보호 시트(745)에 접착된 TFT층(720)을 보호 시트(745)와 함께 절단하여, 원하는 형상으로 각각 패터닝하여 다수의 집적회로 필름(750)을 형성한다.(도 4d)
제 2 기판(742)은 TFT층을 절단한 후에 벗겨도 상관없다. 제 2 기판(742)을 벗길 때 보호 시트가 벗겨지지 않도록, 점착성에 관해서 주의할 필요가 있다.
본 실시예에서는, 금속막을 이용한 박리방법에 관해서 설명하였다. 그러나, 본 발명은 이에 한정되지 않는다. 제 1 기판을 용해하는 방법이나, 제 1 기판 뒷면에 대한 레이저광 조사를 이용한 방법 등, 다른 방법을 사용하여도 상관없다.
상술한 바와 같이, 전사 기술을 사용하여 형성된 집적회로 필름(750)을 실장하는 방법에 관해서, 하기에 설명한다.(도 5a 및 도 5b)
폴리이미드 막에 구리 등의 전도성 재료를 다층으로 배선한 제 4 기판(751)에 접착제(752)를 도포한다. 제 4 기판(751) 상에는 전극(753)이 형성되어 있다. 또한, 접착제(752)에는 절연막으로 덮인 금속입자가 분산되어 있다.
제 4 기판(751)의 전극(753) 상에 집적회로 필름(750)의 전극(718)이 겹치도록(overlapping) 배열(alignment)하여, 제 4 기판(751)과 집적회로 필름(750)을 접합한다. 이 때, 전극(718) 상에 형성한 돌출 전극(731)이 접착제(752) 중의 금속입자를 통해 전극(753)과 전기 접속한다. 금속입자를 덮는 절연막은, 접합할 때에 돌출 전극(731)과 전극(753)의 가압력으로 파괴되기 때문에 절연막의 전도성을 얻을 수 있다. 한편, 돌출 전극(731)이 형성되어 있지 않은 부분에서는, 절연막이 파괴되지 않기 때문에, 절연성이 유지된다.(도 5a)
집적회로 필름(750)에 자외선을 조사하여, 보호 시트(745)를 벗긴다. 보호 시트(745)는, 집적회로 필름(750)과 제 4 기판(751)을 접합하기 전에 벗길 수도 있다.(도 5b)
상술한 바와 같이 하여, 본 발명의 반도체 장치를 제작한다.
(실시예 2)
본 실시예에서는, 실시예 1과는 다른 방법으로 집적회로 필름(750)과 제 4 기판(751)을 접합하여 제작한 반도체 장치에 관해서, 도 6a 및 도 6b를 참조하여 설명한다.
폴리이미드 막에 구리 등의 전도성 재료를 다층으로 배선한 제 4 기판(751)에 수지(771)를 도포한다. 제 4 기판(751)에는 전극(753)이 형성된다.
돌출 전극(731)에 전도성 페이스트를 부착시킨다.
제 4 기판(751)의 전극(753) 상에 집적회로 필름(750)의 전극(718)이 겹치도록 배열하여, 전극(753)과 돌출 전극(731)을 접합한다.
집적회로 필름(750)에 초음파 진동을 가하여, 집적회로 필름(750)과 제 4 기판(751) 사이의의 공간 전체에 수지(771)를 확산시킨다. 가열 처리를 실시하여, 수지(771)를 경화시킨다.
다음에, 집적회로 필름(750)에 자외선을 조사하여, 보호 시트(745)를 벗긴다. 보호 시트(745)는, 집적회로 필름(750)과 제 4 기판(751)을 접합하기 전에 벗길 수 있다.
상술한 바와 같이 하여, 본 발명의 반도체 장치를 제작한다. 본 실시예에 따른 반도체 장치는 실시예 1과 같이 집적회로 필름의 두께가 수㎛이기 때문에, 종래의 반도체 칩에 비해 비약적으로 훨씬 얇아진다.
(실시예 3)
본 실시예에서는, 전사 기술에 의해 제작된 집적회로 필름을 사용하여 제작한 멀티 필름 모듈(multi-film module)에 관해서, 도 7a 및 도 7b를 참조하여 설명한다.
실시예 1에 기재한 결정질 반도체 막(705)까지 형성하는 처리 방법을 사용하여, 결정질 반도체막을 형성한다. 이후에, 해당 결정질 반도체막을 사용하여, CPU, 플래시 메모리, SRAM, DRAM, 논리 회로(Logic)를 각각 다른 기판 상에 형성한다.
실시예 1에 기재한 TFT(714, 715) 형성 이후의 공정과 같은 방법을 사용하여, CPU, 플래시 메모리, SRAM, DRAM, 논리 회로를 각각 탑재하는 집적회로 필름(7001, 7002, 7003, 7004, 7005)을 형성한다. 본 실시예에서, 집적회로 필름(7001 내지 7005)의 각각의 일 측면에는 열 전도성이 좋은 재료로 이루어지는 막이 제공된다.
인쇄기판의 양면에 다층 배선층을 형성한 제 5 기판(7010)에 집적회로 필름(7001 내지 7005)들이 각각 접합된다. 이 때, 접합 방법으로서 실시예 1 또는 실시예 2에 기재한 실장방법 중의 하나가 사용된다.
도 7a의 A-A′에서의 단면을 도 7b에 도시한다. 도 7b에서, 제 5 기판(7010) 상에는, 집적회로 필름(7001 내지 7005)이 실장되어 있다.
실시예 1에 기재한 바와 같이, 본 발명의 집적회로 필름은, 집적회로 필름이 실리콘 웨이퍼와 같이 갈라진 표면에 의존하여 절단될 필요가 없기 때문에, 여러가지 형상으로 절단할 수 있다. 따라서, 제 5 기판에서, 집적회로 필름(7001 내지7005)의 배치 및 제 5 기판(7010)에 있어서의 배선의 자유도가 상승될 수 있다.
상술한 바와 같이 하여, 플립-칩(flip-chip) 형의 멀티필름 모듈을 제작할 수 있다. 본 발명의 멀티필름 모듈은 전사 기술을 사용하여 제작한 집적회로 필름에 의해 형성되기 때문에, 비약적으로 얇아진다.
(실시예 4)
본 실시예에서는, 본 발명의 반도체 장치를 탑재한 전자기기의 예에 관해서 도 10a 내지 도 10e를 참조하여 설명한다. 본 발명의 반도체 장치를 탑재함으로써 더욱 박형화된 전자 기기를 실현할 수 있다. 본 발명의 반도체 장치는 도 8, 도 9a 및 도 9b에 도시된 바와 같이 실장되고, 각 전자기기의 본체 내부에 탑재된다.
도 8에서, 마더보드(800; mother board)에는, 본 발명에 따라 제작한 멀티필름 모듈(820)이 제공되어 있다. 멀티필름 모듈(820) 상에는 복수의 집적회로 필름(821 내지 824)이 실장된다. 논리 회로(821), 플래쉬 메모리(822), SRAM(823), DRAM(824)을 각각 실장하는 집적회로 필름들은, 각각 다른 기판 상에 형성된 다음, 전사 기술을 사용하여 제작된다. CPU(810), 논리 회로(811)도, 본 발명에 따라 얇아진다. 본 발명의 반도체 장치 논리회로(811)와 같이 L자형 등 여러가지 형상을 취할 수 있다. 실시예 1 내지 실시예 3는, 페이스다운 형의 반도체 장치의 예를 도시한다. 그러나, 와이어 본딩법이 장치들을 실장하는데 사용될 수도 있다. 이 경우에, 여러가지 형상의 집적회로 필름을 실장할 수 있다.
도 9a에서, 기판(903)에는 드라이버(901) 및 컨트롤러(902)가 실장되어 있다. 도 9b는 도 9a의 B-B′에서의 단면을 도시한다. 기판(903)에는 FPC(904)가 제공되어 있고, FPC(904)를 개재하여, 표시 장치 등에 접속된다. 드라이버(901) 및 컨트롤러(902)는 본 발명에 따른 반도체 장치이다. 본 실시예에서 기판(903)은 가요성을 갖는 기판이다.
도 10a는, 본 발명에 따라 제작한 랩탑형 퍼스널 컴퓨터이다. 이 랩탑형 퍼스널 컴퓨터는 본체(3001), 케이스(3002), 표시부(3003), 키보드(3004) 등을 포함한다.
도 10b는, 본 발명에 따라 제작한 휴대정보단말기(PDA)이다. 이 휴대정보단말기는 본체(3021), 표시부(3023), 외부 인터페이스(3025), 조작 키(3024) 등을 포함한다. 조작용의 부속품으로서 스타일러스 펜(3022; stylus pen)이 도 10b에 도시되어 있다.
도 10c는 본 발명에 따른 비디오 카메라이다. 이 비디오 카메라는 본체(3031), 표시부(3032), 음성 입력부(3033), 조작 키(3034), 배터리(3035), 수상부(3036; image receiving section) 등을 포함한다.
도 10d는, 본 발명에 따라 제작한 휴대전화이다. 이 휴대전화는 본체(3041), 표시부(3044), 음성 출력부(3042), 음성 입력부(3043), 조작 키(3045), 안테나(3046) 등을 포함한다.
도 10e는 본 발명에 따라 제작한 디지털 카메라이다. 이 디지털 카메라는, 본체(3051), 표시부 A(3057), 접안부(3053; eye piece portion), 조작 키(3054), 표시부 B(3055), 배터리(3056) 등을 포함한다.
본 발명의 반도체 장치에 실장되는 집적회로 필름의 두께는 수㎛이고, 종래의 것과 비교하여 비약적으로 얇다. 따라서, 해당 집적회로 필름을 실장한 본 발명의 반도체 장치도 비약적으로 얇아진다. 이 집적회로 필름은 다양한 형상으로 절단될 수 있다. 그러므로, 예를 들어 복수의 집적회로 필름이 하나의 다층 배선기판에 실장되는 경우에, 그 레이아웃(layout)이 다양화되어 실장 밀도(density in mounting)를 올릴 수 있다. 본 발명의 반도체 장치에 실장되는 집적회로 필름은, 섬 형상으로 분리된 반도체 필름을 갖는다. 이 때문에, TFT 상의 응력이 분산되어, 굴곡 등의 응력에 대한 강도가 실리콘 웨이퍼로 제작한 집적회로 필름보다도 높고, 실장시나 실장 후의 반도체 장치에 있어서도 굴곡 등의 외부 응력에 강하다. 또한, 반도체 장치를 제작하는 공정에서도, 뒷면-연마에 의해 집적회로 필름을 얇게 할 필요가 없기 때문에, 뒷면-연마 공정에서 발생하는 불량을 회피할 수 있고, 생산 수율의 향상으로 이어진다. 뒷면-연마 공정을 요하지 않기 때문에, TFT 제조 공정과 돌출 전극(범프) 제조 공정을 연속하여 행할 수 있다.

Claims (13)

  1. 기판 상에 형성된 집적회로를 상기 기판으로부터 분리하여 형성된 필름형의 집적회로를 실장(mounting)한 반도체 장치.
  2. 제 1 항에 있어서, 집적회로를 구성하는 반도체 층의 두께는 30 내지 60㎚인 반도체 장치.
  3. 제 1 항에 있어서, 10W/m·K 이상의 열 전도율을 갖는 막이 상기 필름형의 집적회로에 접하도록 제공되는 반도체 장치.
  4. 제 1 항에 있어서, 상기 필름형의 집적회로는 돌출 전극에 의해 배선 기판에 전기 접속되는 반도체 장치.
  5. 제 4 항에 있어서, 상기 배선 기판은 복수의 상기 필름형의 집적회로를 갖는 반도체 장치.
  6. 섬 형상으로 분리된 복수의 반도체 층을 포함하는 얇은 집적회로 필름을 실장한 반도체 장치에 있어서,
    상기 반도체 층의 두께는 30 내지 60㎚인 반도체 장치.
  7. 제 6 항에 있어서, 10W/m·K 이상의 열 전도율을 갖는 막이 상기 집적회로 필름에 접하도록 제공되는 반도체 장치.
  8. 제 6 항에 있어서, 상기 집적회로 필름은, 돌출 전극에 의해 배선 기판과 전기 접속되는 반도체 장치.
  9. 제 8 항에 있어서, 상기 배선 기판은 복수의 상기 집적회로 필름을 포함하는 반도체 장치.
  10. 제 6 항에 있어서, 상기 집적회로 필름은 다각형인 반도체 장치.
  11. 제 1 기판에 결정질 반도체막을 형성하는 단계와;
    상기 결정질 반도체막을 사용한 소자와, 상기 소자에 전기적 신호를 전달하는 배선과, 절연막으로 이루어지는 소자층을 형성하는 단계와;
    상기 소자층을 상기 제 1 기판으로부터 상기 제 2 기판에 전사하는 단계와;
    상기 소자층을 시트(sheet)에 전사하는 단계와;
    상기 소자층을 분단하여 집적회로 필름과 소자층을 제작하는 단계를 갖는 반도체 장치 제작방법.
  12. 제 11 항에 있어서, 상기 소자층을 형성한 다음, 제 2 기판에 소자층을 전사하기 전에, 상기 배선에 전기적 신호를 전달하기 위한 돌출 전극을 형성하는 반도체 장치 제작방법.
  13. 제 12 항에 있어서, 제 2 기판에 전사한 후, 상기 소자층 위에 10W/m·K 이상의 열 전도율을 갖는 막을 형성하는 반도체 장치 제작방법.
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