[go: up one dir, main page]

KR20030067574A - 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 - Google Patents

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준전압 발생 방법 Download PDF

Info

Publication number
KR20030067574A
KR20030067574A KR10-2003-0007732A KR20030007732A KR20030067574A KR 20030067574 A KR20030067574 A KR 20030067574A KR 20030007732 A KR20030007732 A KR 20030007732A KR 20030067574 A KR20030067574 A KR 20030067574A
Authority
KR
South Korea
Prior art keywords
circuit
reference voltage
circuits
switch
ladder resistor
Prior art date
Application number
KR10-2003-0007732A
Other languages
English (en)
Other versions
KR100524443B1 (ko
Inventor
모리타아키라
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20030067574A publication Critical patent/KR20030067574A/ko
Application granted granted Critical
Publication of KR100524443B1 publication Critical patent/KR100524443B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3614—Control of polarity reversal in general
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0248—Precharge or discharge of column electrodes before or after applying exact column voltages
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/04—Partial updating of the display screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2011—Display of intermediate tones by amplitude modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror
    • G09G3/325—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror the data current flowing through the driving transistor during a setting phase, e.g. by using a switch for connecting the driving transistor to the data driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • G09G5/06—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed using colour palettes, e.g. look-up tables

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal (AREA)
  • Picture Signal Circuits (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Control Of Voltage And Current In General (AREA)

Abstract

극성 반전 구동을 행하는 경우에, 소비 전류를 저감할 수 있는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공한다. 기준 전압 발생 회로(200)는 정극성용 저항비의 제1 래더 저항 회로(212)를 포함하는 정극성용 래더 저항 회로(210)와, 부극성용 저항비의 제2 래더 저항 회로(222)를 포함하는 부극성용 래더 저항 회로(220)를 갖는다. 제1 ∼ 제i의 분할 노드(ND1∼ NDi) 및 제(i+1) ∼ 제2i의 분할 노드(NDi+1∼ ND2i)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 각각 제1 ∼ 제2i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSW2i)가 삽입된다. 정극성용 래더 저항 회로(210)는 정극성의 극성 반전 주기에서는 기준 전압 V1 ∼ Vi를 생성하고, 부극성용 래더 저항 회로(220)는 부극성의 극성 반전 주기에서 기준 전압 V1 ∼ Vi를 생성한다.

Description

기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법{REFERENCE VOLTAGE GENERATION CIRCUIT, DISPLAY DRIVE CIRCUIT, DISPLAY DEVICE AND REFERENCE VOLTAGE GENERATION METHOD}
본 발명은 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법에 관한 것이다.
액정 장치 등의 전기 광학 장치로 대표되는 표시 장치는 소형화 또한 고 정세화가 요구되고 있다. 그 중에서도 액정 장치는 저소비 전력화가 실현되어, 휴대형 전자기기에 탑재되는 경우가 많다. 예를 들면, 휴대 전화기의 표시부로서 탑재된 경우, 다 계조(階調)화에 의한 색조가 풍부한 화상 표시가 요구된다.
일반적으로, 화상 표시를 하기 위한 영상 신호는 표시 장치의 표시 특성에 따라 감마 보정이 행해진다. 이 감마 보정은 감마 보정 회로(넓은 의미로는 기준 전압 발생 회로)에 의해 행해진다. 액정 장치를 예로 들면, 감마 보정 회로는 계조 표시를 하기 위한 계조 데이터에 기초하여, 화소의 투과율에 따른 전압을 생성한다.
이러한 감마 보정 회로는 래더 저항에 의해 구성할 수 있다. 이 경우, 래더 저항을 구성하는 각 저항 회로의 양단의 전압이 계조치에 대응한 다치의 기준 전압으로서 출력된다.
그런데, 예를 들면 액정의 열화를 방지하기 위해, 액정에 인가되는 전압의 극성을 주어진 주기로 반전시키는 극성 반전 구동이 행해진다. 따라서, 표시 특성이 대칭은 아니므로, 극성이 반전할 때마다 최적의 기준 전압으로 보정할 필요가 있다. 그 때문에, 래더 저항이 삽입되는 전원 전압이 극성 반전 주기로 번갈아 인가되고, 그를 위한 충방전 시간을 충분히 확보할 수 없어, 래더 저항의 저항비로 작게 해야만 했다. 이것에 의해, 래더 저항에 흐르는 전류가 커져, 소비 전력의 증대를 초래했다.
본 발명은 이상과 같은 기술적 과제를 감안하여 이루어진 것으로, 그 목적은 극성 반전 구동을 행하는 경우에도 소비 전류를 저감할 수 있는 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치(多値)의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 복수의 저항 회로가 직렬로 접속된 제1 래더 저항 회로, 제1 전원 전압이 공급되는 제1 전원선과 상기 제1 래더 저항 회로의 일단 사이에 삽입된 제1 스위치 회로, 제2 전원 전압이 공급되는 제2 전원선과 상기 제1 래더 저항 회로의 타단 사이에 삽입된 제2 스위치 회로, 및 상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로를 포함하는 정극성용 래더 저항 회로와, 복수의 저항 회로가 직렬로 접속된 제2 래더 저항 회로, 상기 제1 전원선과 상기 제2 래더 저항 회로의 일단 사이에 삽입된 제3 스위치 회로, 상기 제2 전원선과 상기 제2 래더 저항 회로의 타단 사이에 삽입된 제4 스위치 회로, 및 상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로를 포함하는 부극성용 래더 저항 회로를 포함하고, 상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 제1 스위치 제어 신호에 기초하여 제어되고, 상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 제2 스위치 제어 신호에 기초하여 제어되는 기준 전압 발생 회로에 관한 것이다.
여기서 저항 회로는, 예를 들면 1 또는 복수의 저항 소자에 의해 구성할 수 있다. 저항 회로가 복수의 저항 소자에 의해 구성되는 경우, 각 저항 소자를 직렬 또는 병렬로 접속해도 된다. 또, 각 저항 소자와 직렬 또는 병렬로 접속되는 스위치 소자를 설치하여, 해당 저항 회로의 저항치를 가변 제어할 수 있도록 구성해도 된다.
또, 각 스위치 회로가 온으로 되었을 때는, 이 스위치 회로의 양단이 전기적으로 접속되는 것을 의미한다. 각 스위치 회로가 오프로 되었을 때는, 이 스위치 회로의 양단이 전기적으로 차단되는 것을 의미한다.
본 발명에서는, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에, 정극성용 래더 저항 회로와 부극성용 래더 저항 회로를 설치하고, 각각의 양단과 제1 및 제2 전원선을 전기적으로 접속 또는 차단하고, 또한 각 분할 노드와 각 기준 전압 출력 노드를 전기적으로 접속 또는 차단할 수 있도록 했다. 이것에 의해, 기준 전압을 발생시키는 기간만 래더 저항 회로에 전류를 흐르게 하도록 제어함으로써 전류 소비를 삭감할 수 있다.
또, 본 발명의 기준 전압 발생 회로는, 극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에, 상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 상기 제1 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고, 상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 상기 제2 스위치 제어 신호에 의해, 정극성의 구동기간에는 오프, 부극성의 구동기간에는 온으로 되어도 된다.
여기서 극성 반전 구동이란, 표시 소자(예를 들면 액정)의 양단에 인가하는 전압의 극성을 반전시켜 구동하는 것을 말한다.
본 발명에 의하면, 극성 반전 구동의 극성 반전 주기 타이밍에 맞추어, 제1 및 제2 전원 전압을 번갈아 교체하여 제1 및 제2 전원선에 공급할 필요가 없으므로, 각 분할 노드의 충전 시간을 단축할 수 있다. 따라서, 래더 저항 회로의 저항치를 크게 할 수 있어, 그 결과 래더 저항 회로에 전류가 흘러도 소비 전류를 작게 할 수 있게 된다.
또, 본 발명의 기준 전압 발생 회로는, 상기 제1 및 제2 스위치 제어 신호는 신호 전극으로의 구동 제어를 행하는 출력 인에이블 신호와, 주사 주기 타이밍을 나타내는 래치 펄스 신호와, 극성 반전 구동 방식에 의해 출력하는 전압의 극성 반전을 반복하는 타이밍을 규정하는 극성 반전 신호를 사용하여 생성되어도 된다.
본 발명에 의하면, 신호 드라이버에 사용되는 출력 인에이블 신호와 래치 펄스 신호와 극성 반전 신호에 의해 제1 및 제2 스위치 제어 신호를 생성하도록 했으므로, 부가 회로를 설치하지 않고 래더 저항 회로에 흐르는 전류 소비를 억제할 수 있게 된다.
또, 본 발명의 기준 전압 발생 회로는, 복수의 신호 전극을 단위로 한 1 블록마다 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터에 의해 전체 블록이 비표시 상태로 설정되었을 때, 상기 제1 및 제2 스위치 제어 신호에 의해, 상기 제1 ∼제4 스위치 회로와 상기 제1 ∼ 제2i의 기준 전압 출력 스위치 회로가 오프로 되어도 된다.
본 발명에서는, 주어진 신호 전극 수를 1 블록으로 하여, 블록마다 부분 블록 선택 데이터에 의해 부분적 표시 영역 및 부분적 비표시 영역의 설정을 행하는 경우에, 신호 전극에 계조 데이터에 기초하는 구동 전압의 출력을 행하지 않을 때는 제1 및 제2 스위치 제어 신호에 의해 각 스위치 회로를 오프로 하도록 하고 있다. 즉, 부분 블록 선택 데이터에 의해 전체 블록이 부분적 비표시 영역으로 설정되었을 때는, 각 스위치 회로를 오프로 함으로써, 래더 저항 회로에 흐르는 전류 소비를 억제할 수 있게 된다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제1 래더 저항 회로, 및 상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로를 포함하는 정극성용 래더 저항 회로와, 상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제2 래더 저항 회로, 및 상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로를 포함하는 부극성용 래더 저항 회로를 포함하고, 극성 반전구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에, 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고, 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 정극성의 구동기간에는 오프, 부극성의 구동기간에는 온으로 되어도 된다.
본 발명에서는, 극성 반전 구동을 행하는 경우에, 정극성용 저항비, 부극성용 저항비를 갖는 래더 저항 회로를 설치하고, 또한 제1 및 제2 전원 전압을 고정하여 공급할 수 있으므로, 일반적으로 대칭이 되지 않는 계조 특성에 따라 최적의 기준 전압을 정확하게 공급할 수 있으며, 또한 각 분할 노드의 충전 시간을 단축할 수 있다. 따라서, 래더 저항 회로의 저항치를 크게 할 수 있어, 그 결과 래더 저항 회로에 전류가 흘러도 소비 전류를 작게 할 수 있게 된다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 복수의 저항 회로가 직렬로 접속된 제1 래더 저항 회로, 제1 전원 전압이 공급되는 제1 전원선과 상기 제1 래더 저항 회로의 일단 사이에 삽입된 제1 스위치 회로, 제2 전원 전압이 공급되는 제2 전원선과 상기 제1 래더 저항 회로의 타단 사이에 삽입된 제2 스위치 회로, 및 상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로를 포함하는 제1 저(低)저항 래더 저항 회로와, 복수의 저항 회로가 직렬로 접속된 제2 래더 저항 회로, 상기 제1 전원선과 상기 제2 래더 저항 회로의 일단 사이에 삽입된 제3 스위치 회로, 상기 제2 전원선과 상기 제2 래더 저항 회로의 타단 사이에 삽입된 제4 스위치 회로, 및 상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로를 포함하는 제2 저저항 래더 저항 회로와, 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로, 상기 제1 전원선과 상기 제3 래더 저항 회로의 일단 사이에 삽입된 제5 스위치 회로, 상기 제2 전원선과 상기 제3 래더 저항 회로의 타단 사이에 삽입된 제6 스위치 회로, 및 상기 제3 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로를 포함하는 제1 고저항 래더 저항 회로와, 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항 회로, 상기 제1 전원선과 상기 제4 래더 저항 회로의 일단 사이에 삽입된 제7 스위치 회로, 상기 제2 전원선과 상기 제4 래더 저항 회로의 타단 사이에 삽입된 제8 스위치 회로, 및 상기 제4 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로를 포함하는 제2 고저항 래더 저항 회로를 포함하고, 상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 제1 스위치 제어 신호에 기초하여 제어되고, 상기 제3 및제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 제2 스위치 제어 신호에 기초하여 제어되고, 상기 제5 및 제6 스위치 회로와 상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는 제3 스위치 제어 신호에 기초하여 제어되고, 상기 제7 및 제8 스위치 회로와 상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는 제4 스위치 제어 신호에 기초하여 제어되는 기준 전압 발생 회로에 관한 것이다.
본 발명에서는, 극성 반전 구동을 행하는 경우에, 정극성용 및 부극성용 래더 저항 회로를 설치하는 동시에, 각 극성용으로 총 저항이 고저항 및 저저항인 래더 저항 회로를 설치하도록 하고 있다. 그리고, 각각 제1 및 제2 전원선 사이를 전기적으로 접속 또는 차단하기 위한 스위치 회로와, 각 분할 노드와 기준 전압 출력 노드를 전기적으로 접속 또는 차단하기 위한 스위치 회로를 설치하도록 했으므로, 구동 대상의 표시 패널에 따른 구동 능력을 실현하는 기준 전압 발생 회로를 제공할 수 있게 된다.
또, 본 발명의 기준 전압 발생 회로는, 극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에, 상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 상기 제1 스위치 제어 신호에 의해, 정극성의 구동기간의 주어진 제어기간에는 온, 부극성의 구동기간의 주어진 제어기간에는 오프로 되고, 상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 상기 제2 스위치 제어 신호에 의해, 정극성의 구동기간의 주어진 제어기간에는 오프, 부극성의 구동기간의 주어진제어기간에는 온으로 되고, 상기 제5 및 제6 스위치 회로와 상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는 상기 제3 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고, 상기 제7 및 제8 스위치 회로와 상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는 상기 제4 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되어도 된다.
본 발명에 의하면, 극성 반전 구동 방식에서의 극성 반전 주기 타이밍에 맞추어, 제1 및 제2 저저항 래더 저항 회로와 제1 및 제2 고저항 래더 저항 회로를 사용하여 기준 전압을 발생시킴으로써, 제1 및 제2 전원 전압을 번갈아 교체할 필요가 없어지므로, 교체에 수반되는 각 노드의 충방전을 삭감함으로써, 소비 전류의 삭감을 도모할 수 있다. 또한, 각각의 구동기간의 주어진 제어기간에 제1 및 제2 저저항 래더 저항 회로 및 제1 및 제2 고저항 래더 저항 회로를 병용함으로써, 분할 노드의 충전 시간을 확보하여, 구동기간이 짧아져도 이것에 대응할 수 있게 되어 있다.
즉, 구동기간에는, 제1 및 제2 고저항용 래더 저항 회로를 제1 및 제2 전원선에 접속한 상태로, 해당 구동기간의 주어진 제어기간에 제1 및 제2 저저항용 래더 저항 회로를 제1 및 제2 전원선에 접속한다. 제1 및 제2 고저항 래더 저항 회로와 제1 및 제2 저저항 래더 저항 회로가 각각 제1 및 제2 전원선에 접속되어 있는 상태에서는, 총 저항치가 낮은 제1 및 제2 저저항 래더 저항 회로 쪽으로 전류가 흐른다. 따라서, 제1 및 제2 고저항 래더 저항 회로를 제1 및 제2 전원선에 접속하는 제어를 간소화할 수 있다. 그리고, 해당 제어기간을 구동기간의 처음 쪽에 형성한 경우, 저항치가 낮은 래더 저항 회로를 통해 각 분할 노드가 주어진 전압으로 구동되므로, 해당 분할 노드의 부가 용량 등에 의해 정해지는 시정수를 작게 할 수 있어, 그 충전 시간을 단축할 수 있다. 또한, 해당 제어기간 경과 후에 제1 및 제2 고저항 래더 저항 회로에 의해 정확한 기준 전압을 발생시킨다. 이것에 의해, 제1 및 제2 저저항 래더 저항 회로를 사용하는 것에 의한 전류의 증대를 최저한으로 억제할 수 있어, 상술한 충전 시간의 확보와 저소비 전력화를 양립시킬 수 있게 된다.
또, 본 발명의 기준 전압 발생 회로는, 상기 제1 ∼ 제4 스위치 제어 신호는 신호 전극으로의 구동 제어를 행하는 출력 인에이블 신호와, 주사 주기 타이밍을 나타내는 래치 펄스 신호와, 극성 반전 구동 방식에 의해 출력하는 전압의 극성 반전을 반복하는 타이밍을 규정하는 극성 반전 신호와, 상기 제어기간을 규정하는 제어기간 지정 신호를 사용하여 생성되어도 된다.
본 발명에 의하면, 신호 드라이버에 사용되는 출력 인에이블 신호와 래치 펄스 신호와 극성 반전 신호에 의해 제1 ∼ 제4 스위치 제어 신호를 생성하도록 했으므로, 부가 회로를 설치하지 않고 래더 저항 회로에 흐르는 전류 소비를 억제할 수 있게 된다.
또, 본 발명의 기준 전압 발생 회로는, 복수의 신호 전극을 단위로 한 1 블록마다 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터에 의해 전체 블록이 비표시상태로 설정되었을 때, 상기 제1 ∼ 제4 스위치 제어 신호에 의해, 상기 제1 ∼ 제8 스위치 회로와 상기 제1 ∼ 제4i의 기준 전압 출력 스위치 회로가 오프로 되어도 된다.
본 발명에서는, 주어진 신호 전극 수를 1 블록으로 하여, 블록마다 부분 블록 선택 데이터에 의해 부분적 표시 영역 및 부분적 비표시 영역의 설정을 행하는 경우에, 신호 전극에 계조 데이터에 기초하는 구동 전압의 출력을 행하지 않을 때는 제1 ∼ 제4 스위치 제어 신호에 의해 각 스위치 회로를 오프로 하도록 하고 있다. 즉, 부분 블록 선택 데이터에 의해 전체 블록이 부분적 비표시 영역으로 설정되었을 때는, 각 스위치 회로를 오프로 함으로써, 래더 저항 회로에 흐르는 전류 소비를 억제할 수 있게 된다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제1 래더 저항 회로, 상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로를 포함하는 제1 저저항 래더 저항 회로, 상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제2 래더 저항 회로, 및 상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력스위치 회로를 포함하는 제2 저저항 래더 저항 회로와, 상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로, 및 상기 제3 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로를 포함하는 제1 고저항 래더 저항 회로와, 상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항 회로, 및 상기 제4 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로를 포함하는 제2 고저항 래더 저항 회로를 포함하고, 극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 신호 전극에 출력하는 전압의 극성 반전을 반복하는 경우에, 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는 정극성의 구동기간의 주어진 제어기간에는 온, 부극성의 구동기간의 주어진 제어기간에는 오프로 되고, 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는 정극성의 구동기간의 주어진 제어기간에는 오프, 부극성의 구동기간의 주어진 제어기간에는 온으로 되고, 상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고, 상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되는 기준 전압 발생 회로에 관한 것이다.
본 발명에 의하면, 극성 반전 구동 방식에서의 극성 반전 주기 타이밍에 맞추어, 제1 및 제2 저저항 래더 저항 회로와 제1 및 제2 고저항 래더 저항 회로를 사용하여 기준 전압을 발생시킴으로써, 제1 및 제2 전원 전압을 번갈아 교체할 필요가 없어지므로, 교체에 수반하는 각 노드의 충방전을 삭감함으로써 소비 전류의 삭감을 도모할 수 있다. 또한, 각각의 구동기간의 주어진 제어기간에, 제1 및 제2 저저항 래더 저항 회로와 제1 및 제2 고저항 래더 저항 회로를 병용함으로써, 분할 노드의 충전 시간을 확보하여, 구동기간이 짧아져도 이것에 대응할 수 있도록 되어 있다. 즉, 구동기간에는 총 저항치가 낮은 제1 및 제2 저저항 래더 저항 회로 쪽으로 전류가 흐른다. 그리고, 해당 제어기간을 구동기간의 처음 쪽에 설정한 경우, 저항치가 낮은 래더 저항 회로를 통해 각 분할 노드가 주어진 전압으로 구동되므로, 그 충전 시간을 단축할 수 있다. 또한, 해당 제어기간 경과 후에 제1 및 제2 고저항 래더 저항 회로에 의해 정확한 기준 전압을 발생시킨다. 이것에 의해, 제1 및 제2 저저항 래더 저항 회로를 사용하는 것에 의한 전류의 증대를 최저한으로 억제할 수 있어, 상술한 충전 시간의 확보와 저소비 전력화를 양립시킬 수 있게 된다.
또, 본 발명의 표시 구동 회로는, 상기 어느 하나에 기재된 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와, 상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 주어진 표시 특성에 따라 감마 보정을 행하여 계조 표시를 실현하는 표시 구동 회로의 저소비 전력화를 도모할 수 있게 된다.
또, 본 발명의 표시 구동 회로는, 복수의 신호 전극을 단위로 한 1 블록마다, 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터를 보유하는 부분 블록 선택 레지스터와, 상기 부분 블록 선택 데이터에 기초하여, 대응하는 신호 전극을 구동하기 위한 기준 전압을 발생하는 제4항 또는 제9항에 기재된 기준 전압 발생 회로와, 상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와, 상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 부분적 표시 영역 및 부분적 비표시 영역을 블록마다 설정할 수 있는 표시 구동 회로에 대해, 주어진 표시 특성에 따라 감마 보정을 행한 계조 표시와 저소비 전력화를 양립시킬 수 있다.
또, 본 발명의 표시 장치는, 복수의 신호 전극과, 상기 복수의 신호 전극과 교차하는 복수의 주사 전극과, 상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소와, 상기 복수의 신호 전극을 구동하는 상기에 기재된 표시 구동 회로와, 상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 주어진 표시 특성에 따라 감마 보정을 행한 계조 표시와 저소비 전력화를 양립시키는 표시 장치를 제공할 수 있다.
또, 본 발명의 표시 장치는, 복수의 신호 전극과, 상기 복수의 신호 전극과교차하는 복수의 주사 전극과, 상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소를 포함하는 표시 패널과, 상기 복수의 신호 전극을 구동하는 상기에 기재된 표시 구동 회로와, 상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함할 수 있다.
본 발명에 의하면, 주어진 표시 특성에 따라 감마 보정을 행한 계조 표시와 저소비 전력화를 양립시키는 표시 장치를 제공할 수 있다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서, 극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에, 정극성의 구동기간에 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i의 분할 노드의 전압을 제1 ∼ 제i(i는 2 이상의 정수)의 기준 전압으로서 출력하는 제1 래더 저항 회로의 양단 각각과, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선을 전기적으로 접속하는 동시에, 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는 제2 래더 저항 회로와, 상기 제1 및 제2 전원선을 전기적으로 차단하고, 부극성의 구동기간에 상기 제1 래더 저항 회로와 상기 제1 및 제2 전원선을 전기적으로 차단하는 동시에, 상기 제2 래더 저항 회로의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 접속하는 기준 전압 발생 방법에 관한 것이다.
본 발명에 의하면, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 접속되는 정극성용 래더 저항 회로와 부극성용 래더 저항 회로에 대해, 각각의 양단과 제1 및 제2 전원선을 전기적으로 접속 또는 차단할 수 있도록 했으므로, 제1 및 제2 전원선에 공급하는 제1 및 제2 전원 전압을 고정한 상태로, 각각 기준 전압을 발생시키는 기간만 래더 저항 회로에 전류를 흐르게 하도록 제어함으로써 전류 소비를 삭감할 수 있다.
또, 본 발명은, 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서, 극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에, 정극성의 구동기간의 주어진 제어기간에 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는 제1 래더 저항 회로의 양단 각각과, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선을 전기적으로 접속하는 동시에, 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고, 정극성의 구동기간의 상기 제어기간 경과 후에, 상기 제1 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고, 부극성의 구동기간의 주어진 제어기간에 상기 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 접속하는 동시에, 상기 제1 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고, 부극성의 구동기간의 상기 제어기간 경과 후에, 상기 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고, 정극성의 구동기간에 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 접속하는 동시에, 직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 차단하고, 부극성의 구동기간에 상기 제3 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하는 동시에, 상기 제4 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 접속하는 기준 전압 발생 방법에 관한 것이다.
본 발명에 의하면, 극성 반전 구동 방식에서의 극성 반전 주기 타이밍에 맞추어, 제1 ∼ 제4 래더 저항 회로를 사용하여 기준 전압을 발생시킴으로써, 제1 및 제2 전원 전압을 번갈아 교체할 필요가 없어지므로, 교체에 수반하는 각 노드의 충방전을 삭감함으로써 소비 전류의 삭감을 도모할 수 있다. 또한, 각각의 구동기간의 주어진 제어기간에 제1 ∼ 제4 래더 저항 회로를 병용함으로써 분할 노드의 충전 시간을 확보하여, 구동기간이 짧아져도 이것에 대응할 수 있도록 되어 있다. 즉, 구동기간에는 총 저항치가 낮은 제1 및 제2 저항 회로 쪽으로 전류가 흐른다. 그리고, 해당 제어기간을 구동기간의 처음 쪽에 설정한 경우, 저항치가 낮은 래더저항 회로를 통해 각 분할 노드가 주어진 전압으로 구동되므로, 그 충전 시간을 단축할 수 있다. 또한, 해당 제어기간 경과 후에 제3 및 제4 래더 저항 회로에 의해 정확한 기준 전압을 발생시키도록 한다. 이것에 의해, 제1 및 제2 래더 저항 회로를 사용하는 것에 의한 전류의 증대를 최저한으로 억제할 수 있어, 상술한 충전 시간의 확보와 저소비 전력화를 양립시킬 수 있게 된다.
도 1은 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시하는 구성도,
도 2는 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC의 기능 블록도,
도 3A는 블록 단위로 신호 전극을 구동하는 신호 드라이어 IC의 도식도, 도 3B는 부분 블록 선택 레지스터의 개요를 나타낸 설명도,
도 4는 세로띠 부분 표시를 도식적으로 나타낸 설명도,
도 5는 감마 보정의 원리를 설명하기 위한 설명도,
도 6은 기준 전압 발생 회로의 원리적 구성을 나타낸 구성도,
도 7은 제1 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸 구성도,
도 8은 제1 구성예에서의 기준 전압 발생 회로의 제어 타이밍의 일례를 나타낸 타이밍도,
도 9는 제2 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸 구성도,
도 10은 제3 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸 구성도,
도 11은 DAC와 전압 팔로워 회로의 구체적인 구성예를 나타낸 구성도,
도 12A는 각 모드에서 스위치 회로의 스위치 상태를 나타낸 설명도, 도 12B는 스위치 제어 신호의 생성 회로의 일례를 나타낸 회로도,
도 13은 전압 팔로워 회로에서의 통상 구동 모드의 동작 타이밍의 일례를 나타낸 타이밍도,
도 14는 제4 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸 구성도,
도 15는 제4 구성예에서의 기준 전압 발생 회로의 제어 타이밍의 일례를 나타낸 타이밍도,
도 16은 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 나타낸 구성도,
도 17A는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 나타낸 회로 구성도, 도 17B는 화소 회로의 표시 제어 타이밍의 일례를 나타낸 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 표시 장치20 : 표시 패널
22㎚: TFT24㎚: 액정 용량
26㎚: 화소 전극28㎚: 대향 전극
30 : 신호 드라이버 IC32 : 주사 드라이버 IC
34 : 전원 회로36 : 커먼 전극 구동 회로
38 : 신호 제어 회로40 : 입력 스위치 회로
42 : 시프트 레지스터44 : 라인 래치 회로
46 : 래치 회로48 : 부분 블록 선택 레지스터
50, 100, 120, 200, 300 : 기준 전압 선택 회로
52 : DAC(전압 선택 회로)54 : 출력 제어 회로
56 : 전압 팔로워 회로58A, 58B : 부분적 비표시 영역
60 : 부분적 표시 영역70, 102 : 래더 저항 회로
72, 104, 214, 314 : 제1 스위치 회로(SW1)
74, 106, 216, 316 : 제2 스위치 회로(SW2)
210 : 정극성용 래더 저항 회로
212, 312 : 제1 래더 저항 회로
220 : 부극성용 래더 저항 회로
222, 322 제2 래더 저항 회로
224, 324 : 제3 스위치 회로(SW3)
226, 326 : 제4 스위치 회로(SW4)
310 : 정극성용 저저항 래더 저항 회로(제1 저저항 래더 저항 회로)
320 : 부극성용 저저항 래더 저항 회로(제2 저저항 래더 저항 회로)
330 : 정극성용 고저항 래더 저항 회로(제1 고저항 래더 저항 회로)
332 : 제3 래더 저항 회로
334 : 제5 스위치 회로(SW5)
336 : 제6 스위치 회로(SW6)
340 : 부극성용 고저항 래더 저항 회로(제2 고저항 래더 저항 회로)
342 : 제4 래더 저항 회로
344 : 제7 스위치 회로(SW7)
346 : 제8 스위치 회로(SW8)
B0 ∼ Bj : 블록
BLK0_PART ∼BLKj_PART : 부분 블록 선택 데이터
ND1∼ ND4i: 제1 ∼ 제4i의 분할 노드
VND1 ∼ VNDi : 제1 ∼ 제i의 기준 전압 출력 노드
VSW1 ∼ VSW(4i) : 제1 ∼ 제4i의 기준 전압 출력 스위치 회로
이하, 본 발명의 바람직한 실시형태에 대해 도면을 이용하여 상세하게 설명한다. 또한, 이하에 설명하는 실시형태는 특허청구의 범위에 기재된 본 발명의 내용을 부당하게 한정하는 것은 아니다. 또, 이하에 설명되는 구성의 모두가 본 발명의 필수 구성 요건으로 한정되지는 않는다.
본 실시형태에 있어서의 기준 전압 발생 회로는 감마 보정 회로로서 이용할 수 있다. 이 감마 보정 회로는 표시 구동 회로에 포함된다. 표시 구동 회로는 인가 전압에 의해 광학 특성을 변화시키는 전기 광학 장치, 예를 들면 액정 장치의 구동에 이용할 수 있다.
이하에서는, 액정 장치에 본 실시형태에 있어서의 기준 전압 발생 회로를 적용하는 경우에 대해 설명하는데, 이에 한정되지 않고, 다른 표시 장치에도 적용할 수 있다.
1. 표시 장치
도 1에 본 실시형태의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 표시 장치의 구성의 개요를 도시한다.
표시 장치(좁은 의미로는 전기 광학 장치, 액정 장치)(10)는 표시 패널(좁은 의미로는 액정 패널)(20)을 포함할 수 있다.
표시 패널(20)은 예를 들면 유리 기판 상에 형성된다. 이 유리 기판 상에는 Y 방향으로 다수 배열되어 각각 X 방향으로 신장하는 주사 전극(게이트 라인)(G1∼GN)(N은 2 이상의 자연수)과, X 방향으로 다수 배열되어 각각 Y 방향으로 신장하는 신호 전극(소스 라인)(S1∼SM)(M은 2 이상의 자연수)이 배치되어 있다. 또한, 주사 전극(Gn)(1 ≤n ≤N, n은 자연수)과 신호 전극(Sm)(1 ≤m ≤M, m은 자연수)의 교차점에 대응하여, 화소 영역(화소)이 설치되고, 이 화소 영역에 박막 트랜지스터(Thin Film Transistor : 이하, TFT라 약기한다. )(22nm)가 배치되어 있다.
TFT(22nm)의 게이트 전극은 주사 전극(Gn)에 접속되어 있다. TFT(22nm)의 소스 전극은 신호 전극(Sm)에 접속되어 있다. TFT(22nm)의 드레인 전극은 액정 용량(넓은 의미로는 액정 소자)(24nm)의 화소 전극(26nm)에 접속되어 있다.
액정 용량(24nm)에 있어서는 화소 전극(26nm)에 대향하는 대향 전극(28nm)과의 사이에 액정이 밀봉되어 형성되고, 이들 전극간의 인가 전압에 따라 화소의 투과율이 변화하게 되어 있다. 대향 전극(28nm)에는 대향 전극 전압(Vcom)이 공급된다.
표시 장치(10)는 신호 드라이버 IC(30)를 포함할 수 있다. 신호 드라이버 IC(30)로서, 본 실시형태에 있어서의 표시 구동 회로를 이용할 수 있다. 신호 드라이버 IC(30)는 화상 데이터에 기초하여, 표시 패널(20)의 신호 전극(S1∼SM)을 구동한다.
표시 장치(10)는 주사 드라이버 IC(32)를 포함할 수 있다. 주사 드라이버 IC(32)는 1 수직 주사기간 내에 표시 패널(20)의 주사 전극(G1∼GN)을 차례로 구동한다.
표시 장치(10)는 전원 회로(34)를 포함할 수 있다. 전원 회로(34)는 신호 전극의 구동에 필요한 전압을 생성하여 신호 드라이버 IC(30)에 공급한다. 또, 전원 회로(34)는 주사 전극의 구동에 필요한 전압을 생성하여 주사 드라이버 IC(32)에 공급한다. 또한, 전원 회로(34)는 대향 전극 전압(Vcom)을 생성할 수 있다.
표시 장치(10)는 커먼 전극 구동 회로(36)를 포함할 수 있다. 커먼 전극 구동 회로(36)는 전원 회로(34)에 의해 생성된 대향 전극 전압(Vcom)이 공급되고, 이 대향 전극 전압(Vcom)을 표시 패널(20)의 대향 전극에 출력한다.
표시 장치(10)는 신호 제어 회로(38)를 포함할 수 있다. 신호 제어 회로(38)는 도시하지 않은 중앙 처리 장치(Central Processing Unit : 이하, CPU로 약기한다.) 등의 호스트에 의해 설정된 내용에 따라서, 신호 드라이버 IC(30), 주사 드라이버 IC(32), 전원 회로(34)를 제어한다. 예를 들면, 신호 제어 회로(38)는 신호 드라이버 IC(30) 및 주사 드라이버 IC(32)에 대해, 동작 모드의 설정, 내부에서 생성한 수직 동기 신호나 수평 동기 신호의 공급을 행하여, 전원 회로(34)에 대해 극성 반전 타이밍을 제어한다.
또한, 도 1에서는 표시 장치(10)에 전원 회로(34), 커먼 전극 구동 회로(36) 또는 신호 제어 회로(38)를 포함하여 구성하도록 하고 있는데, 이들 중 적어도 1개를 표시 장치(10)의 외부에 설치하여 구성하도록 해도 된다. 혹은, 표시 장치(10)에 호스트를 포함시키도록 구성하는 것도 가능하다.
또 도 1에 있어서, 신호 드라이버 IC(30)의 기능을 갖는 표시 구동 회로, 및 주사 드라이버 IC(32)의 기능을 갖는 주사 전극 구동 회로 중 적어도 1개를 표시 패널(20)이 형성된 유리 기판 상에 형성하도록 해도 된다.
이러한 구성의 표시 장치(10)에 있어서, 신호 드라이버 IC(30)는 계조 데이터에 기초하는 계조 표시를 하기 위해, 해당 계조 데이터에 대응한 전압을 신호 전극에 출력하도록 되어 있다. 신호 드라이버 IC(30)는 신호 전극에 출력하는 전압을 계조 데이터에 기초하여 감마 보정한다. 이 때문에, 신호 드라이버 IC(30)는 감마 보정을 하는 기준 전압 발생 회로(좁은 의미로는 감마 보정 회로)를 포함한다.
일반적으로, 표시 패널(20)은 그 구조나 이용되는 액정재에 따라 계조 특성이 다르다. 즉, 액정에 인가해야 할 전압과 화소의 투과율과의 관계가 일정하지는 않다. 그래서, 계조 데이터에 따라 액정에 인가해야 할 최적의 전압을 생성하기 위해, 기준 전압 발생 회로에 의한 감마 보정이 행해진다.
계조 데이터에 기초하여 출력되는 전압을 최적화하기 위해, 감마 보정에서는 래더 저항에 의해 생성되는 다치의 전압을 보정한다. 이 때, 표시 패널(20)의 제조 메이커 등으로부터 지정된 전압을 생성하도록, 래더 저항을 구성하는 저항 회로의 저항비가 정해진다.
2. 신호 드라이버 IC
도 2에 본 실시형태에 있어서의 기준 전압 발생 회로를 포함하는 표시 구동 회로가 적용된 신호 드라이버 IC(30)의 기능 블록도를 도시한다.
신호 드라이버 IC(30)는 입력 래치 회로(40), 시프트 레지스터(42), 라인 래치 회로(44), 래치 회로(46), 부분 블록 선택 레지스터(48), 기준 전압 선택 회로(좁은 의미로는 감마 보정 회로)(50), DAC(Digital/Analog Converter)(넓은 의미로는 전압 선택 회로)(52), 출력 제어 회로(54), 전압 팔로워 회로(넓은 의미로는 신호 전극 구동 회로)(56)를 포함한다.
입력 래치 회로(40)는 도 1에 도시하는 신호 제어 회로(38)로부터 공급되는, 예를 들면 각 6비트의 RGB 신호로 이루어지는 계조 데이터를 클록 신호(CLK)에 기초하여 래치한다. 클록 신호(CLK)는 신호 제어 회로(38)로부터 공급된다.
입력 래치 회로(40)에서 래치된 계조 데이터는 시프트 레지스터(42)에서 클록 신호(CLK)에 기초하여 차례로 시프트 된다. 시프트 레지스터(42)에서 차례로 시프트 되어 입력된 계조 데이터는 라인 래치 회로(44)에 입력된다.
라인 래치 회로(44)에 입력된 계조 데이터는 래치 펄스 신호(LP)의 타이밍으로 래치 회로(46)에 래치된다. 래치 펄스 신호(LP)는 수평 주사 주기로 입력된다.
부분 블록 선택 레지스터(48)는 부분 블록 선택 데이터를 보유한다. 부분 블록 선택 데이터는 도시를 생략한 호스트에 의해 입력 래치 회로(40)를 통해 설정된다. 신호 드라이버 IC(30)가 구동하는 복수의 신호 전극을, 예를 들면 24출력(1 화소가 R, G, B의 3 도트로 이루어지는 경우, 8 화소분)을 1 블록으로 한 경우, 부분 블록 선택 데이터는 블록 단위로 신호 전극에 대응한 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 데이터이다.
도 3A에 블록 단위로 신호 전극을 구동하는 신호 드라이버 IC(30)를 도식적으로 나타내고, 도 3B에 부분 블록 선택 레지스터(48)의 개요를 나타낸다.
신호 드라이버 IC(30)는 도 3A에 나타낸 바와 같이, 구동 대상의 표시 패널의 신호 전극에 대응하여, 장변 방향으로 신호 전극 구동 회로가 배열된다. 신호 전극 구동 회로는 도 2에 나타낸 전압 팔로워 회로(56)에 포함된다. 도 3B에 나타낸 부분 블록 선택 레지스터(48)는 k 출력분의 신호 전극 구동 회로를 예컨대 24 출력을 1 블록으로 하여, 블록 단위로 신호 전극에 대응한 표시 라인을 표시 상태 또는 비표시 상태로 설정하는 부분 블록 선택 데이터를 보유한다. 여기서는, 신호 전극 구동 회로는 블록 B0 ∼ Bj(j는 1 이상의 양의 정수)로 분할되고, 부분 블록 선택 레지스터(48)에는 입력 래치 회로(40)로부터 각 블록에 대응한 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)가 입력된다. 부분 블록 선택 데이터 (BLKz_PART(0 ≤z ≤j, z는 정수))가 예를 들면 "1"일 때, 블록 Bz의 신호 전극에 대응한 표시 라인은 표시 상태로 설정된다. 부분 블록 선택 데이터(BLKz_PART)가 예를 들면 "0"일 때, 블록 Bz의 신호 전극에 대응한 표시 라인은 비표시 상태로 설정된다.
신호 드라이버 IC(30)는 표시 상태로 설정된 블록의 신호 전극에 대해 계조 데이터에 대응한 구동 전압을 출력한다. 또, 비표시 상태로 설정된 블록의 신호전극에는, 예를 들면 주어진 구동 전압을 출력하고, 계조 데이터에 대응한 표시를 하지 않는다. 예를 들면, 블록 B0 ∼ Bx0, Bx1 ∼ Bj의 신호 전극에 대응한 표시 라인을 비표시 상태로 설정하고, 블록 Bx0' ∼ Bx1'(x0'=x0+1, x1'=x1-1)의 신호 전극에 대응한 표시 라인을 표시 상태로 설정한 경우, 부분적 비표시 영역(58A, 58B)과 부분적 표시 영역(60)이 설정되고, 표시 패널(20)에 대해 도 4에 나타낸 바와 같이 세로띠의 부분 표시를 할 수 있다.
도 2에서 기준 전압 발생 회로(50)는 구동 대상의 표시 패널의 계조 표현이 최적화되도록 정해진 래더 저항의 저항비를 이용하여, 고 전위 측의 전원 전압(제1 전원 전압)(V0)과 저 전위 측의 전원 전압(제2 전원 전압)(VSS) 사이에서 저항 분할된 분할 노드에서 발생한 다치의 기준 전압(V0∼VY)(Y는 자연수)을 출력한다.
도 5에 감마 보정의 원리를 설명하기 위한 도면을 도시한다.
여기서는 액정의 인가 전압에 대한 화소의 투과율의 변화를 나타내는 계조 특성의 도면을 도식적으로 도시한다. 화소의 투과율을 0%∼100%(또는 100%∼0%)으로 표시하면, 일반적으로 액정의 인가 전압이 작아질수록 또는 커질수록 투과율의 변화가 작아진다. 또한 액정의 인가 전압이 중간 부근의 영역에서는 투과율의 변화가 커진다.
그래서, 상술한 투과율의 변화와 반대의 변화를 행하는 감마(γ) 보정을 행함으로써, 인가 전압에 따라 선형적으로 변화하는 감마 보정된 투과율을 실현시킬 수 있다. 따라서, 디지털 데이터인 계조 데이터에 기초하여, 최적화된 투과율을 실현하는 기준 전압(Vγ)을 생성시킬 수 있다. 즉, 이러한 기준 전압이 생성되도록 래더 저항의 저항비를 실현하면 된다.
도 2에 있어서의 기준 전압 발생 회로(50)에서 생성된 다치의 기준 전압(V0∼VY)은 DAC(52)에 공급된다.
DAC(52)는 래치 회로(46)로부터 공급된 계조 데이터에 기초하여, 다치의 기준 전압(V0∼VY) 중 어느 하나의 전압을 선택하여, 전압 팔로워 회로(넓은 의미로는 신호 전극 구동 회로)(56)에 출력한다.
출력 제어 회로(54)는 신호 전극으로의 구동 제어를 행하기 위한 출력 인에이블 신호(XOE), 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)를 사용하여 전압 팔로워 회로(56)의 출력 제어를 행한다.
전압 팔로워 회로(56)는 출력 제어 회로(54)에 의한 제어에 따라, 예를 들면 임피던스 변환을 행하여, 대응하는 신호 전극을 구동한다.
이와 같이 신호 드라이버 IC(30)는 신호 전극마다, 계조 데이터에 기초하여 다치의 기준 전압 중에서 선택한 전압을 이용하여 임피던스 변환을 행해 출력한다.
그런데, 기준 전압 발생 회로(50)는 출력 인에이블 신호(XOE), 수평 주사 주기 타이밍(넓은 의미로는 주사 주기 타이밍)을 나타내는 래치 펄스 신호(LP), 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART) 중 적어도 1개에 기초하여, 래더 저항에 흐르는 전류를 제어할 수 있도록 되어 있다. 이것에 의해, 발생한 기준 전압에 기초하는 계조 표시를 하는 기간만 래더 저항에 전류를 흐르게 할 수 있어, 저소비 전력화를 도모하는 것이 가능해진다.
다음으로, 기준 전압 발생 회로(50)에 대해 상세하게 설명한다.
3. 기준 전압 발생 회로
도 6에 기준 전압 발생 회로(50)의 원리적 구성을 나타낸다.
기준 전압 발생 회로(50)는 복수의 저항 회로가 직렬로 접속된 래더 저항 회로(70)를 포함한다. 래더 저항 회로(70)를 구성하는 각 저항 회로는, 예를 들면 1 또는 복수의 저항 소자에 의해 구성할 수 있다. 또, 각 저항 회로는 저항 소자끼리 또는 저항 소자와 1 또는 복수의 스위치 소자를 직렬 또는 병렬로 접속하여 저항치를 가변이 되도록 구성할 수도 있다.
래더 저항 회로(70)의 각 저항 회로에 의해 저항 분할된 제1∼제i(i는 2 이상의 정수)의 분할 노드(ND1∼ NDi)의 전압은 다치의 제1 ∼ 제i의 기준 전압(V1∼Vi)으로서 제1 ∼ 제i의 기준 전압 출력 노드에 출력된다. DAC(52)에는 제1 ∼ 제i의 기준 전압(V1∼Vi)과, 기준 전압(V0, VY(= VSS))이 공급된다.
기준 전압 발생 회로(50)는 제1 및 제2 스위치 회로(SW1, SW2)(72, 74)를 포함한다. 제1 스위치 회로(72)는 래더 저항 회로(70)의 일단과, 고 전위 측의 전원 전압(제1 전원 전압)(V0)이 공급되는 제1 전원선 사이에 삽입된다. 제2 스위치 회로(74)는 래더 저항 회로(70)의 타단과, 저 전위 측의 전원 전압(제2 전원 전압)(VSS)이 공급되는 제2 전원선 사이에 삽입된다. 제1 스위치 회로(72)는 제1 스위치 제어 신호(cnt1)에 기초하여 온 오프 제어된다. 제2 스위치 회로(74)는 제2 스위치 제어 신호(cnt2)에 기초하여 온 오프 제어된다. 이러한 제1 및 제2 스위치 회로(72, 74)는 예를 들면 MOS 트랜지스터에 의해 구성할 수 있다. 제1 및 제2 스위치 제어 신호(cnt1, cnt2)는 동일한 주어진 제어 신호에 기초하여 생성되도록 해도 되고, 별개의 제어 신호로서 생성되도록 해도 된다.
이러한 구성의 기준 전압 발생 회로(50)는, 예를 들면 래더 저항 회로(70)로부터 출력되는 제1 ∼ 제i의 기준 전압(V1 ∼ Vi)을 사용하여 구동하지 않는 기간(제1 ∼ 제i의 기준 전압에 기초하는 주어진 구동기간)에 있어서, 제1 및 제2 스위치 제어 신호(제1 및 제2 스위치 회로(72, 74)를 동일 스위치 제어 신호에 의해 제어하는 경우는, 제1 또는 제2 스위치 제어 신호)에 의해 제1 및 제2 스위치 회로(72, 74)가 오프가 되도록 제어함으로써, 래더 저항 회로(70)에 흐르는 전류 소비를 억제할 수 있다.
3. 1 제1 구성예
도 7에 제1 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸다.
제1 구성예에서의 기준 전압 발생 회로(100)는 래더 저항 회로(102)를 포함한다. 래더 저항 회로(102)는 직렬로 접속된 저항 회로(좁은 의미로는 저항 소자)(R0∼ R1)를 포함하고, 저항 회로(R0∼ R1)에 의해 저항 분할된 제1 ∼ 제i의 분할 노드(ND1∼ NDi)로부터 제1 ∼ 제i의 기준 전압(Vi)이 출력된다.
도 7에서는 64 계조의 표시에 필요한 기준 전압(V0 ∼ V63)이 DAC에 공급되는 것으로 한다. 그 중 기준 전압(V1 ∼ V62)이 기준 전압 발생 회로(100)의 래더 저항 회로(102)로부터 출력된다. 즉, 래더 저항 회로(102)는, 직렬로 접속된 저항 소자(R0∼ R62)를 포함하고, 저항 소자(R0∼ R62)에 의해 저항 분할된 제1 ∼ 제62 분할 노드(ND1∼ ND62)로부터 제1 ∼ 제62 기준 전압(V1 ∼ V62)이 출력된다. 또한, 저항 소자(R0∼ R62)의 저항치는, 예를 들면 도 5에 나타낸 계조 특성에 따라 정해지는 저항비를 실현할 수 있도록 되어 있다.
제1 스위치 회로(SW1)(104)는 래더 저항 회로(102)를 구성하는 저항 소자(R0)의 일단과, 제1 전원선 사이에 삽입된다. 제2 스위치 회로(SW2)(106)는 래더 저항 회로(102)를 구성하는 저항 소자(R62)의 일단과, 제2 전원선 사이에 삽입된다. 제1 및 제2 스위치 회로(104, 106)는 스위치 제어 신호(cnt)에 의해 제어된다. 여기서, 스위치 제어 신호(cnt)의 논리 레벨이 "L"일 때, 제1 및 제2 스위치 회로(104, 106)는 오프가 되어 양단을 전기적으로 차단하고, 스위치 제어 신호(cnt)의 논리 레벨이 "H"일 때, 제1 및 제2 스위치 회로(104, 106)는 온이 되어 양단을 전기적으로 접속하는 것으로 한다.
스위치 제어 신호(cnt)는 출력 인에이블 신호(XOE), 래치 펄스 신호(LP) 및 각 블록의 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)에 기초하여 생성된다.
출력 인에이블 신호(XOE)가 논리 레벨 "H"일 때, 출력 제어 회로(54)에 의해 제어된 전압 팔로워 회로(56)는 신호 전극으로의 출력을 하이 임피던스 상태로 한다. 출력 인에이블 신호(XOE)가 논리 레벨 "L"일 때, 출력 제어 회로(54)에 의해 제어된 전압 팔로워 회로(56)는 신호 전극에 주어진 구동 전극을 출력한다. 따라서, 출력 인에이블 신호(XOE)가 논리 레벨 "H"일 때, 제1 ∼ 제62 기준 전압(V1 ∼ V62)을 사용하여 구동하지 않는다. 그 때문에, 그 기간에 래더 저항 회로(102)에 흐르는 전류를 차단함으로써, 감마 보정된 계조 표시를 하는 동시에, 래더 저항 회로에 흐르는 전류를 최저한으로 억제할 수 있다.
래치 펄스 신호(LP)는 예를 들면 1 수평 주사 주기 타이밍을 규정하는 신호이며, 주어진 수평 주사 주기를 두고 논리 레벨이 "H"가 되는 신호이다. 신호 드라이버 IC(30)는 이 래치 펄스 신호(LP)의 하강 에지를 기준으로, 신호 전극으로의 구동을 한다. 따라서, 래치 펄스 신호(LP)의 논리 레벨이 "H"일 때, 제1 ∼ 제62 기준 전압(V1 ∼ V62)을 사용하여 구동하지 않는다. 그 때문에, 그 기간에 래더 저항 회로(102)에 흐르는 전류를 차단함으로써, 감마 보정된 계조 표시를 하는 동시에, 래더 저항 회로에 흐르는 전류를 최저한으로 억제할 수 있다.
부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)는 주어진 신호 전극 수를 단위로 한 1 블록 단위로, 해당 블록의 신호 전극에 대응하는 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 데이터이다. 즉, 비표시 상태로 설정된 블록의 신호 전극에 대응하는 표시 라인은 부분적 비표시 영역이 되고, 해당 신호 전극은 제1 ∼ 제62 기준 전압(V1 ∼ V62)을 사용하여 구동되지 않는다. 따라서, 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)에 의해 전체 블록의 신호 전극에 대응하는 표시 라인이 비표시 상태로 설정되었을 때(BLK0_PART ∼ BLKj_PART가 전부 "0"(논리 레벨 "L")일 때), 래더 저항 회로(102)에 흐르는 전류를 차단함으로써, 감마 보정된 계조 표시를 하는 동시에, 래더 저항 회로에 흐르는 전류를 최저한으로 억제할 수 있다.
도 8에 제1 구성예에서의 기준 전압 발생 회로(100)의 제어 타이밍의 일례를 나타낸다.
여기서는 극성 반전 신호(POL)에 의해 규정되는, 액정(넓은 의미로는 표시 소자)의 인가 전압의 극성을 반전시키는 주기에 대응한 제어 타이밍 예를 나타낸다.
상술한 바와 같이, 출력 인에이블 신호(XOE), 래치 펄스 신호(LP) 및 부분 블록 선택 데이터(BLK0_PART ∼ BLKj_PART)를 사용하여, 스위치 제어 신호(cnt)를 생성할 수 있다. 이 스위치 제어 신호(cnt)에 기초하여, 제1 및 제2 스위치 회로(104, 106)를 온 오프 제어할 수 있다. 래치 펄스 신호(LP)의 하강 에지를 기준으로 신호 드라이버 IC(30)가 신호 전극을 구동하는 것을 고려하면, 스위치 제어 신호(cnt)의 논리 레벨이 "H"인 기간에만 래치 저항 회로(102)에 전류가 흐르게 되어, 소비 전류를 최소한으로 억제할 수 있게 된다.
3. 2 제2 구성예
도 9에 제2 구성예에서의 기준 전압 발생 회로의 구성의 개요를 나타낸다.
단, 제1 구성예에서의 기준 전압 발생 회로(100)와 동일 부분에는 동일 부호를 붙여 적절하게 설명을 생략한다.
제2 구성예에서의 기준 전압 발생 회로(120)가 제1 구성예에서의 기준 전압 발생 회로(100)와 다른 점은 제1 ∼ 제i의 분할 노드(ND1∼ NDi)와, 제1 ∼ 제i의 기준 전압(V1 ∼ Vi)을 출력하는 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 각각 제1 ∼ 제i의 기준 전압 출력 스위치(VSW1 ∼ VSWi)가 삽입되어 있는 점이다. 제1 ∼ 제i의 기준 전압 출력 스위치(VSW1 ∼ VSWi)는 제1 및 제2 스위치회로(104, 106)의 온 오프 제어를 행하는 스위치 제어 신호(cnt)(넓은 의미로는 제1 또는 제2 스위치 제어 신호)에 의해 온 오프 제어된다.
도 9에서는 64 계조의 표시에 필요한 기준 전압(V0 ∼ V63)이 DAC에 공급되는 것으로 한다. 그 중 기준 전압(V1 ∼ V62)이 기준 전압 발생 회로의 래더 저항 회로로부터 출력된다. 즉, 제2 구성예에서의 기준 전압 발생 회로(120)가 제1 구성예에서의 기준 전압 발생 회로(100)와 다른 점은 제1 ∼ 제62 분할 노드(ND1∼ ND62)와, 제1 ∼ 제62 기준 전압(V1 ∼ V62)을 출력하는 제1 ∼ 제62 기준 전압 출력 노드(VND1∼ VND62) 사이에 각각 제1 ∼ 제62 기준 전압 출력 스위치(VSW1 ∼ VSW62)가 삽입되어 있는 점이다. 제1 ∼ 제62 기준 전압 출력 스위치(VSW1 ∼ VSW62)는 제1 및 제2 스위치 회로(104, 106)의 온 오프 제어를 행하는 스위치 제어 신호(cnt)에 의해 온 오프 제어된다.
예를 들면 도 7에 나타낸 바와 같은 제1 구성예에 있어서, 제1 ∼ 제62 분할 노드((ND1∼ ND62)의 전압이 본래의 기준 전압(V1 ∼ V62)으로 되어 있는 상태에서, 제1 및 제2 스위치 회로(104, 106)가 오프가 된 경우를 생각한다. 이 때, 제1 ∼ 제62 기준 전압 출력 노드(V1 ∼ V62)의 전압은 래더 저항 회로(102)를 구성하는 저항 소자(R0∼ R62)를 통해 전류가 흘러 변화해 버린다. 따라서, 제1 및 제2 스위치 회로(104, 106)가 온이 되었을 때, 다시 원하는 기준 전압이 될 때까지 충전할 필요가 있다.
그래서 도 9에 나타낸 바와 같이 제1 ∼ 제62 기준 전압 출력 스위치(VSW1∼ VSW62)를 설치함으로써, 제1 및 제2 스위치 회로(104, 106)가 오프인 상태에서는, 제1 ∼ 제62 기준 전압 출력 노드(VND1∼ VND62)는 제1 ∼ 제62 분할 노드(ND1∼ ND62)와 전기적으로 분리할 수 있어, 상술한 바와 같은 현상을 회피할 수 있다. 그 때문에, 예를 들면 스위치 제어 신호(cnt)에 의해, 제1 및 제2 스위치 회로(104, 106)와 마찬가지로 제1 ∼ 제62 기준 전압 출력 스위치(SW1 ∼ SW62)를 온 오프 제어하도록 구성하면 된다.
3. 3 제3 구성예
기준 전압 발생 회로가 적용되는 신호 드라이버 IC(30)는 계조 데이터에 기초하여 표시 패널(20)의 신호 전극을 구동한다. 표시 패널(20)의 신호 전극과 주사 전극의 교차점에 대응하여 형성된 화소 영역에는 TFT를 통해 액정 소자가 설치되어 있다. 이 액정 소자의 화소 전극 및 대향 전극 사이에 밀봉되어 있는 액정에 대해서는, 열화를 방지하기 위한 액정의 인가 전압의 극성을 주어진 타이밍으로 번갈아 반전시킬 필요가 있다.
따라서, 계조 특성에 대응한 기준 전압을 발생시키는 기준 전압 발생 회로에 대해서도, 극성 반전이 행해질 때마다 동일 계조 데이터에 기초하여 신호 전극에 출력하는 전압을 교체할 필요가 있다. 그 때문에, 기준 전압 발생 회로의 제1 및 제2 전원 전압을 번갈아 교체하고 있었다. 그런데, 극성 반전이 행해질 때마다 저항 분할된 각 분할 노드를 주어진 기준 전압으로 구동할 필요가 있으므로, 빈번하게 충방전이 행해지게 되어, 소비 전류가 커져 버리는 문제가 있다.
그래서, 신호 드라이버 IC(30)의 기준 전압 발생 회로(200)는 정극성용 래더 저항 회로와 부극성용 래더 저항 회로를 갖는다.
도 10에 제3 구성예에서의 기준 전압 발생 회로(200)의 구성의 개요를 나타낸다.
제3 구성예에서의 기준 전압 발생 회로(200)는 정극성용 래더 저항 회로(210)와 부극성용 래더 저항 회로(220)를 갖는다. 정극성용 래더 저항 회로(210)는 극성 반전 신호(POL)의 논리 레벨이 "H"일 때 정극성의 극성 반전 주기로 사용되는 기준 전압(V1 ∼ Vi)을 생성한다. 부극성용 래더 저항 회로(220)는 극성 반전 신호(POL)의 논리 레벨이 "L"일 때 부극성의 극성 반전 주기로 사용되는 기준 전압(V1 ∼ Vi)을 생성한다. 이러한 2개의 래더 저항 회로를 설치하고, 주어진 극성 반전 타이밍에 따라 각 극성에서의 기준 전압을 교체하여 출력함으로써, 일반적으로 대칭인 특성이 되지 않는 계조 특성에 대응한 최적의 기준 전압을 발생시킬 수 있는 동시에, 고 전위측 및 저 전위측의 전원 전압을 교체할 필요가 없어진다.
보다 구체적으로는, 정극성용 래더 저항 회로(210) 및 부극성용 래더 저항 회로(220)는 각각 도 9에 나타낸 제2 구성예에서의 기준 전압 발생 회로(120)와 거의 동일한 구성을 이룬다. 단, 각각의 스위치 회로는 극성 반전 신호(POL)를 사용하여 온 오프 제어되게 된다. 또한, 액정의 인가 전압의 극성에 관계없이, 고 전위측 및 저 전위측의 전원 전압(제1 및 제2 전원 전압)은 고정된다.
정극성용 래더 저항 회로(210)는 각 저항 회로가 정극성용 저항비로 직렬 접속된 제1 래더 저항 회로(212)를 갖는다. 제1 래더 저항 회로(212)의 일단은 제1 전원 전압이 공급되는 제1 전원선과, 제1 스위치 회로(SW1)(214)를 통해 접속된다. 제1 래더 저항 회로(212)의 타단은 제2 전원 전압이 공급되는 제2 전원선과, 제2 스위치 회로(SW2)(216)를 통해 접속된다.
제1 래더 저항 회로(212)를 구성하는 각 저항 회로(R0∼ Ri)에 의해 저항 분할된 제1 ∼ 제i의 분할 노드(ND1∼ NDi)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 제1 ∼ 제i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSWi)가 삽입된다.
제1 및 제2 스위치 회로(SW1, SW2), 제1 ∼ 제i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSWi)는 스위치 제어 신호(cnt11)(넓은 의미로는 제1 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cnt11)는 도 9에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt)와, 극성 반전 신호(POL)의 논리합 연산에 의해 생성된다. 즉, 제1 및 제2 스위치 회로(SW1, SW2)와 제1 ∼ 제i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSWi)는 극성 반전 신호(POL)의 논리 레벨이 "H"일 때, 스위치 제어 신호(cnt)에 따라 온 오프 제어된다.
부극성용 래더 저항 회로(220)는 각 저항 회로가 부극성용 저항비로 직렬 접속된 제2 래더 저항 회로(222)를 갖는다. 제2 래더 저항 회로(222)의 일단은 제1 전원선과 제3 스위치 회로(SW3)(224)를 통해 접속된다. 제2 래더 저항 회로(222)의 타단은 제2 전원선과, 제4 스위치 회로(SW4)(226)를 통해 접속된다.
제2 래더 저항 회로(222)를 구성하는 각 저항 회로(R0', Ri+1∼ R2i)에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드(NDi+1∼ ND2i)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로(VSW(i+1) ∼ VSW2i)가 삽입된다.
제3 및 제4 스위치 회로(SW3, SW4)와 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로(VSW(i+1) ∼ VSW2i)는 스위치 제어 신호(cnt12)(넓은 의미로는 제2 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cnt12)는 도 9에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt)와, 극성 반전 신호(POL)의 논리적 연산에 의해 생성된다. 즉, 제3 및 제4 스위치 회로(SW3, SW4)와, 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로(VSW(i+1) ∼ VSW2i)는, 극성 반전 신호(POL)의 논리 레벨이 "L"일 때, 스위치 제어 신호(cnt)에 따라 온 오프 제어된다.
이러한 2개의 래더 저항 회로에 의해 생성된 제1 ∼ 제i의 기준 전압(V1 ∼ Vi)과, 기준 전압(V0, VY)은 전압 선택 회로인 DAC에 출력된다.
다음에, 이러한 기준 전압 발생 회로에 의해 생성된 다치의 기준 전압을 사용하여 신호 전극을 구동하는 회로 구성에 대해 설명한다.
도 11에 DAC(52)와 전압 팔로워 회로(56)의 구체적인 구성예를 나타낸다.
여기서는 1 출력당 구성만을 나타내고 있다.
DAC(52)는 ROM 디코더 회로에 의해 실현할 수 있다. DAC(52)는 (q+1)비트의 계조 데이터에 기초하여, 기준 전압(V0, VY)과 제1 ∼ 제i의 기준 전압(V1 ∼ Vi)중 어느 하나를 선택하여 선택 전압(Vs)으로서 전압 팔로워 회로(56)에 출력한다.
전압 팔로워 회로(56)는 통상 구동 모드 또는 부분 구동 모드 중 어느 하나로 설정된 모드에 따라, 대응하는 신호 전극을 구동하도록 되어 있다.
먼저 DAC(52)에 대해 설명한다. DAC(52)에는 (q+1)비트의 계조 데이터(Dq∼ D0)와 (q+1) 비트의 반전 계조 데이터 (XDq∼ XD0)가 입력된다. 반전 계조 데이터 (XDq∼ XD0)는 계조 데이터(Dq∼ D0)를 각각 비트 반전시킨 것이다. 여기서는 계조 데이터(Dq) 및 반전 계조 데이터(XD0)가 각각 계조 데이터 및 반전 계조 데이터의 최상위 비트인 것으로 한다.
DAC(52)에 있어서, 기준 전압 발생 회로에 의해 생성된 다치의 기준 전압(V0 ∼ Vi, VY) 중 어느 하나가 계조 데이터에 기초하여 선택된다.
예를 들면 도 10에 나타낸 기준 전압 발생 회로(200)가 기준 전압(V0 ∼ V63)을 발생시키는 것으로 한다. 또, 정극성용 래더 저항 회로(210)를 사용하여 생성되는 기준 전압을 V0' ∼ V63'으로 한다. 보다 구체적으로는 제1 및 제2 전원 전압을 V0', V63'으로 하고, 제1 ∼ 제i의 분할 노드(ND1∼ NDi) 전압을 V1' ∼ V62'로 한다.
또한, 부극성용 래더 저항 회로(220)를 사용하여 생성되는 기준 전압을 V63'' ∼ V0''으로 한다. 보다 구체적으로는 제1 및 제2 전원 전압을 V63'', V0''로 하고, 제(i+1) ∼ 제2i의 분할 노드(NDi+1∼ ND2i)의 전압을 V62'' ∼ V1''로 한다.
즉, 이하와 같은 관계식을 갖는다.
V0' = V63'' = V0 … (1)
V1' = V62'' = V1 … (2)
V2' = V61'' = V2 … (3)
‥·
V61' = V2'' = V61 … (62)
V62' = V1'' = V62 … (63)
V63' = V0'' = V63 … (64)
극성 반전 신호(POL)의 논리 레벨이 "H"일 때 6(q=5) 비트의 계조 데이터(D5∼ D0) "000010"(=2)에 대응하여, 정극성용 래더 저항 회로(210)에 의해 생성된 기준 전압 V2'(=V2)가 선택되는 것으로 한다. 이 때, 다음 극성 반전 타이밍에서 극성 반전 신호(POL)의 논리 레벨이 "L"이 되면, 계조 데이터(D5∼ D0)를 반전시킨 반전 계조 데이터(XD5∼ XD0)를 사용하여 기준 전압을 선택한다. 즉, 반전 계조 데이터(XD5∼ XD0)가 "111101"(=61)이 되어, 부극성용 래더 저항 회로(220)에 의해 생성된 기준 전압(V61'')을 선택할 수 있다. 따라서, 정극성 및 부극성에 있어서, (3)식에서 나타낸 바와 같이 모두 제2 기준 전압(V2)을 출력하게 되므로, 기준 전압 출력 노드의 충방전을 빈번하게 반복할 필요가 없어진다.
이렇게 하여 DAC(52)에 의해 선택된 선택 전압(Vs)은 전압 팔로워 회로(56)에 입력된다.
전압 팔로워 회로(56)는 스위치 회로(SWA ∼ SWD)와 연산 증폭기(OPAMP)를 포함한다. 연산 증폭기(OPAMP)의 출력은 스위치 회로(SWD)를 통해, 신호 전극 출력 노드에 접속된다. 이 신호 전극 출력 노드는 연산 증폭기(OPAMP)의 반전 입력 단자에 접속된다. 이 신호 전극 출력 노드는 스위치 회로(SWC)를 통해 연산 증폭기(OPAMP)의 비반전 입력 단자에 접속된다. 또, 이 신호 전극 출력 노드에는 스위치 회로(SWB)를 통해 극성 반전 신호(POL)를 반전시키는 인버터 회로의 출력이 접속된다. 또한 이 신호 전극 출력 노드는 스위치 회로(SWA)를 통해, 극성 반전 신호(POL)에 의해 규정되는 구동기간의 극성에 따라 선택되는 계조 데이터의 최상위 비트의 신호선이 접속된다.
스위치 회로(SWA)는 스위치 제어 신호(ca)에 의해 온 오프 제어된다. 스위치 회로(SWB)는 스위치 제어 신호(cb)에 의해 온 오프 제어된다. 스위치 회로(SWC)는 스위치 제어 신호(cc)에 의해 온 오프 제어된다. 스위치 회로(SWD)는 스위치 제어 신호(cd)에 의해 온 오프 제어된다.
이러한 전압 팔로워 회로(56)는 통상 구동 모드에서 선택 전압(Vs)에 기초하여 연산 증폭기(OPAMP)를 사용하여 신호 전극을 구동한다. 또, 전압 팔로워 회로(56)는 부분 구동 모드에서 극성 반전 신호(POL)를 사용하여 구동하거나, 또는 계조 데이터의 최상위 비트를 사용하여 8색 표시를 하거나 한다.
도 12A에 상술한 각 모드에서 스위치 회로(SWA ∼ SWD)에서의 스위치 상태를 나타낸다. 도 12B에 스위치 제어 신호(ca ∼ cb)의 생성 회로의 일례를 나타낸다.
통상 구동 모드에서는 연산 증폭기 구동기간에 연산 증폭기(OPAMP)에 의해 신호 전극 출력 노드가 구동되고, 저항 출력 구동기간에 연산 증폭기(OPAMP)를 바이패스하여 DAC(52)로부터 출력된 선택 전압(Vs)을 그대로 출력시킨다. 그 때문에, 스위치 회로(SWA, SWB)를 오프로 한 채로, 연산 증폭기 구동기간에 스위치 회로(SWD)를 온, 스위치 회로(SWC)를 오프로 하고, 저항 출력기간에 스위치 회로(SWD)를 오프, 스위치 회로(SWC)를 온으로 한다.
도 13에 전압 팔로워 회로(56)에서의 통상 구동 모드의 동작 타이밍의 일례를 나타낸다.
스위치 회로(SWC, SWD)는 제어 신호(DrvCnt)에 의해 제어된다. 도시하지 않는 컨트롤 신호 발생 회로에 의해 생성된 제어 신호(DrvCnt)는 래치 펄스 신호(LP)에 의해 규정되는 선택 기간(구동기간)(t)의 전반기간(구동기간의 처음 주어진 기간)(t1)과 후반기간(t2)에 논리 레벨이 변화한다. 전반기간(t1)에 제어 신호(DrvCnt)의 논리 레벨이 "L"이 되면, 스위치 회로(SWD)가 온, 스위치 회로(SWC)가 오프가 되도록 되어 있다. 또, 후반기간(t2)에 제어 신호(DrvCnt)의 논리 레벨이 "H"가 되면, 스위치 회로(SWD)가 오프, 스위치 회로(SWC)가 온이 되도록 되어 있다. 따라서, 선택 기간(t)에 있어서, 전반기간(t1)에는 전압 팔로워 접속된 연산 증폭기(OPAMP)에 의해 임피던스 변환되어 신호 전극이 구동되고, 후반기간(t2)에는 DAC(52)로부터 출력된 선택 전압(Vs)을 사용하여 신호 전극이 구동된다.
이렇게 구동함으로써, 액정 용량이나 배선 용량 등의 충전에 필요한 전반기간(t1)에는 높은 구동 능력을 갖는 전압 팔로워 접속된 연산 증폭기(OPAMP)에 의해 고속으로 구동 능력(Vout)을 올리고, 높은 구동 능력이 불필요한 후반기간(t2)에는 DAC(52)에 의해 구동 전압을 출력할 수 있다. 따라서, 전류 소비가 큰 연산 증폭기(OPAMP)의 동작 기간을 최저한으로 억제하여, 저 소비화를 도모할 수 있는 동시에, 라인 수의 증가에 의해 선택 기간(t)이 짧아지거나 충전기간이 부족해지는 사태를 회피할 수 있다.
도 12A에 나타낸 부분 구동 모드에서는, 부분적 비표시 영역에 있어서 8색 표시 또는 POL 구동을 행한다. 8색 표시에서는 계조 데이터의 최상위 비트만을 사용하여, 대응하는 신호 전극을 구동한다. 그 때문에, 스위치 회로(SWC, SWD)를 오프로 한 채로, 스위치 회로(SWA)를 온, 스위치 회로(SWB)를 오프로 한다.
따라서, 1 화소가 R, G, B 신호로 이루어지는 것으로 하면, 1 화소가 23인 계조 표시를 하게 된다. 즉, 부분 표시 영역에 원하는 동화상 또는 정지화상을 표시하는 한편, 그 배경으로 설정된 부분 비표시 영역의 표시색을 다채롭게 한 화상 표시가 가능해진다.
또한, 도 12A에 나타낸 부분 구동 모드의 POL 구동에서는, 극성 반전 신호(POL)를 사용하여 극성에 대응한 전압을 인가함으로써 흑색 표시 또는 백색 표시를 할 수 있다. 그 때문에, 스위치 회로(SWC, SWD)를 오프로 한 채로, 스위치 회로(SWB)를 온, 스위치 회로(SWA)를 오프로 한다.
이 경우, 부분 표시 영역에 원하는 동화상 또는 정지화상을 표시하는 한편, 그 배경색을 흑색 표시 또는 백색 표시를 하여, 보기 쉬운 화상 표시를 실현시킨다. 동시에 비표시 부분의 액정에 DC 성분이 인가되지 않게 되어, 액정의 열화를 방지할 수 있다.
이러한 전압 팔로워 회로(56)를 제어하는 각종 제어 신호는 도 12B에 나타낸 바와 같은 회로에 의해 생성할 수 있다. 8색 표시 모드 신호(8CMOD)의 논리 레벨이 "H"일 때, 부분 구동 모드의 8색 표시인 것을 나타낸다. 8색 표시를 하는지 여부는, 예를 들면 도시를 생략한 호스트에 의해 설정된다. POL 구동 모드 신호(POLMOD)의 논리 레벨이 "H"일 때, 부분 구동 모드의 POL 구동인 것을 나타낸다. POL 구동을 행하는지 여부는 예를 들면 도시 생략한 호스트에 의해 설정된다.
이렇게 스위치 제어 신호(ca ∼ cd)는 각종 신호(8CMOD, POLMOD, DrvCnt)를 사용하여 생성할 수 있다. 또한, 전압 팔로워 회로(56)가 구동하는 신호 전극에 대응하는 표시 라인이 비표시 상태로 설정된 블록에 속하는 경우에만 8색 표시 또는 POL 구동을 하고, 표시 상태로 설정된 블록에 속하는 경우에는 통상 구동을 행하도록, 해당 블록(Bz)에 대응하는 부분 블록 선택 데이터(BLKz_PART)에 의해 마스크 되도록 되어 있다.
또한, 전압 팔로워 회로(56)는 출력 인에이블 신호(XOE)에 의해 그 출력을 하이 임피던스 상태로 할 수 있게 되어 있다. 따라서, 각종 제어 신호는 출력 인에이블 신호(XOE)에 의해 마스크 된다. 즉, 출력 인에이블 신호(XOE)의 논리 레벨이 "H"일 때, 스위치 제어 신호(ca ∼ cd)는 각 제어 대상의 스위치 회로를 오프로 제어하도록 되어 있다.
또한, 제3 구성예에서는 제1 및 제2 래더 저항 회로(212, 222)와 제1 및 제2전원선 사이에 제1 ∼ 제4 스위치 회로를 설치하도록 하고 있었으나, 이들을 생략하는 구성으로 할 수 있다. 이 경우, 극성 반전 구동에 의해 제1 및 제2 전원 전압을 번갈아 교체할 필요가 없어지므로, 각 분할 노드의 충전 시간을 확보할 필요가 없어져, 래더 저항 회로의 저항치를 크게 하여 전류를 작게 할 수 있다.
3. 4 제4 구성예
제4 구성예에서의 기준 전압 발생 회로는, 정극성 및 부극성 각각에 대해서, 또한 총 저항이 고저항 및 저저항에 대한 래더 저항 회로를 갖는다.
도 14에 제4 구성예에서의 기준 전압 발생 회로(300)의 구성의 개요를 나타낸다.
즉, 총 저항이 예를 들면 20kΩ이고, 액정의 인가 전압이 정극성인 경우에 사용되는 정극성용 저저항 래더 저항 회로(넓은 의미로는 제1 저저항 래더 저항 회로)(310)와, 총 저항이 마찬가지로 예를 들면 20kΩ이고, 액정의 인가 전압이 부극성인 경우에 사용되는 부극성용 저저항 래더 저항 회로(넓은 의미로는 제2 저저항 래더 저항 회로)(320)를 갖는다. 또, 총 저항이 예를 들면 90kΩ이고, 액정의 인가 전압이 정극성인 경우에 사용되는 정극성용 고저항 래더 저항 회로(넓은 의미로는 제1 고저항 래더 저항 회로)(330)와, 총 저항이 마찬가지로 예를 들면 90kΩ이고, 액정의 인가 전압이 부극성인 경우에 사용되는 부극성용 고저항 래더 저항 회로(넓은 의미로는 제2 고저항 래더 저항 회로)(340)를 갖는다.
정극성용 저저항 래더 저항 회로(310), 정극성용 고저항 래더 저항 회로(330)는 도 10에 나타낸 정극성용 래더 저항 회로(210)와 동일한 구성을 이룬다. 부극성용 저저항 래더 저항 회로(320), 부극성용 고저항 래더 저항 회로(340)는 도 10에 나타낸 부극성용 래더 저항 회로(220)와 동일한 구성을 이룬다. 단, 각각의 스위치 회로는 스위치 제어 신호(cnt11, cnt12)와 타이머 카운트 신호(넓은 의미로는 제어기간 지정 신호)(TL1, TL2)를 사용하여 온 오프 제어되게 된다. 또한, 액정의 인가 전압의 극성에 관계없이, 고 전위측 및 저 전위측의 전원 전압(제1 및 제2 전원 전압)은 고정된다.
정극성용 저저항 래더 저항 회로(310)는 총 저항이 예를 들면 20kΩ이고, 각 저항 회로가 정극성용 저항비로 직렬 접속된 제1 래더 저항 회로(312)를 갖는다. 제1 래더 저항 회로(312)의 일단은 제1 전원 전압이 공급되는 제1 전원선과, 제1 스위치 회로(SW1)(314)를 통해 접속된다. 제1 래더 저항 회로(312)의 타단은 제2 전원 전압이 공급되는 제2 전원선과, 제2 스위치 회로(SW2)(316)를 통해 접속된다.
제1 래더 저항 회로(312)를 구성하는 각 저항 회로(R0∼ Ri)에 의해 저항 분할된 제1 ∼ 제i의 분할 노드(ND1∼ NDi)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 제1 ∼ 제i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSWi)가 삽입된다.
제1 및 제2 스위치 회로(SW1, SW2), 제1 ∼ 제i의 기준 전압 출력 스위치 회로(VSW1 ∼ VSWi)는 스위치 제어 신호(cntPL)(넓은 의미로는 제1 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cntPL)는 도 10에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt11)와, 타이머 카운트 신호(TL1, TL2)를 사용하여 생성된다. 즉, 타이머 카운트 신호(TL1)의 논리 레벨이 "H", 또한 타이머 카운트 신호(TL2)의 논리 레벨이 "L"일 때, 스위치 제어 신호(cnt11)에 따라 온 오프 제어된다.
부극성용 저저항 래더 저항 회로(320)는 총 저항이 예를 들면 20kΩ이며, 각 저항 회로가 부극성용 저항비로 직렬 접속된 제2 래더 저항 회로(322)를 갖는다. 제2 래더 저항 회로(322)의 일단은 제1 전원 전압이 공급되는 제1 전원선과, 제3 스위치 회로(SW3)(324)를 통해 접속된다. 제2 래더 저항 회로(322)의 타단은 제2 전원 전압이 공급되는 제2 전원선과, 제4 스위치 회로(SW4)(326)를 통해 접속된다.
제2 래더 저항 회로(322)를 구성하는 각 저항 회로(R0', Ri+1∼ R2i)에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드(NDi+1∼ ND2i)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 각각 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로(VSW(i+1) ∼ VSW2i)가 삽입된다.
제3 및 제4 스위치 회로(SW3, SW4), 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로(VSW(i+1) ∼ VSW2i)는 스위치 제어 신호(cntML)(넓은 의미로는 제2 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cntML)는 도 10에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt12)와, 타이머 카운트 신호(TL1, TL2)를 사용하여 생성된다. 즉, 타이머 카운트 신호(TL1)의 논리 레벨이 "H", 또한 타이머 카운트 신호(TL2)의 논리 레벨이 "L"일 때, 스위치 제어 신호(cnt11)에 따라 온 오프 제어된다.
정극성용 고저항 래더 저항 회로(330)는 총 저항이 예를 들면 90kΩ이고, 각 저항 회로가 정극성용 저항비로 직렬 접속된 제3 래더 저항 회로(332)를 갖는다. 제3 래더 저항 회로(332)의 일단은 제1 전원 전압이 공급되는 제1 전원선과, 제5 스위치 회로(SW5)(334)를 통해 접속된다. 제3 래더 저항 회로(332)의 타단은 제2 전원 전압이 공급되는 제2 전원선과, 제6 스위치 회로(SW6)(336)를 통해 접속된다.
제3 래더 저항 회로(332)를 구성하는 각 저항 회로(R0'', R2i+1∼ R3i)에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드(ND2i+1∼ ND3i)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로(VSW(2i+1) ∼ VSW3i)가 삽입된다.
제5 및 제6 스위치 회로(SW5, SW6), 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로(VSW(2i+1) ∼ VSW3i)는 스위치 제어 신호(cntPH)(넓은 의미로는 제3 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cntPH)는 도 10에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt11)와, 타이머 카운트 신호(TL1, TL2)를 사용하여 생성된다. 즉, 타이머 카운트 신호(TL1)의 논리 레벨이 "L", 또한 타이머 카운트 신호(TL2)의 논리 레벨이 "H"일 때, 스위치 제어 신호(cnt11)에 따라 온 오프 제어된다.
부극성용 고저항 래더 저항 회로(340)는 총 저항이 예를 들면 90kΩ이고, 각 저항 회로가 부극성용 저항비로 직렬 접속된 제4 래더 저항 회로(342)를 갖는다. 제4 래더 저항 회로(342)의 일단은 제1 전원 전압이 공급되는 제1 전원선과, 제7스위치 회로(SW5)(344)를 통해 접속된다. 제4 래더 저항 회로(342)의 타단은 제2 전원 전압이 공급되는 제2 전원선과, 제8 스위치 회로(SW8)(346)를 통해 접속된다.
제4 래더 저항 회로(342)를 구성하는 각 저항 회로(R0''', R3i+1∼ R4i)에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드(ND3i+1∼ ND4i)와, 제1 ∼ 제i의 기준 전압 출력 노드(VND1∼ VNDi) 사이에 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로(VSW(3i+1) ∼ VSW4i)가 삽입된다.
제7 및 제8 스위치 회로(SW7, SW8), 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로(VSW(3i+1) ∼ VSW4i)는 스위치 제어 신호(cntPH)(넓은 의미로는 제4 스위치 제어 신호)에 의해 온 오프 제어된다. 스위치 제어 신호(cntPH)는 도 10에 나타낸 바와 같이 생성된 스위치 제어 신호(cnt12)와, 타이머 카운트 신호(TL1, TL2)를 사용하여 생성된다. 즉, 타이머 카운트 신호(TL1)의 논리 레벨이 "L", 또한 타이머 카운트 신호(TL2)의 논리 레벨이 "H"일 때, 스위치 제어 신호(cnt12)에 따라 온 오프 제어된다.
도 15에, 도 14에 나타낸 기준 전압 발생 회로(300)의 제어 타이밍의 일례를 나타낸다.
여기서는, 제1 기준 전압(V1)에 대해, 극성 반전 구동이 정극성으로 행해지고 있는 경우의 제어 타이밍을 나타내고 있다.
기준 전압 발생 회로(300)를 포함하는 신호 드라이버 IC는 수평 주사 주기 타이밍을 규정하는 래치 펄스 신호(LP)의 하강 에지를 기준으로 구동을 개시한다.그리고, 해당 구동기간에 있어서, 기준 전압 발생 회로(300)에서는 정극성용 고저항 래더 저항 회로(330) 및 부극성용 고저항 래더 저항 회로(340)가 사용된다. 또, 해당 구동기간의 처음 제어기간에는 동시에 정극성용 저저항 래더 저항 회로(310) 및 부극성용 저저항 래더 저항 회로(320)도 사용된다. 즉, 이 제어기간에는 정극성용 고저항 래더 저항 회로(330), 부극성용 고저항 래더 저항 회로(340), 정극성용 저저항 래더 저항 회로(310) 및 부극성용 저저항 래더 저항 회로(320)가 사용되게 된다.
이렇게 이 제어기간에는 저저항의 래더 저항 회로에 전류가 흐르므로, 고저항 래더 저항 회로를 제어할 필요가 없다.
또 이 제어기간은, 도 15에 나타낸 바와 같이 제어 신호(DrvCnt)에 의해 규정된다. 즉, 도 13에 나타낸 바와 같이 전압 팔로워 회로(56)에 의해 연산 증폭기 구동이 행해진 후, 저항 출력 구동이 행해지도록 되어 있다.
이렇게 제4 구성예에서는, 저저항 래더 저항 회로를 사용하여 연산 증폭기 구동을 행한 후 저항 출력 구동을 행하고, 그 후 고저항 래더 저항 회로에 의해 기준 전압(V1)을 생성한다. 이렇게 함으로써, 연산 증폭기 구동을 행한 후에 고저항 래더 저항 회로에 의한 저항 출력 구동을 행하는 경우에는, 분할 노드를 제1 기준 전압(V1)으로 올리는 데 충분한 충전 시간을 확보할 수 없는 경우가 있으나, 연산 증폭기 구동을 행한 후에 저저항 래더 저항 회로에 의한 저항 출력 구동을 행함으로써 해당 충전 시간을 확보할 수 있다. 또한, 그 후 고저항 래더 저항 회로를 사용하여 기준 전압을 발생시킴으로써, 래더 저항 회로에 흐르는 전류를 작게 하여저소비 전력화를 도모할 수 있다.
또한, 제3 구성예에서는, 제1 ∼ 제4 래더 저항 회로(312, 322, 332, 342)와 제1 및 제2 전원선 사이에 제1 ∼ 제8 스위치 회로(SW1 ∼ SW8)를 설치하도록 하고 있었으나, 이들을 생략하는 구성으로 할 수 있다. 이 경우, 극성 반전 구동에 의해 제1 및 제2 전원 전압을 번갈아 교체할 필요가 없어지므로, 각 분할 노드의 충전 시간을 확보할 필요가 없어져, 래더 저항 회로의 저항치를 크게 하여 전류를 작게 할 수 있다.
4. 기타
이상에 있어서는 TFT을 이용한 액정 패널을 구비하는 액정 장치를 예로 설명했는데, 이에 한정되는 것은 아니다. 기준 전압 발생 회로(50)에서 생성한 기준 전압을 주어진 전류 변환 회로에 의해 전류로 바꾸어, 전류 구동형의 소자에 공급하도록 해도 된다. 이와 같이 하면, 예컨대 신호 전극 및 주사 전극에 의해 특정되는 화소에 대응하여 형성된 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC에도 적용할 수 있다. 특히, 유기 EL 패널에 있어서, 극성 반전 구동을 행하지 않는 경우에는, 제1 및 제2 구성예에서의 기준 전압 발생 회로를 사용할 수 있다.
도 16에 이러한 신호 드라이버 IC에 의해 구동되는 유기 EL 패널에 있어서의 2 트랜지스터 방식의 화소 회로의 일례를 도시한다.
유기 EL 패널은 신호 전극(Sm)과 주사 전극(Gn)의 교차점에 구동 TFT(800nm),스위치 TFT(810nm), 유지 커패시터(820nm) 및 유기 LED(830nm)를 갖는다. 구동 TFT(800nm)는 p형 트랜지스터에 의해 구성된다.
구동 TFT(800nm)와 유기 LED(830nm)는 전원선에 직렬로 접속된다.
스위치 TFT(810nm)는 구동 TFT(800nm)의 게이트 전극과, 신호 전극(Sm) 사이에 삽입된다. 스위치 TFT(810nm)의 게이트 전극은 주사 전극(Gn)에 접속된다.
유지 커패시터(820nm)는 구동 TFT(800nm)의 게이트 전극과, 커패시터 라인 사이에 삽입된다.
이러한 유기 EL 소자에 있어서, 주사 전극(Gn)이 구동되어 스위치 TFT(810nm)가 온이 되면, 신호 전극(Sm)의 전압이 유지 커패시터(820nm)에 기입되는 동시에, 구동 TFT(800nm)의 게이트 전극에 인가된다. 구동 TFT(800nm)의 게이트 전압(Vgs)은 신호 전극(Sm)의 전압에 의해 결정되고, 구동 TFT(800nm)에 흐르는 전류가 정해진다. 구동 TFT(800nm)와 유기 LED(830nm)는 직렬 접속되어 있으므로, 구동 TFT(800nm)에 흐르는 전류가 그대로 유기 LED(830nm)에 흐르는 전류가 된다.
따라서, 유지 커패시터(820nm)에 의해 신호 전극(Sm)의 전압에 따른 게이트 전압(Vgs)을 유지함으로써, 예를 들면 1 프레임 기간중에 있어서, 게이트 전압(Vgs)에 대응한 전류를 유기 LED(830nm)에 흐르게 함으로써, 해당 프레임에 있어서 계속해서 빛나는 화소를 실현할 수 있다.
도 17A에 신호 드라이버 IC를 이용하여 구동되는 유기 EL 패널에 있어서의 4 트랜지스터 방식의 화소 회로의 일례를 도시한다. 도 17B에 이 화소 회로의 표시 제어 타이밍의 일례를 도시한다.
이 경우도, 유기 EL 패널은 구동 TFT(900nm), 스위치 TFT(910nm), 유지 커패시터(920nm) 및 유기 LED(930nm)을 갖는다.
도 16에 도시한 2 트랜지스터 방식의 화소 회로와 다른 점은 정전압 대신에 스위치 소자로서의 p형 TFT(940nm)를 통해 정전류원(950nm)으로부터의 정전류 Idata를 화소에 공급하도록 한 점과, 전원선에 스위치 소자로서의 p형 TFT(960nm)를 통해 유지 커패시터(920nm) 및 구동 TFT(900nm)와 접속하도록 한 점이다.
이러한 유기 EL 소자에 있어서, 먼저 게이트 전압(Vgp)에 의해 p형 TFT(960nm)를 오프로 하여 전원선을 차단하고, 게이트 전압(Vse1)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)을 온으로 하고, 정전류원(950nm)으로부터의 정전류 Idata를 구동 TFT(900nm)에 흐르게 한다.
구동 TFT(900nm)에 흐르는 전류가 안정되기까지의 동안에 유지 커패시터(920nm)에는 정전류 Idata에 따른 전압이 유지된다.
계속해서, 게이트 전압(Vsel)에 의해 p형 TFT(940nm)와 스위치 TFT(910nm)를오프로 하고, 또한 게이트 전압(Vgp)에 의해 P형 TFT(960nm)를 온으로 하여, 전원선과 구동 TFT(900nm) 및 유기 LED(930nm)를 전기적으로 접속한다. 이 때, 유지 커패시터(920nm)에 유지된 전압에 의해, 정전류 Idata와 거의 동등하거나 또는 이에 따른 크기의 전류가 유기 LED(930nm)에 공급된다.
이러한 유기 EL 소자에서는, 예를 들면 주사 전극을 게이트 전압(Vse1)이 인가되는 전극, 신호 전극을 데이터 선으로 하여 구성할 수 있다.
유기 LED는 투명 애노드(ITO)의 상부에 발광층을 설치하고, 또한 그 상부에 메탈 캐소드를 설치하도록 해도 되고, 메탈 애노드의 상부에 발광층, 광투과성 캐소드, 투명 시일을 설치하도록 해도 되며, 그 소자 구조에 한정되는 것은 아니다.
이상 설명한 바와 같이 유기 EL 소자를 포함하는 유기 EL 패널을 표시 구동하는 신호 드라이버 IC를 상술한 바와 같이 구성함으로써, 유기 EL 패널에 대해 범용적으로 이용되는 신호 드라이버 IC를 제공할 수 있다.
또한, 본 발명은 상술한 실시형태에 한정되는 것이 아니라, 본 발명의 요지의 범위 내에서 다양하게 변형 실시가 가능하다. 예를 들면, 플라즈마 디스플레이 장치에도 적용 가능하다.
또한, 본 발명은 상술한 실시형태에서의 저항 회로 및 스위치 회로의 구성에 한정되는 것은 아니다. 저항 회로로는, 1 또는 복수의 저항 소자를 직렬 또는 병렬로 접속하여 구성할 수 있다. 또는, 저항 소자 1 또는 복수의 스위치 회로를 직렬 또는 병렬로 접속하여, 저항치가 가변이 되도록 구성할 수도 있다. 또, 스위치회로로는 예를 들면 MOS 트랜지스터에 의해 구성할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 극성 반전 구동을 행하는 경우에도 소비 전류를 저감할 수 있다.

Claims (19)

  1. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치(多値)의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    복수의 저항 회로가 직렬로 접속된 제1 래더 저항 회로,
    제1 전원 전압이 공급되는 제1 전원선과 상기 제1 래더 저항 회로의 일단 사이에 삽입된 제1 스위치 회로,
    제2 전원 전압이 공급되는 제2 전원선과 상기 제1 래더 저항 회로의 타단 사이에 삽입된 제2 스위치 회로, 및
    상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로,
    를 포함하는 정극성용 래더 저항 회로와,
    복수의 저항 회로가 직렬로 접속된 제2 래더 저항 회로,
    상기 제1 전원선과 상기 제2 래더 저항 회로의 일단 사이에 삽입된 제3 스위치 회로,
    상기 제2 전원선과 상기 제2 래더 저항 회로의 타단 사이에 삽입된 제4 스위치 회로, 및
    상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로,
    를 포함하는 부극성용 래더 저항 회로,
    를 포함하고,
    상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는,
    제1 스위치 제어 신호에 기초하여 제어되고,
    상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    제2 스위치 제어 신호에 기초하여 제어되는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제1항에 있어서,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에,
    상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는,
    상기 제1 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고,
    상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    상기 제2 스위치 제어 신호에 의해, 정극성의 구동기간에는 오프, 부극성의 구동기간에는 온으로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제2항에 있어서,
    상기 제1 및 제2 스위치 제어 신호는,
    신호 전극으로의 구동 제어를 행하는 출력 인에이블 신호와, 주사 주기 타이밍을 나타내는 래치 펄스 신호와, 극성 반전 구동 방식에 의해 출력하는 전압의 극성 반전을 반복하는 타이밍을 규정하는 극성 반전 신호를 사용하여 생성되는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제1항에 있어서,
    복수의 신호 전극을 단위로 한 1 블록마다 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터에 의해 전체 블록이 비표시 상태로 설정되었을 때,
    상기 제1 및 제2 스위치 제어 신호에 의해, 상기 제1 ∼ 제4 스위치 회로와 상기 제1 ∼ 제2i의 기준 전압 출력 스위치 회로가 오프로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  5. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제1 래더 저항 회로, 및
    상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로,
    를 포함하는 정극성용 래더 저항 회로와,
    상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제2 래더 저항 회로, 및
    상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로,
    를 포함하는 부극성용 래더 저항 회로,
    를 포함하고,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에,
    상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고,
    상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간에는 오프, 부극성의 구동기간에는 온으로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  6. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    복수의 저항 회로가 직렬로 접속된 제1 래더 저항 회로,
    제1 전원 전압이 공급되는 제1 전원선과 상기 제1 래더 저항 회로의 일단 사이에 삽입된 제1 스위치 회로,
    제2 전원 전압이 공급되는 제2 전원선과 상기 제1 래더 저항 회로의 타단 사이에 삽입된 제2 스위치 회로, 및
    상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로,
    를 포함하는 제1 저(低)저항 래더 저항 회로와,
    복수의 저항 회로가 직렬로 접속된 제2 래더 저항 회로,
    상기 제1 전원선과 상기 제2 래더 저항 회로의 일단 사이에 삽입된 제3 스위치 회로,
    상기 제2 전원선과 상기 제2 래더 저항 회로의 타단 사이에 삽입된 제4 스위치 회로, 및
    상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로,
    를 포함하는 제2 저저항 래더 저항 회로와,
    직렬로 접속된 복수의 저항 회로를 갖고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로,
    상기 제1 전원선과 상기 제3 래더 저항 회로의 일단 사이에 삽입된 제5 스위치 회로,
    상기 제2 전원선과 상기 제3 래더 저항 회로의 타단 사이에 삽입된 제6 스위치 회로, 및
    상기 제3 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로,
    를 포함하는 제1 고저항 래더 저항 회로와,
    직렬로 접속된 복수의 저항 회로를 갖고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항 회로,
    상기 제1 전원선과 상기 제4 래더 저항 회로의 일단 사이에 삽입된 제7 스위치 회로,
    상기 제2 전원선과 상기 제4 래더 저항 회로의 타단 사이에 삽입된 제8 스위치 회로, 및
    상기 제4 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로,
    를 포함하는 제2 고저항 래더 저항 회로,
    를 포함하고,
    상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는,
    제1 스위치 제어 신호에 기초하여 제어되고,
    상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    제2 스위치 제어 신호에 기초하여 제어되고,
    상기 제5 및 제6 스위치 회로와 상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는,
    제3 스위치 제어 신호에 기초하여 제어되고,
    상기 제7 및 제8 스위치 회로와 상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는,
    제4 스위치 제어 신호에 기초하여 제어되는 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제6항에 있어서,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에,
    상기 제1 및 제2 스위치 회로와 상기 제1 ∼ 제i의 기준 전압 출력 스위치회로는,
    상기 제1 스위치 제어 신호에 의해, 정극성의 구동기간의 주어진 제어기간에는 온, 부극성의 구동기간의 주어진 제어기간에는 오프로 되고,
    상기 제3 및 제4 스위치 회로와 상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    상기 제2 스위치 제어 신호에 의해, 정극성의 구동기간의 주어진 제어기간에는 오프, 부극성의 구동기간의 주어진 제어기간에는 온으로 되고,
    상기 제5 및 제6 스위치 회로와 상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는,
    상기 제3 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고,
    상기 제7 및 제8 스위치 회로와 상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는,
    상기 제4 스위치 제어 신호에 의해, 정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  8. 제7항에 있어서,
    상기 제1 ∼ 제4 스위치 제어 신호는,
    신호 전극으로의 구동 제어를 행하는 출력 인에이블 신호와, 주사 주기 타이밍을 나타내는 래치 펄스 신호와, 극성 반전 구동 방식에 의해 출력하는 전압의 극성 반전을 반복하는 타이밍을 규정하는 극성 반전 신호와, 상기 제어기간을 규정하는 제어기간 지정 신호를 사용하여 생성되는 것을 특징으로 하는 기준 전압 발생 회로.
  9. 제6항에 있어서,
    복수의 신호 전극을 단위로 한 1 블록마다 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터에 의해 전체 블록이 비표시 상태로 설정되었을 때,
    상기 제1 ∼ 제4 스위치 제어 신호에 의해, 상기 제1 ∼ 제8 스위치 회로와 상기 제1 ∼ 제4i의 기준 전압 출력 스위치 회로가 오프로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  10. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 회로에 있어서,
    제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제1 래더 저항 회로,
    상기 제1 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제1 ∼ 제i의 기준 전압 출력 스위치 회로,
    를 포함하는 제1 저저항 래더 저항 회로,
    상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖는 제2 래더 저항 회로, 및
    상기 제2 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로,
    를 포함하는 제2 저저항 래더 저항 회로와,
    상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로, 및
    상기 제3 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로,
    를 포함하는 제1 고저항 래더 저항 회로와,
    상기 제1 및 제2 전원선 사이에 직렬로 접속된 복수의 저항 회로를 갖고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항 회로, 및
    상기 제4 래더 저항 회로를 구성하는 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드와, 제1 ∼ 제i의 기준 전압 출력 노드 사이에 각각 삽입된 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로,
    를 포함하는 제2 고저항 래더 저항 회로,
    를 포함하고,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 신호 전극에 출력하는전압의 극성 반전을 반복하는 경우에,
    상기 제1 ∼ 제i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간의 주어진 제어기간에는 온, 부극성의 구동기간의 주어진 제어기간에는 오프로 되고,
    상기 제(i+1) ∼ 제2i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간의 주어진 제어기간에는 오프, 부극성의 구동기간의 주어진 제어기간에는 온으로 되고,
    상기 제(2i+1) ∼ 제3i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되고,
    상기 제(3i+1) ∼ 제4i의 기준 전압 출력 스위치 회로는,
    정극성의 구동기간에는 온, 부극성의 구동기간에는 오프로 되는 것을 특징으로 하는 기준 전압 발생 회로.
  11. 표시 구동 회로에 있어서,
    제1항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와,
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  12. 표시 구동 회로에 있어서,
    제5항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와,
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  13. 표시 구동 회로에 있어서,
    제6항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와,
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  14. 표시 구동 회로에 있어서,
    제10항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와,
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  15. 표시 구동 회로에 있어서,
    복수의 신호 전극을 단위로 한 1 블록마다, 각 블록의 신호 전극에 대응하는 표시 패널의 표시 라인을 표시 상태 또는 비표시 상태로 설정하기 위한 부분 블록 선택 데이터를 보유하는 부분 블록 선택 레지스터와,
    상기 부분 블록 선택 데이터에 기초하여, 대응하는 신호 전극을 구동하기 위한 기준 전압을 발생하는 제4항에 기재된 기준 전압 발생 회로와,
    상기 기준 전압 발생 회로에 의해 발생된 다치의 기준 전압으로부터, 계조 데이터에 기초하여 전압을 선택하는 전압 선택 회로와,
    상기 전압 선택 회로에 의해 선택된 전압을 사용하여 신호 전극을 구동하는 신호 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 구동 회로.
  16. 표시 장치에 있어서,
    복수의 신호 전극과,
    상기 복수의 신호 전극과 교차하는 복수의 주사 전극과,
    상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소와,
    상기 복수의 신호 전극을 구동하는 제11항에 기재된 표시 구동 회로와,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  17. 표시 장치에 있어서,
    복수의 신호 전극과,
    상기 복수의 신호 전극과 교차하는 복수의 주사 전극과,
    상기 복수의 신호 전극과 상기 복수의 주사 전극에 의해 특정되는 화소,
    를 포함하는 표시 패널과,
    상기 복수의 신호 전극을 구동하는 제11항에 기재된 표시 구동 회로와,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로를 포함하는 것을 특징으로 하는 표시 장치.
  18. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에,
    정극성의 구동기간에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i의 분할 노드의 전압을 제1 ∼ 제i(i는 2 이상의 정수)의 기준 전압으로서 출력하는 제1 래더 저항 회로의 양단 각각과, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선을 전기적으로 접속하는 동시에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는제2 래더 저항 회로와, 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    부극성의 구동기간에,
    상기 제1 래더 저항 회로와 상기 제1 및 제2 전원선을 전기적으로 차단하는 동시에,
    상기 제2 래더 저항 회로의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 접속하는 것을 특징으로 하는 기준 전압 발생 방법.
  19. 계조 데이터에 기초하여 감마 보정된 계조치를 생성하기 위한 다치의 기준 전압을 발생하는 기준 전압 발생 방법에 있어서,
    극성 반전 구동 방식에 의해 주어진 극성 반전 주기로 출력하는 전압의 극성 반전을 반복하는 경우에,
    정극성의 구동기간의 주어진 제어기간에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제1 ∼ 제i(i는 2 이상의 정수)의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는 제1 래더 저항 회로의 양단 각각과, 제1 및 제2 전원 전압이 공급되는 제1 및 제2 전원선을 전기적으로 접속하는 동시에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(i+1) ∼ 제2i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하는 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    정극성의 구동기간의 상기 제어기간 경과 후에,
    상기 제1 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    부극성의 구동기간의 주어진 제어기간에,
    상기 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 접속하는 동시에,
    상기 제1 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    부극성의 구동기간의 상기 제어기간 경과 후에,
    상기 제2 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    정극성의 구동기간에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(2i+1) ∼ 제3i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하고, 상기 제1 래더 저항 회로보다 고저항인 제3 래더 저항 회로의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 접속하는 동시에,
    직렬로 접속된 복수의 저항 회로의 각 저항 회로에 의해 저항 분할된 제(3i+1) ∼ 제4i의 분할 노드의 전압을 제1 ∼ 제i의 기준 전압으로서 출력하고, 상기 제2 래더 저항 회로보다 고저항인 제4 래더 저항의 양단 각각과, 상기 제1 및 제2 전원선을 전기적으로 차단하고,
    부극성의 구동기간에,
    상기 제3 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 차단하는 동시에,
    상기 제4 래더 저항 회로의 양단 각각과 상기 제1 및 제2 전원선을 전기적으로 접속하는 것을 특징으로 하는 기준 전압 발생 방법.
KR10-2003-0007732A 2002-02-08 2003-02-07 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법 KR100524443B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002032680A JP3807322B2 (ja) 2002-02-08 2002-02-08 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法
JPJP-P-2002-00032680 2002-02-08

Publications (2)

Publication Number Publication Date
KR20030067574A true KR20030067574A (ko) 2003-08-14
KR100524443B1 KR100524443B1 (ko) 2005-10-27

Family

ID=27606545

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0007732A KR100524443B1 (ko) 2002-02-08 2003-02-07 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법

Country Status (8)

Country Link
US (1) US7106321B2 (ko)
EP (3) EP1553554A3 (ko)
JP (1) JP3807322B2 (ko)
KR (1) KR100524443B1 (ko)
CN (1) CN1232938C (ko)
AT (1) ATE337600T1 (ko)
DE (1) DE60307691T2 (ko)
TW (1) TWI229309B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749874B1 (ko) * 2003-12-04 2007-08-21 샤프 가부시키가이샤 액정 표시 장치 및 그의 구동 방법
KR101164685B1 (ko) * 2004-11-24 2012-07-11 치 메이 옵토일렉트로닉스 코포레이션 제어 가능한 그레이 스케일 회로를 갖는 디스플레이
KR101167315B1 (ko) * 2005-08-02 2012-07-19 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR101422146B1 (ko) * 2007-08-08 2014-07-23 삼성디스플레이 주식회사 구동장치, 이를 갖는 액정표시장치 및 액정표시장치의구동방법

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3704003B2 (ja) * 1999-08-16 2005-10-05 株式会社東芝 無線基地局装置、無線端末装置及び情報通信方法
KR100798309B1 (ko) * 2001-06-22 2008-01-28 엘지.필립스 엘시디 주식회사 액티브 매트릭스 유기 엘이디 구동회로
JP3807321B2 (ja) * 2002-02-08 2006-08-09 セイコーエプソン株式会社 基準電圧発生回路、表示駆動回路、表示装置及び基準電圧発生方法
US7245284B2 (en) * 2003-04-28 2007-07-17 Matsushita Electric Industrial Co., Ltd. Liquid crystal display panel driving apparatus and liquid crystal display apparatus
JP4381027B2 (ja) * 2003-05-02 2009-12-09 パナソニック株式会社 半導体装置
TW591595B (en) * 2003-05-23 2004-06-11 Toppoly Optoelectronics Corp LCD driving circuit
JP2005037746A (ja) 2003-07-16 2005-02-10 Mitsubishi Electric Corp 画像表示装置
JP3879716B2 (ja) * 2003-07-18 2007-02-14 セイコーエプソン株式会社 表示ドライバ、表示装置及び駆動方法
JP3671973B2 (ja) * 2003-07-18 2005-07-13 セイコーエプソン株式会社 表示ドライバ、表示装置及び駆動方法
CA2545257A1 (en) * 2003-11-14 2005-06-16 Uni-Pixel Displays, Inc. Simple matrix addressing in a display
KR100580554B1 (ko) * 2003-12-30 2006-05-16 엘지.필립스 엘시디 주식회사 일렉트로-루미네센스 표시장치 및 그 구동방법
JP3922261B2 (ja) * 2004-03-08 2007-05-30 セイコーエプソン株式会社 データドライバ及び表示装置
JP4179194B2 (ja) 2004-03-08 2008-11-12 セイコーエプソン株式会社 データドライバ、表示装置及びデータドライバの制御方法
CN100392720C (zh) * 2004-07-02 2008-06-04 恩益禧电子股份有限公司 灰度电压选择电路和选择方法、液晶显示器和驱动电路
JP4082398B2 (ja) 2004-09-07 2008-04-30 セイコーエプソン株式会社 ソースドライバ、電気光学装置、電子機器及び駆動方法
JP4367308B2 (ja) 2004-10-08 2009-11-18 セイコーエプソン株式会社 表示ドライバ、電気光学装置、電子機器及びガンマ補正方法
TW200614143A (en) * 2004-10-19 2006-05-01 Ind Tech Res Inst Pixel equivalent circuit and method for improving the hold type of pixels
JP4093231B2 (ja) * 2004-12-21 2008-06-04 セイコーエプソン株式会社 電源回路、表示ドライバ、電気光学装置、電子機器及び電源回路の制御方法
JP4525343B2 (ja) * 2004-12-28 2010-08-18 カシオ計算機株式会社 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
JP4442455B2 (ja) * 2005-02-17 2010-03-31 セイコーエプソン株式会社 基準電圧選択回路、基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器
JP2006227272A (ja) * 2005-02-17 2006-08-31 Seiko Epson Corp 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器
JP4810840B2 (ja) * 2005-03-02 2011-11-09 セイコーエプソン株式会社 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器
JP2006243232A (ja) * 2005-03-02 2006-09-14 Seiko Epson Corp 基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器
KR100696691B1 (ko) * 2005-04-13 2007-03-20 삼성에스디아이 주식회사 유기 발광 표시 장치
KR100696693B1 (ko) * 2005-04-13 2007-03-20 삼성에스디아이 주식회사 유기 발광 표시 장치
JP4379416B2 (ja) * 2005-04-26 2009-12-09 エプソンイメージングデバイス株式会社 Ｌｅｄ駆動回路、照明装置および電気光学装置
US7330066B2 (en) * 2005-05-25 2008-02-12 Himax Technologies Limited Reference voltage generation circuit that generates gamma voltages for liquid crystal displays
JP4348318B2 (ja) 2005-06-07 2009-10-21 シャープ株式会社 階調表示基準電圧発生回路および液晶駆動装置
KR20060131390A (ko) * 2005-06-16 2006-12-20 삼성전자주식회사 표시 장치, 표시 장치의 구동 장치 및 집적 회로
JP4648779B2 (ja) * 2005-07-07 2011-03-09 Ｏｋｉセミコンダクタ株式会社 ディジタル・アナログ変換器
TW200707385A (en) * 2005-07-15 2007-02-16 Seiko Epson Corp Electronic device, method of driving the same, electro-optical device, and electronic apparatus
JP2007058158A (ja) * 2005-07-26 2007-03-08 Sanyo Epson Imaging Devices Corp 電気光学装置、電気光学装置の駆動方法、および電子機器
KR20070024342A (ko) * 2005-08-25 2007-03-02 엘지.필립스 엘시디 주식회사 데이터전압 생성회로 및 생성방법
US7675352B2 (en) 2005-09-07 2010-03-09 Tpo Displays Corp. Systems and methods for generating reference voltages
EP1763015A1 (en) * 2005-09-08 2007-03-14 Toppoly Optoelectronics Corp. Systems and methods for generating reference voltages
JP2007086153A (ja) * 2005-09-20 2007-04-05 Seiko Epson Corp 駆動回路、電気光学装置及び電子機器
KR101219044B1 (ko) * 2006-01-20 2013-01-09 삼성디스플레이 주식회사 구동 장치, 표시 장치 및 그의 구동 방법
US7379004B2 (en) * 2006-01-27 2008-05-27 Hannstar Display Corp. Driving circuit and method for increasing effective bits of source drivers
TWI342534B (en) * 2006-07-21 2011-05-21 Chimei Innolux Corp Gamma voltage output circuit and liquid crystal display device using the same
JP4773928B2 (ja) 2006-11-16 2011-09-14 セイコーエプソン株式会社 ソースドライバ、電気光学装置及び電子機器
TWI356374B (en) * 2006-11-21 2012-01-11 Chimei Innolux Corp Liquid crystal display
US8427405B2 (en) * 2007-01-30 2013-04-23 Lg Display Co., Ltd. Image display device and method of driving the same
US20080309681A1 (en) * 2007-06-13 2008-12-18 Wei-Yang Ou Device and method for driving liquid crystal display panel
JP2009003243A (ja) 2007-06-22 2009-01-08 Seiko Epson Corp 基準電圧選択回路、表示ドライバ、電気光学装置及び電子機器
KR20090010398A (ko) * 2007-07-23 2009-01-30 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 이의 구동 방법
KR101589183B1 (ko) * 2008-11-18 2016-01-28 삼성디스플레이 주식회사 계조 전압 제공 장치 및 이를 이용한 표시 장치
CN101414452B (zh) * 2008-12-03 2013-11-06 苏州瀚瑞微电子有限公司 一种液晶显示驱动电路的实现方法及源极驱动电路模块
KR20100083934A (ko) * 2009-01-15 2010-07-23 삼성모바일디스플레이주식회사 데이터구동부 및 그를 이용한 유기전계발광표시장치
US8115724B2 (en) * 2009-03-30 2012-02-14 Sitronix Technology Corp. Driving circuit for display panel
US20100321370A1 (en) * 2009-06-19 2010-12-23 Himax Technologies Limited Display system and source driver thereof
JPWO2011013404A1 (ja) * 2009-07-29 2013-01-07 シャープ株式会社 画像表示装置および画像表示方法
JP5674594B2 (ja) 2010-08-27 2015-02-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
KR101965556B1 (ko) * 2011-06-14 2019-04-05 서울시립대학교 산학협력단 조명구동장치
TWI457907B (zh) * 2011-08-05 2014-10-21 Novatek Microelectronics Corp 顯示器的驅動裝置及其驅動方法
JP2014182345A (ja) * 2013-03-21 2014-09-29 Sony Corp 階調電圧発生回路及び表示装置
JP2014182346A (ja) 2013-03-21 2014-09-29 Sony Corp 階調電圧発生回路及び表示装置
KR101496818B1 (ko) * 2013-09-03 2015-02-27 삼성전기주식회사 센서리스 모터의 역기전력 검출장치 및 방법
CN104978936A (zh) * 2014-04-03 2015-10-14 奇景光电股份有限公司 显示装置的伽玛参考电压与伽玛电压产生电路
TWI527020B (zh) * 2015-01-07 2016-03-21 友達光電股份有限公司 伽瑪電壓產生電路以及伽瑪電壓產生方法
CN106339024B (zh) * 2015-07-08 2018-08-24 创意电子股份有限公司 电压模式信号发射器
US10354574B2 (en) * 2015-09-25 2019-07-16 Semiconductor Energy Laboratory Co., Ltd. Driver IC and electronic device
JP6733361B2 (ja) * 2016-06-28 2020-07-29 セイコーエプソン株式会社 表示装置及び電子機器
TWI679628B (zh) * 2018-10-25 2019-12-11 友達光電股份有限公司 顯示裝置及其發光區塊的驅動方法
CN113470586B (zh) * 2021-05-31 2022-03-22 惠科股份有限公司 显示面板的驱动电路、驱动方法和调试方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5579491A (en) 1978-12-13 1980-06-14 Hitachi Ltd Liquid crystal display unit
JP2743683B2 (ja) * 1991-04-26 1998-04-22 松下電器産業株式会社 液晶駆動装置
JP3276725B2 (ja) * 1992-10-07 2002-04-22 株式会社日立製作所 液晶表示装置
JP3324819B2 (ja) * 1993-03-03 2002-09-17 三菱電機株式会社 半導体集積回路装置
US5617091A (en) * 1994-09-02 1997-04-01 Lowe, Price, Leblanc & Becker Resistance ladder, D-A converter, and A-D converter
JPH08254684A (ja) 1995-03-17 1996-10-01 Fuji Electric Co Ltd 液晶表示制御駆動回路
JP3433337B2 (ja) 1995-07-11 2003-08-04 日本テキサス・インスツルメンツ株式会社 液晶ディスプレイ用信号線駆動回路
JP3922736B2 (ja) * 1995-10-18 2007-05-30 富士通株式会社 液晶表示装置
US6144354A (en) 1996-06-20 2000-11-07 Seiko Epson Corporation Image display apparatus
JP3464599B2 (ja) * 1997-10-06 2003-11-10 株式会社 日立ディスプレイズ 液晶表示装置
JPH11202299A (ja) 1998-01-16 1999-07-30 Mitsubishi Electric Corp 液晶ディスプレイ装置
TW521223B (en) 1999-05-17 2003-02-21 Semiconductor Energy Lab D/A conversion circuit and semiconductor device
JP4023766B2 (ja) 1999-12-15 2007-12-19 ノキア コーポレイション 移動通信端末
JP3566620B2 (ja) 2000-03-28 2004-09-15 東芝マイクロエレクトロニクス株式会社 液晶表示駆動回路
US6864873B2 (en) * 2000-04-06 2005-03-08 Fujitsu Limited Semiconductor integrated circuit for driving liquid crystal panel
JP4437378B2 (ja) * 2001-06-07 2010-03-24 株式会社日立製作所 液晶駆動装置
JP3745259B2 (ja) * 2001-09-13 2006-02-15 株式会社日立製作所 液晶表示装置およびその駆動方法
JP3758039B2 (ja) * 2002-06-10 2006-03-22 セイコーエプソン株式会社 駆動回路及び電気光学装置
JP3649211B2 (ja) * 2002-06-20 2005-05-18 セイコーエプソン株式会社 駆動回路、電気光学装置及び駆動方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749874B1 (ko) * 2003-12-04 2007-08-21 샤프 가부시키가이샤 액정 표시 장치 및 그의 구동 방법
KR101164685B1 (ko) * 2004-11-24 2012-07-11 치 메이 옵토일렉트로닉스 코포레이션 제어 가능한 그레이 스케일 회로를 갖는 디스플레이
KR101167315B1 (ko) * 2005-08-02 2012-07-19 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법
KR101422146B1 (ko) * 2007-08-08 2014-07-23 삼성디스플레이 주식회사 구동장치, 이를 갖는 액정표시장치 및 액정표시장치의구동방법

Also Published As

Publication number Publication date
TWI229309B (en) 2005-03-11
ATE337600T1 (de) 2006-09-15
TW200303006A (en) 2003-08-16
EP1335344A2 (en) 2003-08-13
EP1335344A3 (en) 2004-04-28
EP1551004A3 (en) 2006-03-08
KR100524443B1 (ko) 2005-10-27
US7106321B2 (en) 2006-09-12
EP1335344B1 (en) 2006-08-23
CN1232938C (zh) 2005-12-21
JP2003233357A (ja) 2003-08-22
EP1551004A2 (en) 2005-07-06
CN1437085A (zh) 2003-08-20
EP1553554A2 (en) 2005-07-13
DE60307691D1 (de) 2006-10-05
US20030151577A1 (en) 2003-08-14
EP1553554A3 (en) 2006-03-08
JP3807322B2 (ja) 2006-08-09
DE60307691T2 (de) 2007-09-13

Similar Documents

Publication Publication Date Title
KR100524443B1 (ko) 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법
KR100564283B1 (ko) 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법
KR100475710B1 (ko) 기준 전압 발생 회로, 표시 구동 회로, 표시 장치 및 기준 전압 발생 방법
JP3627710B2 (ja) 表示駆動回路、表示パネル、表示装置及び表示駆動方法
JP3661650B2 (ja) 基準電圧発生回路、表示駆動回路及び表示装置
KR100642112B1 (ko) 계조 전압 발생 회로, 구동 회로 및 전기 광학 장치
US20070097063A1 (en) D/A converter circuit, display unit with the D/A converter circuit, and mobile terminal having the display unit
KR20030094043A (ko) 표시 장치 및 휴대 단말기
KR101388350B1 (ko) 소스 드라이버 집적회로 및 이를 구비한 액정 표시 장치
KR101182300B1 (ko) 액정표시장치의 구동회로 및 이의 구동방법
JP3969422B2 (ja) 基準電圧発生回路、表示駆動回路及び表示装置
JP2007086153A (ja) 駆動回路、電気光学装置及び電子機器
JP2007219091A (ja) 駆動回路、電気光学装置及び電子機器
KR100366315B1 (ko) 액정표시장치의 저전력 소스 구동회로 및 구동방법
JP2005031700A (ja) 表示駆動回路、表示パネル、及び表示装置
JP5119901B2 (ja) ソースドライバ、電気光学装置、投写型表示装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20030207

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20041221

Patent event code: PE09021S01D

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050415

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050817

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20051020

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20051019

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20081010

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20091009

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20101020

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20110920

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20121002

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20130924

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20141002

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20141002

Start annual number: 10

End annual number: 10

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 11

PR1001 Payment of annual fee

Payment date: 20150917

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20160921

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20170920

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20190731