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KR19980079370A - 반도체 집적 회로 - Google Patents

반도체 집적 회로 Download PDF

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KR19980079370A
KR19980079370A KR1019970047651A KR19970047651A KR19980079370A KR 19980079370 A KR19980079370 A KR 19980079370A KR 1019970047651 A KR1019970047651 A KR 1019970047651A KR 19970047651 A KR19970047651 A KR 19970047651A KR 19980079370 A KR19980079370 A KR 19980079370A
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frequency
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이토우타카시
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키타오카타카시
미쓰비시덴키가부시끼가이샤
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Abstract

클럭 주파수에 의해서 변동하는 일이 없는 안정한 출력 전압을 내부 회로에 공급할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로를 제공한다.
소정의 기준 전압에 따라서 외부로부터의 전원 전압을 강압해서 내부 전원 전압을 생성하여 출력하는 내부 전원 강압부, 외부에서 입력되는 클럭 신호로부터 내부 클럭 신호를 생성하여 출력하는 내부 클럭 신호 생성부 및 이 내부 클럭 신호 생성부에서 생성된 내부 클럭 신호의 주파수를 판정하는 주파수 판정부를 구비하고, 내부 전원 강압부는 주파수 판정부에서 판정된 주파수가 높을수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 한다.

Description

반도체 집적 회로
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 외부에서 공급되는 전원 전압에 대해 소정의 전압으로 변환하여 내부 회로로 공급하는 내부 전원 회로를 갖는 반도체 집적 회로에 관한 것이다.
도 16은 64M비트×8의 싱크로너스 DRAM의 종래예를 도시한 개략적인 블럭도이다.
도 16에 있어서 싱크로너스 DRAM(이하, SDRAM이라고 한다)(200)은 내부 전원 강압 회로(201), 기판 전압 발생 회로(202), 승압 전압 발생 회로(203) 및 기준 전압 발생 회로(204)를 갖는 내부 전원 회로(205)를 구비하고 있다. 또, SDRAM(200)은 어드레스 버퍼 회로(206), 제어 신호 버퍼 회로(207), 클럭 버퍼 회로(208), 4개의 메모리 어레이 뱅크(209, 210, 211, 212), 데이터의 입출력을 실행하는 입출력 버퍼 회로(213), 모드 레지스터 회로(214)를 가지며 각 메모리 어레이 뱅크(209∼212) 및 입출력 버퍼 회로(213)의 제어를 실행하는 제어 회로(215)를 구비하고 있다.
내부 전원 강압 회로(201)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압하여 내부 전원 전압 int.Vcc를 생성해서 SDRAM(200)의 각 내부 회로로 공급하는 것으로서, 기준 전압 발생 회로(204)에서 입력되는 기준 전압 Vref에 의해서 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(201)는 기준 전압 발생 회로(204)에서 입력된 기준 전압 Vref로 되도록, 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 기판 전압 발생 회로(202)는 반도체 기판의 바이어스 전압을 생성해서 출력하고, 반도체 기판에 부의 기판 전압 Vbb를 인가한다. 승압 전압 발생 회로(203)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 승압해서 승압 전압 Vpp를 생성하고, 각 메모리 어레이 뱅크(209∼212)로 공급한다.
어드레스 버퍼 회로(206)는 외부에서 어드레스 신호가 입력되는 어드레스 신호 입력 단자에 접속되는데, 예를 들어 뱅크 선택 신호가 입력되는 BA0, BA1단자, 어드레스 신호가 입력되는 A0∼A11단자에 접속되어 있다. 또, 제어 신호 버퍼 회로(207)은 외부에서 제어 신호가 입력되는 각 제어 신호 입력 단자에 각각 접속되는데, 예를 들어 칩선택 신호가 입력되는 /CS단자, 로우 어드레스 스트로브 신호가 입력되는 /RAS단자, 칼럼 어드레스 스트로브 신호가 입력되는 /CAS단자, 라이트 인에이블 신호가 입력되는 /WE단자 및 입출력 마스크 신호가 입력되는 DQM 단자에 접속되어 있다.
클럭 버퍼 회로(208)는 외부에서 입력되는 클럭 신호로부터 내부 클럭 신호 INTCLK를 생성해서 출력하는 것으로서, 어드레스 버퍼 회로(206), 제어 신호 버퍼 회로(207), 입출력 버퍼 회로(213) 및 제어 회로(215)에 접속되어 있다. 클럭 버퍼 회로(208)는 또, 외부로부터의 클럭 신호가 입력되는 CLK 단자 및 클럭 인에이블 신호가 입력되는 CKE 단자에 접속되어 있다.
제어 회로(215)는 각 메모리 어레이 뱅크(209∼212)에 각각 접속되고, 또 어드레스 버퍼 회로(206), 제어 신호 버퍼 회로(207) 및 입출력 버퍼 회로(213)에 접속되어 있다. 또, 모드 레지스터 회로(214)는 어드레스 신호 입력 단자에서 입력되는 어드레스 신호에서 버스트 길이의 판정을 실행할 때 제어 회로(215)에 의해서 사용된다.
그러나, 내부 전원 강압 회로(201) 및 승압 전압 발생 회로(203)에 있어서는 내부 클럭 신호 INTCLK의 주파수가 낮을 때보다 높을 때가 소비되는 전류량이 커지므로, 출력 전압인 내부 전원 전압 int.Vcc 및 승압 전압 Vpp의 저하가 커진다고 하는 문제가 있었다. 또, 기판 전압 발생 회로(202)에 있어서는 내부 클럭 신호 INTCLK의 주파수가 낮을 때보다 높을 때가 출력 전압인 부의 전압의 기판 전압 Vbb가 쉽게 상승한다는 문제가 있었다.
본 발명은 상기 문제를 해결하기 위해서 이루어진 것으로서, 내부 클럭 신호 INTCLK의 주파수에 의해서 변동하는 일이 없는 안정된 출력 전압을 내부 회로로 공급할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로를 얻는 것을 목적으로 한다.
또한, 본 발명의 반도체 집적 회로와는 목적 및 구성이 다르지만, 회로의 소비 전류의 저감을 도모하기 위해서 클럭 주파수에 따라서 동작 전압을 변경하는 것이 일본국 특허 공개 공보 평성 58-171842호 및 일본국 특허 공개 공보 평성 4-112312호에 개시되어 있다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 2는 도 1에 있어서의 주파수 검출 회로(21)의 회로예를 도시한 도면,
도 3은 도 2의 주파수 검출 회로(21)의 동작예를 도시한 타이밍도,
도 4는 도 1에 있어서의 내부 전원 강압 회로(2)의 회로예를 도시한 도면,
도 5는 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 변형예를 도시한 회로도,
도 6은 본 발명의 실시예 2에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 7은 도 6에 있어서의 내부 전원 강압 회로(61)의 회로예를 도시한 도면,
도 8은 본 발명의 실시예 3에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 9는 도 8에 있어서의 내부 전원 강압 회로(81)의 회로예를 도시한 도면,
도 10은 본 발명의 실시예 4에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 11은 도 10에 있어서의 내부 전원 강압 회로(101)의 회로예를 도시한 도면,
도 12는 본 발명의 실시예 5에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 13은 도 12에 있어서의 기판 전압 발생 회로(121)의 회로예를 도시한 도면,
도 14는 본 발명의 실시예 6에 있어서의 반도체 집적 회로의 예를 도시한 개략 블럭도,
도 15는 도 14에 있어서의 승압 전압 발생 회로(141)의 회로예를 도시한 도면,
도 16은 64Mbit×8의 싱크로너스 DRAM의 종래예를 도시한 개략적인 블럭도.
도면의 주요 부분에 대한 부호의 설명
1, 65, 85, 105, 125, 145 : SDRAM
2, 61, 81, 101 : 내부 전원 강압 회로
5 : 기준 전압 발생 회로
10, 64, 84, 112, 124, 144 : 내부 전원 회로
21 : 주파수 검출 회로 31 : T 플립플롭
32 : 지연 회로 39, 40, 43 : 인버터 회로
44, 72, 73, 93, 94, 117, 118, 136, 137, 156, 147 : 전송 게이트
45 : 래치 회로 46, 47 : 단안정 멀티바이브레이터
51, 52, 59, 113∼116, 131∼133, 154, 155 : p채널형 MOS트랜지스터
53, 54, 56, 57, 71, 134, 135, 151∼153 : n채널형 MOS트랜지스터
55, 92, 112 : 차동 증폭 회로 58, 74 : 이득 제어 회로
62, 122 : 제 1 전압 발생 회로 63, 123 : 제 2 전압 발생 회로
82 : 제 1 기준 전압 발생 회로 83 : 제 2 기준 전압 발생 회로
91, 111 : 정전류원 95 : 기준 전압 전환 회로
119 : 출력 회로 121 : 기판 전압 발생 회로
138 : 기판 전압 검출 회로 139, 160 : 차지펌프 회로
141 : 승압 전압 발생 회로 142 : 제 3 전압 발생 회로
143 : 제 4 전압 발생 회로 158 : 콘덴서
159 : 승압 전압 검출 회로
본 제 1의 발명에 관한 반도체 집적 회로는 소정의 기준 전압에 따라서 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성해서 출력하는 내부 전원 강압부, 외부에서 입력되는 클럭 신호에서 내부 클럭 신호를 생성해서 출력하는 내부 클럭 신호 생성부 및 상기 내부 클럭 신호 생성부에서 생성된 내부 클럭 신호의 주파수를 판정하는 주파수 판정부를 구비하고, 상기 내부 전원 강압부는 주파수 판정부에서 판정된 주파수가 높을수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 하는 것이다.
본 제 2의 발명에 관한 반도체 집적 회로는 제 1의 발명에 있어서, 상기 내부 전원 강압부는 출력한 내부 전원 전압과 소정의 기준 전압이 입력되는 차동 증폭 회로부, 상기 차동 증폭 회로부에 흐르는 전류를 제어하여 차동 증폭 회로부의 이득을 제어하는 이득 제어부 및 상기 차동 증폭 회로부의 출력 전압에 따라서 전류 공급 능력을 변경하는 출력 회로부를 구비하고, 상기 이득 제어부는 내부 클럭 신호의 주파수가 높을수록 차동 증폭 회로부에 흐르는 전류를 증가시켜 차동 증폭 회로부의 이득을 크게 하는 것이다.
본 제 3의 발명에 관한 반도체 집적 회로는 제 2의 발명에 있어서, 상기 이득 제어부는 차동 증폭 회로부로 전류를 공급하는 게이트 사이즈가 다른 여러 개의 M0S 트랜지스터로 형성되고, 내부 클럭 신호의 주파수가 높을수록 드레인 전류가 큰 M0S 트랜지스터를 작동시켜 차동 증폭 회로부에 흐르는 전류를 증가시키는 것이다.
(실시예 )
다음에, 도면에 도시한 실시예에 따라 본 발명을 상세하게 설명한다.
실시예 1
도 1은 본 발명의 실시예 1에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64M비트×8의 싱크로너스 DRAM을 예로서 도시하고 있다.
도 1에 있어서 싱크로너스 DRAM (이하, SDRAM이라고 한다)(1)은 내부 전원 강압 회로(2), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 Vref를 생성해서 출력하는 기준 전압 발생 회로(5)를 갖는 내부 전원 회로(10)를 구비하고 있다. 또, SDRAM(1)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4 개의 메모리 어레이 뱅크(14, 15, 16, 17), 데이터의 입출력을 실행하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 실행하는 제어 회로(20)를 구비하며, 또 클럭 주파수를 검출하는 주파수 검출 회로(21)를 구비하고 있다. 또한, 내부 전원 강압 회로(2) 및 기준 전압 발생 회로(5)는 내부 전원 강압부를 이루고, 클럭 버퍼 회로(13)는 내부 클럭 신호 생성부를 이루며, 주파수 검출 회로(21)는 주파수 판정부를 이룬다.
내부 전원 회로(10)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되고, 내부 전원 강압 회로(2)는 SDRAM(1)의 각 내부 회로에 접속되지만, 그 접속은 생략한다. 또한, 기판 전압 발생 회로(3)는 SDRAM(1)이 형성된 반도체 기판에 접속되지만, 그 접속은 생략한다. 승압 전압 발생 회로(4)는 메모리 어레이 뱅크(14∼17)에 각각 접속되어 있다.
어드레스 버퍼 회로(11)에는 외부로부터의 어드레스 신호가 입력되는 A0∼A1단자와 외부에서 뱅크 선택 신호가 입력되는 BA0 및 BA1단자가 각각 접속되고, 어드레스 버퍼 회로(11)는 제어 회로(20)에 접속되어 있다. 또, 제어 신호 버퍼 회로(12)에는 칩선택 신호가 입력되는 /CS단자, 로우 어드레스 스트로브 신호가 입력되는 /RAS단자, 칼럼 어드레스 스트로브 신호가 입력되는 /CAS단자, 라이트 인에이블 신호가 입력되는 /WE 단자 및 입출력 마스크 신호가 입력되는 DQM 단자가 각각 접속되고, 제어 신호 버퍼 회로(12)는 제어 회로(20)에 접속되어 있다.
클럭 버퍼 회로(13)에는 외부에서 클럭 신호가 입력되는 CLK 단자 및 외부에서 입력되는 클럭 인에이블 신호가 입력되는 CKE 단자가 각각 접속되고, 클럭 버퍼 회로(13)는 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 입출력 버퍼 회로(18), 제어 회로(20) 및 주파수 검출 회로(21)에 각각 접속되어 있다. 또, 주파수 검출 회로(21)는 내부 전원 강압 회로(2)에 접속되고, 제어 회로(20)는 각 메모리 어레이 뱅크(14∼17)에 각각 접속되고 또 입출력 버퍼 회로(18)에 접속되어 있다. 입출력 버퍼 회로(18)에는 데이터의 입출력이 실행되는 데이터 입출력 단자 DQ0∼DQ7이 각각 접속되어 있다.
내부 전원 강압 회로(2)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 내부 전원 전압 int.Vcc를 생성하고 SDRAM(1)의 각 내부 회로로 공급하는 것으로서, 기준 전압 발생 회로(5)에서 입력되는 기준 전압 Vref에 의해서 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(2)는 기준 전압 발생 회로(5)에서 입력된 기준 전압 Vref로 되도록, 내부 전원 전압 int.Vcc의 전압값을 제어해서 출력한다. 기판 전압 발생 회로(3)는 반도체 기판의 바이어스 전압을 생성해서 출력하고, 반도체 기판에 부의 기판 전압 Vbb를 인가하는 것이다. 승압 전압 발생 회로(4)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 승압해서 승압 전압 Vpp를 생성하고, 각 메모리 어레이 뱅크(14∼17)로 각각 공급한다.
클럭 버퍼 회로(13)는 외부에서 입력되는 클럭 신호에 의해 내부 클럭 신호 INTCLK를 생성해서 출력하는 것으로서, 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 입출력 버퍼 회로(18) 및 제어 회로(20)는 클럭 버퍼 회로(13)에서 입력되는 내부 클럭 신호 INTCLK에 따라서 동작한다. 제어 회로(20)는 어드레스 신호 입력 단자에서 입력되는 어드레스 신호에서 버스트 길이의 판정을 실행할 때 모드 레지스터 회로(19)를 사용한다. 주파수 검출 회로(21)는 클럭 버퍼 회로(13)에서 출력된 내부 클럭 신호 INTCLK의 주파수의 검출을 실행하고, 검출한 주파수가 소정값을 초과했는지 또는 소정값 이하인지를 나타내는 신호를 내부 전원 강압 회로(2)로 출력한다.
도 2는 주파수 검출 회로(21)의 회로예를 도시한 도면이다.
도 2에 있어서 주파수 검출 회로(21)는 T 플립플롭(31), 지연 회로(32, 33, 34), NOR 회로(35, 36), 인버터 회로(37∼43) 및 전송 게이트(44)로 형성되어 있다. 또, 지연 회로(32)는 n(n은 자연수) 개의 NAND 회로 NA1∼NAn 및 n 개의 인버터 회로 INV1∼INVn으로 형성되어 있다.
지연 회로(32)에 있어서 NAND 회로 NA1의 출력은 인버터 회로 INV1의 입력에 접속되고, 인버터 회로 INV1의 출력은 NAND 회로 NA2의 한쪽 입력에 접속되어 있다. 마찬가지로 해서, NAND 회로 NA2의 출력은 인버터 회로 INV2의 입력에 접속되고, 인버터 회로 INV2의 출력은 NAND 회로 NA3의 한쪽 입력에 접속되어 있다. 마찬가지로 해서 n 개의 NAND 회로와 n 개의 인버터 회로가 접속되어 있고, NAND 회로 NA1의 한쪽 입력은 T 플립플롭(31)의 비반전 출력 Q에 접속되고, 이 접속부를 a로 한다. 또, n번째의 인버터 회로 INVn의 출력은 전송 게이트(44)의 입력에 접속되고, 이 접속부를 b로 한다.
한편, 지연 회로(33)의 출력은 인버터 회로(37)의 입력에 접속되고, 인버터 회로(37)의 출력은 NOR 회로(35)의 한쪽 입력에 접속되어 있다. 지연 회로(33)의 입력 및 NOR 회로(35)의 다른쪽 입력은 각각 접속부 a에 접속되어 있다. 마찬가지로, 지연 회로(34)의 출력은 인버터 회로(38)의 입력에 접속되고, 인버터 회로(38)의 출력은 NOR 회로(36)의 한쪽 입력에 접속되어 있다. 지연 회로(34)의 입력 및 NOR 회로(36)의 다른쪽 입력은 각각 NOR 회로(35)의 출력에 접속되고, 이 접속부를 c로 한다. 또, NOR 회로(36)의 출력은 인버터 회로(39)의 입력에 접속되고, 이 접속부를 d로 한다. 인버터 회로(39)의 출력에는 NAND 회로 NA1∼NAn의 각 다른쪽 입력이 접속되어 있다.
또, 접속부 c에는 전송 게이트(44)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 인버터 회로(40)의 입력이 각각 접속되고, 인버터 회로(40)의 출력은 전송 게이트(44)를 형성하는 p채널형 MOS트랜지스터의 게이트에 접속되어 있다. 인버터 회로(41) 및 (42)는 서로의 입력과 출력을 접속해서 래치 회로(45)를 형성하고 있고, 래치 회로(45)의 입력은 전송 게이트(44)의 출력에 접속되고, 래치 회로(45)의 출력은 내부 전원 강압 회로(2)에 접속되고 비반전 출력 신호 CLKH가 출력됨과 동시에, 인버터 회로(43)를 거쳐서 내부 전원 강압 회로(2)에 접속되고 비반전 출력 신호 CLKH의 반전 신호인 반전 출력 신호 /CLHK가 출력된다.
지연 회로(33), NOR 회로(35) 및 인버터 회로(37)는 단안정 멀티바이브레이터(46)를 형성하고 있고, 마찬가지로 지연 회로(34), NOR 회로(36) 및 인버터 회로(38)는 단안정 멀티바이브레이터(47)를 형성하고 있다. T 플립플롭(31)의 입력 T는 클럭 버퍼 회로(13)에 접속되어 내부 클럭 신호 INTCLK가 입력되고, T 플립플롭(31)은 입력된 내부 클럭 신호 lNTCLK의 상승시에 출력 신호의 신호레벨을 반전시키는 회로이다.
도 3은 도 2에 도시한 주파수 검출 회로(21)의 동작예를 도시한 타이밍도로서, 도 3을 이용해서 도 2의 주파수 검출 회로(21)의 동작예를 설명한다.
도 3에 있어서, 지연 회로(32)에 의한 지연시간을 τ0으로 하고, 내부 클럭 신호 INTCLK의 주기를 τ로 한다. 내부 클럭 신호 INTCLK가 상승해서 접속부 a가「H」레벨로 되고, 시간τ가 경과한 후에는 접속부 a는「L」레벨로 된다. 접속부 a가 「H」레벨에서 「L」레벨로 하강하는 것에 의해서, 접속부 c에는 원샷 펄스 신호가 발생한다.
여기서, ττ0이라고 하면 접속부 a의「H」레벨이 접속부 b로 전달되기 전에 접속부 c에 「H」레벨의 원샷 펄스 신호가 발생되고, 전송 게이트(44)는 온하여 도통 상태로 된 후 오프해서 비도통 상태로 된다. 이 때문에, 래치 회로(45)의 입력은「L」레벨로 되고 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH는「H」레벨로 되며, 반전 출력 신호 /CLKH는「L」레벨로 된다. 한편, τ≥τ0인 경우에, 접속부 a의「H」레벨이 접속부 b로 전달되고 나서 접속부 c에「H」레벨의 원샷 펄스 신호가 발생되고, 전송 게이트(44)는 온해서 도통 상태로 된 후 오프하여 비도통 상태로 된다. 이 때문에, 래치 회로(45)의 입력은「H」레벨로 되고, 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH는 「L」레벨로 되며, 반전 출력 신호/CLKH는 「H」레벨로 된다.
즉, 주파수 검출 회로(21)는 클럭 버퍼 회로(13)에서 입력되는 내부 클럭 신호 INTCLK의 주파수가 소정의 주파수 이하인 경우,「L」레벨의 비반전 출력 신호 CLKH 및 「H」레벨의 반전 출력 신호 /CLKH를 출력하고, 소정의 주파수를 초과한 경우 「H」레벨의 비반전 출력 신호 CLKH 및 「L」레벨의 반전 출력 신호 /CLKH를 출력한다. 또, 단안정 멀티바이브레이터(47)는 단안정 멀티바이브레이터(46)에 의해서 출력된 원샷 펄스 신호에 의해서 전송 게이트(44)가 개폐된 후, 지연 회로(32)에 남아 있는 펄스 신호를 리세트하기 위한 신호를 출력한다.
도 4는 내부 전원 강압 회로(2)의 회로예를 도시한 도면이다.
도 4에 있어서, 내부 전원 강압 회로(2)는 2 개의 p채널형 MOS트랜지스터(51) 및 (52) 및 2 개의 n채널형 MOS트랜지스터(53) 및 (54)으로 형성된 차동 증폭 회로(55), 2 개의 n채널형 MOS 트랜지스터(56) 및 (57)로 형성되고, 차동 증폭 회로(55)의 이득 제어를 실행하는 이득 제어 회로(58), 출력 회로를 형성하는 p채널형 MOS 트랜지스터(59)로 이루어진다. 또한, 차동 증폭 회로(55)는 차동 증폭 회로부를 이루고, 이득 제어 회로(58)는 이득 제어부를 이루고, p채널형 MOS트랜지스터(59)는 출력 회로부를 이룬다.
차동 증폭 회로(55)에 있어서 p채널형 MOS트랜지스터(51) 및 (52)의 각 게이트는 접속되고, 이 접속부는 p채널형 MOS트랜지스터(51)의 드레인에 접속되어 있다. 또, p채널형 MOS트랜지스터(51) 및 (52)의 각 소스는 각각 전원 단자 Vcc에 접속되어 있다. 또, p채널형 M0S트랜지스터(51)의 드레인은 n채널형 MOS트랜지스터(53)의 드레인에 접속되고, p채널형 MOS트랜지스터(52)의 드레인은 n채널형 MOS트랜지스터(54)의 드레인에 접속되며, 이 접속부에는 p채널형 MOS트랜지스터(59)의 게이트가 접속되어 있다.
n채널형 MOS트랜지스터(53)의 게이트에는 내부 전원 강압 회로(2)에서 출력되는 내부 전원 전압 int.Vcc가 입력되고, n채널형 M0S트랜지스터(54)의 게이트는 기준 전압 발생 회로(5)에 접속되어 기준 전압 Vref가 입력된다.
n채널형 MOS트랜지스터(53)및 (54)의 각 소스는 접속되고, 이 접속부는 이득 제어 회로(58)에 있어서의 n채널형 MOS트랜지스터(56) 및 (57)의 각 드레인의 접속부에 접속되어 있다.
n채널형 MOS트랜지스터(56) 및 (57)의 각 소스는 접속되고 접지되어 있다. n채널형 MOS트랜지스터(56) 및 (57)의 각 게이트는 각각 주파수 검출 회로(21)에 접속되고, n채널형 MOS트랜지스터(56)의 게이트는 주파수 검출 회로(21)의 래치 회로(45)의 출력에 접속되어 비반전 출력 신호 CLKH가 입력되고, n채널형 MOS트랜지스터(57)의 게이트는 주파수 검출 회로(21)의 인버터 회로(43)의 출력에 접속되어 반전 출력 신호 /CLKH가 입력된다. 또, p채널형 MOS트랜지스터(59)의 소스는 전원 단자 Vcc에 접속되고, p채널형 MOS트랜지스터(59)의 드레인은 내부 전원 강압 회로(2)의 출력을 이루고, p채널형 MOS트랜지스터(59)의 드레인에서 내부 전원 전압 lnt.Vcc가 출력된다.
상기와 같은 구성에 있어서 이득 제어 회로(58)를 형성하는 n채널형 MOS트랜지스터(56) 및 (57)은 게이트의 사이즈가 다른 것으로 형성되어 있고, n채널형 MOS 트랜지스터(56)는 n채널형 MOS트랜지스터(57)보다 큰 전류가 흐르도록 형성되어 있다. 즉, n채널형 MOS트랜지스터(57)는 n채널형 MOS트랜지스터(56)보다 게이트폭이 좁게 형성되어 있거나 또는 게이트 길이가 길게 형성되어 있다.
이와 같이 하는 것에 의해서, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때는 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH는「L」레벨로 됨과 동시에, 주파수 검출 회로(21)로부터의 반전 출력 신호 /CLKH는「H」레벨로 되고, n채널형 MOS트랜지스터(56)가 오프됨과 동시에 n채널형 MOS트랜지스터(57)가 온해서 n채널형 MOS트랜지스터(57)에 드레인전류 id57이 흐른다. 다음에, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때는 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH가「H」레벨로 됨과 동시에, 주파수 검출 회로(21)로부터의 반전 출력 신호 /CLKH는「L」레벨로 되고, n채널형 MOS트랜지스터(56)가 온함과 동시에 n채널형 MOS트랜지스터(57)가 오프하여 n채널형 MOS트랜지스터(56)에 드레인 전류 id56이 흐른다.
여기서, n채널형 MOS트랜지스터(56)는 n채널형 MOS트랜지스터(57)보다 큰 전류가 흐르도록 형성되어 있는 것에 의해, id56id57로 된다. 즉, n채널형 MOS트랜지스터(57)가 온했을 때보다 n채널형 MOS트랜지스터(56)가 온했을 때 쪽이 차동 증폭 회로(55)에 흐르는 전류가 커진다.
차동 증폭 회로(55)에 흐르는 전류가 클수록 차동 증폭 회로(55)의 이득이 커져 응답성이 좋아져서, 내부 전원 전압 int.Vcc의 저하에 대해 p채널형 MOS트랜지스터(59)의 게이트 전압을 단시간에 저하시킬 수가 있다. 또, p채널형 MOS트랜지스터(59)는 게이트 전압이 낮아지면 흐르는 전류가 커진다. 이것에 의해, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 내부 전원 전압 int.Vcc의 저하에 대해서 단시간에 많은 전류를 공급할 수 있어 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다.
한편, 도 5에서는 n채널형 MOS트랜지스터(57)의 게이트를 주파수 검출 회로(21)의 인버터 회로(43)의 출력에 접속하여 반전 출력 신호 /CLKH가 입력되도록 했지만, 실시예 1에 있어서의 변형예로서, 도 5에 도시한 바와 같이 n채널형 MOS 트랜지스터(57)의 게이트를 반전 출력 신호 /CLKH가 입력되도록 접속하지 않고 전원 단자 Vcc에 접속하는 등을 행하여 항상 「H」레벨로 되도록 하며, n채널형 MOS트랜지스터(57)를 항상 온시키도록 해도 좋다.
이와 같이 하는 것에 의해, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때는 n채널형 MOS트랜지스터(57)만이 온하고, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때는 n채널형 MOS트랜지스터(56) 및 (57)가 온한다. 이것에 의해, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 차동 증폭 회로(55)에 흐르는 전류가 커지므로, 도 4에 도시한 경우와 마찬가지 효과를 얻을 수 있다.
이와 같이, 본 발명의 실시예 1에 있어서의 반도체 집적 회로는 내부 전원 강압 회로(2)의 차동 증폭 회로(55)에 있어서 내부 클럭 신호 INTCLK의 주파수에 따라 이득을 변경해서 응답성을 변경하도록 하였다. 즉, 내부 전원 강압 회로(2)에 있어서 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때는 소정값 이하일 때보다 차동 증폭 회로(55)의 이득이 커지도록 해서 응답성을 좋게 하였다. 이것에 의해, 내부 전원 강압 회로(2)는 내부 클럭 신호 lNTCLK의 주파수가 소정값을 초과했을 때에 있어서 내부 전원 전압 int.Vcc의 저하에 대해 단시간에 많은 전류를 공급할 수 있으므로, 내부 클럭 신호 lNTCLK의 주파수가 높은 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다. 또, 주파수가 낮을 때에는 차동 증폭 회로(55)에서 소비되는 전류를 삭감할 수 있어 SDRAM에 있어서의 소비 전류의 저하를 도모할 수가 있다.
실시예 2
상기 실시예 1에 있어서는 이득 제어 회로(58)를 2개의 n채널형 MOS트랜지스터(56) 및 (57)로 형성하고, 이 2개의 n채널형 MOS트랜지스터(56) 및 (57)을 이용해서 내부 클럭 신호 INTCLK의 주파수가 높을 때와 낮을 때 차동 증폭 회로(55)에 흐르는 전류를 변경하는 것에 의해서 차동 증폭 회로(55)의 이득을 변경하여 응답성을 변경하도록 했지만, 차동 증폭 회로(55)에 흐르는 전류를 1개의 n채널형 M0S 트랜지스터에 의해 제어하도록 해도 좋으며, 이와 같이 한 것을 본 발명의 실시예 2로 한다.
도 6은 본 발명의 실시예 2에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64M비트×8의 SDRAM을 예로 도시하고 있다. 또한, 도 6에 있어서 도 1과 동일한 것은 동일부호로 나타내고 있고, 여기에서는 그 설명을 생략함과 동시에, 도 1과의 상위점만 설명한다.
도 6에 있어서의 도 1과의 상위점은 도 1의 내부 전원 강압 회로(2)에 있어서의 회로구성을 변경하는 것에 의해서 내부 전원 강압 회로(61)로 함과 동시에, 제 1 전압 발생 회로(62) 및 제 2 전압 발생 회로(63)를 추가한 것에 있으며, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(61), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(62) 및 제 2 전압 발생 회로(63)를 갖는 것에 의해서 도 1의 내부 전원 회로(10)를 내부 전원 회로(64)로 하고, 이들에 따라서 도 1의 SDRAM(1)을 SDRAM(65)로 한 것에 있다. 내부 전원 강압 회로(61)는 내부 전원 강압부를 이룬다.
도 6에 있어서 SDRAM(65)은 내부 전원 강압 회로(61), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 소정의 전압 VaL을 생성해서 출력하는 제 1 전압 발생 회로(62) 및 소정의 전압 VaH를 생성해서 출력하는 제 2 전압 발생 회로(63)를 갖는 내부 전원 회로(64)를 구비하고 있다. 또, SDRAM(65)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4개의 메모리 어레이 뱅크(14∼17), 데이터의 입출력을 실행하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 실행하는 제어 회로(20)와 주파수 검출 회로(21)를 구비하고 있다.
내부 전원 회로(64)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 기준 전압 발생 회로(5), 제 1 전압 발생 회로(62) 및 제 2 전압 발생 회로(63)는 각각 내부 전원 강압 회로(61)에 접속되고, 내부 전원 강압 회로(61)는 SDRAM(65)의 각 내부 회로에 접속되지만 그 접속은 생략한다. 또한, 주파수 검출 회로(21)는 내부 전원 강압 회로(61)에 접속되어 있다.
내부 전원 강압 회로(61)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 내부 전원 전압 int.Vcc를 생성하고 SDRAM(65)의 각 내부 회로로 공급하는 것으로서, 기준 전압 발생 회로(5)에서 입력되는 기준 전압 Vref에 의해서 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉,내부 전원 강압 회로(61)는 기준 전압 발생 회로(5)에서 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어해서 출력한다. 내부 전원 강압 회로(61)는 주파수 검출 회로(21)에서 출력되는 신호에 따라서 전류 공급 능력을 변경한다.
도 7은 내부 전원 강압 회로(61)의 회로예를 도시한 도면이다. 또, 도 7에 있어서 도 4와 동일한 것은 동일 부호로 나타내고 있고, 여기서는 그 설명을 생략함과 동시에 도 4와의 상위점을 설명한다.
도 7에 있어서의 도 4와의 상위점은 이득 제어 회로(58)를 n채널형 MOS트랜지스터(71), 2개의 전송 게이트(72)및 (73)으로 형성하였으므로, 도 4의 이득 제어 회로(58)를 이득 제어 회로(74)로 한 것에 있다. 또한, 이득 제어 회로(74), 제 1 전압 발생 회로(62) 및 제 2 전압 발생 회로(63)는 이득 제어부를 이루고, 전송 게이트(72) 및 (73)은 게이트 전압 제어 회로를 이룬다.
도 7에 있어서 내부 전원 강압 회로(61)는 차동 증폭 회로(55), n채널형 MOS트랜지스터(71), 전송 게이트(72) 및 (73)으로 형성되고, 차동 증폭 회로(55)의 이득 제어를 실행하는 이득 제어 회로(74) 및 출력 회로를 형성하는 p채널형 MOS트랜지스터(59)로 이루어진다.
n채널형 MOS트랜지스터(53) 및 (54)의 각 소스는 접속되고, 이 접속부는 n채널형 MOS트랜지스터(71)의 드레인에 접속되고, n채널형 MOS트랜지스터(71)의 소스는 접지되어 있다. n채널형 MOS트랜지스터(71)의 게이트는 전송 게이트(72) 및 (73)의 각 출력이 각각 접속되고, 전송 게이트(72)의 입력은 제 1 전압 발생 회로(62)에 접속되고, 전송 게이트(73)의 입력은 제 2 전압 발생 회로(63)에 접속되어 있다.
전송 게이트(72)를 형성하는 p채널형 MOS트랜지스터의 게이트 및 전송 게이트(73)를 형성하는 n채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 각각 접속되어 비반전 출력 신호 CLKH가 각각 입력되고, 전송 게이트(72)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 전송 게이트(73)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 각각 접속되어 반전 출력 신호 /CLKH가 각각 입력된다.
상기와 같은 구성에 있어서 전송 게이트(72)의 입력에는 제 1 전압 발생 회로(62)에서 입력된 소정의 전압 VaL이 입력되고, 전송 게이트(73)의 입력에는 제 2 전압 발생 회로(63)에서 입력된 소정의 전압 VaH가 입력된다. 소정의 전압 VaL과 VaH는 VaHVaL이라는 관계에 있다. 내부 클럭 신호 INTCLK의 주파수가 소정값이하인 경우, 비반전 출력 신호 CLKH는「L」레벨임과 동시에 반전 출력 신호/CLKH는「H」레벨이다. 이것에 의해, 전송 게이트(72)는 온해서 도통 상태로 되고, 전송 게이트(73)는 오프해서 비도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(71)의 게이트에는 소정의 전압 VaL이 입력된다.
한편, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우, 비반전 출력 신호 CLKH는「H」레벨임과 동시에 반전 출력 신호/CLKH는「L」레벨이다. 이것에 의해, 전송 게이트(72)는 오프해서 비도통 상태로 되고, 전송 게이트(73)는 온해서 도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(71)의 게이트에는 소정의 전압 VaH가 입력된다. 상기와 같이, VaHVaL이라는 관계에 의해 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 n채널형 MOS트랜지스터(71)의 게이트에 입력되는 전압이 높고, 즉 n채널형 M0S트랜지스터(71)의 드레인 전류가 커지고, 차동 증폭 회로(55)에 흐르는 전류가 커진다.
차동 증폭 회로(55)에 흐르는 전류가 클수록 차동 증폭 회로(55)의 이득이 커져 응답성이 좋아지고, 내부 전원 전압 lnt.Vcc의 저하에 대해 p채널형 MOS트랜지스터(59)의 게이트 전압을 단시간에 저하시킬 수 있다. 또한, p채널형 MOS트랜지스터(59)는 게이트 전압이 낮아지면 흐르는 전류가 커진다. 이것에 의해, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다도 소정값을 초과했을 때 쪽이 내부 전원 전압단 int. Vcc의 저하에 대해 단시간에 많은 전류를 공급할 수 있고, 내부 전원 전압 lnt.Vcc의 저하를 막을 수 있다.
이와 같이, 본 발명의 실시예 2에 있어서의 반도체 집적 회로는 내부 전원 강압 회로(61)의 차동 증폭 회로(55)에 있어서 내부 클럭 신호 INTCLK의 주파수에 따라 이득을 변경해서 응답성을 변경하도록 하였다. 즉, 내부 전원 강압 회로(61)에 있어서 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때는 소정값 이하일 때보다 차동 증폭 회로(55)의 이득이 커지도록 하여 응답성을 좋게 하였다. 이것에 의해, 내부 전원 강압 회로(61)는 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때에 있어서 내부 전원 전압 int.Vcc의 저하에 대해 단시간에 많은 전류를 공급할 수 있으므로, 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다. 또, 내부 클럭 신호 INTCLK의 주파수가 낮을 때에는 차동 증폭 회로(55)에서 소비되는 전류를 삭감할 수 있어 SDRAM에 있어서의 소비 전류의 저하를 도모할 수 있다.
실시예 3
실시예 1 및 2에 있어서는 차동 증폭 회로(55)에 흐르는 전류를 변경하는 것에 의해, 차동 증폭 회로(55)의 이득을 변경해서 응답성을 변경하도록 했지만, 차동 증폭 회로(55)의 n채널형 MOS트랜지스터(54)의 게이트에 입력되는 게이트 전압, 즉 기준 전압을 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때와 소정값을 초과했을 때에 변경하는 것에 의해서 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 보상하도록 해도 좋고, 이와 같이 한 것을 본 발명의 실시예 3으로 한다.
도 8은 본 발명의 실시예 3에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64M비트×8의 SDRAM을 예로 도시하고 있다. 또한 ,도 8에 있어서 도 1과 동일한 것은 동일 부호로 나타내고 있고, 여기서는 그 설명을 생략함과 동시에 도 1과의 상위점만 설명한다.
도 8에 있어서의 도 1과의 상위점은 도 1의 기준 전압 발생 회로(5)를 폐지하여, 도 1의 내부 전원 강압 회로(2)에 있어서의 회로 구성을 변경하는 것에 의해서 내부 전원 강압 회로(81)로 함과 동시에, 제 1 기준 전압 발생 회로(82) 및 제 2 기준 전압 발생 회로(83)를 추가한 것에 있고, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(81), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 제 1 기준 전압 발생 회로(82) 및 제 2 기준 전압 발생 회로(83)를 갖는 것에 의해 도 1의 내부 전원 회로(10)를 내부 전원 회로(84)로 하고, 이들에 따라서 도 1의 SDRAM(1)을 SDRAM(85)로 한 것에 있다. 또, 내부 전원 강압 회로(81)는 내부 전원 강압부를 이루고, 제 1 기준 전압 발생 회로(82) 및 제 2 기준 전압 발생 회로(83)는 기준 전압 발생부를 이룬다.
도 8에 있어서 SDRAM(85)는 내부 전원 강압 회로(81), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4), 기준 전압 VrL을 생성해서 출력하는 제 1 기준 전압 발생 회로(82) 및 기준 전압 VrH를 생성해서 출력하는 제 2 기준 전압 발생 회로(83)를 갖는 내부 전원 회로(84)를 구비하고 있다. 또, SDRAM(85)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4개의 메모리 어레이 뱅크(14∼17), 데이터의 입출력을 실행하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 실행하는 제어 회로(20) 및 주파수 검출 회로(21)를 구비하고 있다.
내부 전원 회로(84)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 제 1 기준 전압 발생 회로(82) 및 제 2 기준 전압 발생 회로(83)는 각각 내부 전원 강압 회로(81)에 접속되며, 내부 전원 강압 회로(81)는 SDRAM(85)의 각 내부 회로에 접속되지만 그 접속은 생략한다. 또, 주파수 검출 회로(21)는 내부 전원 강압 회로(81)에 접속되어 있다.
내부 전원 강압 회로(81)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 내부 전원 전압 int.Vcc를 생성하고 SDRAM(85)의 각 내부 회로로 공급하는 것으로서, 제 1 기준 전압 발생 회로(82)에서 입력되는 기준 전압 VrL 또는 제 2 기준 전압 발생 회로(83)에서 입력되는 기준 전압 VrH에 의해서 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(81)는 제 1 기준 전압 발생 회로(82)에서 입력된 기준 전압 VrL 또는 제 2 기준 전압 발생 회로(83)에서 입력된 기준 전압 VrH가 되도록 내부 전원 전압 int.Vcc의 전압값을 제어하여 출력한다. 내부 전원 강압 회로(81)는 주파수 검출 회로(21)에서 출력되는 내부 클럭 신호 INTCLK의 주파수를 나타내는 신호에 따라 기준 전압 VrL 및 VrH의 전환을 실행한다.
도 9는 내부 전원 강압 회로(81)의 회로예를 도시한 도면이다. 또한, 도 9에 있어서 도 4와 동일한 것은 동일 부호로 표시하고 있고, 여기서는 그 설명을 생략함과 동시에 도 4와의 상이점만을 설명한다.
도 9에 있어서의 도 4와의 상이점은 도 4의 이득 제어 회로(58)를 폐지하고 도 4의 차동 증폭 회로(55)에 정전류원(91)을 추가했기 때문에 도 4의 차동 증폭 회로(55)를 차동 증폭 회로(92)로 하고 전송 게이트(93) 및 (94)로 이루어지는 기준 전압 전환 회로(95)를 추가한 것에 있다. 또, 차동 증폭 회로(92)는 차동 증폭 회로부를 이루고, 기준 전압 전환 회로(95)는 기준 전압 선택부를 이룬다.
도 9에 있어서, 내부 전원 강압 회로(81)는 차동 증폭 회로(92), 기준 전압 전환 회로(95) 및 출력 회로를 형성하는 p채널형 MOS트랜지스터(59)로 이루어진다. 차동 증폭 회로(92)는 2개의 p채널형 MOS트랜지스터(51, 52), 2개의 n채널형 MOS트랜지스터(53, 54) 및 정전류원(91)으로 형성되고, n채널형 MOS트랜지스터(53) 및 (54)의 각 소스의 접속부와 접지 사이에 정전류원(91)이 접속되어 있다. 또, 기준 전압 전환 회로(95)는 전송 게이트(93) 및 (94)로 형성되어 있고, 전송 게이트(93) 및 (94)의 각 출력은 n채널형 MOS트랜지스터(54)의 게이트에 접속되어 있다. 또한, 전송 게이트(93)의 입력은 제 1 기준 전압 발생 회로(82)에 접속되고, 전송 게이트(94)의 입력은 제 2 기준 전압 발생 회로(83)에 접속되어 있다.
전송 게이트(93)를 형성하는 p채널형 MOS트랜지스터의 게이트 및 전송 게이트(94)를 형성하는 n채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 접속되어 비반전 출력 신호 CLKH가 각각 입력되고, 전송 게이트(93)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 전송 게이트(94)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 각각 접속되어 반전 출력 신호 /CLKH가 각각 입력된다.
상술한 바와 같은 구성에 있어서, 전송 게이트(93)의 입력에는 제 1 기준 전압 발생 회로(82)에서 입력된 기준 전압 VrL이 입력되고, 전송 게이트(94)의 입력에는 제 2 기준 전압 발생 회로(83)에서 입력된 기준 전압 VrH가 입력된다. 기준 전압 VrH와 VrH는 VrHVrH의 관계에 있다. 내부 클럭 신호 INTCLK의 주파수가 소정값 이하인 경우, 비반전 출력 신호 CLKH는「L」레벨임과 동시에 반전 출력 신호 /CLKH는「H」레벨이다. 이것에 의해, 전송 게이트(93)는 온되어 도통 상태로 되고, 전송 게이트(94)는 오프되어 비도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(54)의 게이트에는 기준 전압 VrH가 입력된다.
한편, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우, 비반전 출력 신호 CLKH는「H」레벨임과 동시에 반전 출력 신호 /CLKH는「L」레벨이다. 이것에 의해, 전송 게이트(93)는 오프되어 비도통 상태로 되고, 전송 게이트(94)는 온되어 도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(54)의 게이트에는 기준 전압 VrH가 입력된다. 상기한 바와 같이, VrHVrH의 관계로부터 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 n채널형 MOS트랜지스터(54)의 게이트에 입력되는 전압이 높고, 즉 차동 증폭 회로(92)의 기준 전압이 높아지기 때문에 내부 전원 강압 회로(81)에서 출력되는 내부 전원 전압 int.Vcc가 높아져 내부 클럭 신호 INTCLK의 주파수가 높을 때 발생하는 내부 전원 전압 int.Vcc의 저하를 보상할 수 있다.
이와 같이, 본 발명의 실시예 3에 있어서의 반도체 집적 회로는 내부 클럭 신호 INTCLK의 주파수에 따라 내부 전원 강압 회로(81)에서 출력되는 내부 전원 전압 int.Vcc의 전압을 변경할 수 있다. 즉, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때에 있어서의 내부 전원 강압 회로(81)에서 출력되는 내부 전원 전압 int.Vcc의 전압을 높게 해서 내부 클럭 신호 INTCLK의 주파수가 높을 때 발생하는 내부 전원 전압 int.Vcc의 저하를 보상하도록 하였다. 이 때문에, 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있다.
실시예 4
실시예 1∼실시예 3에 있어서는 내부 전원 강압 회로에 있어서의 출력 회로를 이루는 p채널형 M0S트랜지스터는 1 개였지만, 내부 전원 강압 회로의 출력 회로를 게이트 사이즈가 다른 여러개의 p채널형 M0S트랜지스터로 형성하고, 내부 클럭 신호 INTCLK의 주파수에 따라서 온시키는 p채널형 M0S트랜지스터를 바꾸는 것에 의해서 내부 전원 강압 회로에 있어서의 출력 전류 공급 능력을 변경하도록 해도 좋고, 이와 같이 한 것을 본 발명의 실시예 4로 한다.
도 10은 본 발명의 실시예 4에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64Mbit×8의 싱크로너스 DRAM을 예로 해서 도시하고 있다. 또, 도 10에 있어서 도 1과 동일한 것은 동일 부호로 표시하고 있고, 여기서는 그 설명을 생략함과 동시에 도 1과의 상위점만 설명한다.
도 10에 있어서의 도 1과의 상위점은 도 1의 내부 전원 강압 회로(2)에 있어서의 회로 구성을 변경하는 것에 의해서 내부 전원 강압 회로(101)로 한 점에 있고, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(101), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 발생 회로(5)를 갖고 있으므로, 도 1의 내부 전원 회로(10)를 내부 전원 회로(102)로 하고 이에 따라서 도 1의 SDRAM(1)을 SDRAM(105)로 한 점에 있다. 또한, 내부 전원 강압 회로(101)는 내부 전원 강압부를 이룬다.
도 10에 있어서, SDRAM(l05)은 내부 전원 강압 회로(101), 기판 전압 발생 회로(3), 승압 전압 발생 회로(4) 및 기준 전압 Vref를 생성해서 출력하는 기준 전압 발생 회로(5)를 갖는 내부 전원 회로(102)를 구비하고 있다. 또한, SDRAM(l05)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4 개의 메모리 어레이뱅크(14∼17), 데이터의 입출력을 하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 실행하는 제어 회로(20) 및 주파수 검출 회로(21)를 구비하고 있다.
내부 전원 회로(102)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 기준 전압 발생 회로(5)는 내부 전원 강압 회로(101)에 접속되고, 내부 전원 강압 회로(101)는 SDRAM(105)의 각 내부 회로에 접속되지만 그 접속은 생략한다. 또한, 기판 전압 발생 회로(3)는 SDRAM(105)이 형성된 반도체 기판에 접속되지만 그 접속은 생략한다. 주파수 검출 회로(21)는 내부 전원 강압 회로(101)에 접속되어 있다.
내부 전원 강압 회로(101)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 내부 전원 전압 int.Vcc을 생성하고 SDRAM(105)의 각 내부 회로에 공급하는 것이고, 기준 전압 발생 회로(5)에서 입력되는 기준 전압 Vref에 의해서 내부 전원 전압 int.Vcc의 전압값이 결정된다. 즉, 내부 전원 강압 회로(101)는 기준 전압 발생 회로(5)에서 입력된 기준 전압 Vref로 되도록 내부 전원 전압 int.Vcc의 전압값을 제어해서 출력한다. 또한, 내부 전원 강압 회로(101)는 주파수 검출 회로(21)에서 출력되는 내부 클럭 신호 INTCLK의 주파수를 나타내는 신호에 따라서 전류 공급 능력을 변경한다.
도 11은 내부 전원 강압 회로(101)의 회로예를 도시한 도면이다. 또, 도 11에 있어서 도 4와 동일한 것은 동일 부호로 표시하고 있고, 여기서는 그 설명을 생략함과 동시에 도 4와의 상위점만을 설명한다.
도 11에 있어서의 도 4와의 상위점은 도 4의 이득 제어 회로(58)를 폐지하고, 도 4의 차동 증폭 회로(55)에 정전류원(111)을 추가했으므로, 도 4의 차동 증폭 회로(55)를 차동 증폭 회로(112)로 하고, 도 4의 p채널형 MOS트랜지스터(59) 대신에 4개의 p채널형 MOS트랜지스터(113∼116) 및 2 개의 전송 게이트(117, 118)로 이루어지는 출력 회로(119)를 구비한 것에 있다. 또한, 차동 증폭 회로(112)는 차동 증폭 회로부를 이루고, 출력 회로(119)는 출력 회로부를 이룬다.
도 11에 있어서, 내부 전원 강압 회로(101)는 차동 증폭 회로(112) 및 출력 회로(119)로 이루어진다. 차동 증폭 회로(112)는 2 개의 p채널형 MOS트랜지스터(51, 52), 2개의 n채널형 MOS트랜지스터(53, 54) 및 정전류원(111)으로 형성되고, n채널형 MOS트랜지스터(53) 및 (54)의 각 소스의 접속부와 접지 사이에 정전류원(111)이 접속되어 있다. 또한, 출력 회로(119)는 p채널형 MOS트랜지스터(113∼116) 및 전송 게이트(117, 118)로 형성되어 있다.
전송 게이트(117)는 입력이 p채널형 MOS트랜지스터(52)의 드레인과 n채널형 MOS트랜지스터(54)의 드레인과의 접속부에, 출력이 p채널형 MOS트랜지스터(113)의 게이트 및 p채널형 MOS트랜지스터(114)의 드레인에 각각 접속되어 있다. p채널형 MOS트랜지스터(113) 및 (114)의 각 소스는 각각 전원 단자 Vcc에 접속되어 있다.
전송 게이트(117)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 p채널형 MOS트랜지스터(114)의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 접속되어 반전 출력 신호 /CLKH가 입력되고, 전송 게이트(117)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 접속되어 비반전 출력 신호 CLKH가 입력된다.
또, 전송 게이트(118)는 입력이 p채널형 MOS트랜지스터(52)의 드레인과 n채널형 MOS트랜지스터(54)의 드레인과의 접속부에, 출력이 p채널형 MOS트랜지스터(115)의 게이트 및 p채널형 MOS트랜지스터(116)의 드레인에 각각 접속되어 있다. p채널형 MOS트랜지스터(115) 및 (116)의 각 소스는 각각 전원 단자 Vcc에 접속되어 있다.
전송 게이트(118)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 p채널형 MOS트랜지스터(116)의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 접속되어 비반전 출력 신호 CLKH가 입력되고, 전송 게이트(118)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 접속되어 반전 출력 신호 /CLKH가 입력된다. 또한, p채널형 MOS트랜지스터(113)의 드레인은 p채널형 MOS트랜지스터(115)의 드레인에 접속되고 상기 접속부가 내부 전원 강압 회로(101)의 출력을 이룬다.
상술한 바와 같은 구성에 있어서, 출력 회로(119)를 형성하는 p채널형 MOS트랜지스터(113) 및 (115)는 게이트의 사이즈가 다른 것으로 형성되어 있고, p채널형 MOS트랜지스터(115)는 p채널형 MOS트랜지스터(113)보다 큰 전류가 흐르도록 형성되어 있다. 즉, p채널형 MOS트랜지스터(113)는 n채널형 MOS트랜지스터(115)보다 게이트폭이 좁게 형성되어 있거나 또는 게이트 길이가 길게 형성되어 있다.
상술한 바와 같은 구성에 있어서, 내부 클럭 신호 INTCLK의 주파수가 소정값이하인 경우, 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH는「L」레벨임과 동시에 반전 출력 신호 /CLKH는「H」레벨이다. 이것에 의해 전송 게이트(117)는 온되어 도통 상태로 됨과 동시에 전송 게이트(118)는 오프되어 비도통 상태로 된다. 또, p채널형 MOS트랜지스터(114)는 오프됨과 동시에 p채널형 MOS트랜지스터(116)는 온되어 p채널형 MOS트랜지스터(115)의 게이트를「H」레벨로 하므로, p채널형 MOS트랜지스터(115)는 오프되어 비도통 상태로 된다. 이 때문에, p채널형 MOS트랜지스터(113)에 드레인 전류 id113이 흐르고 내부 전원 강압 회로(101)의 출력은 p채널형 MOS트랜지스터(113)에서 출력 전류 id113을 공급한다.
한편, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우, 주파수 검출 회로(21)로부터의 비반전 출력 신호 CLKH는「H」레벨로 됨과 동시에 반전 출력 신호 /CLKH는 「L」레벨이다. 이것에 의해, 전송 게이트(117)는 오프되어 비도통 상태로 됨과 동시에 전송 게이트(118)는 온되어 도통 상태로 된다. 또한, p채널형 MOS트랜지스터(114)는 온됨과 동시에 p채널형 MOS트랜지스터(116)는 오프되어 p채널형 MOS트랜지스터(113)의 게이트를「H」레벨로 하므로, p채널형 MOS트랜지스터(113)는 오프되어 비도통 상태로 된다. 이 때문에, p채널형 MOS트랜지스터(115)에 드레인 전류 id115가 흐르고 내부 전원 강압 회로(101)의 출력은 p채널형 MOS트랜지스터(115)에서 출력 전류 id115를 공급한다.
여기서, p채널형 MOS트랜지스터(115)는 p채널형 MOS트랜지스터(113)보다 큰 전류가 흐르도록 형성되어 있으므로, id115id113으로 된다. 즉, p채널형 MOS트랜지스터(113)가 온되었을 때보다 p채널형 MOS트랜지스터(115)가 온되었을 때 쪽이 출력 회로(119)에서 출력되는 전류가 커지고, 내부 전원 강압 회로(101)는 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때 쪽이 소정값 이하일 때보다 출력 전류의 전류 공급 능력을 크게할 수 있다.
이와 같이, 본 발명의 실시예 4에 있어서의 반도체 집적 회로는 내부 클럭 신호 INTCLK의 주파수에 따라 내부 전원 강압 회로(101)에서 출력되는 전류의 전류 공급 능력을 변경할 수 있다. 즉, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하인 경우 내부 전원 강압 회로(101)에서 출력되는 전류의 전류 공급 능력을 작게 하고, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우 내부 전원 강압 회로(101)에서 출력되는 전류의 전류 공급 능력을 크게할 수 있다. 이 때문에, 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 내부 전원 전압 int.Vcc의 저하를 방지할 수 있음과 동시에 내부 클럭 신호 INTCLK의 주파수가 낮은 경우에는 내부 전원 강압 회로(101)로부터의 출력 전류를 감소시킬 수 있고 SDRAM에서의 소비 전류의 저하를 도모할 수 있다.
실시예 5
실시예 1∼실시예 4에 있어서는 내부 클럭 신호 INTCLK의 주파수에 따라서 내부 전원 강압 회로의 출력 제어를 실행했지만, 내부 클럭 신호 INTCLK의 주파수에 따라서 기판 전압 발생 회로의 출력 제어를 실행하도록 한 것을 본 발명의 실시예 5로 한다.
도 12는 본 발명의 실시예 5에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64Mbit×8의 싱크로너스 DRAM을 예로 해서 도시하고 있다. 또, 도 12에 있어서 도 1과 동일한 것은 동일 부호로 나타내고 있고, 여기서는 그 설명을 생략함과 동시에 도 1과의 상위점만 설명한다.
도 12에 있어서의 도 1과의 상위점은 도 1의 기판 전압 발생 회로(3)에 있어서의 회로 구성을 변경하는 것에 의해서 기판 전압 발생 회로(121)로 함과 동시에 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)를 추가한 점에 있고, 도 1의 내부 전원 회로(10)가 내부 전원 강압 회로(2), 기판 전압 발생 회로(121), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)를 갖고 있으므로, 도 1의 내부 전원 회로(10)를 내부 전원 회로(124)로 하고, 이에 따라서 도 1의 SDRAM(1)을 SDRAM(125)로 한 점에 있다. 또한, 기판 전압 발생 회로(121), 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)는 기판 전압 발생부를 이룬다.
도 12에 있어서, SDRAM(125)는 내부 전원 강압 회로(2), 기판 전압 발생 회로(121), 승압 전압 발생 회로(4), 기준 전압 발생 회로(5), 소정의 전압 VbL을 생성해서 출력하는 제 1 전압 발생 회로(122) 및 소정의 전압 VbH를 생성해서 출력하는 제 2 전압 발생 회로(123)를 갖는 내부 전원 회로(124)를 구비하고 있다. 또한, SDRAM(125)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4 개의 메모리 어레이 뱅크(14∼17), 데이터의 입출력을 행하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17) 및 입출력 버퍼 회로(18)의 제어를 하는 제어 회로(20) 및 주파수 검출 회로(21)를 구비하고 있다.
내부 전원 회로(124)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되고, 내부 전원 강압 회로(2)는 SDRAM(125)의 각 내부 회로에 접속되지만, 그 접속은 생략한다. 또한, 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)는 각각 기판 전압 발생 회로(121)에 접속되고, 기판 전압 발생 회로(121)는 SDRAM(125)이 형성된 반도체 기판에 접속되지만, 그 접속은 생략한다. 또, 주파수 검출 회로(21)는 내부 전원 강압 회로(2) 및 기판 전압 발생 회로(121)에 각각 접속되어 있다.
내부 전원 강압 회로(2)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 전원 전압 int.Vcc를 생성하여 SDRAM(125)의 각 내부 회로에 공급하는 것이다. 기판 전압 발생 회로(121)는 반도체 기판의 바이어스 전압을 생성해서 출력하고 반도체 기판에 부의 기판 전압 Vbb를 인가하는 것이다.
도 13은 기판 전압 발생 회로(121)의 회로예를 도시한 도면이다.
도 13에 있어서, 기판 전압 발생 회로(121)는 3개의 p채널형 MOS트랜지스터(131, 132, 133), 2 개의 n채널형 MOS 트랜지스터(134, 135) 및 2 개의 전송 게이트(136, 137)로 형성된 기판 전압 검출 회로(138), 차지펌프 회로(139)로 이루어진다. 또한, 기판 전압 검출 회로(138)는 기판 전압 검출부를 이루고, 차지펌프 회로(139)는 차지펌프 회로부를 이룬다.
기판 전압 검출 회로(138)에 있어서, p채널형 MOS트랜지스터(131) 및 (132)의 각 게이트는 접속되고, 상기 접속부는 p채널형 MOS트랜지스터(131)의 드레인에 접속되어 있다. 또한, p채널형 MOS트랜지스터(131) 및 (132)의 각 소스는 각각 전원 단자 Vcc에 접속되어 있다. 또한, p채널형 MOS트랜지스터(131)의 드레인은 n채널형 MOS트랜지스터(134)의 드레인에 접속되어 있다. p채널형 MOS트랜지스터(132)의 드레인은 n채널형 MOS트랜지스터(135)의 드레인에 접속되고, 상기 접속부는 기판 전압 검출 회로(138)의 출력을 이루고, 차지펌프 회로(139)의 입력에 접속되어 있다. 차지펌프 회로(139)의 출력은 기판 전압 발생 회로(121)의 출력을 이루고, 차지펌프 회로(139)의 출력에서 기판 전압 Vbb가 출력된다.
n채널형 MOS트랜지스터(134)의 소스는 접지되고, n채널형 MOS트랜지스터(135)의 소스는 p채널형 MOS트랜지스터(133)의 소스에 접속되어 있다. p채널형 MOS트랜지스터(133)의 게이트는 p채널형 MOS트랜지스터(133)의 드레인에 접속되고 상기 접속부에는 기판 전압 Vbb가 입력된다. n채널형 MOS트랜지스터(134) 및 (135)의 각 게이트는 접속되고, 상기 접속부에는 전송 게이트(136) 및 (137)의 각 출력이 각각 접속되어 있다.
전송 게이트(136)의 입력은 제 1 전압 발생 회로(122)에 접속되고, 전송 게이트(137)의 입력은 제 2 전압 발생 회로(123)에 접속되어 있다. 전송 게이트(136)를 형성하는 p채널형 MOS트랜지스터의 게이트 및 전송 게이트(137)를 형성하는 n채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 각각 접속되어 비반전 출력 신호 CLKH가 각각 입력되고, 전송 게이트(136)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 전송 게이트(137)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 각각 접속되어 반전 출력 신호 /CLKH가 각각 입력된다.
상술한 바와 같은 구성에 있어서, 전송 게이트(136)의 입력에는 제 1 전압 발생 회로(122)에서 입력된 소정의 전압 VbL이 입력되고, 전송 게이트(137)의 입력에는 제 2 전압 발생 회로(123)에서 입력된 소정의 전압 VbH가 입력된다. 소정의 전압 VbL과 VbH는 VbHVbL의 관계에 있다. 내부 클럭 신호 INTCLK의 주파수가 소정값 이하인 경우, 비반전 출력 신호 CLKH는「L」레벨임과 동시에 반전 출력 신호 /CLKH는「H」레벨이다. 이것에 의해, 전송 게이트(136)는 온되어 도통 상태로 되고, 전송 게이트(137)는 오프되어 비도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(134) 및 (135)의 각 게이트에는 각각 소정의 전압 VbL이 입력된다.
한편, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우, 비반전 출력 신호 CLKH는「H」레벨임과 동시에 반전 출력 신호 /CLKH는「L」레벨이다. 이것에 의해, 전송 게이트(136)는 오프되어 비도통 상태로 되고, 전송 게이트(137)는 온되어 도통 상태로 된다. 이 때문에, n채널형 MOS트랜지스터(134) 및 (135)의 각 게이트에는 소정의 전압 VbH가 각각 입력된다.
n채널형 MOS트랜지스터(134) 및 (135)은 기판 전압 검출 회로(138)의 전류원을 형성하고 있다. 상기한 바와 같이 VbHVbL의 관계로부터 내부 클럭 신호 INTCLK의 주파수가 소정값이하일 때보다 소정값을 초과했을 때 쪽이 n채널형 MOS트랜지스터(134) 및 (135)의 각 게이트에 각각 입력되는 전압이 높고, 즉 n채널형 MOS트랜지스터(134) 및 (135)에 흐르는 전류가 커지고 p채널형 MOS트랜지스터(131) 및 (132)의 각 게이트전압이 낮아져 p채널형 MOS트랜지스터(132)의 드레인 전류가 커진다.
기판 전압 검출 회로(138)의 출력은 기판 전압 Vbb가 상승하면, p채널형 MOS트랜지스터(133)가 오프되어 비도통 상태로 되므로, 「L」레벨에서 「H」레벨로 되고 차지펌프 회로(139)의 입력이「L」레벨에서 「H」레벨로 된다. 여기서, 기판 전압 검출 회로(138)의 출력이「L」레벨에서 「H」레벨로 천이하는 시간은 p채널형 MOS트랜지스터(132)로부터 흐르는 전류가 클수록 짧아진다. 즉, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 기판 전압 Vbb의 상승에 의해서 p채널형 MOS트랜지스터(133)가 오프되어 비도통 상태로 되고 나서 단시간에 기판 전압 검출 회로(138)의 출력이「L」레벨에서 「H」레벨로 되어 기판 전압 검출 회로(138)의 응답성이 좋아진다.
차지펌프 회로(139)는 기판 전압 Vbb가 상승해서 기판 전압 검출 회로(138)의 출력이「L」레벨에서 「H」레벨로 되면 기판 전압 Vbb를 저하시키고, 기판 전압 Vbb가 저하해서 p채널형 MOS트랜지스터(133)가 온되고 기판 전압 검출 회로(138)의 출력이 「L」 레벨로 되면 동작을 정지한다.
또, 본 실시예 5에 있어서는 실시예 1에 있어서의 기판 전압 발생 회로(3)를 내부 클럭 신호 INTCLK의 주파수에 따라서 기판 전압 검출 회로의 응답성을 변경하도록 했지만, 본 발명은 이것에 한정되는 것은 아니고, 실시예 2∼실시예 4에 있어서의 기판 전압 발생 회로(3)를 기판 전압 발생 회로(121)로 대체함과 동시에 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)를 추가해도 좋고, 또 종래의 내부 전원 강압 회로를 구비한 내부 전원 회로에 기판 전압 발생 회로(121), 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)를 구비하도록 해도 좋다.
이와 같이, 본 발명의 실시예 5에 있어서의 반도체 집적 회로는 기판 전압 발생 회로(121)의 기판 전압 검출 회로(138)에 있어서, 내부 클럭 신호 INTCLK의 주파수에 따라서 응답성을 변경하도록 하였다. 즉, 기판 전압 발생 회로(121)에 있어서 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때에는 소정값 이하일 때보다도 기판 전압 검출 회로(138)의 응답성을 좋게 하였다. 이것에 의해, 기판 전압 발생 회로(121)는 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때에 기판 전압 Vbb의 상승을 단시간에 검출해서 기판 전압 Vbb를 저하시킬 수 있으므로, 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 기판 전압 Vbb의 상승을 방지할 수 있다. 또한, 내부 클럭 신호 INTCLK의 주파수가 낮을 때에는 기판 전압 검출 회로(138)에서 소비되는 전류를 삭감할 수 있어 SDRAM에 있어서의 소비 전류의 저하를 도모할 수 있다.
실시예 6
실시예 1∼실시예 4에 있어서는 내부 클럭 신호 INTCLK의 주파수에 따라서 내부 전원 강압 회로의 출력 제어를 실행하고, 실시예 5에 있어서는 또 내부 클럭 신호 INTCLK의 주파수에 따라서 기판 전압 발생 회로의 출력 제어를 실행했지만, 내부 클럭 신호 INTCLK의 주파수에 따라서 승압 전압 발생 회로의 출력 제어를 실행하도록 한 것을 본 발명의 실시예 6으로 한다.
도 14는 본 발명의 실시예 6에 있어서의 반도체 집적 회로의 예를 도시한 개략적인 블럭도로서, 64Mbit×8의 싱크로너스 DRAM을 예로 해서 도시하고 있다. 또, 도 14에 있어서 도 12와 동일한 것은 동일 부호로 표시하고 있고, 여기서는 그 설명을 생략함과 동시에 도 12와의 상위점만 설명한다.
도 14에 있어서의 도 12와의 상위점은 도 12의 승압 전압 발생 회로(4)에 있어서의 회로 구성을 변경하는 것에 의해서 승압 전압 발생 회로(141)로 함과 동시에 제 3 전압 발생 회로(142) 및 제 4 전압 발생 회로(143)를 추가한 점에 있고, 도 12의 내부 전원 회로(124)가 내부 전원 강압 회로(2), 기판 전압 발생 회로(121), 승압 전압 발생 회로(141), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(122), 제 2 전압 발생 회로(123), 제 3 전압 발생 회로(142) 및 제 4 전압 발생 회로(143)를 갖고 있으므로, 도 12의 내부 전원 회로(124)를 내부 전원 회로(144)로 하고 이에 따라 도 12의 SDRAM(125)을 SDRAM(145)로 한 점에 있다. 또한, 승압 전압 발생 회로(141), 제 3 전압 발생부(142) 및 제 4 전압 발생부(143)는 승압 전압 발생부를 이룬다.
도 14에 있어서, SDRAM(145)은 내부 전원 강압 회로(2), 기판 전압 발생 회로(121), 승압 전압 발생 회로(141), 기준 전압 발생 회로(5), 제 1 전압 발생 회로(122), 제 2 전압 발생 회로(123), 소정 전압 VcL을 생성해서 출력하는 제 3 전압 발생 회로(142) 및 소정 전압 VcH를 생성해서 출력하는 제 4 전압 발생 회로(143)를 갖는 내부 전원 회로(144)를 구비하고 있다. 또한, SDRAM(145)은 어드레스 버퍼 회로(11), 제어 신호 버퍼 회로(12), 클럭 버퍼 회로(13), 4 개의 메모리 어레이 뱅크(14∼17), 데이터의 입출력을 실행하는 입출력 버퍼 회로(18), 모드 레지스터 회로(19)를 갖고 각 메모리 어레이 뱅크(14∼17)와 입출력 버퍼 회로(18)의 제어를 실행하는 제어 회로(20) 및 주파수 검출 회로(21)를 구비하고 있다.
내부 전원 회로(144)는 외부에서 전원이 공급되는 전원 단자 Vcc에 접속되고, 기준 전압 발생 회로(5)는 내부 전원 강압 회로(2)에 접속되고, 내부 전원 강압 회로(2)는 SDRAM(145)의 각 내부 회로에 접속되지만, 그 접속은 생략한다. 또, 제 1 전압 발생 회로(122) 및 제 2 전압 발생 회로(123)는 각각 기판 전압 발생 회로(121)에 접속되고, 기판 전압 발생 회로(121)는 SDRAM(145)이 형성된 반도체 기판에 접속되지만, 그 접속은 생략한다. 제 3 전압 발생 회로(142) 및 제 4 전압 발생 회로(143)는 각각 승압 전압 발생 회로(141)에 접속되고, 승압 전압 발생 회로(141)는 각 메모리 어레이 뱅크(14∼17)에 각각 접속되어 있다. 또, 주파수 검출 회로(21)는 내부 전원 강압 회로(2), 기판 전압 발생 회로(121) 및 승압 전압 발생 회로(141)에 각각 접속되어 있다.
내부 전원 강압 회로(2)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 강압해서 내부 전원 전압 int.Vcc를 생성하고 SDRAM(145)의 각 내부 회로에 공급하는 것이다. 승압 전압 발생 회로(141)는 전원 단자 Vcc에서 공급되는 외부로부터의 전원 전압을 승압해서 승압 전압 Vpp을 생성하고 각 메모리 어레이 뱅크(14∼17)에 공급하는 것이다.
도 15는 승압 전압 발생 회로(141)의 회로예를 도시한 도면이다.
도 15에 있어서, 승압 전압 발생 회로(141)는 3개의 n채널형 MOS트랜지스터(151, 152, 153), 2개의 p채널형 MOS트랜지스터(154, 155), 2개의 전송 게이트(156, 157) 및 콘덴서(158)로 형성된 승압 전압 검출 회로(159) 및 차지펌프 회로(160)로 이루어진다. 또한, 승압 전압 검출 회로(159)는 승압 전압 검출부를 이루고 차지펌프 회로(160)는 차지펌프 회로부를 이룬다.
승압 전압 검출 회로(159)에 있어서, n채널형 MOS트랜지스터(151) 및 (152)의 각 게이트는 접속되고, 상기 접속부는 n채널형 MOS트랜지스터(151)의 드레인에 접속되어 있다. 또, n채널형 MOS트랜지스터(151) 및 (152)의 각 소스는 각각 접지되어 있다. 또한, n채널형 MOS트랜지스터(151)의 드레인은 p채널형 MOS트랜지스터(154)의 드레인에 접속되어 있다. n채널형 MOS트랜지스터(152)의 드레인은 p채널형 MOS트랜지스터(155)의 드레인에 접속되고, 상기 접속부는 승압 전압 검출 회로(159)의 출력을 이루고, 차지펌프 회로(160)의 입력에 접속되어 있다. 차지펌프 회로(160)의 출력은 승압 전압 발생 회로(141)의 출력을 이루고, 차지펌프 회로(160)의 출력에서 승압 전압 Vpp가 출력된다.
p채널형 MOS트랜지스터(154)의 소스는 n채널형 MOS트랜지스터(153)의 소스에 접속되고, 상기 접속부와 접지 사이에 콘덴서(158)가 접속되고, p채널형 MOS트랜지스터(155)의 소스는 전원 단자 Vcc에 접속되어 있다. n채널형 MOS트랜지스터(153)의 게이트는 n채널형 MOS트랜지스터(153)의 드레인에 접속되고, 상기 접속부에는 승압 전압 Vpp가 입력된다. p채널형 MOS트랜지스터(154) 및 (155)의 각 게이트는 접속되고, 상기 접속부에는 전송 게이트(156) 및 (157)의 각 출력이 각각 접속되어 있다.
전송 게이트(156)의 입력은 제 3 전압 발생 회로(142)에 접속되고, 전송 게이트(157)의 입력은 제 2 전압 발생 회로(143)에 접속되어 제 2 전압 발생 회로(143)에 접속되어 있다. 전송 게이트(156)를 형성하는 p채널형 MOS트랜지스터의 게이트 및 전송 게이트(157)를 형성하는 n채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 래치 회로(45)의 출력에 각각 접속되어 비반전 출력 신호 CLKH가 각각 입력되고, 전송 게이트(156)를 형성하는 n채널형 MOS트랜지스터의 게이트 및 전송 게이트(157)를 형성하는 p채널형 MOS트랜지스터의 게이트는 주파수 검출 회로(21)에 있어서의 인버터 회로(43)의 출력에 각각 접속되어 반전 출력 신호 /CLKH가 각각 입력된다.
상술한 바와 같은 구성에 있어서, 전송 게이트(156)의 입력에는 제 3 전압 발생 회로(142)에서 입력된 소정 전압 VcL이 입력되고, 전송 게이트(157)의 입력에는 제 4 전압 발생 회로(143)에서 입력된 소정 전압 VcH가 입력된다. 소정 전압 VcL과 VcH는 VcLVcH의 관계에 있다. 내부 클럭 신호 INTCLK의 주파수가 소정값이하인 경우, 비반전 출력 신호 CLKH는「L」레벨임과 동시에 반전 출력 신호 /CLKH는「H」레벨이다. 이것에 의해, 전송 게이트(156)는 온되어 도통 상태로 되고, 전송 게이트(157)는 오프되어 비도통 상태로 된다. 이 때문에, p채널형 MOS트랜지스터(154) 및 (155)의 각 게이트에는 각각 소정 전압 VcL이 입력된다.
한편, 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과한 경우, 비반전 출력 신호 CLKH는「H」레벨임과 동시에 반전 출력 신호 /CLKH는「L」레벨이다. 이것에 의해, 전송 게이트(156)는 오프되어 비도통 상태로 되고, 전송 게이트(157)는 온되어 도통 상태로 된다. 이 때문에, p채널형 MOS트랜지스터(154) 및 (155)의 각 게이트에는 소정 전압 VcH가 각각 입력된다.
상기한 바와 같이, VcLVcH의 관계로부터 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다 소정값을 초과했을 때 쪽이 p채널형 M0S트랜지스터(154) 및 (155)의 각 게이트에 각각 입력되는 전압이 낮고, 즉 p채널형 MOS트랜지스터(154) 및 (155)에 흐르는 전류가 커지고 n채널형 MOS트랜지스터(153)가 온되어 도통 상태로 된 경우, n채널형 MOS트랜지스터(151) 및 (152)의 각 게이트 전압이 높아져 p채널형 MOS트랜지스터(155)의 드레인 전류가 커진다.
승압 전압 검출 회로(159)의 출력은 승압 전압 Vpp가 저하하면, n채널형 MOS트랜지스터(153)가 오프되어 비도통 상태로 되므로, 「L」레벨에서 「H」레벨로 되고 차지펌프 회로(160)의 입력이「L」레벨에서 「H」레벨로 된다. 여기서, 승압 전압 검출 회로(159)의 출력이 「L」레벨에서 「H」레벨로 천이되는 시간은 p채널형 MOS트랜지스터(155)로부터 흐르는 전류가 클수록 짧아진다. 즉, 내부 클럭 신호 INTCLK의 주파수가 소정값 이하일 때보다도 소정값을 초과했을 때 쪽이 승압 전압 Vpp의 저하에 의해서 n채널형 MOS트랜지스터(153)가 오프되어 비도통 상태로 되고 나서 단시간에 승압 전압 검출 회로(159)의 출력이 「L」레벨에서 「H」레벨로 되어 승압 전압 검출 회로(159)의 응답성이 좋아진다.
차지펌프 회로(160)는 승압 전압 Vpp가 저하해서 승압 전압 검출 회로(159)의 출력이 「L」레벨에서 「H」레벨로 되면 승압 전압 Vpp를 승압시키고, 승압 전압 Vpp가 상승해서 n채널형 MOS트랜지스터(153)가 온되고 기판 전압 검출 회로(159)의 출력이 「L」벨로 되면 동작을 정지한다.
또, 본 실시예 6에 있어서는 실시예 5에 있어서의 승압 전압 발생 회로(4)를 내부 클럭 신호 INTCLK의 주파수에 따라서 승압 전압 검출 회로에 있어서의 응답성을 변경하도록 했지만, 본 발명은 이것에 한정되는 것은 아니고, 실시예 1∼실시예 4에 있어서의 승압 전압 발생 회로(4) 대신에 승압 전압 발생 회로(141), 제 3 전압 발생 회로(142) 및 제 4 전압 발생 회로(143)를 이용해도 좋다. 또한, 종래의 내부 전원 강압 회로 및 기판 전압 발생 회로를 구비한 내부 전원 회로에 승압 전압 발생 회로(141), 제 3 전압 발생 회로(142) 및 제 4 전압 발생 회로(143)를 구비하도록 해도 좋다.
이와 같이, 본 발명의 실시예 6에 있어서의 반도체 집적 회로는 승압 전압 발생 회로(141)의 승압 전압 검출 회로(159)에 있어서, 내부 클럭 신호 INTCLK의 주파수에 따라서 응답성을 변경하도록 하였다. 즉, 승압 전압 발생 회로(141)에 있어서 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때에는 소정값 이하일 때보다 승압 전압 검출 회로(159)의 응답성을 좋게 하였다. 이것에 의해, 승압 전압 발생 회로(141)는 내부 클럭 신호 INTCLK의 주파수가 소정값을 초과했을 때에 승압 전압 Vpp의 저하를 단시간에 검출해서 승압 전압 Vpp를 승압시킬 수 있으므로, 내부 클럭 신호 INTCLK의 주파수가 높은 경우에 발생하는 승압 전압 Vpp의 저하를 방지할 수 있다. 또한, 내부 클럭 신호 INTCLK의 주파수가 낮은 때에는 승압 전압 검출 회로(159)에서 소비되는 전류를 삭감할 수 있어 SDRAM에 있어서의 소비 전류의 저하를 도모할 수 있다.
제 1의 발명에 관한 반도체 집적 회로는 주파수 판정부에 있어서 판정된 내부 클럭 신호의 주파수가 높을수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 하는 것에 의해 내부 클럭 신호의 주파수가 높을 때 내부 전원 전압의 저하에 대해서 단시간에 많은 전류를 공급할 수 있으므로, 내부 클럭 신호의 주파수가 높은 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있다.
제 2의 발명에 관한 반도체 집적 회로는 제 1 발명에 있어서, 구체적으로는 내부 전원 강압부는 출력된 내부 전원 전압과 소정의 기준 전압이 입력되는 차동 증폭 회로부, 차동 증폭 회로부에 흐르는 전류를 제어하여 차동 증폭 회로부의 이득을 제어하는 이득 제어부 및 증폭 회로부의 출력 전압에 따라서 전류 공급 능력을 변경하는 출력 회로부를 구비하고, 이득 제어부는 내부 클럭 신호의 주파수가 높을 수록 차동 증폭 회로부에 흐르는 전류를 증가시켜 차동 증폭 회로부의 이득을 크게 한다. 이것에 의해, 내부 클럭 신호의 주파수가 높을 수록 차동 증폭 회로부의 이득이 커지도록 해서 응답성을 좋게 하였다. 이 때문에, 내부 클럭 신호의 주파수가 높을 때 내부 전원 전압의 저하에 대해서 단시간에 많은 전류를 공급할 수 있으므로, 내부 클럭 신호의 주파수가 높은 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있다.
제 3의 발명에 대한 반도체 집적 회로는 제 2 발명에 있어서, 구체적으로는 이득 제어부를 차동 증폭 회로부에 전류를 공급하는 게이트 사이즈가 다른 여러 개의 M0S트랜지스터로 형성하고, 내부 클럭 신호의 주파수가 높을 수록 드레인 전류가 큰 M0S트랜지스터를 작동시켜 차동 증폭 회로부에 흐르는 전류를 증가시키도록 하였다. 이것에 의해, 내부 클럭 신호의 주파수가 높을 수록 차동 증폭 회로부의 이득이 커지도록 해서 응답성을 좋게 하였다. 이 때문에, 내부 클럭 신호의 주파수가 높을 때 내부 전원 전압의 저하에 대해서 단시간에 많은 전류를 공급할 수 있으므로, 내부 클럭 신호의 주파수가 높은 경우에 발생하는 내부 전원 전압의 저하를 방지할 수 있다. 또한, 내부 클럭 신호의 주파수가 낮을 때에는 차동 증폭 회로부에서 소비되는 전류를 삭감할 수 있어 반도체 집적 회로에 있어서의 소비 전류의 저하를 도모할 수 있다.

Claims (3)

  1. 소정의 기준 전압에 따라 외부로부터의 전원 전압을 강압하여 내부 전원 전압을 생성해서 출력하는 내부 전원 강압부와,
    외부에서 입력되는 클럭 신호로부터 내부 클럭 신호를 생성하여 출력하는 내부 클럭 신호 생성부와,
    상기 내부 클럭 신호 생성부에서 생성된 내부 클럭 신호의 주파수를 판정하는 주파수 판정부를 포함하고,
    상기 내부 전원 강압부는 주파수 판정부에서 판정된 주파수가 높을수록 내부 전원 전압의 저하에 대한 출력 전류의 증가 속도를 빠르게 하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제 1 항에 있어서,
    상기 내부 전원 강압부는,
    출력한 내부 전원 전압과 소정의 기준 전압이 입력되는 차동 증폭 회로부와,
    상기 차동 증폭 회로부에 흐르는 전류를 제어하여 차동 증폭 회로부의 이득을 제어하는 이득 제어부와,
    상기 차동 증폭 회로부의 출력 전압에 따라 전류 공급 능력을 변경하는 출력 회로부를 포함하며,
    상기 이득 제어부는, 내부 클럭 신호의 주파수가 높을수록 차동 증폭 회로부에 흐르는 전류를 증가시켜, 차동 증폭 회로부의 이득을 크게 하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 이득 제어부는, 차동 증폭 회로부에 전류를 공급하는 게이트 사이즈가 다른 여러 개의 M0S 트랜지스터로 형성되고, 내부 클럭 신호의 주파수가 높을수록 드레인 전류가 큰 M0S 트랜지스터를 작동시켜 차동 증폭 회로부에 흐르는 전류를 증가시키는 것을 특징으로 하는 반도체 집적 회로.
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