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KR20170124017A - 동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법 - Google Patents

동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법 Download PDF

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KR20170124017A
KR20170124017A KR1020160053523A KR20160053523A KR20170124017A KR 20170124017 A KR20170124017 A KR 20170124017A KR 1020160053523 A KR1020160053523 A KR 1020160053523A KR 20160053523 A KR20160053523 A KR 20160053523A KR 20170124017 A KR20170124017 A KR 20170124017A
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KR
South Korea
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voltage
memory
memory device
level
control unit
Prior art date
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Withdrawn
Application number
KR1020160053523A
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English (en)
Inventor
양희갑
김수환
임명균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US15/438,651 priority patent/US9891855B2/en
Priority to CN201710292037.XA priority patent/CN107403638B/zh
Publication of KR20170124017A publication Critical patent/KR20170124017A/ko
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Abstract

동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법이 개시된다. 본 발명의 일 실시예에 따른 메모리 장치는, 외부로부터 동작 속도 별 동작 전압 레벨의 조절을 위한 전압 제어신호를 수신하는 수신 단자 및 상기 전압 제어신호에 따라 상기 메모리 장치의 동작 전압의 레벨을 조절하는 전압 조절부를 구비하고, 상기 레벨 조절된 동작 전압에 대응하는 동작 속도로서 메모리 동작이 수행되기 전에 상기 동작 전압의 레벨이 조절되는 것을 특징으로 한다.

Description

동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법{MEMORY DEVICE ADJUSTING OPERATION VOLTAGE, APPLICATION PROCESSOR CONTROLLING MEMORY DEVICE AND OPERATING METHOD OF MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것으로서, 자세하게는 동작 전압을 조절하는 메모리 장치, 메모리 장치를 제어하는 어플리케이션 프로세서 및 메모리 장치의 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 메모리 장치로서 반도체 메모리 장치는 그 용량 및 속도가 증가하고 있다. 반도체 메모리 장치의 일예로서 DRAM은 휘발성 메모리(volatile-memory)로서, 커패시터에 저장되어 있는 전하(charge)에 의해 데이터를 판정하는 메모리이다.
모바일 시스템에는 반도체 메모리 장치 및 각종 장치들을 제어하는 어플리케이션 프로세서(Application Processor, AP)가 채용될 수 있으며, 또한 어플리케이션 프로세서 내의 각종 기능 블록들의 파워를 조절하기 위한 파워 관리 집적회로(power management integrated circuit, PMIC)가 채용될 수 있다. 한편, 모바일 시스템 내에서 PMIC는 반도체 메모리 장치로 일정한 전원전압을 제공할 수 있는데, 반도체 메모리 장치에서 동작 성능을 저하시키지 않는 범위에서 전력을 효율적으로 관리할 필요가 있다.
본 발명의 일 목적은, 메모리 장치의 동작 속도를 예측하여 메모리 장치가 동작 속도의 변경에 대응하여 적절한 타이밍에서 동작 전압의 레벨을 조절하도록 관리할 수 있는 어플리케이션 프로세서를 제공하는 데 있다.
또한, 본 발명의 일 목적은, 메모리 장치가 동작 속도에 적합한 레벨의 동작 전압으로 적절한 타이밍에 변경되지 못함에 따른 메모리 동작 특성이 저하되는 문제를 방지하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는, 외부로부터 동작 속도 별 동작 전압 레벨의 조절을 위한 전압 제어신호를 수신하는 수신 단자 및 상기 전압 제어신호에 따라 상기 메모리 장치의 동작 전압의 레벨을 조절하는 전압 조절부를 구비하고, 상기 레벨 조절된 동작 전압에 대응하는 동작 속도로서 메모리 동작이 수행되기 전에 상기 동작 전압의 레벨이 조절되는 것을 특징으로 한다.
일 실시예에 따라, 상기 메모리 장치는 외부의 메모리 컨트롤 유닛과 통신하는 인터페이스부를 더 구비하고, 상기 수신 단자는, 상기 인터페이스부를 통해 상기 메모리 컨트롤 유닛으로부터의 신호를 수신하는 다수의 단자들 중 적어도 하나를 포함하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 전압 제어신호는 상기 메모리 장치와 통신하는 어플리케이션 프로세서 내의 DVFS 컨트롤러(dynamic voltage and frequency scaling controller)로부터 제공되고, 상기 전압 조절부는 외부의 파워 관리 집적회로(power management integrated circuit)로부터 제공되는 전원전압을 조절함으로써 상기 레벨 조절된 동작 전압을 생성하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 전압 제어신호는 제1 동작 속도에 따라 메모리 동작을 수행하는 도중, 상기 동작 전압의 레벨을 제2 동작 속도에 대응하는 레벨로 변동하도록 제어하는 신호이고, 상기 수신 단자는 상기 제2 동작 속도에 대응하는 주파수를 갖는 클록 신호가 수신되기 전에 상기 전압 제어신호를 수신하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 메모리 장치는 메모리 컨트롤 유닛으로부터 제공되는 클록 신호의 주파수를 검출하는 주파수 검출기를 더 구비하고, 상기 전압 조절부는 상기 전압 제어신호를 판단한 결과와 상기 클록 신호의 주파수를 검출한 결과에 기반하여 상기 동작 전압 레벨의 조절 타이밍을 변동하는 것을 특징으로 한다.
바람직하게는, 상기 전압 조절부는, 상기 전압 제어신호를 판단한 결과 메모리 동작 속도가 하이에서 로우로 변동되는 것으로 판단될 때, 상기 클록 신호의 주파수가 감소된 것으로 검출된 이후 상기 동작 전압의 레벨을 감소시키고, 상기 전압 제어신호를 판단한 결과 상기 메모리 동작 속도가 로우에서 하이로 변동되는 것으로 판단될 때, 주파수가 증가된 클록 신호를 수신하기 전에 상기 동작 전압의 레벨을 증가시키는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 메모리 장치의 동작 속도와 동작 전압 사이의 관계를 나타내는 테이블 정보를 저장하는 저장부를 더 구비하고, 상기 테이블 정보를 외부의 어플리케이션 프로세서로 제공하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 어플리케이션 프로세서는, 메모리 장치의 메모리 동작을 제어하는 메모리 컨트롤 유닛와, 상기 메모리 컨트롤 유닛으로부터 동작 속도에 관련된 상태 정보를 수신하고, 상기 상태 정보에 기반하여 상기 메모리 컨트롤 유닛으로 제공되는 전원전압을 조절하기 위한 파워 조절 커맨드를 출력함과 함께, 상기 상태 정보에 기반하여 상기 메모리 장치의 동작 전압의 레벨을 조절하기 위한 전압 제어신호를 출력하는 DVFS 컨트롤러(dynamic voltage and frequency scaling controller) 및 상기 전압 제어신호를 상기 메모리 장치로 제공하는 적어도 하나의 출력 단자를 구비하는 것을 특징으로 한다.
일 실시예에 따라, 상기 DVFS 컨트롤러는, 상기 메모리 컨트롤 유닛이 제1 동작 속도에 대응하는 제1 주파수를 갖는 클록 신호를 상기 메모리 장치로 제공하는 도중, 상기 메모리 장치가 상기 동작 전압의 레벨을 제2 동작 속도에 대응하는 레벨로 변동하도록 상기 전압 제어신호를 출력하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 DVFS 컨트롤러는, 상기 메모리 컨트롤 유닛이 상기 제2 동작 속도에 대응하는 제2 주파수를 갖는 클록 신호를 상기 메모리 장치로 제공하기 전에, 상기 전압 제어신호를 상기 메모리 장치로 제공하는 것을 특징으로 한다.
또한, 일 실시예에 따라, 상기 DVFS 컨트롤러는, 상기 메모리 장치로부터 동작 속도와 동작 전압 사이의 관계를 나타내는 테이블 정보를 수신하고, 상기 상태 정보와 상기 테이블 정보를 참조함에 의해 상기 전압 제어신호를 생성하는 것을 특징으로 한다.
상기와 같은 본 발명의 실시예들에 따르면, 어플리케이션 프로세서가 그 내부의 메모리 컨트롤 유닛의 동작 상태에 따라 메모리 장치의 동작 속도를 예측할 수 있으며, 예측 결과에 따라 메모리 장치의 동작 속도를 제어할 수 있으므로, 메모리 장치의 동작 특성을 향상할 수 있는 효과가 있다.
또한, 상기와 같은 본 발명의 실시예들에 따르면, 메모리 장치가 외부로부터의 제어 정보에 따라 동작 속도에 따른 동작 전압의 레벨을 미리 조절할 수 있으므로, 동작 전압 레벨 등의 환경을 동작 속도 변경에 미리 맞출 수 있어 메모리 동작 특성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 2는 도 1의 어플리케이션 프로세서의 구현 예를 나타내는 블록도이다.
도 3a,b는 전압 제어신호 일 통신 예를 나타내는 블록도이다.
도 4는 전압 제어신호의 다른 통신 예를 나타내는 블록도이다.
도 5는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 6은 메모리 장치가 어플리케이션 프로세서로 테이블 정보를 제공하는 예를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 어플리케이션 프로세서의 동작방법을 나타내는 플로우차트이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9는 본 발명의 실시예들에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 10a,b는 동작 전압의 레벨의 조절 타이밍을 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 어플리케이션 프로세서에서 메모리 컨트롤 유닛의 일 구현 예를 나타내는 블록도이다.
도 12 및 도 13은 변형 가능한 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 14a,b는 동작 속도 별 동작 전압 레벨에 관련된 테이블 정보 및 디바이스 정보를 나타내는 도면이다.
도 15 및 도 16은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 동작방법을 나타내는 플로우차트이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 일 동작 예를 나타내는 도면이다.
도 19는 본 발명의 변형 가능한 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 포함하는 컴퓨터 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 데이터 처리 시스템(10)을 나타내는 블록도이다.
도 1에 도시된 바와 같이, 데이터 처리 시스템(10)은 어플리케이션 프로세서(Application Processor, 100), 메모리 장치(200) 및 파워 관리 집적회로(PMIC, power management integrated circuit; 300)를 포함할 수 있다. 도 1에 도시된 데이터 처리 시스템(10)은 다양한 종류의 컴퓨팅 시스템에 해당할 수 있으며, 일 예로서 어플리케이션 프로세서(100)가 채용된 모바일 시스템에 해당할 수 있다.
데이터 처리 시스템(10)은 다양한 종류의 메모리 장치(200)를 포함할 수 있다. 예컨대, 메모리 장치(200)는 다양한 종류의 반도체 메모리 장치에 해당할 수 있으며, 일 실시예에 따라 DDR SDRAM(Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리(Dynamic Ramdom Access Memory, DRAM)일 수 있다.
어플리케이션 프로세서(100)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(100)는 DVFS 컨트롤러(dynamic voltage and frequency scaling controller, 110) 및 메모리 컨트롤 유닛(120)을 포함할 수 있다. DVFS 컨트롤러(110)는, 어플리케이션 프로세서(100) 내의 각종 기능 블록들의 동작 상태를 판단하고, 판단 결과에 따라 각종 기능 블록들의 파워를 조절하기 위한 파워 조절 커맨드(CMD_pow)를 PMIC(130)로 제공할 수 있다. PMIC(130)는 파워 조절 커맨드(CMD_pow)에 응답하여 어플리케이션 프로세서(100) 내의 각종 기능 블록들로 제공되는 전원전압(Vol_ap)의 레벨을 조절할 수 있다.
또한, 메모리 컨트롤 유닛(120)은 메모리 장치(200)를 억세스할 수 있으며, 일 예로서 어플리케이션 프로세서(100)의 동작에 따라 메모리 장치(200)에 데이터를 기록하거나 메모리 장치(200)로부터 데이터를 독출할 수 있다. 메모리 컨트롤 유닛(120)은 메모리 장치(200)와 인터페이스할 수 있으며, 메모리 동작과 관련하여 메모리 장치(200)로 기록 및 독출 등의 각종 커맨드(CMD)를 제공할 수 있다.
일 실시예에 따라, 어플리케이션 프로세서(100)는 메모리 장치(200)로 전압 제어신호(Ctrl_vol)를 제공할 수 있다. 예컨대, 어플리케이션 프로세서(100)의 DVFS 컨트롤러(110)가 전압 제어신호(Ctrl_vol)를 생성하고 이를 메모리 장치(200)로 제공할 수 있다. 일 구현 예로서, 어플리케이션 프로세서(100)는 DVFS 컨트롤러(110)와 메모리 장치(200) 사이의 통신을 위한 하나 이상의 출력 단자들(예컨대, 전용 단자)을 포함하고, 전압 제어신호(Ctrl_vol)는 출력 단자를 통해 DVFS 컨트롤러(110)로부터 메모리 장치(200)로 직접 제공될 수 있다.
또는, DVFS 컨트롤러(110)로부터의 전압 제어신호(Ctrl_vol)는 메모리 컨트롤 유닛(120)을 통해 메모리 장치(200)로 제공될 수 있다. 일 실시예에 따라, 메모리 컨트롤 유닛(120)은 전압 제어신호(Ctrl_vol)에 따라 메모리 컨트롤 유닛(120)과 메모리 장치(200)의 인터페이싱 방식에 적합한 커맨드(예컨대, 전압 제어 커맨드)를 생성하고, 생성된 전압 제어 커맨드를 전압 제어신호(Ctrl_vol)로서 메모리 컨트롤 유닛(120) 내의 인터페이스부를 통해 출력할 수 있다. 일 예로서, 어플리케이션 프로세서(100)는 메모리 컨트롤 유닛(120) 내의 인터페이스부와 메모리 장치(200) 사이의 통신을 위한 다수 개의 출력 단자들(예컨대, 메모리 단자)을 포함할 수 있으며, 상기 전압 제어신호(Ctrl_vol)는 적어도 하나의 출력 단자를 통해 메모리 장치(200)로 제공될 수 있다.
메모리 장치(200)는 전압 조절부(210)를 포함할 수 있다. 메모리 장치(200)는 PMIC(130)로부터 전원전압(Vol_mem)을 수신하고, 이의 전압 레벨을 조절하여 출력할 수 있다. 즉, 전압 조절부(210)는 PMIC(300)로부터의 전원전압(Vol_mem)의 레벨을 조절함으로써, 메모리 장치(200) 내의 각종 회로 블록들로 제공되는 동작 전압의 레벨을 조절할 수 있다.
일 실시예에 따라, 전압 조절부(210)는 어플리케이션 프로세서(100)로부터의 전압 제어신호(Ctrl_vol)에 응답하여 전원전압(Vol_mem)의 레벨을 조절함으로써, 레벨 조절된 동작 전압을 생성할 수 있다. 일 예로서, 메모리 장치(200)는 다수의 단계들의 동작 상태에서 메모리 동작을 수행할 수 있으며, 동작 상태에 따라 고속 메모리 동작 또는 저속 메모리 동작을 수행할 수 있다. 또한, 각각의 동작 상태에서 필요한 동작 전압의 레벨의 범위가 기 설정될 수 있으며, 일 예로서 고속 메모리 동작에서 메모리 장치(200)는 고주파수와 고전압에서 동작할 수 있으며, 저속 메모리 동작에서 메모리 장치(200)는 저주파수와 저전압에서 동작할 수 있다.
일 실시예에 따라, 어플리케이션 프로세서(100)는 메모리 장치(200)의 동작 속도를 판단(또는, 예측)하고, 그 판단 결과에 기반하여 전압 제어신호(Ctrl_vol)를 메모리 장치(200)로 출력할 수 있다. 예컨대, 메모리 컨트롤 유닛(120)과 메모리 장치(200)는 동일한 주파수 도메인(또는, 동일한 속도)에서 동작할 수 있으며, 이에 따라 메모리 컨트롤 유닛(120)의 동작 상태를 확인함으로써 메모리 장치(200)의 동작 속도가 판단될 수 있다.
일 실시예에 따라, DVFS 컨트롤러(110)는 메모리 컨트롤 유닛(120)으로부터 동작 상태에 관련된 정보(이하, 상태 정보)를 수신하고, 수신된 상태 정보를 참조하여 메모리 장치(200)의 동작 전압의 레벨을 조절하기 위한 전압 제어신호(Ctrl_vol)를 출력할 수 있다. 예컨대, 메모리 컨트롤 유닛(120)은 메모리 장치(200)에 대한 작업 로드를 확인할 수 있으며, 확인된 작업 로드의 정도에 따라 메모리 동작을 고속으로 수행할 지 또는 저속으로 수행할 지를 판단할 수 있다.
일 예로서, 메모리 컨트롤 유닛(120)은 메모리 동작의 요청을 위한 커맨드들을 저장하는 커맨드 큐(미도시)를 포함할 수 있으며, 커맨드 큐에 저장된 커맨드들의 개수에 따라 작업 로드를 확인할 수 있다. 예컨대, 커맨드 큐에 저장된 커맨드들의 개수가 많은 경우, 메모리 컨트롤 유닛(120)은 현재 시점 또는 소정 시간 이후에 출력되는 커맨드에 대해서는 고속 처리 동작을 수행할 수 있다. 반면에, 커맨드 큐에 저장된 커맨드들의 개수가 적은 경우, 메모리 컨트롤 유닛(120)은 현재 시점 또는 소정 시간 이후에 출력되는 커맨드에 대해서는 저속 처리 동작을 수행할 수 있다.
메모리 컨트롤 유닛(120)은 동작 상태에 관련된 상태 정보를 DVFS 컨트롤러(110)로 제공한다. 일 예로서, 동작 상태가 저속에서 고속으로 변경되는 경우, 메모리 컨트롤 유닛(120)은 상태 정보를 DVFS 컨트롤러(110)로 출력함과 함께, 메모리 장치(200)로 고주파수를 갖는 클록 신호를 제공함에 의해 고속으로 메모리 동작을 수행할 수 있다. 또는, 메모리 컨트롤 유닛(120)은 상태 정보를 DVFS 컨트롤러(110)로 출력한 후, 소정 시간이 지난 시점에서 메모리 장치(200)로 고주파수를 갖는 클록 신호를 제공함에 의해 고속으로 메모리 동작을 수행할 수 있다.
이와 유사하게, 동작 상태가 고속에서 저속으로 변경되는 경우, 메모리 컨트롤 유닛(120)은 상태 정보를 DVFS 컨트롤러(110)로 출력하는 시점이나 또는 소정의 시간이 지난 시점에서, 메모리 장치(200)로 저주파수를 갖는 클록 신호를 제공함에 의해 저속으로 메모리 동작을 수행할 수 있다.
한편, 메모리 컨트롤 유닛(120)으로부터의 상태 정보가 DVFS 컨트롤러(110)로 제공되면, DVFS 컨트롤러(110)는 수신된 상태 정보에 따라 메모리 장치(200)에 적합한 동작 전압의 레벨을 판단할 수 있으며, 메모리 장치(200)의 동작 전압의 레벨을 조절하기 위한 전압 제어신호(Ctrl_vol)를 생성할 수 있다.
전술한 실시예에 따라, 메모리 장치(200)는 동작 속도가 변경되기 전에 전압 제어신호(Ctrl_vol)에 응답하여 동작 전압의 레벨을 조절할 수 있다. 즉, 실제 수신되는 클록 신호의 주파수가 변경되기 전(또는, 메모리 동작 속도가 변경되기 전)에 전압 제어신호(Ctrl_vol)에 응답하여 동작 전압의 레벨을 미리 조절할 수 있으므로, 메모리 장치(200)의 동작 속도와 동작 전압의 레벨이 매칭되지 않는 문제가 방지될 수 있다. 또한, 일 실시예에 따라, 메모리 장치(200)는 전압 제어신호(Ctrl_vol)와 함께 클록 신호의 주파수 검출 결과를 이용하여 동작 전압의 레벨을 조절할 수 있으며, 이로써 동작 속도와 동작 전압의 레벨의 미스매칭에 따른 동작 특성 저하를 방지할 수 있다.
도 2는 도 1의 어플리케이션 프로세서의 구현 예를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 어플리케이션 프로세서(100)는 DVFS 컨트롤러(110), 메모리 컨트롤 유닛(120), 중앙 처리 장치(130) 및 페리 블록(Peri blocks, 140)을 포함할 수 있다. 상기와 같은 어플리케이션 프로세서(100)의 각종 기능 블록들은 시스템 버스를 통해 상호 통신할 수 있다.
중앙 처리 장치(130)는 어플리케이션 프로세서(100) 내의 각종 기능 블록들을 제어할 수 있다. 또한, 중앙 처리 장치(130)는 메모리 컨트롤 유닛(120)을 통해 외부의 메모리 장치(200)로 데이터의 억세스 요청을 제공할 수 있다. 페리 블록(140)은 중앙 처리 장치(130)를 제외한 부수적 블록에 해당할 수 있으며, 일 예로서, 페리 블록(140)은 IO 인터페이스 블록(input/output interface block), USB 호스트 블록(universal serial bus host block), USB 슬레이브 블록(universal serial bus slave block) 등 다양한 종류의 기능 블록들을 포함할 것이다.
메모리 컨트롤 유닛(120)은 중앙 처리 장치(130)로부터의 요청에 따른 커맨드를 메모리 장치(200)를 출력할 수 있다. 메모리 컨트롤 유닛(120)은 입출력 블록(121)을 통해 메모리 장치(200)와 통신할 수 있으며, 입출력 블록(121)은 메모리 장치(200)와의 인터페이스를 수행하는 인터페이스부(미도시)를 포함할 수 있다. 이와 유사하게, 메모리 장치(200)는 입출력 블록(201)을 통해 메모리 컨트롤 유닛(120)과 통신할 수 있으며, 입출력 블록(201)은 메모리 컨트롤 유닛(120)과의 인터페이스를 수행하는 인터페이스부(미도시)를 포함할 수 있다. 또한, 일 실시예에 따라, 메모리 장치(200)는 어플리케이션 프로세서(100) 내의 다른 기능 블록(예컨대, DVFS 컨트롤러(110))과도 통신할 수 있으며, 이 경우 입출력 블록(201)은 DVFS 컨트롤러(110)와의 통신을 위한 회로를 더 포함할 수도 있다.
어플리케이션 프로세서(100)는 메모리 컨트롤 유닛(120)과 메모리 장치(200) 사이의 통신을 위해 할당된 하나 이상의 입출력 단자들(예컨대, 제1 단자들)을 포함할 수 있다. 메모리 컨트롤 유닛(120)은 제1 단자들을 통해 메모리 장치(200)로 커맨드 및 어드레스를 제공할 수 있으며, 또한 제1 단자들을 통해 메모리 장치(200)와 데이터를 송수신할 수 있다. 일 실시예에 따라, 메모리 장치(200)의 동작 전압의 변경을 요청하기 위한 전압 제어신호(Ctrl_vol)가 메모리 컨트롤 유닛(120)의 입출력 블록(121)을 통해 제공되는 경우, 상기 전압 제어신호(Ctrl_vol)는 제1 단자들 중 일부를 통해 메모리 장치(200)로 제공될 수 있다.
변형 가능한 실시예에 따라, 어플리케이션 프로세서(100)는 메모리 장치(200)와 통신하는 적어도 하나의 입출력 단자(예컨대, 제2 단자)를 더 포함할 수 있다. 또한, 메모리 장치(200)는 메모리 컨트롤 유닛(120)과 신호를 송수신하는 하나 이상의 입출력 단자들(예컨대, 제3 단자들)을 포함할 수 있다. 또한, 메모리 장치(200)는 DVFS 컨트롤러(110)와 직접 통신하기 위한 적어도 하나의 입출력 단자(예컨대, 제4 단자)를 더 포함할 수 있다. 예컨대, 메모리 장치(200)는, 메모리 컨트롤 유닛(120)과의 인터페이스를 위한 제3 단자들 이외에 DVFS 컨트롤러(110)와 통신하기 위한 상기의 제4 단자를 더 포함할 수 있다. 어플리케이션 프로세서(100)는 하나 이상의 제2 단자를 통해 메모리 장치(200)로 다양한 종류의 정보들을 제공할 수 있다. 일 실시예에 따라, 메모리 장치(200)의 동작 전압의 변경을 요청하기 위한 전압 제어신호(Ctrl_vol)는 제2 단자 및 제4 단자를 통해 메모리 장치(200)로 제공될 수 있다.
DVFS 컨트롤러(110)는 어플리케이션 프로세서(100) 내의 각종 기능 블록들 각각의 동작 속도별 파워 제어를 위한 파워 조절 커맨드(CMD_pow)를 PMIC(300)로 제공할 수 있다. DVFS 컨트롤러(110)는 어플리케이션 프로세서(100) 내의 각종 기능 블록들 각각으로부터 상태 정보를 수신하고, 수신된 상태 정보를 통해 기능 블록들 각각의 동작 속도를 판단하거나 또는 예측할 수 있다. 전술한 실시예에서와 같이, 기능 블록들 각각의 작업 로드에 관련된 상태 정보에 따라 동작 속도의 판단 또는 예측이 가능하다.
일 실시예에 따라, DVFS 컨트롤러(110)는 메모리 컨트롤 유닛(120)으로부터 상태 정보(MCU_Status)를 수신하고, 메모리 컨트롤 유닛(120)으로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 제공할 수 있다. 또한, DVFS 컨트롤러(110)는 중앙 처리 장치(130)로부터 상태 정보(CPU_Status)를 수신하고, 중앙 처리 장치(130)로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 제공할 수 있다. 또한, DVFS 컨트롤러(110)는 페리 블록(140)으로부터 상태 정보(Peri_Status)를 수신하고, 페리 블록(140)으로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 제공할 수 있다.
메모리 컨트롤 유닛(120)과 메모리 장치(200)는 동일한 주파수 도메인에서 동작함에 따라 그 동작 속도가 서로 동일할 수 있다. 이에 따라, DVFS 컨트롤러(110)는 메모리 컨트롤 유닛(120)으로부터의 상태 정보(MCU_Status)에 따라, 메모리 컨트롤 유닛(120)과 메모리 장치(200)의 동작 속도를 판단할 수 있다.
DVFS 컨트롤러(110)는 판단된 동작 속도에 따라 메모리 컨트롤 유닛(120)으로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 제공할 수 있다. 또한, PMIC(300)는 어플리케이션 프로세서(100) 외부의 구성으로서 메모리 장치(200)로는 일정한 레벨의 전원전압(Vol_mem)을 제공할 수 있으며, DVFS 컨트롤러(110)는 메모리 장치(200) 내부에서 동작 전압의 레벨을 조절하도록 요청하는 전압 제어신호(Ctrl_vol)를 메모리 장치(200)로 제공할 수 있다.
메모리 장치(200)는 전압 제어신호(Ctrl_vol)에 응답하여 PMIC(300)로부터의 전원전압(Vol_mem)의 레벨을 조절하고, 이에 따라 레벨 조절된 내부 전압을 동작 전압으로서 생성할 수 있다. 전술한 실시예에 따라, 메모리 장치(200)는 동작 속도가 변경되기 전(또는, 메모리 컨트롤 유닛(120)으로부터 제공되는 클록 신호의 주파수가 변경되기 전)에, 동작 전압의 레벨을 미리 조절할 수 있다.
또한, 전술한 실시예에 따라, 메모리 장치(200)는 동작 속도의 변경에 대응하여 동작 전압 레벨의 조절 시점을 다양하게 설정할 수 있다. 예컨대, 전압 제어신호(Ctrl_vol)가 동작 전압 레벨의 증가를 요청하는 신호인 경우, 메모리 장치(200)는 실제 동작 속도가 상승하기 전에 동작 전압의 레벨을 증가시킬 수 있으므로, 안정적인 고속의 메모리 동작이 가능하다. 또한, 전압 제어신호(Ctrl_vol)가 동작 전압 레벨의 감소를 요청하는 신호인 경우, 메모리 장치(200)는 동작 전압의 레벨을 미리 감소시킴이 없이, 실제 동작 속도가 하강하는 시점(또는, 낮은 주파수의 클록 신호가 수신되는 시점)에서 동작 전압의 레벨을 감소시킴으로써 안정적인 고속의 메모리 동작이 가능하다.
도 3a,b는 전압 제어신호(Ctrl_vol)의 일 통신 예를 나타내는 블록도이다.
도 3a를 참조하면, 어플리케이션 프로세서(100)는 DVFS 컨트롤러(110)와 메모리 컨트롤 유닛(120)을 포함할 수 있으며, DVFS 컨트롤러(110)는 외부의 메모리 장치(200)와 통신하기 위한 메모리 인터페이스(111)를 포함할 수 있다. 또한, 어플리케이션 프로세서(100)는 메모리 장치(200)와 통신하는 다수의 단자들을 포함할 수 있으며, 예컨대 메모리 컨트롤 유닛(120)과 메모리 장치(200) 사이의 통신을 위한 하나 이상의 제1 단자(101)와, DVFS 컨트롤러(110)와 메모리 장치(200) 사이의 통신을 위한 하나 이상의 제2 단자(102)를 포함할 수 있다.
DVFS 컨트롤러(110)는 제2 단자(102)를 통해 전압 제어신호(Ctrl_vol)를 메모리 장치(200)로 출력하고, 메모리 장치(200)는 전압 제어신호(Ctrl_vol)에 응답하여 동작 전압의 레벨을 조절하는 전압 조절부(210)를 포함할 수 있다.
DVFS 컨트롤러(110)의 메모리 인터페이스(111)는 메모리 장치(200)와의 인터페이싱을 수행하며, 예컨대 메모리 컨트롤 유닛(120)과 메모리 장치(200) 사이의 인터페이싱 형식을 따르는 커맨드를 전압 제어신호(Ctrl_vol)로서 메모리 장치(200)로 제공할 수 있다. 일 예로서, 메모리 인터페이스(111)는 커맨드 형식을 갖는 전압 제어 커맨드(CMD_vol)를 전압 제어신호(Ctrl_vol)로서 제2 단자(102)를 통해 메모리 장치(200)로 제공할 수 있다.
이와 함께, 메모리 장치(200)는 메모리 컨트롤 유닛(120)과 신호를 송수신하는 하나 이상의 제3 단자(202)와 DVFS 컨트롤러(110)와 신호를 송수신하는 하나 이상의 제4 단자(203)를 포함할 수 있다. 메모리 장치(200)는 메모리 동작과 관련하여 커맨드/어드레스 및 데이터를 제3 단자(202)를 통해 송수신하며, 또한 어플리케이션 프로세서(100)로부터의 전압 제어 커맨드(CMD_vol)를 제4 단자(203)를 통해 수신할 수 있다.
한편, 도 3b를 참조하면, DVFS 컨트롤러(110)는 하나 이상의 비트들을 포함하는 전압 제어 정보(Info_vol)를 전압 제어신호(Ctrl_vol)로서 메모리 장치(200)로 제공할 수 있다. 이 때, 메모리 장치(200)는 제4 단자(203)를 통해 전압 조절 정보(Info_vol)를 수신할 수 있다.
도 4는 전압 제어신호(Ctrl_vol)의 다른 통신 예를 나타내는 블록도이다. 도 4의 예에서는, 전압 제어신호(Ctrl_vol)가 메모리 컨트롤 유닛(120)을 통해 메모리 장치(200)로 제공되는 예가 도시된다.
도 4를 참조하면, DVFS 컨트롤러(110)는 전압 제어신호(Ctrl_vol)를 메모리 컨트롤 유닛(120)으로 제공하고, 메모리 컨트롤 유닛(120)은 전압 제어신호(Ctrl_vol)를 전술한 하나 이상의 제1 단자(101)를 통해 메모리 장치(200)로 출력할 수 있다. 메모리 컨트롤 유닛(120)은 메모리 장치(200)와 통신하는 인터페이스부(미도시)를 포함할 수 있으며, 커맨드 형식을 갖는 전압 제어 커맨드(CMD_vol)가 전압 제어신호(Ctrl_vol)로서 제1 단자(101)를 통해 메모리 장치(200)로 제공될 수 있다. 메모리 장치(200)는 메모리 컨트롤 유닛(120)과의 인터페이싱에 이용되는 하나 이상의 제2 단자(202)를 통해 전압 제어신호(Ctrl_vol)를 수신할 수 있다.
도 5는 도 1의 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 5를 참조하면, 메모리 장치(200)는 전압 조절부(210), 제어신호 생성부(220), 메모리 셀 어레이(230) 및 페리 회로(240)를 포함할 수 있다.
메모리 장치(200)는 PMIC로부터 전원전압(Vol_mem)을 제공받으며, 전압 조절부(210)는 어플리케이션 프로세서로부터의 전압 제어신호(Ctrl_vol)에 따라 전원전압(Vol_mem)의 레벨을 조절하여 각종 내부 전압들을 생성할 수 있다. 메모리 셀 어레이(230)는 데이터를 저장하는 다수의 메모리 셀들을 포함할 수 있으며, 페리 회로(240)는 데이터의 기록 및 독출에 관련된 다양한 종류의 회로들을 포함할 수 있다. 전압 조절부(210)는 내부 전압들로서 메모리 셀 어레이(230)로 제공되는 셀 전압(Vol_cell)과 페리 회로(240)로 제공되는 페리 전압(Vol_peri)을 생성하고, 또한 그 레벨을 조절할 수 있다.
일 실시예에 따라, 제어신호 생성부(220)는 어플리케이션 프로세서로부터의 전압 제어신호(Ctrl_vol)를 수신하고, 전압 제어신호(Ctrl_vol)를 처리한 결과를 전압 조절부(210)로 제공할 수 있다. 일 실시예에 따라, 전압 제어신호(Ctrl_vol)가 전압 제어 커맨드에 해당하는 경우, 제어신호 생성부(220)는 커맨드 디코딩 기능을 수행하는 구성일 수 있다. 또는, 전압 제어신호(Ctrl_vol)가 하나 이상의 비트들을 포함하는 정보에 해당하는 경우, 제어신호 생성부(220)는 비트 값에 따른 내부 제어신호를 생성하는 구성일 수 있다.
도 6은 메모리 장치가 어플리케이션 프로세서로 테이블 정보를 제공하는 예를 나타내는 블록도이다. 도 6에 도시된 구성들을 설명함에 있어서, 전술한 실시예에서와 중복되는 내용은 그 구체적인 설명이 생략된다.
도 6을 참조하면, 메모리 장치(200)는 전압 조절부(210)와 테이블 정보 저장부(250)를 포함할 수 있으며, 테이블 정보 저장부(250)에는 메모리 장치(200)의 동작 속도에 따른 동작 전압의 범위에 관련된 테이블 정보가 저장될 수 있다. 일 예로서, 메모리 장치(200)가 특정 동작 속도로서 동작하는 경우, 메모리 장치(200)는 소정의 레벨 범위를 갖는 동작 전압에 따라 메모리 장치(200)가 동작하도록 설정될 수 있다. 또한, 일 예로서, 테이블 정보는 다수의 레벨의 동작 속도들 각각에 대응하는 동작 전압의 범위를 나타내는 속도-전압 정보(Info_SV)를 포함할 수 있다. 또한, 일 예로서, 테이블 정보 저장부(250)는 정보를 불휘발성하게 저장하는 저장 수단(예컨대, 퓨즈 어레이 등)으로 구현될 수 있다.
데이터 처리 시스템(10)의 초기 구동시나 정상 동작시에, 테이블 정보 저장부(250)에 저장된 속도-전압 정보(Info_SV)가 독출되어 DVFS 컨트롤러(110)로 제공될 수 있다. 또한, 전술한 실시예에 따라, 메모리 컨트롤 유닛(120)은 동작 속도에 관련된 상태 정보(MCU_Status)를 DVFS 컨트롤러(110)로 제공할 수 있다. DVFS 컨트롤러(110)는 상태 정보(MCU_Status)와 속도-전압 정보(Info_SV)를 통해 메모리 컨트롤 유닛(120)의 동작 속도에 대응되는 동작 전압의 레벨을 판단할 수 있다. DVFS 컨트롤러(110)는 메모리 컨트롤 유닛(120)으로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 제공할 수 있다. 또한, DVFS 컨트롤러(110)는 메모리 장치(200) 내부에서 동작 전압 레벨을 조절하기 위한 전압 제어신호(Ctrl_vol)를 메모리 장치(200)로 제공할 수 있다.
도 7은 본 발명의 일 실시예에 따른 어플리케이션 프로세서의 동작방법을 나타내는 플로우차트이다. 도 7에서는 메모리 장치(200)가 DRAM으로 구현되는 예가 도시된다.
도 1 및 도 7을 참조하면, 어플리케이션 프로세서(100)는 DRAM(200)으로부터 테이블 정보를 수신할 수 있으며, 상기 테이블 정보는 DRAM(200)의 동작 상태에 따른 속도-전압 정보를 포함할 수 있다(S11). 일 예로서, 속도-전압 정보는 DRAM(200)의 동작 클록신호의 주파수에 따른 동작 전압의 레벨을 나타내는 정보일 수 있다.
어플리케이션 프로세서(100) 내의 메모리 컨트롤 유닛(120)은 메모리 동작의 속도를 예측(또는, 판단)할 수 있으며, 일 예로서 작업 로드에 따라 메모리 동작의 속도를 예측할 수 있다. 예컨대, 메모리 컨트롤 유닛(120)은 현재 또는 소정 시점 이후에 메모리 동작의 속도가 변경됨을 판단할 수 있으며, 메모리 컨트롤 유닛(120)의 동작 속도에 관련된 MCU 상태 정보(MCU_Status)를 DVFS 컨트롤러(110)로 제공할 수 있다.
DVFS 컨트롤러(110)는 테이블 정보와 MCU 상태 정보(MCU_Status)를 참조하여 메모리 컨트롤 유닛(120)과 DRAM(200)에 대한 전압 조절 정보를 판단할 수 있다(S12). 상기 판단 결과에 따라, DVFS 컨트롤러(110)는 메모리 컨트롤 유닛(120)으로 제공되는 전원전압의 조절을 위해 파워 조절 커맨드(CMD_Pow)를 PMIC(300)로 전송할 수 있다(S13). 또한, DVFS 컨트롤러(110)는 DRAM(200) 내부에서 동작 전압의 레벨이 조절되도록 전압 제어신호(Ctrl_vol)를 DRAM(200)으로 전송할 수 있다(S14).
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 8에서는 메모리 장치(200)가 DRAM으로 구현되는 예가 도시된다.
도 1 및 도 8을 참조하면, DRAM(200)은 어플리케이션 프로세서(100)로 동작 상태에 따른 속도-전압 정보를 포함하는 테이블 정보를 전송할 수 있다(S21). 또한, DRAM(200)은 어플리케이션 프로세서(100)로부터 제공되는 클록 신호 및 PMIC(300)로부터 제공되는 전원전압에 따라 메모리 동작을 수행할 수 있으며, 일 예로서 어플리케이션 프로세서(100) 내의 메모리 컨트롤 유닛(120)으로부터 제공되는 클록 신호에 따라 고속 또는 저속으로 동작할 수 있다.
어플리케이션 프로세서(100) 내부에서 DRAM(200)의 메모리 동작의 속도를 예측 또는 판단한 결과에 따라 전압 제어신호(Ctrl_vol)를 출력하고, DRAM(200)은 전압 제어신호(Ctrl_vol)를 수신할 수 있다(S22). DRAM(200)은 전압 제어신호(Ctrl_vol)에 따라 PMIC(300)로부터 제공되는 전원전압의 레벨을 조절함에 의해 동작 전압의 레벨을 변경할 수 있으며(S23), 이후 어플리케이션 프로세서(100)로부터 수신된 클록 신호의 주파수가 변경됨에 따라, 상기 내부 전압의 레벨이 변경된 상태에서 변경된 동작 속도에 따른 메모리 동작을 수행할 수 있다(S24).
도 9는 본 발명의 실시예들에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 장치(400)는 주파수 검출기(410), 제어신호 생성부(420) 및 전압 조절부(430)를 포함할 수 있다. 주파수 검출기(410)는 어플리케이션 프로세서로부터 제공되는 클록 신호(CLK)를 수신하고, 상기 클록 신호(CLK)의 주파수를 검출할 수 있다. 또한, 제어신호 생성부(420)는 어플리케이션 프로세서로부터 제공되는 전압 제어신호(Ctrl_vol)를 수신하고, 상기 전압 제어신호(Ctrl_vol)에 대한 처리 동작을 수행할 수 있다. 제어신호 생성부(420)는 처리 결과에 따라 동작 전압의 레벨의 증가 또는 감소되도록 제어하는 내부 제어신호(Ctrl_int)를 출력할 수 있다.
전압 조절부(430)는 주파수 검출기(410)로부터의 검출 결과(Det_freq)와 제어신호 생성부(420)로부터의 내부 제어신호(Ctrl_int)에 따라 전원전압(Vol_mem)의 레벨을 조절하고 이에 따라 그 레벨이 조절된 동작 전압(Vol_int)를 생성할 수 있다. 레벨이 조절된 동작 전압(Vol_int)은 메모리 장치(400) 내의 각종 회로들로 제공될 수 있다. 일 실시예에 따라, 전압 조절부(430)는 검출 결과(Det_freq)와 내부 제어신호(Ctrl_int)에 따라 동작 전압(Vol_int)의 레벨이 조절되는 타이밍을 변경할 수 있다.
도 10a,b는 동작 전압의 레벨의 조절 타이밍을 나타내는 도면이다. 도 9 및 도 10a,b을 참조하여, 동작 전압의 레벨 조절 타이밍의 다양한 예를 설명한다.
도 10a에서는 메모리 장치(400)의 동작 속도가 고속에서 저속으로 변경되는 예가 도시된다. 메모리 장치(400)의 동작 속도가 변경되기 전에, 메모리 장치(400)는 어플리케이션 프로세서로부터 전압 제어신호(Ctrl_vol)를 수신할 수 있다.
내부 제어신호(Ctrl_int)는 전압 레벨을 증가 또는 감소시키기 위한 제어신호에 해당하며, 이에 따라 내부 제어신호(Ctrl_int)를 통해 동작 전압(Vol_int)의 레벨이 증가할 것인지 또는 감소될 것인지가 판단될 수 있다. 예컨대, 동작 속도가 고속에서 저속으로 변경됨에 따라 동작 전압의 레벨이 감소하는 것으로 판단될 수 있다. 즉, 메모리 장치(400)는 현재 고속으로 동작하는 상태이며, 소정 시간 후에 저속 동작으로 변경되는 것으로 판단될 수 있다.
내부 제어신호(Ctrl_int)가 동작 전압 레벨이 감소되도록 제어하는 신호인 경우, 전압 조절부(430)는 내부 제어신호(Ctrl_int)의 수신에도 불구하고, 동작 전압(Vol_int)의 레벨을 감소함이 없이 고전압 상태를 유지시킨다. 이후, 메모리 장치(400)의 동작 속도가 저속으로 변경됨에 따라, 메모리 장치(400)는 어플리케이션 프로세서로부터 상대적으로 낮은 주파수의 클록 신호를 수신할 수 있다. 상기 클록 신호의 주파수 변경에 따른 검출 결과(Det_freq)가 전압 조절부(430)로 제공되면, 전압 조절부(430)는 동작 전압(Vol_int)의 레벨을 감소하여 출력한다. 이에 따라, 메모리 장치(400)가 고속으로 동작하는 도중에 동작 전압(Vol_int)의 레벨이 감소되는 것이 방지될 수 있다.
한편, 도 10b에서는 메모리 장치(400)의 동작 속도가 저속에서 고속으로 변경되는 예가 도시된다.
내부 제어신호(Ctrl_int)에 따라, 동작 전압(Vol_int)의 레벨이 증가하는 것으로 판단될 수 있다. 즉, 메모리 장치(400)는 현재 저속으로 동작하는 상태이며, 소정 시간 후에 고속 동작으로 변경되는 것으로 판단될 수 있다.
전압 조절부(430)는 내부 제어신호(Ctrl_int)의 수신에 응답하여 동작 전압(Vol_int)의 레벨을 증가하여 출력한다. 즉, 주파수 변경에 따른 검출 결과(Det_freq)가 수신되기 전에 동작 전압(Vol_int)의 레벨이 증가될 수 있다.
이후, 메모리 장치(400)의 동작 속도가 고속으로 변경됨에 따라, 메모리 장치(400)는 어플리케이션 프로세서로부터 상대적으로 높은 주파수의 클록 신호를 수신할 수 있다. 전술한 동작에 따라, 메모리 장치(400)의 동작 속도가 고속으로 변경되기 전에 미리 동작 전압(Vol_int)의 레벨이 증가될 수 있으므로, 동작 속도가 고속으로 변경된 직후 동작 전압(Vol_int)의 레벨이 고속 동작에서의 레벨 범위 내로 진입하지 못함에 따라 메모리 동작의 성능이 저하되는 것이 방지될 수 있다.
도 11은 본 발명의 일 실시예에 따른 어플리케이션 프로세서에서 메모리 컨트롤 유닛의 일 구현 예를 나타내는 블록도이다. 도 11에서는 어플리케이션 프로세서 내의 메모리 컨트롤 유닛이 전술한 실시예에 따른 전압 제어신호를 메모리 장치로 제공하는 예가 도시된다.
도 11을 참조하면, 메모리 컨트롤 유닛(500)은 프로세싱 유닛(510), 커맨드 생성부(520), 커맨드 큐(530) 및 인터페이스부(540)를 포함할 수 있다. 도 11에 도시되지 않았으나, 메모리 콘트롤러(500)는 메모리 장치를 제어하기 위한 각종 다른 기능 블록들을 더 구비할 수도 있다. 또한, 도 11에 도시된 메모리 콘트롤러(500)의 기능 블록들 및 그 신호 송수신 관계는 하나의 예에 불과한 것으로서, 각종 기능 블록들 및 그 신호 송수신 관계를 변형하여도 본 발명의 실시예들에 따른 각종 기능들을 수행할 수 있다.
프로세싱 유닛(510)은 메모리 콘트롤러(500)의 전반적인 동작을 제어하며, 이에 따라 메모리 콘트롤러(500)에 구비되는 각종 기능 블록들을 제어할 수 있다. 또한, 커맨드 생성부(520)는 호스트로부터의 억세스 요청(Req)에 따른 커맨드(CMD)를 생성하고, 또한 전술한 DVFS 컨트롤러로부터의 전압 제어신호(Ctrl_vol)에 따라 전압 제어 커맨드(CMD_vol)를 생성할 수 있다. 커맨드 생성부(520)에서 생성된 각종 커맨드들은 커맨드 큐(530)에 저장될 수 있다.
프로세싱 유닛(510)의 제어 하에서, 커맨드 큐(530)에 저장된 커맨드들의 출력 순서가 조절될 수 있다. 예컨대, 커맨드 큐(530)에 저장된 커맨드들의 정보나 커맨드들의 출력 상태를 참조함에 의해 커맨드 큐(530)에 저장된 커맨드들의 출력 순서가 조절될 수 있다. 일 실시예에 따라, 프로세싱 유닛(510)이 커맨드들의 정보나 출력 상태를 참조하여 순서 제어신호(Ctrl_order)를 생성할 수 있다.
커맨드 큐(530)에는 메모리 동작과 관련하여 다양한 종류의 커맨드들이 저장될 수 있다. 일 예로서, 메모리 콘트롤러(500)는 커맨드 큐(530)에 저장된 커맨드들의 개수(또는, 작업 로드)에 따라 메모리 동작 속도를 변경할 수 있으며, 이에 따라 커맨드 큐(530)에는 고속으로 동작할 커맨드들(CMD_high)과 저속으로 동작할 커맨드들(CMD_low)이 저장될 수 있으며, 또한 메모리 장치 내의 동작 전압의 레벨을 조절하기 위한 전압 제어 커맨드(CMD_vol)가 저장될 수 있다.
일 실시예에 따라, 커맨드 큐(530)로부터의 커맨드(CMD) 출력 상태가 모니터링되고, 모니터링 결과에 따라 커맨드(CMD)의 출력 타이밍이 조절될 수 있다. 만약, 메모리 장치의 동작이 저속에서 고속으로 변경되는 경우, 커맨드 큐(530)에 저장된 전압 제어 커맨드(CMD_vol)가 출력되었는지가 모니터링될 수 있다. 만약, 전압 제어 커맨드(CMD_vol)가 출력되지 않은 상태인 경우에는, 전압 제어 커맨드(CMD_vol)에 대한 모니터링이 수행되고, 전압 제어 커맨드(CMD_vol)가 출력된 이후에 고속으로 동작될 커맨드들(CMD_high)이 출력될 수 있다.
한편, 변형 가능한 실시예에 따라, 커맨드 생성부(520)가 전압 제어 커맨드(CMD_vol)를 생성함에 있어서, 전압 제어 커맨드(CMD_vol)에는 우선순위 정보(priority)가 부가될 수 있다. 우선순위 정보(priority)를 참조함에 의해, 전압 제어 커맨드(CMD_vol)가 커맨드 큐(530)에 저장된 하나 이상의 다른 커맨드들보다 우선적으로 출력될 수 있다. 만약, 메모리 장치의 동작이 저속에서 고속으로 변경되는 경우, 우선순위 정보(priority)에 따라 전압 제어 커맨드(CMD_vol)는 적어도 고속으로 동작될 커맨드들(CMD_high)보다 먼저 출력될 수 있다. 이로써, 메모리 장치는 메모리 동작의 속도가 변경되기 이전에 내부에서 먼저 동작 전압의 레벨을 조절할 수 있다.
도 12 및 도 13은 변형 가능한 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다. 도 12 및 도 13에 도시된 데이터 처리 시스템의 구성을 설명함에 있어서, 전술한 실시예에서와 동일한 구성은 그 동작 또한 동일 또는 유사하므로 이에 대한 자세한 설명은 생략된다.
도 12를 참조하면, 데이터 처리 시스템(20A)은 어플리케이션 프로세서(600), 메모리 장치(700) 및 PMIC(800)를 포함할 수 있다. 어플리케이션 프로세서(600)는 DVFS 컨트롤러(610), 메모리 컨트롤 유닛(620), 중앙 처리 장치(630), 페리 블록(640) 및 정보 저장부(650)를 포함할 수 있다. 상기와 같은 어플리케이션 프로세서(600)의 각종 기능 블록들은 시스템 버스를 통해 상호 통신할 수 있다.
DVFS 컨트롤러(610)는 어플리케이션 프로세서(600) 내에 구비되는 각종 기능 블록들의 동작 상태에 따라, 각종 기능 블록들로 제공되는 전원전압의 레벨이 조절되도록 파워 조절 커맨드(CMD_Pow)를 PMIC(800)로 제공할 수 있다. 일 예로서, DVFS 컨트롤러(610)는 어플리케이션 프로세서(600) 내에 구비되는 각종 기능 블록들의 동작 속도가 변경되는 경우 이에 적합한 전원전압이 기능 블록들 각각으로 제공될 수 있도록 파워 조절 커맨드(CMD_Pow)를 PMIC(800)로 제공할 수 있다. 전술한 실시예에서와 동일하게, DVFS 컨트롤러(610)는 중앙 처리 장치(630)로부터 상태 정보(CPU_Status)를 수신하고, 페리 블록(640)으로부터 상태 정보(Peri_Status)를 수신할 수 있다.
또한, 메모리 컨트롤 유닛(620)과 메모리 장치(700)는 동일한 주파수 도메인에서 동작할 수 있으며, 이에 따라 메모리 컨트롤 유닛(620)과 메모리 장치(700)는 서로 동일한 동작 속도를 가질 수 있다. 메모리 컨트롤 유닛(620)은 상태 정보(MCU_Status)를 DVFS 컨트롤러(610)로 제공하고, DVFS 컨트롤러(610)는 메모리 컨트롤 유닛(620)으로 제공되는 전원전압이 조절되도록 파워 조절 커맨드(CMD_Pow)를 PMIC(800)로 제공할 수 있다.
한편, 본 실시예에서, DVFS 컨트롤러(610)는 메모리 컨트롤 유닛(620)으로부터의 상태 정보(MCU_Status)에 따라, 메모리 장치(700)로 제공되는 전원전압이 조절되도록 메모리 파워 조절 커맨드(CMD_Pow_mem)를 PMIC(800)로 제공할 수 있다. 데이터 처리 시스템(20A) 내에서, PMIC(800)는 메모리 파워 조절 커맨드(CMD_Pow_mem)에 따라 메모리 장치(700)로 제공되는 전원전압(Vol_mem)의 레벨을 조절할 수 있다.
전술한 실시예에 따라, 메모리 장치(700)는 실제 동작 속도가 변경되기 전에 PMIC(800)로부터 그 레벨이 조절된 전원전압(Vol_mem)을 수신할 수 있으므로, 동작 속도에 적합한 레벨의 동작 전압으로서 메모리 동작을 수행할 수 있으며, 이로써 메모리 동작의 신뢰성이 저하되는 것이 방지될 수 있다.
한편, 일 실시예에 따라, 정보 저장부(650)는 하나 이상의 디바이스들에 대한 동작 속도 별 전압 레벨에 관련된 테이블 정보(예컨대, 타겟 전압 테이블(Target Voltage Table, TVT))를 저장할 수 있다. 예컨대, 정보 저장부(650)는 하나 이상의 메모리 장치들에 관련된 테이블 정보를 저장할 수 있다. 정보 저장부(650)는 다양한 종류의 저장 수단을 포함할 수 있으며, 일 예로서 퓨즈 어레이 등 정보를 불휘발성하게 저장하는 저장 수단을 포함할 수 있다. 또한, 도 12에서는 정보 저장부(650)에 두 개의 메모리 장치들(디바이스 A 및 B)의 테이블 정보가 저장된 예가 도시되었으나, 더 많은 종류의 메모리 장치들의 테이블 정보가 저장될 수 있다.
일 실시예에 따라, 메모리 장치(700)는 디바이스 정보(Dev Info)를 메모리 컨트롤 유닛(620)을 통해 DVFS 컨트롤러(610)로 제공할 수 있다. 디바이스 정보(Dev Info)는 메모리 장치(700)에 대한 제조사, 제품명, 및 공정 리비젼(process revision) ID 정보 중 적어도 하나를 포함할 수 있다. DVFS 컨트롤러(610)는 어플리케이션 프로세서(600)에 연결된 메모리 장치(700)의 종류를 디바이스 정보(Dev Info)를 통해 판단할 수 있으며, 상기 메모리 장치(700)에 매칭되는 테이블 정보를 상기 정보 저장부(650)로부터 독출할 수 있다. 이후, DVFS 컨트롤러(610)는, 테이블 정보와 메모리 컨트롤 유닛(620)으로부터 제공되는 상태 정보(MCU_Status)를 참조함으로써, 메모리 장치(700)의 동작 속도가 변경되는 경우 메모리 장치(700)로 제공되는 전원전압(Vol_mem)의 레벨이 조절되도록 메모리 파워 조절 커맨드(CMD_Pow_mem)를 PMIC(800)로 제공할 수 있다.
일 실시예에 따라, 메모리 장치(700)가 디바이스 정보(Dev Info)를 제공하지 않거나, 디바이스 정보(Dev Info)에 매칭되는 테이블 정보가 정보 저장부(650)에 구비되지 않은 경우, DVFS 컨트롤러(610)는 메모리 파워 조절 커맨드(CMD_Pow_mem)를 출력하지 않을 수 있다.
한편, 도 13을 참조하면, 데이터 처리 시스템(20B)에서 메모리 장치(700)의 동작 속도 별 동작 전압 레벨에 관련된 테이블 정보는 메모리 장치(700) 내에 저장될 수 있다. 일 예로서, 메모리 장치(700)는 정보를 불휘발성하게 저장하는 퓨즈 어레이 등의 정보 저장부(710) 포함할 수 있으며, 메모리 장치(700)의 동작 속도 별 전압 레벨에 관련된 테이블 정보는 정보 저장부(710)로부터 DVFS 컨트롤러(610)로 제공될 수 있다.
도 14a,b는 동작 속도 별 동작 전압 레벨에 관련된 테이블 정보 및 디바이스 정보를 나타내는 도면이다.
도 12 내지 도 14a,b를 참조하면, DVFS 컨트롤러(610)는 도 14a에 도시된 바와 같은 테이블 정보에 기반하여 PMIC(800)로 각종 커맨드들(CMD_Pow¸ CMD_Pow_mem)을 제공할 수 있다. 커맨드(CMD_Pow)는 어플리케이션 프로세서(600) 내의 각종 기능 블록들로 제공되는 전원전압의 레벨을 조절하기 위한 커맨드에 해당하고, 커맨드(CMD_Pow_mem)는 메모리 장치(700)로 제공되는 전원전압의 레벨을 조절하기 위한 커맨드에 해당할 수 있다.
DVFS 컨트롤러(610)는 중앙 처리 장치(630)로부터의 상태 정보(CPU_Status)에 따라, CPU_A, CPU_B, CPU_C 및 CPU_D 중 어느 하나의 커맨드(CMD_Pow)를 PMIC(800)로 전송할 수 있다. PMIC(800)는 전송된 커맨드(CMD_Pow)에 대응하는 전원전압을 중앙 처리 장치(630)로 공급할 수 있다. 즉, PMIC(800)는 CPU_A 커맨드를 수신하면, PMIC(800)는 중앙 처리 장치(630)로 제공되는 전원전압을 VDD1의 전압 레벨로 설정할 수 있다. 또한, DVFS 컨트롤러(610)는 어플리케이션 프로세서 내부(또는, 외부)에 구비될 수 있는 클록 생성기(미도시)를 제어하기 위한 신호를 발생할 수 있으며, 이에 따라 중앙 처리 장치(630)로 CLK1의 주파수를 갖는 클록 신호가 제공되도록 제어할 수 있다.
또한, DVFS 컨트롤러(610)는 페리 블록(640)으로부터의 상태 정보(Peri_Status)에 따라, Peri_A 및 Peri_B 중 어느 하나의 커맨드(CMD_Pow)를 PMIC(800)로 전송할 수 있다. PMIC(800)는 전송된 커맨드(CMD_Pow)에 대응하는 전원전압을 페리 블록(640)으로 공급할 수 있다. 즉, PMIC(800)는 Peri_B 커맨드를 수신하면, PMIC(800)는 페리 블록(640)으로 제공되는 전원전압을 VDD2의 전압 레벨로 설정할 수 있다. 또한, DVFS 컨트롤러(610)는 페리 블록(640)으로 CLK2의 주파수를 갖는 클록 신호가 제공되도록, 어플리케이션 프로세서 내부 또는 외부의 클록 생성기를 제어할 수 있다.
또한, DVFS 컨트롤러(610)는 메모리 컨트롤 유닛(620)으로부터의 상태 정보(MCU_Status)에 따라, MCU_A, MCU_B 및 MCU_C 중 어느 하나의 커맨드(CMD_Pow)를 PMIC(800)로 전송할 수 있다. PMIC(800)는 전송된 커맨드(CMD_Pow)에 대응하는 전원전압을 메모리 컨트롤 유닛(620)으로 공급할 수 있다. 즉, PMIC(800)는 MCU_C 커맨드를 수신하면, PMIC(800)는 메모리 컨트롤 유닛(620)으로 제공되는 전원전압을 VDD3의 전압 레벨로 설정할 수 있다. 또한, DVFS 컨트롤러(610)는 메모리 컨트롤 유닛(620)으로 CLK3의 주파수를 갖는 클록 신호가 제공되도록, 어플리케이션 프로세서 내부 또는 외부의 클록 생성기를 제어할 수 있다.
또한, DVFS 컨트롤러(610)는 메모리 컨트롤 유닛(620)에 대한 전원전압 레벨의 조절에 대응하여, 메모리 장치(700)로 제공되는 전원전압의 레벨을 조절하기 위한 커맨드(CMD_Pow_mem)를 PMIC(800)로 더 전송할 수 있다. PMIC(800)는 메모리 장치(700)로 제공되는 전원전압을 VDD3의 전압 레벨로 설정할 수 있을 것이다.
한편, 도 14b에 도시된 바와 같이, 메모리 장치(700)는 디바이스 정보(Dev Info)를 저장할 수 있으며, 일 예로서 메모리 장치(700)는 모드 레지스터 세트(Mode Register Set, MRS)에 전술한 디바이스 정보를 저장할 수 있다. 디바이스 정보(Dev Info)는 메모리 장치(700)에 대한 제조사, 제품명, 및 공정 리비젼(process revision) ID 정보를 포함할 것이다. 또한, 공정 리비젼 ID는 메모리 장치(700)에 대한 공정(process) 정보를 포함할 것이다. 또한, 디바이스 정보(Dev Info)는 공정 리비젼 ID에 따른 최소한의 전압 레벨 정보를 더 포함할 수 있다.
도 15 및 도 16은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 동작방법을 나타내는 플로우차트이다. 도 15 및 도 16에서는, 어플리케이션 프로세서가 메모리 장치로서 DRAM과 통신하는 예가 도시된다.
도 15를 참조하면, 어플리케이션 프로세서는 DRAM으로부터 동작 속도 별 동작 전압 레벨에 관련된 정보를 수신할 수 있으며(S31), 상기 수신된 정보는 어플리케이션 프로세서 내의 저장 수단에 저장되거나, 또는 어플리케이션 프로세서 내의 DVFS 컨트롤러에 저장될 수 있다. 또한, 어플리케이션 프로세서 내의 메모리 컨트롤 유닛은 DRAM에 대한 작업 로드에 따라 메모리 동작의 속도를 변경할 수 있으며, 메모리 컨트롤 유닛은 상기 작업 로드에 기반하는 MCU 상태 정보를 DVFS 컨트롤러로 제공할 수 있다. MCU 상태 정보는 메모리 동작의 속도를 나타내는 정보를 포함할 수 있으며, 메모리 컨트롤 유닛과 DRAM이 동일한 주파수 도메인에서 동작함에 따라 DVFS 컨트롤러는 MCU 상태 정보를 통해 DRAM의 동작 속도를 판단할 수 있다(S32). 메모리 컨트롤 유닛은 MCU 상태 정보를 DVFS 컨트롤러로 출력하고 난 후, 소정의 시간이 지난 이후에 DRAM으로 제공되는 클록 신호의 주파수를 변경할 수 있다.
어플리케이션 프로세서는 MCU 상태 정보에 따라 메모리 컨트롤 유닛으로 제공되는 전원전압의 레벨을 조절하기 위한 파워 조절 커맨드를 PMIC로 출력할 수 있다. 또한, 어플리케이션 프로세서는 MCU 상태 정보에 따라 DRAM으로 제공되는 전원전압의 레벨을 조절하기 위한 메모리 파워 조절 커맨드를 PMIC로 출력할 수 있다. 바람직하게는, 메모리 파워 조절 커맨드에 의해, PMIC는 DRAM의 동작 속도가 변경되기 전에 그 레벨이 조절된 전원전압을 DRAM으로 제공할 수 있다.
한편, 도 16을 참조하면, 어플리케이션 프로세서는 DRAM으로부터 디바이스 정보를 수신할 수 있으며(S41), 전술한 실시예에서와 유사하게 디바이스 정보는 DRAM에 대한 제조사, 제품명, 및 공정 리비젼(process revision) ID 정보 중 적어도 하나를 포함할 수 있다. 또한, 어플리케이션 프로세서는 다수의 디바이스들(예컨대, DRAM 들)에 대한 동작 속도 별 동작 전압 레벨에 관련된 테이블 정보들을 저장할 수 있다. 테이블 정보들 각각은, 대응하는 DRAM에 관련된 정보를 더 저장할 수 있으며, 상기 정보는 전술한 디바이스 정보에 포함되는 각종 정보들 중 적어도 하나를 포함할 수 있다.
DRAM으로부터 수신된 디바이스 정보를 이용하여 테이블 정보들과 매칭 동작이 수행되고(S42), 매칭 결과에 따라 매칭되는 정보가 존재하는 지 여부가 판단된다(S43). 매칭 정보가 존재하지 않는 경우에는 DRAM에 대한 노멀 컨트롤이 수행되고(S44), 이에 따라 PMIC는 DRAM의 동작 속도와 무관하게 일정한 레벨의 전원전압을 DRAM으로 제공할 수 있다.
반면에, 매칭 정보가 존재하는 경우에는, 매칭되는 테이블 정보가 독출되어 어플리케이션 프로세서 내의 DVFS 컨트롤러로 제공될 수 있다. 또한, MCU 상태 정보가 DVFS 컨트롤러로 제공될 수 있으며, DVFS 컨트롤러는 MCU 상태 정보를 통해 DRAM의 동작 속도를 판단할 수 있다(S45). 또한, 전술한 실시예에서와 유사하게, 어플리케이션 프로세서는 MCU 상태 정보에 따라 DRAM으로 제공되는 전원전압의 레벨을 조절하기 위한 메모리 파워 조절 커맨드를 PMIC로 출력할 수 있다(S46).
도 17 및 도 18은 본 발명의 실시예들에 따른 어플리케이션 프로세서의 일 동작 예를 나타내는 도면이다. 도 17 및 도 18에서는 메모리 컨트롤 유닛이 클록 신호의 주파수를 변경하는 다양한 예가 도시된다. 또한, 도 17 및 도 18에서는 메모리 동작의 속도가 고속에서 저속으로 변경되는 예가 도시된다. 도 12 및 도 13에 도시된 실시예에서의 데이터 처리 시스템(20A, 20B)을 참조하여 본 실시예에 따른 동작을 설명하면 다음과 같다.
메모리 동작에서, 클록 신호(또는, 동작 클록)의 주파수가 낮아질수록 신호의 윈도우(window)가 넓게 확보될 수 있으며, 이에 따라 메모리 컨트롤 유닛(620)과 메모리 장치(700)에서의 데이터 및 어드레스 등의 신호 송수신의 마진(margin)이 증가될 수 있다. 본 발명의 실시예에 따라, 메모리 장치(700)로 인가되는 전원전압(Vol_mem)의 레벨이 조절되는 경우, 조절된 레벨에 따른 동작 전압에서 신호 송수신의 안정성이 확보될 필요가 있다.
메모리 장치(700)의 동작 속도가 고속에서 저속으로 변경되는 것으로 가정할 때, 본 발명의 실시예들에 따라 메모리 장치(700)는 동작 속도가 변경되기 전(또는, 수신되는 클록 신호의 주파수가 변경되기 전)에 그 레벨이 감소된 전원전압(Vol_mem)을 수신할 수 있다. 이 때, 메모리 장치(700)가 고속으로 리드/라이트 등 메모리 동작을 수행하는 도중에 전원전압(Vol_mem)의 레벨이 감소될 수 있다.
상기와 같은 경우에서 데이터 안정성을 향상하기 위해, 전원전압(Vol_mem)의 레벨이 조절되는 시점을 포함하는 소정의 구간에서 메모리 장치(700)의 속도가 다르게 조절될 수 있다. 예컨대, 도 7을 참조하면, 메모리 컨트롤 유닛(620)은 고주파수(H)를 갖는 클록 신호(CLK)를 메모리 장치(700)로 제공할 수 있으며, 전술한 실시에에 따라 메모리 동작의 속도가 고속에서 저속으로 변경됨을 판단함에 따라 메모리 컨트롤 유닛(620)은 DVFS 컨트롤러(610)로 상태 정보(MCU_Status)를 제공할 수 있다. 또한, 전술한 실시예에 따라, DVFS 컨트롤러(610)는 PMIC(800)로 각종 커맨드를 제공함에 따라, 메모리 컨트롤 유닛(620)과 메모리 장치(700)로 제공되는 전원전압의 레벨이 조절될 수 있다.
메모리 컨트롤 유닛(620)은 상태 정보(MCU_Status)를 제공함과 함께, 메모리 장치(700)로 제공되는 클록 신호(CLK)의 주파수를 저주파수(L)보다 더 낮도록 설정된 값(Set)으로 조절할 수 있다. 메모리 장치(700)는 저주파수(L)보다 더 낮은 값(Set)을 갖는 클록 신호(CLK)를 수신하고, 이를 통해 메모리 컨트롤 유닛(620)으로부터의 신호를 수신하기 때문에, 수신되는 신호를 래치하기 위한 마진(margin)이 증가될 수 있다. 즉, 마진(margin)이 증가된 구간에서 메모리 장치(700)로 제공되는 전원전압(Vol_mem)의 레벨이 조절되기 때문에, 동작 속도가 변경되기 전에 전원전압(Vol_mem)의 레벨이 미리 조절되더라도 데이터가 안정적으로 송수신될 수 있다.
도 18은 도 17에 도시된 바와 같은 메모리 동작을 수행하는 일 예를 나타내는 블록도이다. 도 18의 예에서는, 고속 메모리 동작은 2 Ghz의 클록 신호(CLK)에 응답하여 수행되고, 저속 메모리 동작은 1 Ghz의 클록 신호(CLK)에 응답하여 수행되는 예가 도시된다. 그러나 본 발명의 실시예들은 이에 국한될 필요가 없으며, 메모리 동작의 속도는 다양하게 정의가 가능하다.
도 18을 참조하면, 메모리 컨트롤 유닛(620)은 상태 정보(MCU_Status)를 DVFS 컨트롤러(610)로 제공하고, DVFS 컨트롤러(610)는 클록 생성기(예컨대, 오실레이터(660))로 클록 제어신호(Ctrl_freq)를 제공함에 따라 클록 생성기(660)에서 생성되는 신호(예컨대, 발진신호(CLK_O))의 주파수를 조절할 수 있다. 또한, DVFS 컨트롤러(610)는 메모리 장치(700)로 제공되는 전원전압(Vol_mem)의 레벨을 조절하기 위한 커맨드(CMD_Pow_mem)를 출력한다.
메모리 컨트롤 유닛(620)은 2 Ghz의 주파수를 갖는 클록 신호(CLK)를 메모리 장치(700)로 제공하는 도중, 주파수가 감소된 신호(CLK_O)를 클록 생성기(660)로부터 수신할 수 있다. 메모리 컨트롤 유닛(620)은 저속 메모리 동작을 위한 클록 신호(CLK)를 출력하기 전에, 이보다 낮은 값으로 설정된 주파수(예컨대, 500MHz)를 갖는 클록 신호(CLK)를 메모리 장치(700)로 제공한다.
이후, 전술한 실시예에 따라 PMIC(800)는 레벨 조절된 전원전압(Vol_mem)을 메모리 장치(700)로 제공하며, 예컨대 전원전압(Vol_mem)은 1.0V에서 0.9V 로 감소될 수 있다. 즉, 전원전압(Vol_mem)의 레벨이 조절되는 시점에서 메모리 장치(700)는 저속(예컨대, 1 Ghz)보다 낮은 속도로서 동작할 수 있으며, 소정 시간 이후 메모리 컨트롤 유닛(620)은 저속 메모리 동작에 대응하는 주파수를 갖는 클록 신호(CLK)를 메모리 장치(700)로 제공한다.
도 19는 본 발명의 변형 가능한 실시예들에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 19를 참조하면, 데이터 처리 시스템(30)은 메모리 시스템(900), 프로세서(1000) 및 PMIC(1100)를 포함할 수 있다. 메모리 시스템(900)은 메모리 컨트롤러(910)와 메모리 장치(920)를 포함할 수 있다. 메모리 시스템(900)은 다양한 종류의 메모리들을 포함할 수 있으며, 전술한 실시예에 따라 메모리 시스템(900)은 DRAM 시스템일 수 있다. 그러나, 본 실시예는 이에 국한될 필요는 없으며, 상기 메모리 시스템(900)은 데이터 처리 시스템(30)에 구비될 수 있는 다양한 종류의 메모리가 적용되어도 무방하다. 일 예로서, 메모리 시스템(900)은 불휘발성 메모리일 수도 있다.
메모리 컨트롤러(910)는 전술한 실시예들에 따른 메모리 컨트롤 유닛의 기능들 중 적어도 일부를 수행할 수 있다. 예컨대, 메모리 컨트롤러(910)는 프로세서(1000)로부터의 요청(Req)에 따라 메모리 장치(920)와 통신하여 각종 메모리 동작을 제어할 수 있으며, 기록/독출 커맨드(CMD_WR) 및 클록 신호(CLK)를 메모리 장치(920)로 제공하고, 메모리 장치(920)와 데이터(DATA)를 송수신할 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 컨트롤러(910)는 전압 조절 커맨드(CMD_vol)를 메모리 장치(920)로 출력할 수 있다. 또한, 본 발명의 실시예에 따라, 메모리 장치(920)는 전압 조절부(921)를 포함할 수 있다.
한편, 프로세서(1000)는 전술한 실시예들에서의 어플리케이션 프로세서의 적어도 일부의 기능을 수행할 수 있다. 일 실시예에 따라, 프로세서(1000)는 SoC 형태의 어플리케이션 프로세서로 구현되어도 무방하다. 또한, 본 발명의 실시예에 따라, 프로세서(1000)는 DVFS 컨트롤러(1010)를 포함할 수 있다. 또한, PMIC(1100)는 데이터 처리 시스템 내부의 각종 구성들로 전원전압을 제공할 수 있으며, 일 예로서 PMIC(1100)는 프로세서(1000)로 전원전압(Vol_pu)을 제공할 수 있으며, 또한 메모리 컨트롤러(910)로 전원전압(Vol_MC)을 제공함과 함께, 메모리 장치(920)로 전원전압(Vol_mem)을 제공할 수 있다.
메모리 컨트롤러(910)는 메모리 시스템(900)의 동작 상태를 판단하고, 이에 따른 상태 정보(Status)를 프로세서(1000)로 제공할 수 있다. DVFS 컨트롤러(1010)는 전술한 다양한 방식들에 따라 상태 정보(Status)를 참조하여 메모리 시스템(900)의 동작 속도에 따른 동작 전압의 레벨을 판단할 수 있다. DVFS 컨트롤러(1010)는 상태 정보(Status)에 대응하는 파워 조절 커맨드(CMD_Pow)를 PMIC(1100)로 제공할 수 있다. 또한, DVFS 컨트롤러(1010)는 메모리 장치(920)의 동작 전압의 레벨을 조절하기 위한 전압 제어신호(Ctrl_vol)를 메모리 시스템(900)으로 제공할 수 있다.
PMIC(1100)는 파워 조절 커맨드(CMD_Pow)에 응답하여 메모리 컨트롤러(910)로 제공되는 전원전압(Vol_MC)의 레벨을 변경할 수 있다. 반면에, PMIC(1100)는 메모리 장치(920)로는 일정한 레벨을 갖는 전원전압(Vol_mem)을 제공할 수 있다.
한편, 메모리 컨트롤러(910)는 전압 제어신호(Ctrl_vol)에 기반하여 전압 제어 커맨드(CMD_vol)를 생성하고 이를 메모리 장치(920)로 출력할 수 있다. 전술한 실시예에서와 유사하게, 전압 조절부(921)는 전압 제어 커맨드(CMD_vol)에 기반하여 메모리 장치(920) 내의 동작 전압의 레벨을 조절할 수 있다. 예컨대, 전압 조절부(921)는 PMIC(1100)로부터 제공되는 전원전압(Vol_mem)의 레벨을 조절할 수 있다.
전술한 실시예에서는, PMIC(1100)가 메모리 장치(920)로 일정한 레벨의 전원전압(Vol_mem)을 제공하는 예가 설명되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 상기한 도 12 및 도 13의 실시예에서와 같이, PMIC(1100)가 메모리 장치(920)로 제공되는 전원전압(Vol_mem)의 레벨을 조절할 수 있으며, DVFS 컨트롤러(1010)가 전원전압(Vol_mem)의 레벨이 조절되도록 파워 조절 커맨드(CMD_Pow)를 PMIC(1100)으로 제공하여여도 무방하다.
도 20은 본 발명의 실시예들에 따른 어플리케이션 프로세서를 포함하는 컴퓨터 시스템(1200)을 나타내는 블록도이다.
도 20을 참조하면, 컴퓨터 시스템(1200)은 어플리케이션 프로세서(1210), 메모리 장치(1220), 디스플레이(1230), 입력 장치(1240) 및 무선 송수신기(1250)를 포함할 수 있다.
무선 송수신기(1250)는 안테나(1260)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(1250)는 안테나(1260)를 통하여 수신된 무선 신호를 어플리케이션 프로세서(1210)에서 처리될 수 있는 신호로 변경할 수 있다.
따라서, 어플리케이션 프로세서(1210)는 무선 송수신기(1250)로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이(1230)로 전송할 수 있다. 또한, 무선 송수신기(1250)는 어플리케이션 프로세서(1210)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(1260)를 통하여 외부 장치로 출력할 수 있다.
입력 장치(1240)는 어플리케이션 프로세서(1210)의 동작을 제어하기 위한 제어 신호 또는 어플리케이션 프로세서(1210)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
일 실시 예에 따라, 어플리케이션 프로세서(1210)는 메모리 장치(1220)를 제어하기 위해 전술한 실시예들에 따른 메모리 컨트롤 유닛(미도시)을 포함할 수 있으며, 또한 메모리 장치(1220)의 동작 전압을 변경하기 위한 DVFS 컨트롤러(미도시)를 포함할 수 있다. 또한, 메모리 장치(1220)는 어플리케이션 프로세서(1210)로부터의 전압 제어신호에 응답하여 동작 전압의 레벨을 변경할 수 있다. 도 20에는 도시되지 않았으나, 컴퓨터 시스템(1200)에 구비되는 각종 구성들에 파워를 제공하는 PMIC가 컴퓨터 시스템(1200)에 더 구비될 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.

Claims (10)

  1. 메모리 장치에 있어서,
    외부로부터 동작 속도 별 동작 전압 레벨의 조절을 위한 전압 제어신호를 수신하는 수신 단자; 및
    상기 전압 제어신호에 따라 상기 메모리 장치의 동작 전압의 레벨을 조절하는 전압 조절부를 구비하고,
    상기 레벨 조절된 동작 전압에 대응하는 동작 속도로서 메모리 동작이 수행되기 전에 상기 동작 전압의 레벨이 조절되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    외부의 메모리 컨트롤 유닛과 통신하는 인터페이스부를 더 구비하고,
    상기 수신 단자는, 상기 인터페이스부를 통해 상기 메모리 컨트롤 유닛으로부터의 신호를 수신하는 다수의 단자들 중 적어도 하나를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 전압 제어신호는, 상기 메모리 장치와 통신하는 어플리케이션 프로세서 내의 DVFS 컨트롤러(dynamic voltage and frequency scaling controller)로부터 제공되고,
    상기 전압 조절부는, 외부의 파워 관리 집적회로(power management integrated circuit)로부터 제공되는 전원전압을 조절함으로써 상기 레벨 조절된 동작 전압을 생성하는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 수신 단자는, 상기 DVFS 컨트롤러로부터 상기 전압 제어신호를 직접 수신하는 하나 이상의 전용 단자들을 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 전압 제어신호는, 제1 동작 속도에 따라 메모리 동작을 수행하는 도중, 상기 동작 전압의 레벨을 제2 동작 속도에 대응하는 레벨로 변동하도록 제어하는 신호이고,
    상기 수신 단자는, 상기 제2 동작 속도에 대응하는 주파수를 갖는 클록 신호가 수신되기 전에 상기 전압 제어신호를 수신하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    메모리 컨트롤 유닛으로부터 제공되는 클록 신호의 주파수를 검출하는 주파수 검출기를 더 구비하고,
    상기 전압 조절부는, 상기 전압 제어신호를 판단한 결과와 상기 클록 신호의 주파수를 검출한 결과에 기반하여 상기 동작 전압 레벨의 조절 타이밍을 변동하는 것을 특징으로 하는 메모리 장치.
  7. 어플리케이션 프로세서에 있어서,
    메모리 장치의 메모리 동작을 제어하는 메모리 컨트롤 유닛;
    상기 메모리 컨트롤 유닛으로부터 동작 속도에 관련된 상태 정보를 수신하고, 상기 상태 정보에 기반하여 상기 메모리 컨트롤 유닛으로 제공되는 전원전압을 조절하기 위한 파워 조절 커맨드를 출력함과 함께, 상기 상태 정보에 기반하여 상기 메모리 장치의 동작 전압의 레벨을 조절하기 위한 전압 제어신호를 출력하는 DVFS 컨트롤러(dynamic voltage and frequency scaling controller); 및
    상기 전압 제어신호를 상기 메모리 장치로 제공하는 적어도 하나의 출력 단자를 구비하는 것을 특징으로 하는 어플리케이션 프로세서.
  8. 제7항에 있어서,
    상기 동작 속도에 관련된 상태 정보는, 상기 메모리 컨트롤 유닛 내의 커맨드 큐에 저장된 작업 로드에 기반하여 생성되는 정보인 것을 특징으로 하는 어플리케이션 프로세서.
  9. 제7항에 있어서,
    상기 메모리 컨트롤 유닛은, 다수의 단자들을 통해 상기 메모리 장치로 신호를 출력하는 인터페이스부를 구비하고, 상기 DVFS 컨트롤러로부터의 상기 전압 제어신호를 수신하여 이에 대응하는 메모리 파워 조절 커맨드를 생성하며,
    상기 출력 단자는 상기 다수의 단자들 중 적어도 하나를 포함하고, 상기 메모리 파워 조절 커맨드를 상기 전압 제어신호로서 출력하는 것을 특징으로 하는 어플리케이션 프로세서.
  10. 제7항에 있어서,
    상기 출력 단자는, 상기 전압 제어신호를 상기 메모리 장치로 직접 출력하는 하나 이상의 전용 단자들을 포함하는 것을 특징으로 하는 어플리케이션 프로세서.
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