KR100265873B1 - 반도체 집적 회로 - Google Patents

Abstract

DRAM의 내부 강압 전압을 안정하게 하여 공급함으로써 외부 입력 신호의 레벨을 정확하게 인식시킨다. 외부 전압 공급 노드와 제1 강압 출력 노드(11a) 사이에 드레인·소스 경로가 접속되고, 게이트에 외부 전압보다도 높은 제어 전압이 인가되는 제1 NMOS 트랜지스터 N1과, 제1 강압 전압이 동작 전압으로서 공급되는 제1 회로(21)와, 외부 전압 공급 노드와 제2 강압 출력 노드(12a) 사이에 소스·드레인 경로가 접속되고 게이트에 제어 전압이 인가되고 제1 NMOS 트랜지스터와는 구동 능력이 다르고 제2 강압 출력 노드가 제1 강압 출력 노드에서 분리된 제2 NMOS 트랜지스터 N2와, 제2 강압 출력 노드로부터 제2 강압 전압이 동작 전압으로서 공급되는 제2 회로(22)를 구비한다.

Description

반도체 집적 회로

본 발명은 반도체 집적 회로에 관한 것이며, 특히 반도체 칩 내부에서 외부 인가 전압보다도 낮은 내부 전압을 발생시키는 내부 전압 발생 회로를 포함하고, 그 내부 전압을 반도체 칩의 동작 전압으로서 사용하는 대규모 집적 회로(LSI)에 관한 것으로, 예를 들면 다이내믹형 랜덤 억세스 메모리(DRAM) 등에 사용된다.

LSI의 저 소비 전력의 요구에 따라, 회로 치수의 최적화와 논리(logic) 검토 등이 계속하여 행해지고, DRAM의 분야에서는 16MDRAM의 세대에서 반도체 칩 상에 강압 회로(외부 인가 전압으로부터 외부 인가 전압보다도 낮은 전압을 발생시키는 회로)를 설치하고, 이 강압 회로의 출력 전압을 반도체 칩의 동작 전압으로서 사용하게 되었다. 이러한 반도체 칩을 저 전압으로 동작시킴으로써, 회로의 충방전 전류를 감소시켜, 저 소비 전력화를 실현할 수 있다.

또한, 반도체 칩 자체가 저 전압으로 동작 가능하면, 강압 회로를 이용하지 않아도 외부 인가 전압 자체를 낮게 설정하면 되는 것이지만, 현 시점에서는 반도체 칩이 사용되는 시스템이나 실장 기판 상의 다른 부품 등과의 관계로 외부 인가 전압을 낮게 설정하는 것은 불가능하여 반도체 칩 내부에 강압 회로를 설치함으로써 저 소비 전력을 실현하고 있다.

도 9는 종래의 강압 회로의 일례를 도시한다.

강압용 N채널 MOS 트랜지스터(NMOS 트랜지스터) TN의 드레인에 외부 인가 전압 Vext를 접속하고, 그 게이트에 내부 강압 전위 발생용 승압 전위 VPPI을 접속하고, 소스의 전압을 강압 전위 Vint로서 사용한다.

상기 NMOS 트랜지스터 TN의 게이트에 접속되는 노드가 승압되는 것은 다음과 같은 이유에 따른 것이다.

(1) NMOS 트랜지스터 TN의 특성에 따라 임계치 Vth 분의 전위 강하가 발생하고, Vint가 내부 전압으로서 부족한 부분을 보충하기 위해 상기 게이트 전압을 승압하고 있다. (2) 반도체 칩을 활성화했을 때에 내부가 충방전하고, 이 전원으로서 사용되는 Vint가 강하하지만, 강하한 상태의 Vint를 사용하면 정상적인 회로 동작을 기대할 수 있으므로, 목표값인 Vint까지 보충할 필요가 있다. 이 경우, 내용 회로의 충방전은 일련의 회로 동작으로 발생하므로, Vint의 보충을 급속하게 행할 필요가 있고, 이 Vint를 급속하게 보충하기 위해 상기 게이트 전압을 승압하고 있다.

또한, 칩의 소비 전력에 따라서도 다르지만, 강압 회로의 회로 치수(NMOS 트랜지스터 TN의 채널 폭)도 수 ㎝ 정도의 거대한 것으로 하고 있다. 이 거대한 강압 회로는 도 10에 도시된 바와 같이 반도체 칩 내부에 분할 배치되어 있다.

도 10에서, 참조 부호(91)는 DRAM 칩, 참조 부호(92)는 메모리 셀 어레이, 93은 강압 회로부이다.

또한, 상기 강압용 NMOS 트랜지스터 TN은 게이트 지연을 고려하여 도 11a, 도 11b에 도시된 등가 회로, 패턴 레이아웃과 같이 동일한 치수 단위 NMOS 트랜지스터 Tr로 분할되어 있다.

상기된 바와 같은 강압용 NMOS 트랜지스터 TN은 도 12에 도시된 바와 같이 소스의 전압이 어느 정도까지 상승해도 완전하게 오프하는 것이 아니고, 약반전 영역으로 동작하여 전류가 계속하여 흐르고, 장시간의 경과에 따라 소스 전압 Vint가 상승하고, Vint는 최종적으로 드레인 전압 Vext에 달한다(도 12중, Vint의 상승분을 △V로 도시함).

그런데, DRAM에서 Vint가 장시간 동작하지 않은 모드는 몇 개 생각할 수 있다. 지금, 외부 입력 신호중 하나인 예를 들면 /RAS 프리차지(precharge) 시간이 긴 모드를 생각하면, /RAS가 활성 상태("L" 레벨)로부터 비활성 상태("H" 레벨)로 변화하여 DRAM 칩의 프리차지 동작이 시작되고, 어느 정도의 시간이 경과하여 프리차지 동작이 종료한다. 즉, DRAM의 내부 회로의 충방전도 종료한다.

그러나, 프리차지의 시간이 충분히 길면, 칩으로서의 소요의 프리차지 동작의 종료 후에도 /RAS는 계속해서 프리차지 상태에 있다. 그 동안, 칩 내부에서는 /RAS에 추종한 회로 동작은 행해지지 않으므로, Vint의 충방전이 발생하지 않아 Vint는 상승한다.

이 Vint가 설정 전압보다도 상승한 경우의 결점의 일례를 도 13a에 도시된 바와 같은 외부 신호 입력 회로(예를 들면 /RAS 입력 버퍼 회로)를 예로 도시한다.

도 13b는 도 13a에 도시된 외부 신호 입력 회로의 동작 전압이 Vint와 Vext일 때 각각의 입력 전압 VIN과 출력 전압 VOUT의 관계(입출력 특성)를 도시한 것이다.

이러한 입력 회로의 입출력 특성 중, VIN의 변화에 대해 VOUT이 크게 변화하고 있는 점이 회로 임계치이고, 이 입력 회로의 동작 전압이 높아지면, 회로 임계치가 Vth1에서 Vth2로, 즉 높게 시프트하고 있다.

지금, 가령 회로 임계치가 Vth1=0.7V에서 Vth2=1.0V로 변화했을 경우의 결점을 설명하기로 한다.

회로의 동작 전압이 Vint일 때, VIN을 0V부터 상승시켜 가면, VIN=0.7V의 점에서 VOUT에 큰 변화가 생기고, VIN=0.9V에 달한 부근에서는 VOUT은 0V가 된다. 그러나, 동작 전압이 Vext인 경우, VIN=0.7V 에서는 VOUT=Vext이고, VIN을 0.9V까지 상승시켜도 VOUT은 "H" 레벨을 유지하고 있다. 즉, 동작 전압이 Vint일 때의 입력 전압의 "H" 레벨은 0.7V였지만, 동작 전압이 Vext가 되면, VIN=0.7V에서는 입력 전압의 "H" 레벨을 넘지 않고 "L"레벨이라고 판단되므로 VOUT는 반전되지 않는다(오동작함).

또한, Vint보다도 높은 전압에서 회로를 동작시키면, 당연히 소비 전력도 증가한다. 그러나, 이 경우 외부 신호 입력 회로 이외에도 Vint를 동작 전압으로 사용하고 있는 모든 회로에서도 마찬가지로 소비 전력의 증가를 생각할 수 있으므로, 내부 회로 전체로서 대폭의 소비 전력 증가로 이어진다.

Vint의 상승을 억제하는 한 방법으로서, 도 14A에 도시된 바와 같이, Vint와 Vss 사이에 브리더(bleeder) 저항(전류 누설용 저항 소자)R1을 추가하면 된다. 그러나, 강압용 NMOS 트랜지스터 TN의 회로 치수는 상술된 바와 같이 수 ㎝ 정도나 되고, Vint의 상승을 억제하기 위해서는 도 14B에 도시된 바와 같이 수십 ㎃ 정도의 부하 전류i가 필요해진다. 또한, 앞으로의 DRAM의 대용량화에 따라 강압용의 NMOS 트랜지스터 TN의 채널 폭은 증가하는 경향이 있다.

그러나, 강압용 NMOS 트랜지스터 TN의 채널 폭이 증가하면, Vint가 Vext에 달하는 시간은 한층 짧아지므로, 상기 브리더 저항 R1의 값을 작게 해야 하지만, 소비 전력의 점에서 생각하면, 상기 NMOS 트랜지스터 TN에 브리더 저항 R1을 접속하는 것은 곤란하다.

또한, MOS 트랜지스터에 브리더 저항을 접속하는 점은, 예를 들면 특개평7-36557호 공보에 개시되어 있다. 그러나, 이것은 내부 강압 회로의 출력 전압 Vint가 게이트로 인가되는 PMOS 트랜지스터의 드레인과 접지 노드 사이에 저항 소자를 접속하여 드레인으로부터 제어 전압을 출력하는 것으로, Vint의 상승을 억제시키는 것이 아니다.

상기한 바와 같이 종래의 반도체 집적 회로에서의 강압용 NMOS 트랜지스터를 이용한 강압 회로는 NMOS 트랜지스터의 소스 전압이 어느 정도까지 상승해도 완전하게 오프하는 것이 아니고, 장시간의 경과에 따라 소스 전압이 최종적으로 드레인 전압(외부 전압)에 도달하므로, 소스 전압을 동작 전원으로 하는 회로의 오동작이 생긴다고 하는 문제가 있었다.

본 발명은 상기한 문제점을 해결하도록 이루어진 것으로, 내부 동작 전압을 사용하는 회로가 장기간 동작하지 않은 상태로 놓여진 후에도, 내부 동작 전압을 원하는 전위로 유지함으로써, 회로 동작을 보증하고, 또한 소비 전력의 증가도 억제시킬 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시 형태에 관한 일부를 도시한 회로도.

도 2a, 도 2b 및 도 2c는 도 1의 강압용 NMOS 트랜지스터 N1, N2의 등가 회로 및 그 패턴 레이아웃의 일례를 도시한 평면도.

도 3은 도 1중 강압용 NMOS 트랜지스터(N1, N2)의 패턴 레이아웃의 변형예를 도시한 평면도.

도 4는 도 1에 도시된 제1 강압 회로, 제2 강압 회로, 제1 회로, 제2 회로를 포함한 반도체 집적 회로의 제1 적용예에 관한 DRAM의 일례를 도시한 블럭도.

도 5는 도 1의 강압 회로에서의 출력 전압 Vint의 시간 경과에 따른 변동을 도시한 특성도.

도 6은 본 발명의 제2 적용예에 관한 DRAM의 강압 회로를 도시한 회로도.

도 7은 도 6의 강압 회로에서의 출력 전압 Vint의 시간 경과에 따른 변동을 도시한 특성도.

도 8은 본 발명의 제3 적용예에 관한 DRAM의 강압 회로를 도시한 회로도.

도 9는 종래의 강압 회로의 일례를 도시한 회로도.

도 10은 종래의 DRAM 칩 상의 강압 회로의 레이아웃을 도시한 평면도.

도 11a 및 도 11b는 도 9의 강압용 NMOS 트랜지스터 TN의 등가 회로 및 그 패턴 레이아웃의 일례를 도시한 회로도 및 평면도.

도 12는 도 9의 강압 회로에서의 출력 전압 Vint의 시간 경과에 따른 변동을 도시한 특성도.

도 13a, 도 13b 및 도 13c는 도 8의 강압 회로를 이용한 경우의 외부 신호 입력 회로에서의 결점을 설명하기 위해 도시한 논리 회로도, 회로 임계치의 동작 전압 의존성 및 소비 전류의 동작 전압 의존성을 도시한 특성도.

도 14a 및 도 14b는 도 9의 강압 회로에 브리더 저항을 부가한 경우의 일례를 도시한 회로도 및 출력 전압 Vint와 저항 소자에 흐르는 전류치의 관계를 도시한 특성도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 제1 강압 회로

11a : 제1 강압 출력 노드

12 : 제2 강압 회로

12a : 제2 강압 출력 노드

13 : 전류 누설 회로

N1 : 제1 NMOS 트랜지스터

N2 : 제2 NMOS 트랜지스터

N3 : 제3 NMOS 트랜지스터

N4 : 제24 NMOS 트랜지스터

Tr : 전위 트랜지스터

R : 저항 소자

Vext : 외부 전압

VPPI : 제어 전압

Vint1 : 제1 강압 전압

Vint2 : 제2 강압 전압

21 : 제1 회로

22 : 제2 회로(외부 신호 입력 회로)

이하, 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명하기로 한다.

도 1은 본 발명의 반도체 집적 회로의 제1 실시 형태에 따른 일부를 도시하고 있다.

도 1에서, 참조 부호(11)는 외부 전압 Vext가 공급되는 외부 전압 공급 노드와 상기 외부 전압보다도 낮은 제1 강압 전압 Vint1을 출력하는 제1 강압 출력 노드(11a) 사이에 드레인·소스 경로가 접속되고, 게이트에 상기 외부 전압보다도 높은 억제 전압 VPP1이 인가되는 제1 NMOS 트랜지스터 N1을 갖는 제1 강압 회로이다. 상기 제어 전압 VPP1은 집적 회로 칩의 전원 투입에 의해 일정해지는 전압이다.

참조 부호(12)는 상기 외부 전압이 공급되는 외부 전압 공급 노드와 상기 외부 전압보다도 낮은 제2 강압 전압 Vint2를 출력하는 제2 강압 출력 노드(12a) 사이에 소스·드레인 경로가 접속되고, 게이트에 상기 제어 전압 VPP1이 인가되고, 상기 제1 NMOS 트랜지스터 N1과는 구동 능력이 다른 제2 NMOS 트랜지스터를 갖는 제2 강압 회로이다. 이 경우, 상기 제2 강압 출력 노드(12a)는 상기 제1 강압 출력 노드(11a)에서 분리되어 있다.

참조 부호(21)는 상기 제1 강압 출력 노드(11a)로부터 상기 제1 강압 전압 Vint1이 동작 전압으로서 공급되는 제1 회로로서, 예를 들면, 내부 회로의 대부분을 포함한다.

참조 부호(22)는 상기 제2 강압 출력 노드로부터 상기 제2 강압 전압 Vint2가 동작 전압으로서 공급되는 제2 회로로서, 외부 신호 입력 회로를 포함한다.

제2 강압 회로(12)의 제2 강압 출력 노드(12a)와 접지 전위 노드 사이에는 제2 강압 출력 노드(12a)가 장시간의 충전에 의해 상승하는 것을 방지하기 위한 전류 누설 회로(13)가 접속되어 있다.

이 경우, 제2 강압 회로(12)의 제2 NMOS 트랜지스터 N2의 사이즈는 제1 강압 회로(11)의 제1 NMOS 트랜지스터 N1의 사이즈보다도 작다.

즉, 제1 NMOS 트랜지스터 N1의 사이즈와 제2 NMOS 트랜지스터 N2의 사이즈는 각각의 회로에서의 소비 전력에 비례하는 것이 바람직하고, 경험적으로는 1자릿수 정도의 차이가 있으며, N1>>N2로 예상된다.

도 2a, 도 2b, 도 2c는 도 1의 두 강압용 NMOS 트랜지스터 N1, N2의 등가 회로와 그 패턴 레이아웃의 일례를 도시한 평면도이다.

도 3은 도 1중 강압용 NMOS 트랜지스터 N1, N2의 패턴 레이아웃의 변형예를 도시한 평면도이다.

상기 제1 NMOS 트랜지스터 N1 및 제2 NMOS 트랜지스터 N2는 도 2A 내지 도 2C에 도시된 바와 같이 각각 복수개의 단위 NMOS 트랜지스터 Tr로 분할되고, 소자 분리 영역에 의해 분리되어 있다. 여기서, D는 드레인 영역, S는 소스 영역, G는 게이트 배선이다.

이 게이트 배선 G는 도 2b, 도 2c에서 도시된 바와 같이, 각 단위 NMOS 트랜지스터 Tr의 채널 영역의 상방에서 연결되도록 일직선상으로 형성되어도 좋고, 도 3에 도시된 바와 같이, 각 단위 NMOS 트랜지스터 Tr의 채널 영역 상마다 형성되고, 각각 인출 배선을 통해 공급 배선으로 이어지도록 형성되어도 좋다. 또한, 제조 공정의 변동에 따르지 않고 제1 강압 회로(11)와 제2 강압 회로(12)에서 동일한 강압 특성을 얻기(제1 강압 전압 Vint1과 제2 강압 전압 Vint2에서 동일한 값을 얻기) 위해 각 단위 트랜지스터 Tr의 사이즈를 각각 동일하게 설정해 두는 것이 바람직하다.

또한, 상기 전류 누설 회로(13)는 제2 강압 회로(12)의 출력 전압이 원하는 전압 Vint2에서 외부 전압 Vext를 향해 상승하는 것을 방지할 목적으로 추가된 것이고, 가장 단순한 전류 누설 회로는, 도 1에서 도시된 바와 같이, 제2 강압 출력 노드(12a)와 접지 전위 노드 사이에 저항 소자 R이 접속되어 이루어진다.

도 4는 도 1에 도시된 제1 강압 회로, 제2 강압 회로, 제1 회로, 제2 회로를 포함한 반도체 집적 회로의 제1 적용예에 따른 DRAM의 일례를 도시하고 있다.

도 4에서, 참조 부호(41)는 외부로부터 전원 전위 Vcc가 인가되는 전원 단자, 참조 부호(42)는 접지 전위 Vss가 제공되는 접지 단자, 참조 부호(43)는 외부로부터 /RAS(/Row Address Stove) 신호가 입력되는 RAS 단자, 참조 부호(44)는 외부로부터 /CAS(/Column Address Stove) 신호가 입력되는 CAS 단자, 참조 부호(45)는 외부로부터 /WE(/Write Enable) 신호가 입력되는 WE 단자이다.

참조 부호(46)는 상기 RAS 단자로부터 /RAS 신호가 입력되는 RAS 입력 버퍼, 참조 부호(47)는 상기 CAS 단자로부터 /CAS 신호가 입력되는 CAS 입력 버퍼, 참조 부호(48)는 상기 WE 단자로부터 /WE 신호가 입력되는 WE 입력 버퍼, 참조 부호(49)는 예를 들면 외부로부터 입력되는 클럭 신호에 동기하여 내부 클럭 신호를 발생시키는 클럭 신호 발생 회로, 참조 부호(50)는 상기 내부 클럭 신호를 사용하여 DRAM 칩의 반도체 기판의 바이어스 전위 Vbias를 공급하는 기판 바이어스 발생 회로이다.

참조 부호(51)는 상기 메모리 셀 어레이의 리프레시(refresh) 동작을 제어하기 위한 리프레시 제어 회로이다. 참조 부호(52)는 리프레시용 어드레스 신호를 발생시키는 리프레시 카운터이다. 참조 부호(53)는 어드레스 신호 입력 중 행 어드레스 신호 또는 상기 리프레시 카운터(52)의 출력이 공급되는 행 어드레스 버퍼, 참조 부호(54)는 상기 행 어드레스 버퍼(53)의 출력을 디코드하는 행 디코더, 참조 부호(55)는 상기 행 디코더(54)의 출력에 의해 행 선택이 행해지는 메모리 셀 어레이, 참조 부호(56)는 상기 메모리 셀 어레이(55)로부터의 판독 전위를 감지하는 감지 증폭기이다.

참조 부호(57)는 어드레스 신호 입력 중 열 어드레스 신호가 공급되는 열 어드레스 버퍼, 참조 부호(58)는 상기 열 어드레스 버퍼(57)의 출력을 디코드하는 열 디코더, 참조 부호(59)는 상기 열 디코더(58)의 출력에 의해 제어되는 열 선택 회로, 참조 부호(60)는 상기 열 선택 회로(59)에 의해 선택되는 열 사이에서 데이타 입/출력을 행하는 입/출력 버퍼이다.

참조 부호(11)는 상기 전원 단자(1)로부터 입력하는 예를 들면 5V의 전원 전압 Vcc(상기 외부 전압 Vext에 대응)가 공급되고, 이것을 예를 들면 3.3V의 전압으로 강압하여 제1 강압 전압(제1 내부 전원 전압)Vint1을 생성하는 제1 강압 회로이다.

참조 부호(12)는 상기 전원 전압 Vcc(상기 외부 전압 Vext에 대응)가 공급되고, 이것을 예를 들면 3.3V의 전압으로 강압하여 제2 강압 전압(제2 내부 전원 전압)Vint2를 생성하는 제2 강압 회로이다.

참조 부호(61)는 상기 제1 강압 회로(11)로부터 출력되는 제1 내부 전원 전압 Vint1을 승압하여, 워드선 구동 전압원 WLDC로서 상기 행 디코더(54)의 워드선 드라이버 회로(도시하지 않음)에 공급하는 워드선 승압 회로이다.

본 예에서는, 상기 제2 내부 전원 전압 Vint2는 상기 RAS 입력 버퍼(46)의 동작 전원으로서 공급되고, 상기 RAS 입력 버퍼(46)는 도 1중의 제2 회로(22)에 상당한다.

또한, 상기 제1 내부 전원 전압 Vint1은 상기 RAS 입력 버퍼(46) 및 상기 워드선 드라이버 회로를 제외한 소정의 회로에 동작 전원으로서 공급되고, 이들의 회로는 도 1중의 제1 회로(21)에 상당한다.

또, 전기 입/출력 버퍼(60) 중 출력 버퍼의 동작 전원으로서 상기 전원 전압Vcc가 그대로 공급되는 경우가 있다.

다음에, 도 1의 회로의 동작예에 대해 도 4의 DRAM의 동작에 관련지어 설명하기로 한다.

예를 들면 /RAS가 규정의 액티브 사이클과 프리차지 사이클을 소정 시간 내에 교대로 반복하는 동작시(외부 입력 신호가 한정 전환되는 동작시)에는, Vint2가 동작 전압으로서 공급되는 제2 회로(22)에서 Vint2의 충방전이 발생하여, Vint2가 Vext에 가까운 전압으로 발생하는 일은 없다.

이에 대해, 예를 들면 /RAS의 프리차지 시간 tRP가 긴 모드(Vint2가 장시간 동작하지 않은 모드)에서는, /RAS로 추종한 회로 동작은 행해지지 않으므로, Vint2가 동작 전압으로서 공급되는 제2 회로(22)에서의 Vint2의 방전이 행해지지 않지만, 저항 소자 R에 의해 방전된다.

이 경우, NMOS 트랜지스터 N2와 저항 소자 R의 저항치비로 원하는 전압Vint2가 생성되도록 설정해 놓음으로써, Vint2가 상승하는 일은 없다.

상기한 바와 같이 저항 소자 R의 저항치는, NMOS 트랜지스터 N2의 사이즈, Vint2의 설정치 등에 의존하여, 항상 전류를 계속하여 흐르게 함으로써, Vint2에 의해 구동하는 제2 회로(22)는 필요 최소한으로 선택할 필요가 있다.

도 5는, 도 1의 강압 회로(12)에서의 출력 전압 Vint2의 시간 경과에 따른 변동을 도시하는 특성도이다.

도 5의 특성에서는, 원하는 전압 Vint2에 도달하기까지의 시간이 종래 예의 회로의 특성(도 12)에 비해 다소 길어지지만, 이 부분의 동작은 반도체 칩에 전원을 투입했을 때의 동작이므로 실용상은 문제가 되지 않고, 칩을 장시간 동작시키지 않을 때라도 Vint2의 상승분 △V는 0인 것을 알 수 있다.

즉, 상기 실시예에서는 반도체 기판 상에 외부로부터 인가되는 외부 전압보다도 낮은 전압을 발생시키는 강압 회로를 포함하고, 이 강압 회로의 출력 전압을 집적 회로의 동작 전압으로서 사용하고 있는 DRAM에서, 출력원이 다른 2개의 강압 회로(11, 12)를 설치하고, 완전히 독립한 관계에 있는 2개의 강압 전압 Vint1, Vint2를 생성하고 있다.

이 경우, 상기 2개의 강압 회로로서 제1 회로(21)용의 제1 강압 회로(11)와, 제2 회로(22)(외부 신호 입력 회로) 전용의 제2 강압 회로(12)를 설치하고, 제2 강압 회로(12)의 구동 능력을 제1 강압 회로(11)의 구동 능력보다도 낮게 하고, 제2 강압 회로(12)의 출력 노드와 Vss 노드 사이에 저항 소자 R을 접속함으로써 원하는 강압 전위의 안정 공급을 도모하고 있다.

또, 2개의 강압 회로의 구동 능력의 합계가 종래 예의 DRAM의 하나인 강압 회로의 구동 능력과 동일하게 하면, 제1 강압 회로(11)는 종래 예의 DRAM의 강압 회로에 비해 구동 용량을 작게 할 수 있으므로, 회로 치수를 작게 설정할 수 있다.

또, 상기 전류 누설 회로(13)로서, 저항 소자 R에 한하지 않고 외부 신호 입력 회로의 외부 신호 입력에 관련하여 전류 누설량을 제어하는 회로를 이용해도 좋으며, 그 실시예를 이하에서 설명하기로 한다.

도 6은 본 발명의 제2 적용예에 관한 DRAM의 강압 회로를 도시하는 회로도이고, 도 7은 도 6의 강압 회로에서의 출력 전압 Vint2의 시간 경과에 따른 변동을 도시하는 특성도이다.

도 6의 강압 회로는 도 1에 도시된 제1 실시예의 강압 회로에 비해 전류 누설 회로(13)의 저항 소자 R 대신에, 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고, 게이트에 제어 신호가 인가되는 제3 NMOS 트랜지스터 N3을 이용한 점이 다르고, 기타는 동일하므로 도 1과 동일한 부호를 병기하였다.

상기 제3 NMOS 트랜지스터 N3의 게이트에 인가되는 제어 신호로서, 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 공급이 제어되는 클럭 신호를 이용하고 있으며, 이러한 클럭 신호의 일례로서는, /RAS에 관련하여 DRAM 자동-리프레시 동작을 제어하는 자동-리프레시계의 신호(가령, 자동-리프레시 신호 REF)를 들 수 있다.

즉, 자동-리프레시 모드를 갖는 DRAM 에서는, /RAS의 프리차지 시간이 소정 이상으로 길어지면(칩이 일정 기간 동작하지 않으면), 메모리 셀의 데이타를 보증하기 위해, 칩에 내장된 타이머 회로(도시하지 않음)의 제어에 의해 리프레시 동작을 행한다. 이 때, 자동-리프레시 동작 제어용의 자동-리프레시 신호 REF가 자동적으로 발생한다. 이 자동-리프레시 신호 REF의 주기는, 통상은 /RAS 최소 사이클의 3 내지 4배 이상의 일정 주기를 갖는 클럭 신호이다.

따라서, /RAS의 프리차지 시간이 소정 이상으로 긴 모드에서는, /RAS에 추종한 회로 동작은 행해지지 않고, Vint2가 동작 전압으로서 공급되는 외부 신호 입력 회로에서의 Vint2의 방전이 행해지지 않지만, 제3 NMOS 트랜지스터 N3이 일정 주기로 온/오프를 반복함에 따라, 도 7에 도시된 바와 같이 Vint2가 제3 NMOS 트랜지스터 N3에 의해 일정 기간마다 방전되므로, Vint2가 Vext 부근까지 상승하는 일없이 원하는 전압으로 억제된다.

또한, 제3 NMOS 트랜지스터 N3 게이트에 인가되는 제어 신호로서, 상기 외부 신호 입력 회로의 외부 신호 입력과는 비동기의 일정 주기를 갖는 클럭 신호를 이용해도 좋다. 이러한 제어 신호의 일례로서는, DRAM의 반도체 기판의 기판 바이어스 전위를 발생시키기 위한 기판 바이어스 발생 회로(50)에서 사용되는 클럭 신호를 분주한 클럭 신호를 들 수 있다.

또, 상기 전류 누설 회로(13)는, 제2 강압 출력 노드(12a)와 접지 전위 사이에 전류 누설 특성이 다른 복수의 경로가 형성되고, 이 복수의 경로가 LSI의 동작 모드 종류에 따라 제어되도록 구성해도 좋고, 그 실시예를 이하에서 설명하기로 한다.

도 8은, 본 발명의 제3 적용예에 대한 DRAM의 강압 회로를 도시하는 회로도이다.

도 8의 강압 회로는, 도 6에 도시된 제2 실시예의 강압 회로에 비해, 전류 누설 회로(13)로서, 제2 강압 출력 노드(12a)와 접지 전위 사이에 드레인·소스 경로가 접속되고, 제1 제어 신호에 의해 게이트 구동되는 제3 NMOS 트랜지스터 N3과, 상기 제2 강압 출력 노드(12a)와 접지 전위 사이에 드레인·소스 경로가 접속되고, 제2 제어 신호에 의해 게이트 구동되는 제4 NMOS 트랜지스터 N4를 사용한 점이 다르고, 기타는 동일하므로 도 6과 동일한 부호를 병기하였다.

이 경우, 예를 들면, DRAM에서는 상기 제1 제어 신호 및 제2 제어 신호로서 각각 예를 들면 /RAS에 관련하여 택일적으로 클럭 신호를 공급하고, /RAS에 관련하여 제3 NMOS 트랜지스터 N3과 제4 NMOS 트랜지스터 N4를 택일적으로 구동하도록 해도 좋다.

즉, 예를 들면 상기한 바와 같은 /RAS의 프리차지 시간이 소정 이상 긴 제1 모드와 /RAS의 액티브 기간이 소정 이상 긴 제2 모드에 주목한 경우, 제1 모드에서는, 전류 누설 회로(13)의 두 NMOS 트랜지스터 중 제3 NMOS 트랜지스터 N3의 게이트에만 예를 들면 자동-리프레시 신호 REF를 공급하고, 제2 모드에서는, 상기 전류 누설 회로 중 두 NMOS 트랜지스터 중 제4 NMOS 트랜지스터 N4의 게이트에만 예를 들면 기판 바이어스 발생 회로용 클럭 신호의 분주 클럭 신호를 공급하도록 해도 좋다.

이 경우, 상기 다른 두 모드에 따라 적절한 전류 누설 특성(바꾸어 말하면, Vint2의 상승 방지 특성)을 얻기 위해서는, 제3 NMOS 트랜지스터 N3의 사이즈와 제4 NMOS 트랜지스터 N4 사이즈를 다르게 하도록 하거나, 또는 자동-리프레시 신호 REF의 주기와 기판 바이어스 발생 회로용 클럭 신호의 분주 클럭 신호의 주기를 다르게 하도록 해도 좋다.

상술된 바와 같이 본 발명에 따르면, 내부 강압 전압을 안정되게 공급함으로써 외부 입력 신호의 레벨을 정확하게 인식시킬 수 있는 반도체 집적 회로를 제공할 수 있다.

Claims (56)

1. 외부 전압이 공급되는 외부 전압 공급 노드와 제1 강압 전압을 출력하는 제1 강압 출력 노드 사이에 드레인·소스 경로가 접속되고, 게이트에 상기 외부 전압보다도 높은 제어 전압이 인가되는 제1 N 채널 MOS 트랜지스터를 갖는 제1 강압 회로와,

   상기 제1 강압 출력 노드로부터 상기 제1 강압 전압이 동작 전압으로서 공급되는 제1 회로와,

   상기 외부 전압 공급 노드와 제2 강압 전압을 출력하는 제2 강압 출력 노드 사이에 소스·드레인 경로가 접속되고, 게이트에 상기 제어 전압이 인가되고, 상기 제1 N 채널 MOS 트랜지스터와는 채널폭 구동 능력이 다른 제2 N 채널 MOS 트랜지스터를 포함하고, 상기 제2 강압 출력 노드가 상기 제1 강압 출력 노드에서 분리된 제2 강압 회로와,

   상기 제2 강압 출력 노드로부터 상기 제2 강압 전압이 동작 전압으로서 공급되는 제2 회로

   를 구비하는 것을 특징으로 하는 반도체 집적 회로.
2. 전압 공급 노드와 제1 강압 전압을 출력하는 제1 강압 출력 노드 사이에 드레인·소스 경로가 접속되고, 게이트에 상기 전압 공급 노드의 전압보다도 높은 제어 전압이 인가되는 제1 N 채널 MOS 트랜지스터를 포함하는 제1 강압 회로와,

   상기 제1 강압 출력 노드로부터 상기 제1 강압 전압이 동작 전압으로서 공급되는 제1 회로와,

   상기 전압 공급 노드와 제2 강압 전압을 출력하는 제2 강압 출력 노드 사이에 소스·드레인 경로가 접속되고, 게이트에 상기 제어 전압이 인가되고, 상기 제1 N 채널 MOS 트랜지스터와는 채널폭이 다른 제2 N 채널 MOS 트랜지스터를 갖는 제2 강압 회로와,

   상기 제2 강압 출력 노드로부터 상기 제2 강압 전압이 동작 전압으로서 공급되는 제2 회로

   를 구비하는 것을 특징으로 하는 반도체 집적 회로.
3. 제1 전압 노드의 전압이 공급되고, 상기 제1 전압 노드의 전압보다도 낮은 제1 강압 전압을 제1 강압 출력 노드에 출력하는 제1 강압 회로와,

   상기 제1 강압 출력 노드에 접속된 제1 회로와,

   상기 제1 강압 회로와는 다른 특성을 갖고, 제2 전압 노드의 전압이 공급되고, 상기 제2 전압 노드의 전압보다도 낮은 제2 강압 전압을 제2 강압 출력 노드에 출력하는 제2 강압 회로와,

   상기 제2 강압 출력 노드에 접속된 제2 회로

   를 구비하는 것을 특징으로 하는 반도체 집적 회로.
4. 전압 노드의 전압이 공급되고, 상기 전압 노드의 전압보다도 낮은 제1 강압 전압을 제1 강압 출력 노드에 출력하는 제1 강압 회로와,

   상기 제1 강압 출력 노드로부터 동작 전압이 공급되는 제1 회로와,

   상기 제1 강압 회로와는 다른 전류 출력 능력을 갖고, 상기 전압 노드의 전압과 동일한 전압이 공급되고, 상기 전압 노드의 전압보다도 낮은 제2 강압 전압을 제2 강압 출력 노드에 출력하는 제2 강압 회로와,

   상기 제2 강압 출력 노드로부터 동작 전압이 공급되고, 상기 제1 회로와는 다른 제2 회로

   를 구비하는 것을 특징으로 하는 반도체 집적 회로.
5. 제1항에 있어서,

   상기 제2 N 채널 MOS 트랜지스터의 사이즈는 상기 제1 N 채널 MOS 트랜지스터의 사이즈보다도 작고, 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
6. 제2항에 있어서,

   상기 제2 N 채널 MOS 트랜지스터의 사이즈는 상기 제1 N 채널 MOS 트랜지스터의 사이즈보다도 작고, 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
7. 제5항에 있어서,

   상기 제1 N 채널 MOS 트랜지스터 및 제2 N 채널 MOS 트랜지스터는 각각 여러개의 단위 트랜지스터로 분할되어 있으며, 각 단위 트랜지스터의 사이즈는 각각 동일한 것을 특징으로 하는 반도체 집적 회로.
8. 제6항에 있어서,

   상기 제1 N 채널 MOS 트랜지스터 및 제2 N 채널 MOS 트랜지스터는 각각 여러개의 단위 트랜지스터로 분할되어 있으며, 각 단위 트랜지스터의 사이즈는 각각 동일한 것을 특징으로 하는 반도체 집적 회로.
9. 제7항에 있어서,

   상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로인 것을 특징으로 하는 반도체 집적 회로.
10. 제8항에 있어서,

    상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로인 것을 특징으로 하는 반도체 집적 회로.
11. 제9항에 있어서,

    상기 전류 누설 회로는 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 전류 누설량이 제어되는 것을 특징으로 하는 반도체 집적 회로.
12. 제10항에 있어서,

    상기 전류 누설 회로는 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 전류 누설량이 제어되는 것을 특징으로 하는 반도체 집적 회로.
13. 제11항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고, 게이트에 제어 신호가 인가되는 제3 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
14. 제12항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고, 게이트에 제어 신호가 인가되는 제3 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
15. 제13항에 있어서, 상기 제어 신호는 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 공급이 제어되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
16. 제14항에 있어서, 상기 제어 신호는 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 공급이 제어되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
17. 제13항에 있어서, 상기 제어 신호는 상기 외부 신호 입력 회로의 외부 신호 입력과는 비동기의 일정 주기를 갖는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
18. 제14항에 있어서, 상기 제어 신호는 상기 외부 신호 입력 회로의 외부 신호 입력과는 비동기의 일정 주기를 갖는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
19. 제17항에 있어서, 상기 클럭 신호는 반도체 집적 회로의 기판 바이어스 전위를 발생시키기 위한 기판 바이어스 발생 회로에서 사용되는 클럭 신호가 분주된 신호인 것을 특징으로 하는 반도체 집적 회로.
20. 제18항에 있어서, 상기 클럭 신호는 반도체 집적 회로의 기판 바이어스 전위를 발생시키기 위한 기판 바이어스 발생 회로에서 사용되는 클럭 신호가 분주된 신호인 것을 특징으로 하는 반도체 집적 회로.
21. 제5항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
22. 제6항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
23. 제7항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
24. 제8항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
25. 제9항에 있어서, 상기 전류 누설 회로는 상기 제2의 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
26. 제10항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
27. 제5항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 특징이 다른 복수의 경로가 형성되고, 상기 복수의 경로가 반도체 집적 회로의 동작 모드 종류에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로.
28. 제6항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 특성이 다른 복수의 경로가 형성되고, 상기 복수의 경로는 반도체 집적 회로의 동작 모드 종류에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로.
29. 제7항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 특성이 다른 복수의 경로가 형성되고, 상기 복수의 경로가 반도체 집적 회로의 동작 모드 종류에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로.
30. 제8항에 있어서, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 특성이 다른 복수의 경로가 형성되고, 상기 복수의 경로가 반도체 집적 회로의 동작 모드 종류에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로.
31. 제27항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제1 제어 신호에 의해 게이트가 구동되는 제3 N 채널 MOS 트랜지스터와, 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제2 제어 신호에 의해 게이트가 구동되는 제4 N채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
32. 제28항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제1 제어 신호에 의해 게이트가 구동되는 제3 N 채널 MOS 트랜지스터와, 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제2 제어 신호에 의해 게이트가 구동되는 제4 N 채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
33. 제29항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제1 제어 신호에 의해 게이트가 구동되는 제3 N채널 MOS 트랜지스터와, 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제2 제어 신호에 의해 게이트가 구동되는 제4 N 채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
34. 제30항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제1 제어 신호에 의해 게이트가 구동되는 제3 N 채널 MOS 트랜지스터와, 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제2 제어 신호에 의해 게이트가 구동되는 제4 N 채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
35. 제31항에 있어서,

    상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로이고, 상기 제1 제어 신호 및 제2 제어 신호는 각각 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 택일적으로 공급되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
36. 제32항에 있어서,

    상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로이고, 상기 제1 제어 신호 및 제2 제어 신호는 각각 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 택일적으로 공급되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
37. 제33항에 있어서,

    상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로이고, 상기 제1 제어 신호 및 제2 제어 신호는 각각 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 택일적으로 공급되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
38. 제34항에 있어서,

    상기 제2 회로는 반도체 집적 회로의 외부로부터 신호가 입력되는 외부 신호 입력 회로이고, 상기 제1 제어 신호 및 제2 제어 신호는 각각 상기 외부 신호 입력 회로의 외부 신호 입력에 관련하여 택일적으로 공급되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
39. 외부로부터 공급되는 외부 전원 전압을 강압한 내부 전원 전압을 동작 전원으로서 사용하는 회로를 포함하는 다이내믹형 랜덤 억세스 메모리를 내장한 반도체 집적 회로에 있어서,

    상기 외부 전원 전압이 공급되는 전원 노드와 제1 강압 전압을 출력하는 제1 강압 출력 노드 사이에 드레인·소스 경로가 접속되고, 게이트에 상기 전원 전압보다도 높은 제어 전압이 인가되는 제1 N채널 MOS 트랜지스터를 갖는 제1 강압 회로와,

    상기 제1 강압 출력 노드로부터 상기 제1 강압 전압이 동작 전원으로서 공급되는 상기 다이내믹형 랜덤 억세스 메모리 내의 제1 회로와,

    상기 전원 노드와 제2 강압 전압을 출력하는 제2 강압 출력 노드 사이에 소스·드레인 경로가 접속되고, 게이트에 상기 제어 전압이 인가되고, 상기 제1 N 채널 MOS 트랜지스터는 구동 능력이 다른 제2 N채널 MOS 트랜지스터를 가지며, 상기 제2 강압 출력 노드가 상기 제1 강압 출력 노드에서 분리된 제2 강압 회로와,

    상기 제2 강압 출력 노드로부터 상기 제2 강압 전압이 동작 전원으로서 공급되는 상기 다이내믹형 랜덤 억세스 메모리 내의 제2 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
40. 외부로부터 공급되는 외부 전원 전압을 강압한 내부 전원 전압을 동작 전원으로서 사용하는 회로를 포함하는 다이내믹형 랜덤 억세스 메모리를 내장한 반도체 집적 회로에 있어서,

    상기 외부 전원 전압이 공급되고, 상기 외부 전원 전압보다도 낮은 제1 강압 전압을 제1 강압 출력 노드에 출력하는 제1 강압 회로와,

    상기 제1 강압 출력 노드로부터 동작 전원이 공급되는 상기 다이내믹형 랜덤 억세스 메모리 내의 제1 회로와

    상기 제1 강압 회로와는 다른 전류 출력 능력을 갖고, 상기 외부 전원 전압이 공급되고, 상기 제1 전압 노드의 전압보다도 낮은 제2 강압 전압을 제2 강압 출력 노드에 출력하는 제2 강압 회로와,

    상기 제2 강압 출력 노드로부터 동작 전원이 공급되고, 상기 제1 회로와는 다른 상기 다이내믹형 랜덤 억세스 메모리 내의 제2 회로를 구비하는 것을 특징으로 하는 반도체 집적 회로.
41. 제39항에 있어서,

    상기 제2 강압 회로는 상기 제1 강압 회로보다도 구동 능력이 낮으며,

    상기 제2 회로는 행 어드레스 스트로브 신호 RAS가 입력되는 RAS 입력 버퍼인 것을 특징으로 하는 반도체 집적 회로.
42. 제40항에 있어서,

    상기 제2 강압 회로는 상기 제1 강압 회로보다도 구동 능력이 낮으며,

    상기 제2 회로는 행 어드레스 스트로브 신호 RAS가 입력되는 RAS 입력 버퍼인 것을 특징으로 하는 반도체 집적 회로.
43. 제39항에 있어서,

    상기 제2 N 채널 MOS 트랜지스터의 사이즈는 상기 제1 N 채널 MOS 트랜지스터의 사이즈보다도 작고, 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 회로를 더 구비하는 것을 특징으로 하는 반도체 집적 회로.
44. 제43항에 있어서,

    상기 제1 N 채널 MOS 트랜지스터 및 제2 N 채널 MOS 트랜지스터는 각각 복수개의 단위 트랜지스터로 분할되어 있고, 각 단위 트랜지스터의 사이즈는 각각 동일한 것을 특징으로 하는 반도체 집적 회로.
45. 제43항 또는 제44항에 있어서,

    상기 제2 회로는 행 어드레스 스트로브 신호 RAS가 입력되는 RAS 입력 버퍼이고, 상기 전류 누설 회로는 상기 RAS 입력 버퍼의 입력 신호에 관련하여 전류 누설량이 제어되는 것을 특징으로 하는 반도체 집적 회로.
46. 제45항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고, 게이트에 제어 신호가 인가되는 제3 N 채널 MOS 트랜지스터인 것을 특징으로 하는 반도체 집적 회로.
47. 제46항에 있어서,

    상기 제어 신호는 상기 RAS 입력 버퍼의 입력 신호에 관련하여 공급이 제어되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
48. 제47항에 있어서,

    상기 제어 신호는 리프레시계 신호인 것을 특징으로 하는 반도체 집적 회로.
49. 제46항에 있어서, 상기 제어 신호는 상기 RAS 입력 버퍼의 입력 신호와는 비동기의 일정 주기를 갖는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
50. 제49항에 있어서,

    상기 클럭 신호는 반도체 집적 회로의 기판 바이어스 전위를 발생시키기 위한 기판 바이어스 발생 회로에서 사용되는 클럭 신호가 분주된 신호인 것을 특징으로 하는 반도체 집적 회로.
51. 제43항 또는 제44항에 있어서,

    상기 제2 회로는 행 어드레스 스트로브 신호 RAS가 입력되는 RAS 입력 버퍼이고, 상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 접속된 저항 소자인 것을 특징으로 하는 반도체 집적 회로.
52. 제43항 또는 제44항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 전류 누설 특성이 다른 복수의 경로가 형성되고, 상기 복수의 경로가 반도체 집적 회로의 동작 모드 종류에 따라 제어되는 것을 특징으로 하는 반도체 집적 회로.
53. 제52항에 있어서,

    상기 전류 누설 회로는 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제1 제어 신호에 의해 게이트가 구동되는 제3 N채널 MOS 트랜지스터와, 상기 제2 강압 출력 노드와 접지 전위 사이에 드레인·소스 경로가 접속되고 제2 제어 신호에 의해 게이트가 구동되는 제4 N채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적 회로.
54. 제53항에 있어서,

    상기 제1 제어 신호 및 제2 제어 신호는 각각 상기 RAS 입력 버퍼의 입력 신호에 관련하여 택일적으로 공급되는 클럭 신호인 것을 특징으로 하는 반도체 집적 회로.
55. 제54항에 있어서,

    상기 제1 제어 신호는 리프레시계 신호이고, 상기 제2 제어 신호는 상기 RAS 입력 버퍼의 입력 신호의 액티브 기간에 공급되는 것을 특징으로 하는 반도체 집적 회로.
56. 다이내믹형 메모리 셀이 행렬형으로 배열된 메모리 셀 어레이와,

    외부로부터 전원 전압이 인가되는 전원 단자와,

    클럭 신호를 발생하는 클럭 신호 발생 회로와,

    상기 클럭 신호를 사용하여 기판 바이어스 전위를 발생시키는 기판 바이어스 발생 회로와,

    외부로부터 행 어드레스 스트로브 신호 RAS가 입력되는 RAS 입력 버퍼와,

    외부로부터 열 어드레스 스트로브 신호 CAS가 입력되는 CAS 입력 버퍼와,

    상기 메모리 셀 어레이의 리프레시 동작을 제어하기 위한 리프레시 제어 회로와,

    리프레시용 어드레스 신호를 발생시키는 리프레시 카운터와,

    행 어드레스 신호 또는 상기 리프레시 카운터의 출력 신호를 디코드하여 상기 메모리 셀 어레이의 행을 선택하는 행 디코더와,

    상기 메모리 셀 어레이로부터의 판독 전위를 감지하는 감지 증폭기와,

    열 어드레스 신호를 디코드하는 열 디코더와,

    상기 열 디코더의 출력 신호에 의해 제어되며, 상기 메모리 셀 어레이의 열을 선택하는 열 선택 회로와,

    상기 열 선택 회로에 의해 선택되는 열과의 사이에서 데이타의 입/출력을 행하는 입/출력 버퍼와,

    상기 전원 단자에 입력되는 전원 전압을 강압하여 내부 전원 전압을 생성하는 강압 회로

    를 구비하는 다이내믹형 랜덤 억세스 메모리를 형성하는 반도체 집적 회로에 있어서,

    상기 강압 회로는

    상기 전원 전압을 강압하여 제1 강압 전압을 생성시켜, 상기 RAS 입력 버퍼 이외의 소정 회로의 동작 전원으로서 공급하는 제1 강압 회로와,

    상기 전원 전압을 강압하여 제2 강압 전압을 생성시켜, 상기 RAS 입력 버퍼의 동작 전원으로서 공급하는 제2 강압 회로

    를 구비하는 것을 특징으로 하는 반도체 집적 회로.

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