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KR100518399B1 - 내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 - Google Patents

내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의제어 방법 Download PDF

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KR100518399B1
KR100518399B1 KR10-2003-7001129A KR20037001129A KR100518399B1 KR 100518399 B1 KR100518399 B1 KR 100518399B1 KR 20037001129 A KR20037001129 A KR 20037001129A KR 100518399 B1 KR100518399 B1 KR 100518399B1
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타카하시히로유키
나카가와아쯔시
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

소비 전력의 절감을 도모하는 전압 레벨 제어 회로 및 제어 방법을 제공한다. 신호(A)가 "L"이고, 전압 레벨 제어 회로의 외부로부터 입력되는 신호(PL)가 "H"로 되면, 래치(11)로부터 출력되는 래치 신호(La)가 "H"로 되고, N·FET(14, 17, 24)가 온으로 된다. 이로써 저항(l2, 13)에 의한 분압 회로, 전류 미러 차동 증폭기(20, 27)가 능동 상태로 되고, 부스트 전압(Vbt)(워드선 구동 전압)을 제어하는 신호(A)로서 "H"가 출력된다. 부스트 전압(Vbt)이 상승하여, 기준 전압(Vref2)에 이르면, 전압(V2)이 "H"로 되고, 이로써, 신호(A)가 "L"로 된다. 신호(A)가 "L"로 되면, 래치(11)가 스루로 되고, 이 때, 신호(PL)가 "L"이기 때문에, 래치(11)로부터 출력되는 래치 신호(La)가 "L"로 되고, N·FET(14, 17, 24)가 오프로 된다. 이와 같이, 필요 이외의 시간대에 있어서, N·FET(14, 17, 24)를 오프로 하여 전력의 절감을 도모한다.

Description

내부 전압 레벨 제어 회로 및 반도체 기억 장치 및 그들의 제어 방법{INNER VOLTAGE LEVEL CONTROL CIRCUIT, SEMICONDUCTOR STORAGE, AND METHOD FOR CONTROLLING THEM}
본 발명은, 전압 레벨 제어 회로 및 그 제어 방법에 관한 것으로, 또한 반도체 기억 장치이나 그 외의 전자 회로에 있어서 사용되는 내부 전압의 레벨을 제어하는 전압 레벨 제어 회로 및 그 제어 방법 및 이 전압 레벨 제어 회로를 사용한 반도체 장치, 특히 메모리 셀을 리프레시하기 위한 리프레시 신호를 내부에서 발생하는 의사 SRAM 등의 반도체 기억 장치에 관한 것이다.
종래, 휴대 전화 등의 각종 휴대 기기에 있어서, 반도체 메모리 등의 반도체 회로가 널리 사용되고 있다. 이 휴대 기기에 사용되는 반도체 회로에 있어서는, 어떻게 소비 전력을 절감하는지가 큰 과제이다. 특개소 63-255897호 공보, 특개평 11-16368호 공보에, 소비 전력 절감에 관한 종래 기술이 개시되어 있다.
도 1은, 특개소 63-255897호 공보에 개시되어 있는 반도체 기억 장치(DRAM; 다이내믹 램)의 주요부의 구성을 도시한 블록도이다. 반도체 기억 장치는, 워드선 구동 신호(φWL)를 발생하는 φWL 발생 회로(152)를 갖는다. φWL 발생 회로(152)는, 외부로부터 /RAS 신호(/는 부논리의 신호인 것을 나타낸다. RAS는 로우 어드레스 스트로브를 나타낸다)의 입력을 받고, 이 입력된 /RAS 신호에 따라 워드선 구동 신호(φWL)를 발생한다. 반도체 기억 장치는, 또한 로우 디코더(155)를 갖는다. 로우 디코더(155)는, φWL 발생 회로(152)의 출력측에 접속되고, φWL 발생 회로(152)로부터 출력된 워드선 구동 신호(φWL)의 입력을 받는다. 또한 반도체 기억 장치는, 워드선 구동 신호(φWL)를 승압하는 φWL 승압 회로(153) 및 φWL 비교 회로(154)를 갖는다. φWL 비교 회로(154)는, 외부로부터의 기준 전압(Vref)의 입력을 받음과 함께, φWL 발생 회로(152)의 출력측에 접속되어, φWL 발생 회로(152)로부터 출력된 워드선 구동 신호(φWL)의 입력을 받음으로써, 워드선 구동 신호(φWL)와 기준 전압(Vref)을 비교하고, 이 비교한 결과를 비교 결과 신호(S4)로서 출력한다. 또한, φWL 승압 회로(153)는, /RAS 신호의 입력을 받음과 함께, φWL 비교 회로(154)가 출력측에 접속되어, 비교 결과 신호(S4)의 입력을 받고, /RAS 신호와 φWL 비교 회로(154)의 출력 신호(S4)에 기초하여 워드선 구동 신호(φWL)를 승압한다. 로우 디코더(155)는 워드선 구동 신호(φWL)를, 어드레스 신호가 지정하는 워드선(WL)에 출력한다.
상기 회로 동작을 도 2의 타이밍 차트에 기초하여 설명한다. /RAS 신호가 하강하면, 이 /RAS 신호를 받은 φWL 발생 회로(152)가, 워드선 구동 신호(φWL)를 시각(t1)에서 전원 전압(Vcc) 레벨로 상승시킨다. 이와 동시에, /RAS 신호를 받은 φWL 승압 회로(153)가, 워드선 구동 신호(φWL)를 승압하여, Vcc 이상의 하이 레벨로 한다. 그 후, /RAS 신호가 상승하는 시각(t2)에서, φWL 비교 회로(154)가 워드선 구동 신호(φWL)의 레벨(VWL)과 기준 전압(Vref)을 비교하고, 그 결과를 나타내는 신호(S4)를 φWL 승압 회로(153)로 출력한다. VWL < Vref인 경우, φWL 승압 회로(153)는 워드선 구동 신호(φWL)의 승압을 행한다. VWL > Vref인 경우, φWL 승압 회로(153)는 워드선 구동 신호(φWL)의 승압을 행하지 않는다.
이와 같이, 도 1의 회로는, 액티브 싸이클의 종료시에 있어서의 승압을, 필요한 경우에는 자동적으로 행하고, 불필요한 경우는 행하지 않음으로써 회로의 소비 전력의 절감을 도모하고 있다.
또한, 도 3은, 특개평 11-16368호 공보에 개시되어 있는 반도체 기억 장치(SRAM ; 스태틱 램)의 주요부의 구성을 도시한 블록도이다. 도 4는 동 반도체 기억 장치의 동작을 설명하기 위한 타이밍 차트이다. ATD 회로(110)는, 어드레스 신호(A0 내지 An) 또는 칩 선택 신호(CE)의 변화를 검지하고, 펄스 신호(φOS)를 발생시킨다. XE 발생 회로(111)는, ATD 회로(110)로부터의 어드레스 천이 검지를 나타내는 펄스 신호(φOS)와 칩 선택 신호(CE)를 입력하고, 워드선 활성화 신호(XE)를 출력한다. 이 XE 발생 회로(111)는, 기록 제어 신호(/WE)의 제어를 받지 않기 때문에, 기록, 판독 싸이클과 함께, 신호(XE)의 동작은 같고, 다음 싸이클의 어드레스 변화에 의한 신호(φOS)에 의해 리셋될 때까지 하이 레벨을 계속 출력한다. 로우 디코더(102)는, 로우 어드레스 신호를 입력하고, 워드선을 선택하는 로우 선택 신호를 출력한다.
승압 신호 발생 회로(114)는, 워드선 활성화 신호(XE)와 기록 제어 신호(/WE)를 입력으로 하여, 승압을 지시하는 승압 신호(/φBEN)를 발생한다. 즉, 이 승압 신호 발생 회로(114)는, 기록 제어 신호(/WE)가 로우 레벨로 되는 기록 싸이클에 있어서는, 워드선 활성화 신호(XE)가 로우 레벨로 되는 리셋 기간을 제외하고 로우 레벨을 계속 출력한다. 한편, 기록 제어 신호(/WE)가 하이 레벨로 되는 판독 싸이클에 있어서는, 일정 시간만큼 로우 레벨을 출력하고, 그 후, 하이 레벨로 되돌아온다.
승압 전위 발생 회로(115)는, 승압 신호(/φBEN)가 로우 레벨인 때 작동하고, 승압 전위(VBST)를 발생하고, 워드 드라이버(104)로 출력한다. 워드 드라이버(104)는, 승압 전위(VBST)를 전원으로 하고, 워드선 활성화 신호(XE)와 로우 선택 신호를 입력하여 워드선을 선택한다. 선택된 워드선은, 승압 전위(VBST)까지 상승하고, 메모리 셀에의 기록 또는 메모리 셀로부터의 판독을 행한다.
감지 증폭기 활성 신호 발생 회로(112)는, 워드선 활성화 신호(XE)와 기록 제어 신호(/WE)를 입력으로 하여 감지 증폭기 활성 신호(φSE)를 출력한다. 신호(φSE)는 판독 싸이클에서만 발생하고, 워드선 상승 후, 어느 지연 시간의 후에 하이 레벨로 된다. 이 하이 레벨은 다음 싸이클의 어드레스 변화에 의한 신호(φOS)에 의해 리셋될 때까지 유지되고, 감지 증폭기(106)를 활성 상태로 계속 유지한다. 감지 증폭기(106)는, 칼럼 디코더(103)의 출력에 의해 칼럼 선택 스위치(105)에서 선택된 상보(相補) 디지트선(DG, DGB)의 신호를 입력으로 하고, 감지 증폭기 활성 신호(φSE)가 하이 레벨인 기간, 메모리 셀로부터의 데이터를 증폭하여 출력한다.
상술한 바와 같이, 도 3에 도시한 회로는, 판독 싸이클 기간의 초기에 있어서만 승압 전위 회로(115)를 동작시키고, 동 판독 싸이클의 초기 이외의 기간에 있어서 승압 전위 회로(115)를 부동작으로 함으로써, 승압 전위 회로(115)의 소비 전력의 절감을 도모하고 있다.
그러나, 이들 종래의 것은, 워드선을 구동하는 전력을 절감한다는 발상의 것으로서, 그 밖의 전력 절감법에 관해서는 개시되어 있지 않다.
다른 한편, 근래, 의사 SRAM이 개발되어 실용화 되고 있다. 이 의사 SRAM은, 주지하는 바와 같이, DRAM이 갖는 대용량의 이점과 SRAM이 갖는 사용하기 쉬움, 스탠바이시의 저소비 전력 등의 이점을 겸비하고 있어서 휴대 기기 등에 널리 이용되고 있다. 그러나, 이 의사 SRAM은, 휴대 기기에 사용되는 관계상 더 한층의 저소비 전력화가 요망되고 있다.
도 5는 종래의 의사 SRAM의 주요부의 구성을 도시한 블록도이다. 도 6은 동 의사 SRAM의 동작을 설명하기 위한 타이밍 차트이다. 이 의사 SRAM은 전압 레벨 제어 회로(1), 메모리 셀 어레이(2), 링 발진기(3), 승압 회로(4) 및 워드 디코더(5)를 갖는다. 또한, 의사 SRAM은, 로우 디코더(6), 리프레시 타이밍 발생 회로(7) 및 로우 인에이블 발생8)을 갖는다.
전압 레벨 제어 회로(1)는, 메모리 셀 어레이(2)의 워드선에 인가하는 부스트 전압(Vbt)의 레벨을 제어하는 내부 전압 레벨 제어 신호(A)를, 기준 전압(Vref1, Vref2)에 기초하여 발생한다. 링 발진기(3)의 입력측은, 전압 레벨 제어 회로(1)의 출력측에 접속되고, 내부 전압 레벨 제어 신호(A)는, 링 발진기(3)에 입력된다. 링 발진기(3)는, 발진 회로로서, 인버터를 홀수개 링 형상으로 직렬 접속하여 구성할 수 있다. 전압 레벨 제어 회로(1)로부터 출력된 내부 전압 레벨 제어 신호(A)가 "H"(하이 레벨)인 때, 링 발진기(3)는 활성화되어 발진 출력(B)을 출력한다.
승압 회로(4)의 입력측은, 링 발진기(3)가 출력측에 접속되고, 이 발진 출력(B)은 승압 회로(4)에 입력된다. 승압 회로(4)는 차지 펌프 회로로 구성할 수 있다. 승압 회로(4)는, 링 발진기(3)의 출력(B)을 이용하여 전원 전압(VDD)을 단계적으로 승압하고, 워드선을 구동하는 부스트 전압(Vbt)으로서 출력한다. 승압 회로(4)의 출력측은, 워드 디코더(5)에 접속되고, 부스트 전압(Vbt)은 워드 디코더(5)에 입력된다. 이 경우, 부스트 전압(Vbt)은, 전원 전압(VDD)보다 높은 전압 레벨, 예를 들면(VDD + 1.5V) 또는 (VDD + 2V)이다. 워드 디코더(5)는, 로우 디코더(6)의 출력측에 접속되고, 로우 디코더(6)로부터의 출력에 의해 선택된 워드선에 부스트 전압(Vbt)을 공급한다. 메모리 셀 어레이(2)는, DRAM의 메모리 셀 어레이와 같은 구성을 갖는 메모리 셀 어레이이다.
리프레시 타이밍 발생 회로(7)는, 일정 시간 간격으로, 메모리 셀 어레이(2) 중의 메모리 셀을 리프레시하기 위한 리프레시 신호 및 리프레시 하여야 할 메모리 셀의 어드레스를 지정하는 리프레시 어드레스를 발생한다. 리프레시 타이밍 발생 회로(7)의 출력측은, 로우 인에이블 발생 회로(8)에 접속되고, 리프레시 신호를 로우 인에이블 발생 회로(8)에 입력한다. 또한, 리프레시 어드레스를 로우 디코더(6)에 입력한다.
로우 인에이블 발생 회로(8)는, 라이트 인에이블 신호(WE), 칩 실렉트 신호(CS) 및 메모리 셀 어레이(2)의 판독/기록 어드레스(Add)의 입력을 받고, 어드레스(Add)가 변화할 때마다, 로우 인에이블 신호(LT)를 발생한다. 또한, 이 로우 인에이블 발생 회로(8)는, 리프레시 타이밍 발생 회로(7)가 리프레시 신호를 출력하는 타이밍에서 신호(LT)를 발생한다. 로우 인에이블 발생 회로(8)의 출력측은, 로우 디코더(6) 및 전압 레벨 제어 회로(1)에 접속되고, 로우 인에이블 신호(LT)를 전압 레벨 제어 회로(1) 및 로우 디코더(6)에 입력한다. 로우 디코더(6)는, 로우 인에이블 신호(LT)의 입력을 받은 시점에서 외부 입력된 판독/기록 어드레스(Add)를 디코드하고, 디코드 결과를 워드 디코더(5)에 입력한다.
도 6은, 도 5에 도시한 회로의 동작을 설명하기 위한 타이밍 차트이다. 라이트 인에이블 신호(WE)가 예를 들면 "L"(로우 레벨)로 되고, 또한, 칩 실렉트 신호(CS)가 "H"로 된 후, 어드레스(Add)가 변화하면, 로우 인에이블 발생 회로(8)로부터 로우 인에이블 신호(LT)가 출력되고, 전압 레벨 제어 회로(1)로 입력된다. 전압 레벨 제어 회로(1)는, 부스트 전압(Vbt)과 기준 전압(Vref)을 비교하고, 부스트 전압(Vbt)이 기준 전압(Vref1)보다 낮은 경우, 시각(t1)에서 내부 전압 레벨 제어 신호(A)를 "H"(하이 레벨)로 한다. 이 내부 전압 레벨 제어 신호(A)가 "H"로 되면, 링 발진기(3)가 발진을 시작하고, 발진 출력(B)을 출력한다. 출력된 발진 출력(B)은, 승압 회로(4)에 입력된다. 승압 회로(4)는 이 발진 출력(B)을 사용하여 부스트 전압(Vbt)을 승압한다. 부스트 전압(Vbt)이 상승하고, 기준 전압(Vref2)에 달하면, 전압 레벨 제어 회로(1)가 내부 전압 레벨 제어 신호(A)를 시각(t2)에서 "L"(로우 레벨)로 한다. 이로써, 링 발진기(3)의 발진이 정지하고, 승압 회로(4)에 의한 승압이 정지한다.
이와 같이, 종래의 의사 SRAM은, 전압 레벨 제어 회로(1)가 링 발진기(3) 및 승압 회로(4)를 필요시에만 활성화하는 한편, 불필요시에는 비활성화 상태로 하고, 이로써, 소비 전력의 절감을 도모하고 있다.
그러나, 종래의 반도체 기억 장치에 있어서는, 메모리 셀 어레이에 인가하는 전압을 발생하는 회로의 전력 절약화가 도모되고 있지만, 메모리 셀 어레이에 인가하는 전압을 제어하는 회로, 즉 전압 레벨 제어 회로(1)의 전력 절약화는 전혀 고려되지 않았다.
보통의 DRAM에서는, 리프레시 타이밍이 시스템측에서 제어되고, 디바이스측은 항상 승압 레벨을 유지할 필요가 있고, 따라서, 메모리 셀 어레이에 인가하는 전압을 제어하는 회로의 전력 절약화는 전혀 고려할 필요가 없었다. 또한, 스탠바이시의 파워 제한도 비교적 엄하지 않았다.
이에 대해, SRAM 정도의 저소비 전력화가 요구되는 의사 SRAM에서는, 전압 레벨 제어 회로에 공급하는 전력을 가능한 한 절감하는 것이 요구된다. 즉, 의사 SRAM에 있어서는, 디바이스 외부로부터 리프레시 동작이 보이지 않는 사양, 즉 소비 전력의 규격에 리프레시 동작 전류가 고려되지 않는 사양으로 되어 있고, 일반적인 DRAM보다 더욱 엄격한 규격이 요구된다.
도 1은 종래의 DRAM의 주요부의 구성을 도시한 블록도.
도 2는 동 DRAM의 동작을 설명하기 위한 타이밍 차트.
도 3은 종래의 SRAM의 주요부의 구성을 도시한 블록도.
도 4는 동 SRAM의 동작을 설명하기 위한 타이밍 차트.
도 5는 종래의 의사 SRAM의 주요부의 구성을 도시한 블록도.
도 6은 동 의사 SRAM의 동작을 설명하기 위한 타이밍 차트.
도 7은 본 발명의 제 1의 실시 형태에 의한 전압 레벨 제어 회로의 구성을 도시한 회로도.
도 8은 동 전압 레벨 제어 회로를 이용한 의사 SRAM의 주요부의 구성을 도시한 블록도.
도 9는 동 실시 형태의 동작을 설명하기 위한 타이밍 차트.
도 10은 본 발명의 제 2의 실시 형태에 의한 전압 레벨 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 11은 본 발명의 제 3의 실시 형태에 의한 전압 레벨 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 12는 본 발명의 제 4의 실시 형태에 의한 전압 레벨 제어 회로의 동작을 설명하기 위한 타이밍 차트.
도 13은 본 발명의 제 5의 실시 형태에 의한 전압 레벨 제어 회로의 구성을 도시한 회로도.
도 14는 동 실시 형태의 동작을 설명하기 위한 타이밍 차트.
도 15는 본 발명의 제 6의 실시 형태에 의한 전압 레벨 제어 회로를 백바이어스 발생 회로와 함께 이용하는 경우의 회로 구성을 도시한 블록도.
도 16은 본 발명의 제 6의 실시 형태에 의한 전압 레벨 제어 회로에서 사용하는 백바이어스 발생 회로의 회로도.
본 발명은, 전술한 요구를 충족시키기 위해 개발된 것으로서, 그 목적은, 소비 전력을 가능한 한 절감하는 것을 도모한 전압 레벨 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은, 소비 전력을 가능한 한 절감하는 것을 도모하는 전압 레벨 제어 방법을 제공하는 것이다.
본 발명 다른 목적은, 소비 전력이 절감된 전압 레벨 제어 회로를 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적, 구성 및 효과는, 이하의 설명에 의해 분명하게 된다.
본 발명은 상기한 과제를 해결하고자 이루어진 것으로, 본 발명은 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하는 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로에 있어서,
이 전압 레벨 제어 회로는,
내부 전압 레벨 발생 회로의 출력측에 접속되고, 상기 내부 전압 레벨을, 적어도 하나의 기준 전압에 기초하여 비교하는 비교 회로와,
이 비교 회로에 접속되고, 비교 회로를 활성 상태 또는 비활성 상태로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 전압 레벨 제어 회로를 제공한다.
제어 회로는, 내부 전압 레벨 발생 회로를 활성 상태로 할 때, 제어 회로는 비교 회로를 활생 상태로 하고, 내부 전압 레벨 발생 회로를 비활성 상태로 할 때, 제어 회로는 비교 회로를 비활성 상태로 하는 것이 가능하다.
내부 전압 레벨 발생 회로는, 승압 회로 또는 강압 회로인 것이 가능하다.
비교 회로는, 기준 전압의 수와 같은 수의 비교 회로로 이루어지고, 이 비교 회로는, 대응하는 각 기준 전압에 기초하여 내부 전압 레벨을 비교하고, 제어 회로는, 각 비교 회로에 공통으로 접속되는 하나의 제어 회로로 이루어지고, 각 비교 회로는, 하나의 제어 회로에 의해 공통으로, 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
제어 회로는, 논리 게이트 회로와 래치 회로를 포함하고, 논리 게이트 회로의 출력이 래치 회로의 입력과 접속되고, 래치 회로의 제어 단자는, 비교 회로의 출력측에 접속되고, 논리 게이트 회로의 출력 신호 또는 비교 회로의 출력 신호에 기초하여 비교 회로의 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
비교 회로는, 전류 미러 차동 증폭기를 포함하는 것이 가능하다.
전압 레벨 제어 회로는, 또한 분압 회로를 포함하고, 이 분압 회로는 내부 전압 레벨 발생 회로의 출력측과 그라운드 단자와의 사이에 직렬로 접속되고, 분압 회로의 출력은 비교 회로의 입력에 접속되고, 비교 회로는, 내부 전압 레벨의 분압 전압을 기준 전압과 비교하는 것이 가능하다.
비교 회로의 입력은, 내부 전압 레벨 발생 회로의 출력측에 직접 접속되고, 비교 회로는, 내부 전압 레벨을 기준 전압과 직접 비교하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상으로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 2개의 기준 전압으로 이루어지고, 이 2개의 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한 및 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상 또는 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
제어 회로는, 논리 게이트 회로로 이루어지고, 논리 게이트 회로의 출력이 비교 회로에 접속되고, 내부 전압 레벨 발생 회로의 활성 상태 및 비활성 상태로부터 독립하여, 논리 게이트 회로의 출력 신호에만 기초하여 비교 회로의 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
또한, 본 발명은, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하는 내부 전압 레벨 발생 회로의 출력측에 접속되고, 내부 전압 레벨을 검출하고, 외부로부터 입력되는 적어도 하나의 기준 전압에 기초하여 제어하는 전압 레벨 제어 회로에 있어서,
전압 레벨 제어 회로는, 이 전압 레벨 제어 회로를 활성 상태 또는 비활성 상태로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 전압 레벨 제어 회로를 제공한다.
전압 레벨 제어 회로는, 또한 비교 회로를 포함하고, 이 비교 회로의 입력측을, 내부 전압 레벨 발생 회로의 출력측에 접속함으로써, 상기 내부 전압 레벨을 상기 적어도 하나의 기준 전압에 기초하여 비교하고, 내부 전압 레벨 발생 회로를 활성 상태 또는 비활성 상태로 제어하기 위한 내부 전압 레벨 발생 회로 제어 신호를, 비교 회로의 출력측에서부터 출력하고,
상기 제어 회로는, 이 비교 회로에 접속되고, 비교 회로를 활성 상태 또는 비활성 상태로 제어하는 것이 가능하다.
제어 회로는, 내부 전압 레벨 발생 회로를 활성 상태로 할 때, 제어 회로는 비교 회로를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 비활성 상태로 할 때, 제어 회로는 비교 회로를 비활성 상태로 하는 것이 가능하다.
내부 전압 레벨 발생 회로는, 승압 회로 또는 강압 회로인 것이 가능하다.
비교 회로는, 기준 전압의 수와 같은 수의 비교 회로로 이루어지고, 이 비교 회로는, 대응하는 기준 전압에 기초하여 내부 전압 레벨을 비교하고, 제어 회로는, 각 비교 회로에 공통으로 접속되는 하나의 제어 회로로 이루어지고, 각 비교 회로는, 하나의 제어 회로에 의해 공통으로, 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
제어 회로는, 논리 게이트 회로와 래치 회로를 포함하고, 논리 게이트 회로의 출력이 래치 회로의 입력과 접속되고, 래치 회로의 제어 단자는, 비교 회로의 출력측에 접속되는 것이 가능하다.
비교 회로는, 전류 미러 차동 증폭기를 포함하는 것이 가능하다.
전압 레벨 제어 회로는, 또한 분압 회로를 포함하고, 이 분압 회로는 내부 전압 레벨 발생 회로의 출력측과 그라운드 단자와의 사이에 직렬로 접속되고, 분압 회로의 출력은, 비교 회로의 입력에 접속되고, 비교 회로는, 내부 전압 레벨의 분압 전압을 기준 전압과 비교하는 것이 가능하다.
비교 회로의 입력은, 내부 전압 레벨 발생 회로의 출력측에 직접 접속되고, 비교 회로는, 내부 전압 레벨을 기준 전압과 직접 비교하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상으로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 2개의 기준 전압으로 이루어지고, 이 2개의 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한 및 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상 또는 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
제어 회로는, 논리 게이트 회로로 이루어지고, 논리 게이트 회로의 출력이 비교 회로에 접속되고, 내부 전압 레벨 발생 회로의 활성 상태 및 비활성 상태로부터 독립하여, 논리 게이트 회로의 출력 신호에만 기초하여 비교 회로의 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
또한 상기 전압 레벨 제어 회로는,
내부 전압 레벨 발생 회로의 출력측에 접속되고, 상기 내부 전압 레벨을, 적어도 하나의 기준 전압에 기초하여 비교하는 비교 회로와,
이 비교 회로에 접속되고, 비교 회로를 활성 상태 또는 비활성 상태로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
상기 반도체 기억 장치는, 메모리 셀의 리프레시 동작을 행하기 위한 리프레시 신호를 자발적으로 발생하는 리프레시 신호 발생 회로를 또한 포함하고, 이 리프레시 신호 발생 회로의 출력측이, 상기 전압 레벨 제어 회로의 제어 회로에 접속됨으로써, 리프레시 신호의 입력을 받고, 상기 전압 레벨 제어 회로의 제어 회로가, 비교 회로를 비활성 상태로부터 활성 상태로 하는 것이 가능하다.
상기 전압 레벨 제어 회로의 제어 회로는, 논리 게이트 회로를 포함하고, 이 논리 게이트 회로의 복수의 입력의 제 1의 입력이 리프레시 신호 발생 회로의 출력측에 접속되는 것이 가능하다.
상기 반도체 기억 장치는, 리프레시 동작시 이외에 워드선을 활성화하기 위한 로우 인에이블 신호를 발생하는 로우 인에이블 신호 발생 회로를 또한 포함하고, 이 로우 인에이블 신호 발생 회로의 출력이 상기 논리 게이트 회로의 제 2의 입력에 접속되고, 상기 리프레시 신호 및 로우 인에이블 신호의 적어도 어느 하나가 논리 게이트 회로에 입력된 때, 제어 회로가, 비교 회로를 비활성 상태로부터 활성 상태로 하는 것이 가능하다.
로우 인에이블 신호 발생 회로는, 로우 인에이블 신호를 활성화하는 타이밍보다 일정 시간만큼 전에, 펄스 신호를 발생하고, 이 펄스 신호를 논리 게이트 회로에 입력함으로써, 상기 전압 레벨 제어 회로의 제어 회로가, 비교 회로를 비활성 상태로부터 활성 상태로 함과 함께, 내부 전압 레벨 발생 회로를 비활성 상태로부터 활성 상태로 하고, 상기 내부 전압 레벨이, 상기 적어도 하나의 기준 전압에 기초하여 주어지는 허용 전압 레벨 범위에 달한 후, 상기 전압 레벨 제어 회로의 제어 회로가, 비교 회로를 활성 상태로부터 비활성 상태로 하는 것이 가능하다.
상기 반도체 기억 장치가 액티브 상태에 있을 때, 상기 제어 회로는 항상 비교 회로를 활성 상태로 유지하고, 상기 반도체 기억 장치가 스탠바이 상태에 있을 때, 상기 제어 회로는, 제어 신호에 기초하여 비교 회로를 활성 상태 또는 비활성 상태로 제어하는 것이 가능하다.
상기 반도체 기억 장치는,
내부 전압 레벨 발생 회로의 출력측에 접속되고, 내부 전압 레벨에 기초하여 그라운드 레벨보다 낮은 레벨의 백바이어스 전압을 발생하고, 반도체 기억 장치의 특정 반도체 영역에 백바이어스 전압을 공급하는 백바이어스 발생 회로와,
상기 특정 반도체 영역에 접속되고, 특정 반도체 영역의 전위를 판정하는 백바이어스 레벨 판정 회로를 또한 포함하고,
백바이어스 레벨 판정 회로는, 백바이어스 전압의 레벨이 미리 정하여진 허용 범위를 초과한 경우, 백바이어스 레벨 판정 결과 신호를 활성화하고,
백바이어스 레벨 판정 회로의 출력이 논리 게이트 회로의 제 2의 입력에 접속됨으로써, 상기 리프레시 신호 및 활성화 된 백바이어스 레벨 판정 결과 신호의 적어도 어느 하나가 논리 게이트 회로에 입력된 때, 제어 회로가, 비교 회로를 비활성 상태로부터 활성 상태로 하는 것이 가능하다.
상기 전압 레벨 제어 회로의 제어 회로는 또한 래치 회로를 포함하고, 래치 회로의 입력은 상기 논리 게이트 회로의 출력에 접속되고, 래치 회로의 제어 단자는 상기 전압 레벨 제어 회로의 출력에 접속되는 것이 가능하다.
제어 회로는, 내부 전압 레벨 발생 회로를 활성 상태로 할 때, 제어 회로는 비교 회로를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 비활성 상태로 할 때, 제어 회로는 비교 회로를 비활성 상태로 하는 것이 가능하다.
내부 전압 레벨 발생 회로는, 승압 회로 또는 강압 회로인 것이 가능하다.
비교 회로는, 기준 전압의 수와 같은 수의 비교 회로로 이루어지고, 이 비교 회로는, 대응하는 각 기준 전압에 기초하여 내부 전압 레벨을 비교하고, 제어 회로는, 각 비교 회로에 공통으로 접속되는 하나의 제어 회로로 이루어지고, 각 비교 회로는, 하나의 제어 회로에 의해 공통으로, 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
제어 회로는, 논리 게이트 회로와 래치 회로를 포함하고, 논리 게이트 회로의 출력이 래치 회로의 입력과 접속되고, 래치 회로의 제어 단자는, 비교 회로의 출력측에 접속되는 것이 가능하다.
비교 회로는, 전류 미러 차동 증폭기를 포함하는 것이 가능하다.
전압 레벨 제어 회로는, 또한 분압 회로를 포함하고, 이 분압 회로는 내부 전압 레벨 발생 회로의 출력측과 그라운드 단자와의 사이에 직렬로 접속되고, 분압 회로의 출력은 비교 회로의 입력에 접속되고, 비교 회로는, 내부 전압 레벨의 분압 전압을 기준 전압과 비교하는 것이 가능하다.
비교 회로의 입력은, 내부 전압 레벨 발생 회로의 출력측에 직접 접속되고, 비교 회로는, 내부 전압 레벨을 기준 전압과 직접 비교하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 단일한 기준 전압으로 이루어지고, 이 단일한 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상으로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
상기 적어도 하나의 기준 전압은, 2개의 기준 전압으로 이루어지고, 이 2개의 기준 전압에 기초하여 내부 전압 레벨의 허용 범위의 상한 및 하한을 정함으로써, 내부 전압 레벨이 허용 범위의 상한 이상 또는 하한 이하로 된 경우, 전압 레벨 제어 회로의 출력 신호를 활성 상태로 하고, 내부 전압 레벨 발생 회로를 활성화하는 것이 가능하다.
제어 회로는, 논리 게이트 회로로 이루어지고, 논리 게이트 회로의 출력이 비교 회로에 접속되고, 내부 전압 레벨 발생 회로의 활성 상태 및 비활성 상태에 관계 없이, 논리 게이트 회로의 출력 신호에만 기초하여 비교 회로의 활성 상태 또는 비활성 상태가 제어되는 것이 가능하다.
논리 게이트 회로의 출력 신호는, 미리 정하여진 펄스 폭을 갖는 펄스 신호로서, 비교 회로가 활성 상태로 되고 나서, 펄스 폭에 상당하는 시간이 경과한 후, 내부 전압 레벨 발생 회로의 활성 상태 및 비활성 상태에 관계 없이, 비교 회로가 비활성 상태로 되는 것이 가능하다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 전압 레벨 제어 회로는, 이 전압 레벨 제어 회로를 활성 상태 또는 비활성 상태로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
전압 레벨 제어 회로는 또한 비교 회로를 포함하고, 이 비교 회로의 입력측을, 내부 전압 레벨 발생 회로의 출력측에 접속함으로써, 상기 내부 전압 레벨을 상기 적어도 하나의 기준 전압에 기초하여 비교하고, 내부 전압 레벨 발생 회로를 활성 상태 또는 비활성 상태로 제어하기 위한 내부 전압 레벨 발생 회로 제어 신호를, 비교 회로의 출력측에서부터 출력하고,
상기 제어 회로는, 이 비교 회로에 접속되고, 비교 회로를 활성 상태 또는 비활성 상태로 제어하는 것이 가능하다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호에 응답하여 활성화하고, 상기 워드선에 공급되는 내부 전압 레벨이 허용 전압 레벨 범위에 달한 때 비활성화하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호의 상승 시점보다 소정 시간 전에 활성화하고, 상기 워드선에 공급되는 내부 전압 레벨이 허용 전압 레벨 범위에 달한 때 비활성화하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호에 응답하여 활성화하고, 소정의 시간만큼 경과한 때에 비활성화하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또한, 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
리프레시 동작을 제어하는 리프레시 신호를 발생하는 리프레시 신호 발생 회로와,
상기 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 전압 레벨 제어 회로는, 상기 리프레시 신호에 응답하여 활성화 및 비활성화하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
또한 본 발명은, 복수의 워드선을 갖는 메모리 셀 어레이 영역과,
이 복수의 워드선에 접속되고, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하고, 이 내부 전압 레벨을 워드선에 공급하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 기억 장치에 있어서,
상기 반도체 기억 장치의 스탠바이 상태에 있어서, 상기 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호에 응답하여 활성화하고, 상기 워드선에 공급되는 내부 전압 레벨이 허용 전압 레벨 범위에 달한 때 비활성화하고, 상기 반도체 기억 장치의 액티브 상태에 있어서 항상 비활성화하는 것을 특징으로 하는 반도체 기억 장치를 제공한다.
허용 전압 레벨 범위가, 미리 설정되는 제 1의 기준치와 제 2의 기준치로 규정되는 것이 가능하다.
상기 내부 전압 레벨 발생 회로는 승압 회로인 것이 가능하다.
상기 내부 전압 레벨 발생 회로는 강압 회로인 것이 가능하다.
또한, 본 발명은, 외부 전원 전압에 기초하여 내부 전압 레벨을 발생하는 내부 전압 레벨 발생 회로와,
이 내부 전압 레벨 발생 회로에 접속되고 내부 전압 레벨의 공급을 받는 내부 회로와,
이 내부 전압 레벨 발생 회로에 접속되고, 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 포함하는 반도체 장치에 있어서,
상기 전압 레벨 제어 회로는, 상기 내부 회로의 활성화 신호의 상승에 응답하여 활성화하고, 상기 내부 회로에 공급되는 내부 전압 레벨이 허용 전압 레벨에 달하며, 또한, 상기 내부 회로의 활성화 신호가 오프로 되었을 때 비활성화하는 것을 특징으로 하는 반도체 장치를 제공한다.
상기 전압 레벨 제어 회로는, 상기 전압 레벨을 미리 설정되는 기준치와 같게 되도록 제어하는 것이 가능하다.
상기 내부 전압 레벨 발생 회로는 승압 회로인 것이 가능하다.
상기 내부 전압 레벨 발생 회로는 강압 회로인 것이 가능하다.
또한, 본 발명은, 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨 제어 회로의 활성 상태 및 비활성 상태을 제어 신호에 기초하여 제어하는 방법에 있어서,
전압 레벨 제어 회로를 활성화 한 후, 상기 내부 전압 레벨이 허용 전압 레벨 범위에 도달한 때에 상기 내부 전압 레벨 제어 회로를 활성화하는 것을 특징으로 하는 제어 방법을 제공한다.
상기 허용 전압 레벨 범위는, 미리 설정되는 제 1의 기준치와 제 2의 기준치로 규정되는 것이 가능하다.
상기 내부 전압 레벨은 외부 전원 전압을 승압한 전압 레벨인 것이 가능하다.
상기 내부 전압 레벨은 외부 전원 전압을 강압한 전압 레벨인 것이 가능하다.
상기 내부 전압 레벨은 반도체 기억 장치의 워드선에 공급되는 전압 레벨이고, 상기 제어 신호는 상기 워드선의 활성화 신호인 것이 가능하다.
상기 반도체 기억 장치는 리프레시 동작을 필요로 하는 메모리 셀을 갖는 반도체 기억 장치이고, 상기 워드선의 활성화 신호는, 반도체 기억 장치의 메모리 셀을 리프레시 하는 리프레시 동작을 제어하는 신호이고, 상기 내부 전압 레벨이 상기 허용 전압 레벨 범위의 상한치 이상으로 된 때 상기 내부 전압 레벨 제어 회로를 비활성화하는 것이 가능하다.
또한, 본 발명은, 외부 전원 전압으로부터 발생되고 워드선에 공급되는 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를 갖는 반도체 기억 장치의 전압 레벨 제어 방법에 있어서,
상기 워드선의 활성화 신호에 응답하여 상기 전압 레벨 제어 회로를 활성화하고, 상기 워드선에 공급되는 전압 레벨이 허용 전압 레벨 범위에 달한 때 상기 전압 레벨 제어 회로를 비활성화하는 것을 특징으로 하는 반도체 기억 장치의 전압 레벨 제어 방법을 제공한다.
또한, 본 발명은, 반도체 기억 장치의 워드선에 공급하기 위해, 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨 제어 회로의 활성 상태 및 비활성 상태를 제어 신호에 기초하여 제어하는 방법에 있어서,
상기 워드선의 활성화 신호의 활성화의 타이밍보다 소정 시간 전에 상기 내부 전압 레벨 제어 회로를 활성화하고, 상기 워드선에 공급되는 내부 전압 레벨이 허용 전압 레벨 범위에 달한 때 상기 전압 레벨 제어 회로를 비활성화하는 것을 특징으로 하는 제어 방법을 제공한다.
또한, 본 발명은, 반도체 기억 장치의 워드선에 공급하기 위해, 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨 제어 회로의 활성 상태 및 비활성 상태를 제어 신호에 기초하여 제어 하는 방법에 있어서,
상기 워드선의 활성화 신호에 응답하여 상기 내부 전압 레벨 제어 회로를 활성화하고, 소정의 시간만큼 경과한 때에 상기 전압 레벨 제어 회로를 비활성화하는 것을 특징으로 하는 제어 방법을 제공한다.
또한, 본 발명은, 리프레시 동작을 필요로 하는 메모리 셀을 갖는 반도체 기억 장치의 워드선에 공급하기 위해, 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨 제어 회로의 활성 상태 및 비활성 상태를 제어 신호에 기초하여 제어하는 방법에 있어서,
리프레시 동작을 제어하는 신호에 응답하여 상기 전압 레벨 제어 회로의 활성화 및 비활성화를 행하는 것을 특징으로 하는 제어 방법을 제공한다.
또한, 본 발명은, 반도체 기억 장치의 워드선에 공급하기 위해, 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨 제어 회로의 활성 상태 및 비활성 상태를 제어 신호에 기초하여 제어하는 방법에 있어서,
반도체 기억 장치의 스탠바이 상태에 있어서, 상기 워드선의 활성화 신호에 응답하여 상기 전압 레벨 제어 회로를 활성화하고, 상기 워드선에 공급되는 전압 레벨이 허용 전압 레벨 범위에 달한 때 상기 전압 레벨 제어 회로를 비활성화하고,
반도체 기억 장치의 액티브 상태에 있어서, 상기 전압 레벨 제어 회로를 항상 활성 상태로 유지하는 것을 특징으로 하는 제어 방법을 제공한다.
상기 허용 전압 레벨 범위는, 미리 설정되는 제 1의 기준치와 제 2의 기준치로 규정되는 것이 가능하다.
상기 내부 전압 레벨은 외부 전원 전압을 승압한 전압 레벨인 것이 가능하다.
상기 내부 전압 레벨은 외부 전원 전압을 강압한 전압 레벨인 것이 가능하다.
또한, 본 발명은, 내부 회로에 공급하기 위해 외부 전원 전압에 기초하여 발생되는 내부 전압 레벨를 검출하여 제어하는 전압 레벨 제어 회로의 활성 상태 및 비활성 상태를 제어 신호에 기초하여 제어하는 방법에 있어서,
상기 내부 회로를 활성화하는 활성화 신호에 응답하여 상기 전압 레벨 제어 회로를 활성화하고, 상기 내부 회로에 공급되는 내부 전압 레벨이 허용 전압 레벨 범위에 달하고, 또한, 상기 내부 회로의 활성화 신호가 오프로 되었을 때, 상기 전압 레벨 제어 회로를 비활성화하는 것을 특징으로 하는 제어 방법을 제공한다.
상기 전압 레벨 제어 회로는, 상기 내부 전압 레벨을 미리 설정되는 기준치와 같게 되도록 제어하는 것이 가능하다.
상기 내부 전압 레벨은, 외부 전원 전압을 승압한 전압 레벨인 것이 가능하다.
상기 내부 전압 레벨은, 외부 전원 전압을 강압한 전압 레벨인 것이 가능하다.
이하, 도면을 참조하여 본 발명의 실시의 형태에 관해 설명한다. 도 7은 본 발명의 제 1의 실시 형태에 의한 전압 레벨 제어 회로의 구성을 도시한 회로도이다. 도 8은 도 7에 도시한 전압 레벨 제어 회로를 갖는 의사 SRAM의 주요부의 구성을 도시한 블록도이다. 도 9는 도 7에 도시한 전압 레벨 제어 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 8에 도시한 본 발명의 회로가 도 5에 도시한 종래 기술의 회로와 다른 점은, 논리 게이트가 마련된 것과, 전압 레벨 제어 회로의 구성이다. 디바이스의 전원 투입시, 디바이스의 스탠바이 상태에 있어서의 리프레시 때, 디바이스의 액티브 상태에 있어서 리프레시 때, 및 디바이스의 액티브 상태에 있어서의 기록/판독시에 있어서, 디바이스에 조립된 전압 레벨 제어 회로(10)의 각 회로 구성부가 액티브 상태로 되지만, 그 밖의 때, 즉 디바이스의 스탠바이 상태에 있어서의 비리프레시 때 및 디바이스의 액티브 상태에 있어서의 비리프레시 때, 비기록/판독시에 있어서는, 전압 레벨 제어 회로(10)의 각 회로 구성부가 인액티브 상태로 된다. 이로써, 전압 레벨 제어 회로(10)에서 소비된 전력의 절감을 도모하고 있다.
본 발명에 관한 의사 SRAM은, 전압 레벨 제어 회로(10), 메모리 셀 어레이(2), 링 발진기(3), 승압 회로(4) 및 워드 디코더(5), 로우 디코더(6), 리프레시 타이밍 발생 회로(7) 및 로우 인에이블 발생 회로(8)에 더하여 OR 게이트(9)를 갖는다. 이 OR 게이트(9)는, 디바이스의 전원 투입시에 전압 레벨 제어 회로(10)의 각 회로 구성부를 액티브 상태로 하기 위해 마련된다.
전압 레벨 제어 회로(10)는, 메모리 셀 어레이(2)의 워드선에 인가하는 내부 전압으로서의 부스트 전압(Vbt)의 레벨을 제어하는 내부 전압 레벨 제어 신호(A)를, 기준 전압(Vref1, Vref2)에 기초하여 발생한다. 링 발진기(3)의 입력측은, 전압 레벨 제어 회로(10)의 출력측에 접속되고, 내부 전압 레벨 제어 신호(A)는, 링 발진기(3)에 입력된다. 링 발진기(3)는, 발진 회로로서, 인버터를 홀수개 링 형상으로 직렬 접속하여 구성할 수 있다. 전압 레벨 제어 회로(1)로부터 출력된 내부 전압 레벨 제어 신호(A)가 "H"(하이 레벨)인 때, 링 발진기(3)는, 액티브 상태로 되고, 발진 출력(B)을 출력한다.
승압 회로(4)의 입력측은, 링 발진기(3)의 출력측에 접속되고, 이 발진 출력(B)은 승압 회로(4)에 입력된다. 승압 회로(4)는 차지 펌프 회로로 구성할 수 있다. 승압 회로(4)는, 링 발진기(3)의 출력(B)을 이용하여 전원 전압(VDD)을 단계적으로 승압하고, 워드선을 구동하는 부스트 전압(Vbt)으로서 출력한다. 승압 회로(4)의 출력측은, 워드 디코더(5)에 접속되고, 부스트 전압(Vbt)은 워드 디코더(5)에 입력된다. 이 경우, 부스트 전압(Vbt)은, 전원 전압(VDD)보다 높은 전압 레벨, 예를 들면 (VDD + 1.5V) 또는 (VDD + 2V)이다. 워드 디코더(5)는, 로우 디코더(6)의 출력측에 접속되고, 로우 디코더(6)로부터의 출력에 의해 선택된 워드선에 부스트 전압(Vbt)을 공급한다. 메모리 셀 어레이(2)는, DRAM의 메모리 셀 어레이와 같은 구성을 갖는 메모리 셀 어레이이다.
리프레시 타이밍 발생 회로(7)는, 일정 시간 간격으로, 메모리 셀 어레이(2) 중의 메모리 셀을 리프레시하기 위한 리프레시 신호 및 리프레시 하여야 할 메모리 셀의 어드레스를 지정하는 리프레시 어드레스를 발생한다. 이 일정 시간 간격은, 데이터 보존이 보증되는 기간 내로 정하여진다. 또한, 리프레시 신호를 발생하는 시간 간격은, 데이터 보존이 보증되는 기간 내라면 항상 일정하지 않아도 좋다. 리프레시 타이밍 발생 회로(7)의 출력측은, 로우 인에이블 발생 회로(8)에 접속되고, 리프레시 신호를 로우 인에이블 발생 회로(8)에 입력한다. 또한, 리프레시 어드레스를 로우 디코더(6)에 입력한다.
로우 인에이블 발생 회로(8)는, 라이트 인에이블 신호(WE), 칩 실렉트신호(CS) 및 메모리 셀 어레이(2)의 판독/기록 어드레스(Add)의 입력을 받고, 어드레스(Add)가 변화할 때마다, 로우 인에이블 신호(LT)를 발생한다. 또한, 이 로우 인에이블 발생 회로(8)는, 리프레시 타이밍 발생 회로(7)가 리프레시 신호를 출력하는 타이밍에서 신호(LT)를 발생한다. 로우 인에이블 발생 회로(8)의 출력측은, 로우 디코더(6)에 접속되고, 로우 인에이블 신호(LT)를 로우 디코더(6)에 입력한다. 로우 디코더(6)는, 로우 인에이블 신호(LT)의 입력을 받은 시점에서 외부 입력된 판독/기록 어드레스(Add)를 디코드하고, 디코드 결과를 워드 디코더(5)에 입력한다.
OR 게이트(9)는, 제 1 및 제 2의 입력을 갖는다. 제 1의 입력에는, 전원 투입시에 외부로부터 파워 온 리셋 신호(POR)가 입력된다. 제 2의 입력은, 로우 인에이블 발생 회로(8)의 출력측에 접속되고, 로우 인에이블 신호(LT)의 입력을 받는다. 또한, OR 게이트(9)의 출력은, 전압 레벨 제어 회로(10)에 접속된다. OR 게이트(9)는, 파워 온 리셋 신호(POR)와 로우 인에이블 신호(LT)와의 논리합(OR)을 취하고, 그 결과를 논리합 신호(PL)로서 출력하고, 이 논리합 신호(PL)를 전압 레벨 제어 회로(10)에 입력한다. 여기서, 파워 온 리셋 신호(POR)는, 전원 투입시에 일정 기간 "H"(하이 레벨)로 되고, 부스트 전압(Vbt)을 소정의 레벨까지 승압하는 것으로, 파워 온하여 얼마되지 않은 기간에 있어서의 리프레시, 데이터 판독, 데이터 기록 동작을 보증한다. 또한, 로우 인에이블 신호(LT)는, 외부 입력되는 판독/기록 어드레스(Add)가 변화하는 타이밍 및 리프레시 타이밍 발생 회로(7)로부터 리프레시 신호가 출력되는 타이밍에서 로우 인에이블 발생 회로(8)로부터 출력된다.
전압 레벨 제어 회로(10)는, 승압 회로(4)의 출력측에 접속되고, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)이, 워드 디코더(5)로 입력되는 동시에, 전압 레벨 제어 회호(10)로 피드백 된다. 또한, 전압 레벨 제어 회로(10)는, 제 1 및 제 2의 기준 전압(Vref1 및 Vref2)의 입력을 받는다. 제 1의 기준 전압(Vref1)은, 부스트 전압(Vbt)의 허용 전압 레벨 범위의 하한을 정하는 것이고, 한편, 제 2의 기준 전압(Vref2)은, 부스트 전압(Vbt)의 허용 전압 레벨 범위의 상한을 정하는 것이다. 즉, 제 1의 기준 전압(Vref1)은, 부스트 전압(Vbt)이 허용 전압 레벨 범위의 하한 이하로 된 것을 전압 레벨 제어 회로(10)가 검출하기 위한 기준 전압이다. 제 2의 기준 전압(Vref2)은, 부스트 전압(Vbt)이 허용 전압 레벨 범위의 상한 이상으로 된 것을 전압 레벨 제어 회로(10)가 검출하기 위한 기준 전압이다. 허용 전압 레벨 범위의 하한을 정하는 제 1의 기준 전압(Vref1)은, 메모리 셀의 판독 또는 기록을 올바르게 행하기 위해 필요한 전압 범위의 최소치에 기초하여 정하여진다. 허용 전압 레벨 범위의 상한을 정하는 제 2의 기준 전압(Vref2)은, 전압 레벨 제어 회로(10)를 사용하는 반도체 장치의 내전압(耐電壓) 규격에 기초하여 정하여진다.
전압 레벨 제어 회로(10)는, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)에 기초하여 정하여지는 허용 전압 레벨 범위 내에 부스트 전압(Vbt)을 유지하도록, 내부 전압 레벨 제어 신호(A)를 출력한다. 전술한 바와 같이, 디바이스의 전원 투입시, 디바이스의 스탠바이 상태에 있어서의 리프레시 때, 디바이스의 액티브 상태에 있어서의 리프레시 때, 및 디바이스의 액티브 상태에 있어서의 기록/판독시에 있어서, 전압 레벨 제어 회로(10)의 각 회로 구성부가 액티브 액티브 상태로 된다. 디바이스의 스탠바이 상태에 있어서의 비리프레시 때 및 디바이스의 액티브 상태에 있어서의 비리프레시 때, 비기록/판독시에 있어서는, 전압 레벨 제어 회로(10)의 각 회로 구성부가 인액티브 상태로 된다.
승압 회로(4)의 출력측에서부터 피트백 된 부스트 전압(Vbt)이, 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한 이하로 되었을 때, 전압 레벨 제어 회로(10)는, 액티브 상태로 된다. 그리고 내부 전압 레벨 제어 신호(A)를 액티브 상태로 하여 승압 회로(4)를 액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨을 상승시킨다. 부스트 전압(Vbt)의 전압 레벨이, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)으로 정하여지는 허용 전압 레벨 범위 내에 있을 때, 전압 레벨 제어 회로(10)는, 액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로 유지하고, 부스트 전압(Vbt)은 계속 상승한다.
부스트 전압(Vbt)의 전압 레벨이, 제 2의 기준 전압(Vref2)에 기초하여 정하여지는 허용 전압 레벨 범위의 상한 이상으로 되었을 때, 전압 레벨 제어 회로(10)는, 액티브 상태로부터 인액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로부터 인액티브 상태로 하고, 승압 회로(4)를 인액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨의 상승을 정지시킨다. 승압 회로(4)를 인액티브 상태로 하면, 부스트 전압(Vbt)의 전압 레벨은, 시간 경과와 함께 서서히 저하한다. 따라서, 부스트 전압(Vbt)의 전압 레벨은, 허용 전압 레벨 범위 내를 천천히 저하하고, 서서히 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한에 근접한다. 이 동안, 전압 레벨 제어 회로(10)는, 인액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로 유지한다. 예를 들면, 디바이스가 스탠바이 상태에 있을 때, 리프레시 동작 동안은, 전압 레벨 제어 회로(10)가 인액티브 상태에 있기 때문에, 전압 레벨 제어 회로(10)에서 소비되는 전력이 절감된다.
이윽고, 부스트 전압(Vbt)의 전압 레벨이, 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한 이하로 되었을 때, 재차 전압 레벨 제어 회로(10)는, 인액티브 상태로부터 액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로부터 액티브 상태로 한다. 이로써, 승압 회로를 인액티브 상태로부터 액티브 상태로 하여 부스트 전압(Vbt)의 전압 레벨을 상승시킨다.
전압 레벨 제어 회로(10)는, 이하의 회로 동작을 하도록 회로를 구성한다.
즉, 전압 레벨 제어 회로(10)는, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)이 입력되는 제 1 및 제 2의 입력과, 승압 회로(4)의 출력측과 접속되고, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)도 입력되는 제 3의 입력과, 상기 OR 게이트(9)의 출력과 접속되고, OR 게이트(9)로부터 출력된 논리합 신호(PL)가 입력되는 제 4의 입력을 갖는다. 전압 레벨 제어 회로(10)는 승압 회로(4)로부터 출력된 부스트 전압(Vbt)을 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)과 비교한다. 전압 레벨 제어 회로(10)는, 내부 전압 레벨 제어 신호(A)를 액티브 상태 및 인액티브 상태로 전환함으로써, 승압 회로(4)를 액티브 상태 및 인액티브 상태로 전환하여, 승압 회로(4)로부터 출력되는 부스트 전압(Vbt)을, 제 1의 기준 전압(Vref1) 및 기준 전압(Vref2)으로 정하여지는 허용 전압 레벨 범위 내로 유지한다.
또한, 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있을 때, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그리고, 내부 전압 레벨 제어 신호가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 하나에 있어서, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그러나, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 것도 아닌 때, 전압 레벨 제어 회로(10)는 인액티브 상태로 되는 회로 구성을 갖는다.
상술한 설명에서는, 전압 레벨 제어 회로(10)는, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)의 쌍방에 기초하여 부스트 전압(Vbt)의 전압 레벨을 제어하였다. 즉, 전압 레벨 제어 회로(10)는, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)의 전압 레벨을, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)에 기초하여 정하는 허용 전압 레벨 범위로 유지하도록 제어한다.
그러나, 전압 레벨 제어 회로(1O)를 조립한 의사 SRAM의 동작 조건에 따라서는, 반드시 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)의 쌍방이 필요하게 된다고는 한하지 않는다. 예를 들면, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)의 적어도 한 쪽에 기초하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 것도 가능하다.
예를 들면, 제 1의 기준 전압(Vref1)만을 이용하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 경우, 전압 레벨 제어 회로(10)는 이하와 같이 동작한다.
승압 회로(4)의 출력측에서부터 피드백 된 부스트 전압(Vbt)이, 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한 이하로 되었을 때, 전압 레벨 제어 회로(10)는, 액티브 상태로 된다. 그리고 내부 전압 레벨 제어 신호(A)를 액티브 상태로 하여 승압 회로(4)를 액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨을 상승시킨다. 전압 레벨 제어 회로(10)가 액티브 상태로 되고 나서, 미리 정하여진 일정 시간이 경과할 때까지, 전압 레벨 제어 회로(10)는, 액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로 유지하고, 부스트 전압(Vbt)은 계속하여 상승한다.
전압 레벨 제어 회로(10)가 액티브 상태로 되고 나서, 미리 정하여진 일정 시간을 경과한 후, 전압 레벨 제어 회로(10)는, 액티브 상태로부터 인액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로부터 인액티브 상태로 하고, 승압 회로(4)를 인액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨의 상승을 정지시킨다. 승압 회로(4)를 인액티브 상태로 하면, 부스트 전압(Vbt)의 전압 레벨은, 그 후 시간 경과와 함께 서서히 저하한다. 따라서, 부스트 전압(Vbt)의 전압 레벨은, 허용 전압 레벨 범위 내를 천천히 저하하고, 서서히 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한에 근접한다. 이 동안, 전압 레벨 제어 회로(10)는, 인액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로 유지한다. 예를 들면, 디바이스가 스탠바이 상태에 있을 때, 리프레시 동작의 동안은, 전압 레벨 제어 회로(1O)가 인액티브 상태에 있기 때문에, 전압 레벨 제어 회로(10)에서 소비되는 전력이 절감된다.
이윽고, 부스트 전압(Vbt)의 전압 레벨이, 재차 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한 이하로 되었을 때, 재차 전압 레벨 제어 회로(10)는, 인액티브 상태로부터 액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로부터 액티브 상태로 한다. 이로써, 승압 회로를 인액티브 상태로부터 액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨을 상승시킨다.
제 1의 기준 전압(Vref1)에 기초하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 경우에 있어도, 전압 레벨 제어 회로(10)는, 이하와 같이 구성할 수 있다.
전압 레벨 제어 회로(10)는, 제 1의 기준 전압(Vref1)이 입력되는 제 1의 입력과, 승압 회로(4)의 출력측과 접속되고, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)이 입력되는 제 2의 입력과, 상기 OR 게이트(9)의 출력과 접속되고, OR 게이트(9)로부터 출력된 논리합 신호(PL)가 입력되는 제 3의 입력을 갖는다. 전압 레벨 제어 회로(10)는, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)을 제 1의 기준 전압(Vref1)과 비교한다. 전압 레벨 제어 회로(10)는, 내부 전압 레벨 제어 신호(A)를 액티브 상태 및 인액티브 상태로 전환함으로써, 승압 회로(4)를 액티브 상태 및 인액티브 상태로 전환하고, 승압 회로(4)로부터 출력되는 부스트 전압(Vbt)을, 제 1의 기준 전압(Vref1)에 기초하여 정하여지는 허용 전압 레벨 범위의 하한 이상으로 유지한다.
또한, 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있을 때, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그리고, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 하나에 있어서, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그러나, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 것도 아닐 때, 전압 레벨 제어 회로(10)는 인액티브 상태로 되는 회로 구성을 갖는다.
예를 들면, 제 2의 기준 전압(Vref2)만을 이용하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 경우, 전압 레벨 제어 회로(10)는 아래와 같이 동작한다.
전압 레벨 제어 회로(10)가 액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로 하여 승압 회로(4)를 액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨을 상승시킨다. 부스트 전압(Vbt)의 전압 레벨이, 제 2의 기준 전압(Vref2)에 기초하여 정하여지는 허용 전압 레벨 범위의 상한보다 낮은 경우, 전압 레벨 제어 회로(10)는, 액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로 유지하고, 부스트 전압(Vbt)은 계속하여 상승한다.
부스트 전압(Vbt)의 전압 레벨이, 제 2의 기준 전압(Vref2)에 기초하여 정하여지는 허용 전압 레벨 범위의 상한 이상으로 되었을 때, 전압 레벨 제어 회로(1O)는, 액티브 상태로부터 인액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 액티브 상태로부터 인액티브 상태로 하고, 승압 회로(4)를 인액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨의 상승을 정지시킨다. 승압 회로(4)를 인액티브 상태로 하면, 부스트 전압(Vbt)의 전압 레벨은, 시간 경과와 함께 서서히 저하한다. 따라서, 부스트 전압(Vbt)의 전압 레벨은, 허용 전압 레벨 제어 범위 내를 천천히 저하한다. 전압 레벨 제어 회로(10)가 액티브 상태로부터 인액티브 상태로 되고 미리 정하여진 일정 기간 동안은, 전압 레벨 제어 회로(10)는, 인액티브 상태에 있고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로 유지한다. 예를 들면, 디바이스가 스탠바이 상태에 있을 때, 리프레시 동작의 동안은, 전압 레벨 제어 회로(10)가 인액티브 상태에 있기 때문에, 전압 레벨 제어 회로(10)에서 소비되는 전력이 절감된다.
이윽고, 전압 레벨 제어 회로(10)가 액티브 상태로부터 인액티브 상태로 되고 미리 정하여진 일정 기간이 경과하면, 재차 전압 레벨 제어 회로(10)는, 인액티브 상태로부터 액티브 상태로 되고, 내부 전압 레벨 제어 신호(A)를 인액티브 상태로부터 액티브 상태로 한다. 이로써, 승압 회로를 인액티브 상태로부터 액티브 상태로 하고, 부스트 전압(Vbt)의 전압 레벨을 상승시킨다.
제 2의 기준 전압(Vref2)의 한 쪽에 기초하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 경우에 있어도, 전압 레벨 제어 회로(10)는, 이하와 같이 구성할 수 있다.
전압 레벨 제어 회로(10)는, 제 2의 기준 전압(Vref2)이 입력되는 제 1 입력과, 승압 회로(4)가 출력측과 접속되고, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)이 입력되는 제 2의 입력과, 상기 OR 게이트(9)의 출력과 접속되고, OR 게이트(9)로부터 출력된 논리합 신호(PL)가 입력되는 제 3의 입력을 갖는다. 전압 레벨 제어 회로(10)는, 승압 회로(4)로부터 출력된 부스트 전압(Vbt)을 제 2의 기준 전압(Vref2)과 비교한다. 전압 레벨 제어 회로(10)는, 내부 승압 레벨 제어 신호(A)를 액티브 상태 및 인액티브 상태로 전환함으로써, 승압 회로(4)를 액티브 상태 및 인액티브 상태로 전환하고, 승압 회로(4)로부터출력되는 부스트 전압(Vbt)을, 제 2의 기준 전압(Vref2)에 기초하여 정하여지는 허용 전압 레벨 범위의 상한 이하로 유지한다.
또한, 내부 전압 레벨 제어 신호(A)가 액티브 상배에 있을 때, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그리고, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 하나에 있어서, 전압 레벨 제어 회로(10)는 액티브 상태로 된다. 그러나, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 것도 아닌 때, 전압 레벨 제어 회로(10)는 인액티브 상태로 되는 회로 구성을 갖는다.
다음에, 본 발명에 관한 신규 전압 레벨 제어 회로(10)의 회로 구성의 한 예에 관해, 도 7을 참조하여 상술한다. 도 7에 도시한 회로 구성은 어디까지나 도 8에 도시한 본 발명에 관한 신규의 전압 레벨 제어 회로(10)를 구체적으로 실현하기 위한 알맞은 일 예로서, 이 회로 구성에 제한되는 것은 아니다. 전압 레벨 제어 회로(10)는, 제 1의 기준 전압(Vref1) 및 제 2의 기준 전압(Vref2)의 쌍방에 기초하여 부스트 전압(Vbt)의 전압 레벨을 제어하는 것으로 한다. 즉, 이하의 회로 구성은, 내부 전압 레벨 제어 신호(A)를 액티브 상태 및 인액티브 상태로 전환함으로써, 승압 회로(4)를 액티브 상태 및 인액티브 상태로 전환하고, 승압 회로(4)로부터 출력되는 부스트 전압(Vbt)을, 제 1의 기준 전압압(Vref1) 및 제 2의 기준 전압(Vref2)으로 정하여지는 허용 전압 레벨 범위 내로 유지하는 것에 더하여, 또한, 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있을 때, 전압 레벨 제어 회로(10)는 액티브 상태로 되고, 그리고, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 하나에 있어서, 전압 레벨 제어 회로(10)는 액티브 상태로 되지만, 그러나, 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고, 전원 투입시, 리프레시 동작시, 또는 기록/판독시의 어느 것도 아닌 때, 전압 레벨 제어 회로(10)는 인액티브 상태로 되는 회로 구성이다.
도 7에 도시한 바와 같이, 전압 레벨 제어 회로(10)는, 래치 회로(11), 부스트 전압(Vbt)을 분압하는 분압 저항(12, 13), N채널 MOS 전계 효과 트랜지스터로 이루어지는 제 1의 스위칭 트랜지스터(14), 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27), P채널 MOS 전계 효과 트랜지스터로 이루어지는 제 2 및 제 3의 스위칭 트랜지스터(30, 31), 제 1 및 제 2의 트랜스퍼 게이트(34, 35), 및 제 1 및 제 2의 인버터(36, 37)로 이루어진다.
래치 회로(11)의 입력은, OR 게이트(9)의 출력에 접속되고, 논리합 신호(PL)의 입력을 받는다. 래치 회로(11)의 제어 단자는, 전압 레벨 제어 회로(10)의 출력에 접속되고, 전압 레벨 제어 회로(10)의 출력으로부터 출력된 내부 전압 레벨 제어 신호(A)는, 래치 회로(11)의 제어 단자에 피드백 된다. 래치 회로(11)의 출력은 노드(N1)에 접속된다.
내부 전압 레벨 제어 신호(A)가 하이 레벨(H), 즉 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있는 경우, 입력 신호(PL)를 래치한다. 즉, 래치 회로(11)의 출력에는, 입력 신호(PL)는 나타나지 않는다. 이 때 래치 신호(La)는 하이 레벨(H)로 된다.
한편, 내부 전압 레벨 제어 신호(A)가 로우 레벨(L), 즉 내부 전압 레벨 제어 신호(A)가 인액티브 상태에 있는 경우, 입력 신호(PL)를 래치하지 않고 스루(through)시킨다. 즉, 래치 회로(11)의 출력에는, 래치 회로(11)를 스루한 입력 신호(PL)가 래치 신호(La)로서 나타난다.
입력 신호(PL)는, 디바이스의 전력 투입시, 디바이스의 스탠바이 상태 및 액티브 상태에 있어서의 리프레시 동작시, 및 디바이스의 액티브 상태에 있어서의 기록/판독시에 하이 레벨(H)로 된다. 한편, 비리프레시 동작시 및 비기록/판독시에는 로우 레벨(L)로 된다.
따라서 내부 전압 레벨 제어 신호(A)가 하이 레벨(H), 즉 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있는 경우, 또는 내부 전압 레벨 제어 신호(A)가 로우 레벨(L), 즉 내부 전압 레벨 제어 신호(A)가 인액티브 상태에 있어도 디바이스의 전력 투입시, 디바이스의 스탠바이 상태 및 액티브 상태에 있어서의 리프레시 동작시, 및 디바이스의 액티브 상태에 있어서의 기록/판독시에는, 래치 신호(La)는 하이 레벨(H)로 된다.
한편, 내부 전압 레벨 제어 신호(A)가 로우 레벨(L), 즉 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고 비리프레시 동작시 및 비기록/판독시에는, 래치 신호(La)는 로우 레벨(L)로 된다.
부스트 전압(Vbt)을 분압하는 분압 저항(12, 13) 및 제 1의 스위칭 트랜지스터(14)는, 승압 회로(4)의 출력과 그라운드 단자 사이에 직렬로 접속되고, 분압 회로를 형성한다. 분압 저항(12)은, 승압 회로(4)의 출력과 분압 회로의 출력 사이에 접속된다. 분압 저항(13)은, 분압 회로의 출력과 제 1의 스위칭 트랜지스터(14) 사이에 접속된다. 제 1의 스위칭 트랜지스터(14)는, 분압 저항(13)과 그라운드 단자 사이에 직렬로 접속된다. 분압 회로의 출력에는 분압 전압(VB)이 나타난다. 분압 회로의 출력은, 노드(N2)에 접속된다. 제 1의 스위칭 트랜지스터(14)의 게이트 전극은, 노드(N1)에 접속되고, 래치 신호(La)의 입력을 받는다.
제 1의 스위칭 트랜지스터(14)는, N채널 MOS 전계 효과 트랜지스터이기 때문에, 래치 신호(La)가 하이 레벨(H)인 때에 온되고, 래치 신호(La)가 로우 레벨(L)인 때에 오프 한다.
내부 전압 레벨 제어 신호(A)가 하이 레벨(H), 즉 내부 전압 레벨 제어 신호(A)가 액티브 상태에 있는 경우, 또는 내부 전압 레벨 제어 신호(A)가 로우 레벨(L), 즉 내부 전압 레벨 제어 신호(A)가 인액티브 상태에 있더라도 디바이스의 전력 투입시, 디바이스의 스탠바이 상태 및 액티브 상태에 있어서의 리프레시 동작시, 및 디바이스의 액티브 상태에 있어서의 기록/판독시에는, 래치 신호(La)는 하이 레벨(H)로 되기 때문에, 제 1의 스위칭 트랜지스터(14)는 온되고, 분압 회로에 전류(i3)가 흐른다. 이로써 부스트 전압(Vbt)의 분압 전압(VB)이 분압 회로의 출력에 나타나고, 노드(N2)의 전위가 분압 전압(VB)과 같게 된다. 이 때 분압 회로는 액티브 상태에 있다.
한편, 내부 전압 레벨 제어 신호(A)가 로우 레벨(L), 즉 내부 전압 레벨 제어 신호(A)가 인액티브 상태이고 비리프레시 동작시 및 비기록/판독시에는, 래치 신호(La)는 로우 레벨(L)로 되기 때문에, 제 1의 스위칭 트랜지스터(14)는 오프되고, 분압 회로에 전류는 흐르지 않는다. 이 때 분압 회로는 인액티브 상태에 있다.
제 1의 전류 미러 차동 증폭기(20)는, 3개의 N채널 MOS 전계 효과 트랜지스터(15, 16, 17)와 2개의 P채널 MOS 전계 효과 트랜지스터(18, 19)로 이루어진다. 2개의 N채널 MOS 전계 효과 트랜지스터(15, 17)와 하나의 P채널 MOS 전계 효과 트랜지스터(18)는, 외부 전압으로서의 전원 전압(VDD)과 워드선과의 사이에 직렬 접속된다. 2개의 N채널 MOS 전계 효과 트랜지스터(16, 17)와 하나의 P채널 MOS 전계 효과 트랜지스터(19)는, 외부 전압으로서의 전원 전압(VDD)과 그라운드선과의 사이에 직렬 접속된다.
N채널 MOS 전계 효과 트랜지스터(15)의 게이트 전극은, 노드(N2)에 접속되고, 분압 전압(VB)이 인가된다. N채널 MOS 전계 효과 트랜지스터(17)의 게이트 전극은, 노드(N1)에 접속되고, 래치 신호(La)가 인가된다. P채널 MOS 전계 효과 트랜지스터(18, 19)의 게이트 전극은, 서로 접속됨과 함께, N채널 MOS 전계 효과 트랜지스터(15)의 드레인에 접속된다. N채널 MOS 전계 효과 트랜지스터(16)의 게이트 전극에는, 제 1의 기준 전압(Vref1)이 인가된다. N채널 MOS 전계 효과 트랜지스터(16)의 드레인은, 제 1의 전류 미러 차동 증폭기(20)의 출력에 접속되고, N채널 MOS 전계 효과 트랜지스터(16)의 드레인 전압이, 제 1의 전류 미러 차동 증폭기(20)의 출력에 출력 전압(V1)으로서 나타난다.
래치 신호(La)가 하이 레벨(H)로 되면, 제 1의 스위칭 트랜지스터(14)가 온되고, 분압 회로에 전류(i3)가 흐른다. 이로써 부스트 전압(Vbt)의 분압 전압(VB)이 분압 회로의 출력에 나타나고, 노드(N2)의 전위가 이 분압 전압(VB)과 같게 된다. 이 때 분압 회로는 액티브 상태에 있다. 그리고, 이 분압 전압(VB)이 N채널 MOS 전계 효과 트랜지스터(15)의 게이트 전극에 인가된다. 또한 N채널 MOS 전계 효과 트랜지스터(17)의 게이트 전극에도, 하이 레벨(H)의 래치 신호(La)가 인가되고, N채널 MOS 전계 효과 트랜지스터(17)가 온 함으로써, 제 1의 전류 미러 차동 증폭기(20)가 액티브 상태로 되고, N채널 MOS 전계 효과 트랜지스터(17)에 전류(i1)가 흐른다. 즉, 래치 신호(La)가 하이 레벨(H)로 되면, 제 1의 전류 미러 차동 증폭기(20)가 액티브 상태로 된다.
분압 전압(VB)이 제 1의 기준 전압(Vref1)보다 큰 때, 제 1의 전류 미러 차동 증폭기(20)의 출력 전압(V1)은, 하이 레벨(H)로 된다. 분압 전압(VB)이 제 1의 기준 전압(Vref1)보다 작은 때, 제 1의 전류 미러 차동 증폭기(20)의 출력 전압(V1)은, 로우 레벨(L)로 된다. 따라서 제 1의 전류 미러 차동 증폭기(20)는, 그 출력 전압(V1)에 기초하여 분압 전압(VB)이 제 1의 기준 전압(Vref1)보다 큰지 작은지를 검출한다.
래치 신호(La)가 로우 레벨(L)로 되면, 제 1의 스위칭 트랜지스터(14)가 오프되고, 분압 회로에는 전류가 흐르지 않고, 분압 회로는 인액티브 상태로 된다. 또한, N채널 MOS 전계 효과 트랜지스터(17)의 게이트 전극에도, 로우 레벨(L)의 래치 신호(La)가 인가되고, N채널 MOS 전계 효과 트랜지스터(17)가 오프함으로써, 제 1의 전류 미러 차동 증폭기(20)가 인액티브 상태로 된다. 즉, 래치 신호(La)가 로우 레벨(L)로 되면, 제 1의 전류 미러 차동 증폭기(20)가 인액티브 상태로 된다.
제 2의 전류 미러 차동 증폭기(27)는, 3개의 N채널 MOS 전계 효과 트랜지스터(22, 23, 24)와 2개의 P채널 MOS 전계 효과 트랜지스터(25, 26)로 이루어진다. 2개의 N채널 MOS 전계 효과 트랜지스터(22, 24)와 하나의 P채널 MOS 전계 효과 트랜지스터(25)는, 외부 전압으로서의 전원 전압(VDD)과 그라운드선 사이에 직렬 접속된다. 2개의 N채널 MOS 전계 효과 트랜지스터(23, 24)와 하나의 P채널 MOS 전계 효과 트랜지스터(26)는, 외부 전압으로서의 전원 전압(VDD)과 그라운드선 사이에 직렬 접속된다.
N채널 MOS 전계 효과 트랜지스터(22)의 게이트 전극은, 노드(N2)에 접속되고, 분압 전압(VB)이 인가된다. N채널 MOS 전계 효과 트랜지스터(24)의 게이트 전극은, 노드(N1)에 접속되고, 래치 신호(La)가 인가된다. P채널 MOS 전계 효과 트랜지스터(25, 26)의 게이트 전극은, 서로 접속됨과 함께, N채널 MOS 전계 효과 트랜지스터(22)의 드레인에 접속된다. N채널 MOS 전계 효과 트랜지스터(23)의 게이트 전극에는, 제 2의 기준 전압(Vref2)이 인가된다. N채널 MOS 전계 효과 트랜지스터(23)의 드레인은, 제 2의 전류 미러 차동 증폭기(27)의 출력에 접속되고, N채널 MOS 전계 효과 트랜지스터(23)의 드레인 전압이, 제 2의 전류 미러 차동 증폭기(27)의 출력에 출력 전압(V2)으로서 나타난다.
래치 신호(La)가 하이 레벨(H)로 되면, 제 2의 스위칭 트랜지스터(14)가 온되고, 분압 회로에 전류(i3)가 흐른다. 이로써 부스트 전압(Vbt)의 분압 전압(VB)이 분압 회로의 출력에 나타나고, 노드(N2)의 전위가 이 분압 전압(VB)과 같게 된다. 이 때 분압 회로는 액티브 상태에 있다. 그리고, 이 분압 전압(VB)이 N채널 MOS 전계 효과 트랜지스터(22)의 게이트 전극에 인가된다. 또한 N채널 MOS 전계 효과 트랜지스터(24)의 게이트 전극에도, 하이 레벨(H)의 래치 신호(La)가 인가되고, N채널 MOS 전계 효과 트랜지스터(24)가 온됨으로써, 제 2의 전류 미러 차동 증폭기(27)가 액티브 상태로 되고, N채널 MOS 전계 효과 트랜지스터(24)에 전류(i2)가 흐른다. 즉, 래치 신호(La)가 하이 레벨(H)로 되면, 제 2의 전류 미러 차동 증폭기(27)가 액티브 상태로 된다.
분압 전압(VB)이 제 2의 기준 전압(Vref2)보다 큰 때, 제 2의 전류 미러 차동 증폭기(27)의 출력 전압(V2)은 하이 레벨(H)로 된다. 분압 전압(VB)이 제 2의 기준 전압(Vref2)보다 작은 때, 제 2의 전류 미러 차동 증폭기(27)의 출력 전압(V2)은, 로우 레벨(L)로 된다. 따라서 제 2의 전류 미러 차동 증폭기(27)는, 그 출력 전압(V1)에 기초하여 분압 전압(VB)이 제 2의 기준 전압(Vref2)보다 큰지 작은지를 검출한다.
래치 신호(La)가 로우 레벨(L)로 되면, 제 2의 스위칭 트랜지스터(14)가 오프되고, 분압 회로에는 전류가 흐르지 않고, 분압 회로는 인액티브 상태로 된다. 또한, N채널 MOS 전계 효과 트랜지스터(24)의 게이트 전극에도, 로우 레벨(L)의 래치 신호(La)가 인가 되고, N채널 MOS 전계 효과 트랜지스터(24)가 오프됨으로써, 제 2의 전류 미러 차동 증폭기(27)가 인액티브 상태로 된다. 즉, 래치 신호(La)가 로우 레벨(L)로 되면, 제 2의 전류 미러 차동 증폭기(27)가 인액티브 상태로 된다.
즉, 래치 신호(La)가 하이 레벨(H)로 되면, 분압 회로, 및 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)는, 액티브 상태로 되고, 분압 회로에는 전류(i3)가 흐르고, 제 1의 전류 미러 차동 증폭기(20)에는 전류(i1)가 흐르고, 제 2의 전류 미러 차동 증폭기(27)에는 전류(i2)가 흐름으로써, 전력을 소비한다.
한편, 래치 신호(La)가 로우 레벨(L)로 되면, 분압 회로, 및 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)는 인액티브 상태로 되고, 전류가 흐르지 않기 때문에, 전력을 소비하지 않는다.
P채널 MOS 전계 효과 트랜지스터로 이루어지는 제 2의 스위칭 트랜지스터(30)는, 제 1의 전류 미러 차동 증폭기(20)의 출력과 전원 전압과의 사이에 접속된다. 제 2의 스위칭 트랜지스터(30)의 게이트 전극은, 노드(N1)와 접속되고, 래치 신호(La)가 인가된다.
P채널 MOS 전계 효과 트랜지스터로 이루어지는 제 3의 스위칭 트랜지스터(31)는, 제 2의 전류 미러 차동 증폭기(27)의 출력과 전원 전압 사이에 접속된다. 제 3의 스위칭 트랜지스터(31)의 게이트 전극은, 노드(N1)와 접속되고, 래치 신호(La)가 인가된다.
래치 신호(La)가 하이 레벨(H)로 되면, 분압 회로, 및 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)는, 액티브 상태로 되지만, 이 때 제 2 및 제 3의 스위칭 트랜지스터(30, 31)는 오프되고, 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)의 출력은, 전원 전압(VDD)으로부터 분리된다.
래치 신호(La)가 로우 레벨(L)로 되면, 분압 회로, 및 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)는, 인액티브 상태로 되지만, 이 때 제 2 및 제 3의 스위칭 트랜지스터(30, 31)는 온되고, 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)의 출력은, 외부 전압으로서의 전원 전압(VDD)과 도통함으로써, 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)의 출력 전압이, 전원 전압(VDD)까지 강제적으로 끌어올려진다.
제 1의 트랜스퍼 게이트(34)는, 제 1의 전류 미러 차동 증폭기(20)의 출력과 제 2의 인버터(37)의 입력 사이에 병렬 접속된, 1조의 N채널 MOS 전계 효과 트랜지스터 및 P채널 MOS 전계 효과 트랜지스터로 이루어진다.
제 2의 트랜스퍼 게이트(35)는, 제 2의 전류 미러 차동 증폭기(27)의 출력과 제 2의 인버터(37)의 입력 사이에 병렬 접속된, 1조의 N채널 MOS 전계 효과 트랜지스터 및 P채널 MOS 전계 효과 트랜지스터로 이루어진다.
제 1의 트랜스퍼 게이트(34)의 N채널 MOS 전계 효과 트랜지스터의 게이트 전극은, 제 2의 트랜스퍼 게이트(35)의 P채널 MOS 전계 효과 트랜지스터의 게이트 전극과 접속됨과 함께, 이들 게이트 전극은, 제 1의 인버터(36)의 출력과 접속된다.
제 1의 트랜스퍼 게이트(34)의 P채널 MOS 전계 효과 트랜지스터의 게이트 전극은, 제 2의 트랜스퍼 게이트(35)의 N채널 MOS 전계 효과 트랜지스터의 게이트 전극과 접속됨과 함께, 이들 게이트 전극은, 제 1의 인버터(36)의 입력과 접속된다.
제 2의 인버터(37)의 출력은, 전압 레벨 제어 회로(10)의 출력과 접속됨과 함께, 래치 회로(11)의 제어 단자에 접속된다.
제 2의 인버터(37)의 출력이 하이 레벨(H)로 되면, 제 1의 트랜스퍼 게이트(34)는 오프된다. 제 2의 인버터(37)의 출력이 로우 레벨(L)로 되면, 제 1의 트랜스퍼 게이트(34)는 온된다.
제 2의 인버터(37)의 출력이 하이 레벨(H)로 되면, 제 2의 트랜스퍼 게이트(35)는 온된다. 제 2의 인버터(37)의 출력이 로우 레벨(L)로 되면, 제 2의 트랜스퍼 게이트(35)는 오프된다.
다음에, 상술한 회로의 동작을 도 9에 도시한 타이밍 차트를 참조하여 설명한다.
우선, 전원 투입시에 있어서는, 래치 회로(11)의 초기 리셋에 의해 래치 신호(La)가 "L"로 되고, 따라서 P채널 MOS 전계 효과 트랜지스터(30, 31)가 함께 온 상태로 된다. 이로써, 트랜스퍼 게이트(34, 35)의 어느 하나가 온 상태에 있더라도, 레벨 제어 회로(1)의 출력 신호(A)가 "L"로 된다. 신호(A)가 "L"로 되면, 트랜스퍼 게이트(34)가 온, 트랜스퍼 게이트(35)가 오프로 된다. 또한 이 때, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)는 모두 오프 상태에 있다.
이와 같은 상태에 있어서, 파워 온 리셋 신호(POR)가 OR 게이트(9)에 인가되면, OR 게이트(9)의 출력 신호(PL)가 "H"로 된다. 이 때, 신호(A)는 "L"이고, 래치 회로(11)는 스루 상태에 있고, 따라서, 래치 신호(La)가 "H"로 된다. 래치 신호(La)가 "H"로 되면, P채널 MOS 전계 효과 트랜지스터(30, 31)가 함께 오프로 되는 한편, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)가 온으로 되고, 저항(12, 13)에 의한 분압 회로, 전류 미러 차동 증폭기(20, 27)가 각각 액티브 상태로 된다. 그리고, 이 때, 또한 링 발진기(3) 및 승압 회로(4)가 함께 동작을 시작하지 않기 때문에, 부스트 전압(Vbt)이 로우 레벨에 있고, 따라서 전압(VB)이 기준 전압(Vref1)보다 작고, 전류 미러 차동 증폭기(20)의 출력 전압(V1)이 "L"로 되고, 레벨 제어 회로(1)의 출력 신호(A)가 "H"로 된다. 신호(A)가 "H"로 되면, 트랜스퍼 게이트(34)가 오프, 트랜스퍼 게이트(35)가 온으로 되고, 이후, 전압(V2)(이 시점에서 "L")이 트랜스퍼 게이트(35)를 통하여 인버터(37)에 공급된다. 또한, 신호(A)가 "H"로 되면, 래치 회로(11)가 그 때의 신호(PL)의 값(H)을 래치한다.
신호(A)가 "H"로 되고, 이 "H" 신호가 링 발진기(3)에 공급되면, 링 발진기(3)가 발진 동작을 시작하고, 발진 신호(B)가 승압 회로(4)에 출력된다. 승압 회로(4)는 이 발진 신호(B)를 이용하여 부스트 전압(Vbt)을 계단 모양으로 승압하고, 워드 디코더(5)에 출력함과 함께, 전압 레벨 제어 회로(10)에 피드백 한다.
부스트 전압(Vbt)이 서서히 상승하여, 기준 전압(Vref1)보다 크게 되면, 전압(V1)이 "H"로 되지만, 이 때, 트랜스퍼 게이트(34)는 오프이고, 따라서, 회로 동작에 영향은 없다. 부스트 전압(Vbt)이 더욱 상승하여, 기준 전압(Vref2)보다 크게 되면, 전압(V2)이 "H"로 된다. 이로써, 신호(A)가 "L"로 되고, 링 발진기(3), 승압 회로(4)의 동작이 정지한다. 또한, 신호(A)가 "L"로 되면, 래치 회로(11)가 스루 상태로 된다. 이 시점에서, 파워 온 리셋 신호(POR)가 이미 "L"로 되고 있으면, 파워 신호(La)가 "L"로 되고, 이로써, P채널 MOS 전계 효과 트랜지스터(30, 31)가 온, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)가 오프로 된다.
이와 같이, 전원 투입시에 있어서, 부스트 전압(Vbt)의 승압 동작이 행하여지고, 부스트 전압(Vbt)을 분압한 전압(VB)이 기준 전압(Vref2)에 도달하면, 승압 동작이 종료한다. 이후, 스탠바이 상태의 경우는, 약 16μsec마다 리프레시 타이밍 발생 회로(7)로부터 리프레시 신호가 출력되고, 로우 인에이블 발생 회로(8)에 공급된다. 로우 인에이블 발생 회로(8)는 해당 리프레시 신호를 받고, 신호(LT)를 발생하고, OR 게이트(9) 및 로우 디코더(6)에 출력한다. 또한, 리프레시 타이밍 발생 회로(7)는, 리프레시 신호와 동시에 리프레시 어드레스를 발생하고, 로우 디코더(6)로 출력한다. 로우 디코더(6)는 그 리프레시 어드레스를 디코드하고, 그 결과를 워드 디코더(5)에 출력한다.
이하, 상술한 스탠바이 상태에 있어서의 전압 레벨 제어 회로(10)의 동작을 도 9를 참조하면서 설명한다. 지금, 시각(t1)에서, 신호(LT)("H")가 OR 게이트(9)에 공급되면, OR 게이트(9)의 출력 신호(PL)가 "H"로 되고, 따라서 래치 신호(La)가 "H"로 된다. 래치 신호(La)가 "H"로 되면, 전술한 바와 같이, P채널 MOS 전계 효과 트랜지스터(30, 31)가 함께 오프로 되는 한편, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)가 온으로 되고, 저항(12, 13)에 의한 분압 회로, 제 1 및 제 2의 전류 미러 차동 증폭기(20, 27)가 각각 액티브 상태로 된다.
이 시점에서, 전압(VB)이 제 1 및 제 2의 기준 전압(Vref1과 Vref1)의 사이에 있다고 하면, 전압(V1)은 "H"의 상태를 계속하고, 한편, 전압(V2)은 "L"로 된다. 이 때, 트랜스퍼 게이트(35)가 오프 상태에 있고, 따라서, 전압(V2)의 변화는 회로 동작에 영향을 주지 않고, 신호(A)는 "L"의 상태를 계속한다. 또한, 시각(t1)에서, 전압(VB)이 제 1의 기준 전압(Vref1) 이하인 경우는, 시각(t1)에서 전압(V1)도 "L"로 된다.
신호(LT)의 상승에 있어서 리프레시가 시작되면, 부스트 전압(Vbt)의 전력 소비가 커지고, 동 전압(Vbt)이 서서히 저하한다. 그리고, 시각(t2)에서 전압(VB)이 제 1의 기준 전압(Vref1)보다 작게 되면, 전압(V1)이 "L"로 되고, 이로써, 신호(A)가 "H"로 된다. 신호(A)가 "H"로 되면, 링 발진기(3), 승압 회로(4)의 동작이 시작되고, 이후 부스트 전압(Vbt)이 순차적으로 상승한다. 또한, 신호(A)가 "H"로 되면, 래치 회로(11)가, 이 때 "H" 상태에 있는 신호(PL)를 래치하고, 또한, 트랜스퍼 게이트(34)가 오프, 트랜스퍼 게이트(35)가 온으로 된다. 그리고, 트랜스퍼 게이트(35)가 온으로 되면, 이후, 전압(V2)(이 시점에서 "L")이 인버터(37)에 공급된다.
다음에, 부스트 전압(Vbt)이 상승하고, 시각(t3)에서, 전압(VB)이 제 2의 기준 전압(Vref2)보다 크게 되면, 전압(V2)이 "H"로 되고, 따라서, 신호(A)가 "L"로 된다. 신호(A)가 "L"로 되면, 링 발진기(3), 승압 회로(4)의 동작이 정지한다. 또한, 신호(A)가 "L"로 되면, 트랜스퍼 게이트(34)가 온, 트랜스퍼 게이트(35)가 오프로 된다. 또한, 신호(A)가 "L"로 되면, 래치 회로(11)가 스루 상태로 되고, 이 시점에서, 신호(PL)가 이미 "L"로 되어 있기 때문에, 래치 신호(La)가 "L"로 된다. 이로써, P채널 MOS 전계 효과 트랜지스터(30, 31)가 온, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)가 오프로 된다.
이후, 리프레시 타이밍 발생 회로(7)로부터 리프레시 신호가 출력될 때마다 상기한 동작이 반복된다. 그리고, 예를 들면, 시각(t4)에서, 의사 SRAM이 스탠바이 상태로부터 액티브 상태로 이행하고, 시각(t5)에서 칩 실렉트 신호(CS)가 상승, 뒤이어, 외부 어드레스(Add)가 변화하면, 로우 인에이블 발생 회로(8)가 이 변화를 검출하고, 신호(LT)를 출력한다. 이후, 상기와 마찬가지 과정에 의해 부스트 전압(Vbt)의 승압이 행하여진다.
이와 같이, 도 7의 회로는, 신호(LT)가 상승하면, 래치 신호(La)가" "H"로 되고, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)가 온으로 되고, 저항(12, 13)의 직렬 회로, 전류 미러 차동 증폭기(20, 27)가 액티브 상태로 된다. 이로써, 저항(12, 13)의 직렬 회로, 전류 미러 차동 증폭기(20, 27)에 각각 전류(i3, i1, i2)가 흐른다. 그리고, 부스트 전압(Vbt)이 기준 전압(Vref2)까지 상승한 시점에서 래치 신호(La)를 "L"로 하고, N채널 MOS 전계 효과 트랜지스터(14, 17, 24)를 오프로 함으로써, 저항(12, 13)의 직렬 회로, 전류 미러 차동 증폭기(20, 27)에 흐르는 전류(i3, i1, i2)를 모두 오프로 한다.
상술한 바와 같이, 제 1의 실시 형태에 있어서는, 메모리 셀 어레이(2)가 액세스 될 때, 즉, 전원 투입시, 스탠바이 상태에 있어서의 리프레시 때, 액티브 상태에 있어서 리프레시 때, 및 액티브 상태에 있어서 기록/판독시에 있어서, 전압 레벨 제어 회로(10)의 각 부분이 액티브 상태로 되고, 그 이외의 타이밍에 있어서는, 전압 레벨 제어 회로(10)의 각 부분이 인액티브 상태로 된다. 이로써, 레벨 제어 회로(10)에서 소비되는 전력의 절감을 도모하고 있다.
일반적인 DRAM에 있어서는 리프레시 타이밍이 시스템측에서 제어되기 때문에, 불규칙한 리프레시 타이밍이 발생하는 것으로 되고, 긴 리프레시 간격이 존재한다. 이 때 전압 레벨 제어 회로를 파워 오프하면, 방전에 의해, 데이터 보존이 보증되는 레벨 이하까지 워드 레벨이 저하할 가능성이 있다. 즉, DRAM에서는, 워드 레벨을 유지하기 위해 항상 승압할 필요가 있기 때문에, 전압 레벨 제어 회로도 항상 파워 온으로 하는 것이 일반적이다.
이에 대해, 상술한 의사 SRAM은, 디바이스 외부로부터는 리프레시 동작이 보이지 않는 사양으로 되고 있고, 디바이스 내부에서, 규칙적인 리프레시 타이밍을 자동적으로 발생한다. 이 경우는, 데이터 보존이 보증되는 범위에서 다음 리프레시 타이밍이 발생된다. 즉, 전압 레벨 제어 회로(10)를 파워 오프로 하더라도, 데이터가 파괴되는 레벨까지의 워드 레벨이 저하되는 일이 없고, 따라서 데이터 보존의 보증과 전류 삭감을 양립할 수 있다.
다음에 본 발명의 제 2의 실시 형태에 관해 도 10을 참조하면서 설명한다. 이 실시 형태가 상술한 제 1의 실시 형태와 다른 점은, 로우 인에이블 발생 회로(8)에 있어서, 도 10에 도시한 바와 같이, 신호(LT)의 상승으로부터 일정 시간(T)만큼 전에 상승하는 펄스 신호(RP)를 형성하고, 신호(LT) 대신에 OR 게이트(9)에 공급하는 점이다. 또한, 이 경우, 기준 전압(Vref1)을 높은 레벨로 설정하여 둔다. 이와 같은 구성에 의하면, 펄스 신호(RP)가 상승하고, 따라서 신호(PL)가 상승하고, 이로써 래치(11)의 출력(La)이 상승하면, 전압 레벨 제어 회로(1O)가 액티브 상태로 됨과 함께, 신호(A)가 상승하고, 이로써 부스트 전압(Vbt)의 승압이 시작된다. 그리고, 전압(VB)이 기준 전압(Vref2)에 달하면, 신호(A)가 하강하고, 따라서 래치 회로(11)의 출력(La)이 하강하고, 전압 레벨 제어 회로(10)가 인액티브 상태로 된다. 이 시점의 약간 후에 신호(LT)가 상승하고, 메모리 셀 어레이(2)의 액세스가 행하여진다. 이 경우, 부스트 전압(Vbt)은 이미 충분히 레벨 업되어 있고, 따라서 액세스 도중에 있어서 전압(Vbt)의 부스트 처리는 필요없다.
이와 같이, 상기 제 2의 실시 형태에서는, 신호(LT)가 상승하기 약간 전에 부스트 전압(Vbt)을 기준 전압(Vref2)의 높이까지 올려 버린다. 이와 같은 구성에 의해서도 상기 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
다음에, 본 발명의 제 3의 실시 형태에 관해 도 11을 참조하면서 설명한다. 이 제 3의 실시 형태에 있어서는, 신호(LT)의 펄스 폭을, 도 11에 도시한 바와 같이, 부스트 전압(Vbt)의 승압에 필요하게 되는 시간보다도 약간 크게 하여 둔다. 또한, 도 7에 있어서의 래치 회로(11)를 마련하지 않고, OR 게이트(9)의 출력을 직접 노드(N1)에 접속한다. 또한, 제 2의 인버터(37)의 출력을 제 1의 인버터의 입력에 접속하지만, 래치 회로(11)를 마련하지 않았기 때문에, 제 2의 인버터(37)의 출력으로부터 출력 신호가 노드(N1)로 피드백 되지 않는다. 그리고, OR 게이트(9)의 출력으로부터 출력된 신호(PL)를 직접 노드(N1)에 공급한다.
이와 같은 구성에 의하면, 신호(LT)가 상승함과 동시에, 전압 레벨 제어 회로(10)가 액티브 상태로 되고, 전류(i1 내지 i3)가 흐른다. 그리고, 전압(VB)이 기준 전압(Vref1)보다 작게 되면 부스트 전압(Vbt)의 승압이 시작된다. 또한, 전압(VB)이 기준 전압(Vref2)에 달하면 부스트 전압(Vbt)의 승압이 정지된다. 또한, 이 시점에서 전압 레벨 제어 회로(10)가 인액티브 상태로 되는 일은 없다. 뒤이어, 신호(LT)가 하강하면, 전류(i1 내지 i3)도 오프로 되고, 전압 레벨 제어 회로(10)가 인액티브 상태로 된다.
즉, 전압 레벨 제어 회로(10)의 액티브 상태 및 인액티브 상태는, 출력 신호(A)의 활성 상태 및 비활성 상태에 의존하지 않고, OR 게이트(9)로부터의 출력 신호(PL)만을 따라서 제어된다. 따라서 OR 게이트(9)로부터의 출력 신호(PL)에 의해, 전압 레벨 제어 회로(10)가 인액티브 상태로 됨으로써, 전압 레벨 제어 회로(10)에서 소비되는 전력을 절감할 수 있다.
다음에, 본 발명의 제 4의 실시 형태에 관해 도 12를 참조하면서 설명한다 이 제 4의 실시 형태에 있어서는, 도 12에 도시한 바와 같이, 전압 레벨 제어 회로(10)가 적용되는 디바이스, 예를 들면 의사 SRAM의 액티브 상태에 있어서, OR 게이트(9)로부터의 출력 신호(PL)를 하이 레벨(H)로 고정한다. 이로써, 래치 회로(11)의 출력 신호(La)도 하이 레벨(H)로 고정되고, 따라서, 의사 SRAM의 액티브 상태에 있을 때, 전압 레벨 제어 회로(10)는, 항상 액티브 상태로 유지되고, 부스트 전압(Vbt), 기준 전압(Vref1, Vref2)과의 대소 관계만으로 링 발진기(3) 및 승압 회로(4)의 동작이 제어된다.
그리고, 의사 SRAM이 스탠바이 상태로 되돌아오면, OR 게이트(9)로부터의 출력 신호(PL)의 하이 레벨(H) 고정으로부터 해제되고, 이로써, 래치 회로(11)의 출력 신호(La)도 하이 레벨(H) 고정으로부터 해제된다. 따라서 전압 레벨 제어 회로(10)는, 상기 제 1의 실시 형태와 같은 제어를 받는다. 따라서 의사 SRAM이 스탠바이 상태에 있을 때, 전압 레벨 제어 회로(10)에서 소비되는 전력을 절감할 수 있다.
다음에, 본 발명의 제 5의 실시 형태에 관해 도 13을 참조하면서 설명한다. 도 13은 동 실시 형태의 구성을 도시한 회로도로서, 이 도면에서 도시한 회로는, DRAM, 의사 SRAM 등의 내부 회로(45)에 공급하는 전압(VINT)의 레벨을 제어하는 내부 전압 레벨 제어 회로이다. 여기서, 전압(VINT)은, 전원 전압(VDD)을 P채널 MOS 전계 효과 트랜지스터(45)에 의해 강압한 전압이고, 이 회로는, 보통, 내부 강압 회로라고 불린다.
즉, 본 실시 형태에 관한 회로는, OR 게이트(48), 래치 회로(49), 전류 미러 차동 증폭기(58), 제 1 및 제 2의 스위칭 트랜지스터(46, 60), 제 1의 인버터(62), 및 내부 전압 레벨을 공급하는 내부 회로(45)로 이루어진다.
OR 게이트(48)의 제 1의 입력에는, 신호(PL)가 입력된다. 이 신호(PL)는 도 8에 도시한 신호(PL)와 같은 신호로서, 파워 온 리셋 신호(POR) 및 신호(LT)의 OR를 취한 신호이다. 신호(CS)는 칩 실렉트 신호이다. 래치 회로(49)의 입력은, OR 게이트(48)의 출력에 접속되고, OR 게이트(48)로부터 출력된 논리합 신호의 입력을 받는다. 래치 회로(49)의 제어 단자는, 인버터(62)의 출력과 접속되고, 인버터(62)로부터의 출력 신호를 받는다 래치 회로(49)는, 인버터(62)로부터의 출력 신호가 하이 레벨(H)인 때, 입력된 논리합 신호를 래치한다. 한편, 인버터(62)로부터의 출력 신호가 로우 레벨(L)인 때, 입력된 논리합 신호를 스루시킨다.
전류 미러 차동 증폭기(58)는, 3개의 N채널 MOS 전계 효과 트랜지스터(51, 52, 53) 및 2개의 P채널 MOS 전계 효과 트랜지스터(54, 55)로 이루어진다. 2개의 N채널 MOS 전계 효과 트랜지스터(51, 53)와 하나의 P채널 MOS 전계 효과 트랜지스터(54)는, 외부 전압으로서의 전원 전압(VDD)과 그라운드선과의 사이에 직렬 접속된다. 2개의 N채널 MOS 전계 효과 트랜지스터(52, 53)와 하나의 P채널 MOS 전계 효과 트랜지스터(55)는, 외부 전압으로서의 전원 전압(VDD)과 그라운드선과의 사이에 직렬 접속된다.
N채널 MOS 전계 효과 트랜지스터(51)의 게이트 전극은, 내부 전압(VINT)에 접속되고, 내부 전압(VINT)이 인가된다. N채널 MOS 전계 효과 트랜지스터(53)의 게이트 전극은, 노드(N1)에 접속되고, 래치 회로로부터 출력된 래치 신호(La)가 인가된다. P채널 MOS 전계 효과 트랜지스터(54, 55)의 게이트 전극은, 서로 접속됨과 함께, N채널 MOS 전계 효과 트랜지스터(51)의 드레인에 접속된다. N채널 MOS 전계 효과 트랜지스터(52)의 게이트 전극에는, 제 1의 기준 전압(Vref1)이 인가된다. N채널 MOS 전계 효과 트랜지스터(52)의 드레인은, 전류 미러 차동 증폭기(58)의 출력에 접속되고, N채널 MOS 전계 효과 트랜지스터(52)의 드레인 전압이, 전류 미러 차동 증폭기(58)의 출력에 출력 전압(Va)으로서 나타난다.
제 1 및 제 2의 스위칭 트랜지스터(46, 60)는, P채널 MOS 전계 효과 트랜지스터로 이루어진다. 제 2의 스위칭 트랜지스터(60)는, 전원 전압(VDD)과 노드(N2)와의 사이에 접속된다. 제 2의 스위칭 트랜지스터(60)의 게이트 전극은, 노드(N1)에 접속되고, 래치 회로(49)로부터 출력되는 래치 신호(La)가 인가된다. 제 1의 스위칭 트랜지스터(46)는, 전원 전압(VDD)과 내부 전압(VINT)과의 사이에 접속되고, 전원 전압(VDD)으로부터 내부 전압(VINT)의 전압 레벨을 강압하는 강압 회로를 형성한다. 제 1의 스위칭 트랜지스터(46)의 게이트 전극은, 노드(N2)를 통하여 전류 미러 차동 증폭기(58)의 출력에 접속된다. 또한, 제 1의 스위칭 트랜지스터(46)의 게이트 전극은, 인버터(62)를 통하여, 래치 회로(49)의 제어 단자에 접속된다.
따라서 강압 회로를 형성하는 제 1의 스위칭 트랜지스터(46)는, 전류 미러 차동 증폭기(58)으로부터의 출력 신호(Va)에 따라서, 그 액티브 상태 및 인액티브 상태가 제어된다.
래치 회로(49)로부터 출력된 래치 신호(La)가, 하이 레벨(H)인 때, 전류 미러 차동 증폭기(58)는, 액티브 상태로 되고, 전류 미러 차동 증폭기(58) 출력이 접속되는 노드(N2)는, 전원 전압(VDD)로부터 분리되고, 전류 미러 차동 증폭기(58)의 출력 신호(Va)가 강압 회로를 형성하는 제 1의 스위징 트랜지스터(46)의 게이트 전극에 인가됨과 함께, 인버터(62)를 통하여 래치 회로(49)의 제어 단자에도 인가된다.
강압 회로를 형성하는 제 1의 스위칭 트랜지스터(46)가 온 상태에 있을 때, 즉 강압 회로가 액티브 상태에 있을 때, 전류 미러 차동 증폭기(58)의 출력 신호(Va)는, 로우 레벨(L)이기 때문에, 이 로우 레벨(L)은 인버터(62)에서 반전되고, 하이 레벨(H) 신호가 래치 회로(49)의 제어 단자에 인가된다. 따라서, 래치 회로(49)의 출력 신호(La1)는, 하이 레벨(H)로 되고, 전류 미러 차동 증폭기(58)는, 액티브 상태로 된다. 즉 강압 회로가 액티브 상태에 있을 때, 전류 미러 차동 증폭기(58)도 액티브 상태로 된다.
한편, 강압 회로를 형성하는 제 1의 스위칭 트랜지스터(46)가 오프 상태에 있을 때, 즉 강압 회로가 인액티브 상태에 있을 때, 전류 미러 차동 증폭기(58)의 출력 신호(Va)는, 하이 레벨(H)이기 때문에, 이 하이 레벨(H)은 인버터(62)에서 반전되고, 로우 레벨(L) 신호가 래치 회로(49)의 제어 단자에 인가된다. 따라서, 래치 회로(49)의 출력 신호(La1)는, OR 게이트(9)로부터의 논리합 신호를 스루하여, 노드(N1)에 공급한다. 즉, 전류 미러 차동 증폭기(58)는, 논리합 신호가 하이 레벨(H)인 때 액티브 상태로 되고, 논리합 신호가 로우 레벨(L)인 때 인액티브 상태로 된다. 즉 강압 회로가 인액티브 상태에 있을 때는, 전류 미러 차동 증폭기(58)는, OR 게이트(9)로부터의 논리합 신호에 따라 그 액티브 상태 및 인액티브 상태가 제어된다. 논리합 신호가 로우 레벨(L)인 때, 전류 미러 차동 증폭기(58)는, 인액티브 상태로 되기 때문에, 회로에서의 전력 소비를 절감할 수 있다.
다음에, 상기 구성에 의한 레벨 제어 회로의 동작을 도 14에 도시한 타이밍 차트를 참조하여 다시 설명한다.
우선, 초기 상태에 있어서, 래치 회로(49)의 출력 신호(La1)는 "L"로 되고, 이 결과 N채널 MOS 전계 효과 트랜지스터(53)가 오프, P채널 MOS 전계 효과 트랜지스터(60)가 온으로 된다. N채널 MOS 전계 효과 트랜지스터(53)가 오프로 되면, 전류 미러 차동 증폭기(58)가 인액티브 상태로 된다. 또한, P채널 MOS 전계 효과 트랜지스터(60)가 온으로 되면, P채널 MOS 전계 효과 트랜지스터(46)가 오프로 되고, 내부 회로(45)에 전압 공급이 행하여지지 않는다.
다음에, 신호(PL)가 "H"로 되든지, 또는, 칩 실렉트 신호(CS)가 "H"로 되면, 래치(49)의 출력 신호(La1)가 "H"로 된다. 신호(La1)가 "H"로 되면, N채널 MOS 전계 효과 트랜지스터(53)가 온으로 되고, 전류 미러 차동 증폭기(58)가 액티브 상태로 된다. 또한, 신호(La1)가 "H"로 되면, P채널 MOS 전계 효과 트랜지스터(60)가 오프로 된다. 이로써, 전압(Va)이 저하되고, 인버터(62)의 출력이 "H"로 되어 래치(49)가 OR 게이트(48)의 출력(H)을 래치한다.
이후, 전류 미러 차동 증폭기(58)가, 전압(VINT)과 기준 전압(Vref)과를 비교하고, 그 비교 결과에 의해 P채널 MOS 전계 효과 트랜지스터(46)를 제어한다. 즉, 전압(VINT)이 기준 전압(Vref)보다 낮게 되면, 전압(Va)이 낮아지고, P채널 MOS 전계 효과 트랜지스터(46)가 온으로 되고, 내부 회로(45)에 전류를 공급하면서 출력을 충전하기 시작한다. 어느 레벨까지 충전하고, 전압(VINT)이 기준 전압(Vref)보다 높아지면, 전압(Va)이 상승하고, P채널 MOS 전계 효과 트랜지스터(46)가 오프로 되고, 충전이 정지한다. 또한, 전압(Va)이 일정치 이상으로 상승하면, 인버터(62)의 출력이 "L"로 되고, 래치(49)가 스루로 된다. 이로써, 신호(LT)가 "L"로 되거나, 또는, 칩 실렉트 신호(CS)가 "L"로 된 시점에서 신호(La1)가 "L"로 되고, N채널 MOS 전계 효과 트랜지스터(53)가 오프, P채널 MOS전계 효과 트랜지스터(60)가 온으로 된다.
이와 같이, 상기 제 5의 실시 형태에 의하면, 전압(VINT)이 기준 전압(Vref)보다 크게 된 후, 신호(LT) 또는 칩 실렉트 신호(CS)가 "L"로 되면, N·FET(53)가 오프로 되고, 전류 미러 차동 증폭기(58)에 흐르는 전류(i)가 0으로 된다. 이로써, 회로 전력의 절감을 도모할 수 있다.
또한, 상기 제 1 내지 제 5의 실시 형태는 각각, 본 발명을 의사 SRAM, DRAM 등의 승압 회로, 내부 강압 회로에 적용한 경우이지만, 이 발명은, 예를 들면, 기판 전압 레벨 발생 회로 또는 기판 백바이어스 발생 회로(BBG 회로) 등에도 적용할 수 있다.
다음에, 본 발명의 제 6의 실시 형태에 관해 도 15를 참조하면서 설명한다. 도 15는 본 발명을 기판 백바이어스 발생 회로(BBG 회로)에 적용한 때의 회로 구성의 한 예를 도시한 도면이다.
기판 백바이어스 발생 회로는, 외부 전원 전압(VDD)과 그라운드 레벨(GND) 사이의 전압을 이용하여 그라운드 레벨보다도 낮은 전압, 예를 들면 1V를 내부 기준 전압으로서 발생하는 회로이다.
본 발명에 관한 회로는, 전압 레벨 제어 회로(20), 링 발진기(3), 승압 회로(4), 리프레시 타이밍 발생 회로(7), 백바이어스 발생 회로(18), 레벨 판정 회로(19) 및 OR 게이트(9)를 갖는다. 이 OR 게이트(9)는, 리프레시 동작시 및 백바이어스 발생 회로(18)를 액티브 상태로 할 때에 전압 레벨 제어 회로(20)의 각 회로 구성부를 액티브 상태로 하기 위해 마련된다.
전압 레벨 제어 회로(20)는, 회로의 내부 전압으로서의 부스트 전압(Vbt)의 레벨을 제어하는 내부 전압 레벨 제어 신호(A)를, 제 1 및 제 2의 기준 전압(Vref1, Vrt f2)에 기초하여 발생한다. 링 발진기(3)의 입력측은, 전압 레벨 제어 회로(20)의 출력측에 접속되고, 내부 전압 레벨 제어 신호(A)는, 링 발진기(3)에 입력된다. 링 발진기(3)는, 발진 회로로서, 인버터를 홀수개 링 형상으로 직렬 접속하여 구성할 수 있다. 전압 레벨 제어 회로(20)로부터 출력된 내부 전압 레벨 제어 신호(A)가 "H"(하이 레벨)인 때, 링 발진기(3)는, 액티브 상태로 되고, 발진 출력(B)을 출력한다.
승압 회로(4)의 입력측은, 링 발진기(3)의 출력측에 접속되고, 이 발진 출력(B)은 승압 회로(4)에 입력된다. 승압 회로(4)는 차지펌프 회로로 구성할 수 있다. 승압 회로(4)는, 링 발진기(3)의 출력(B)을 이용하여 전원 전압(VDD)을 단계적으로 승압하고, 회로의 내부 전압으로서 부스트 전압(Vbt)을 출력한다.
이 회로를 의사 SRAM에 적용하는 경우, 승압 회로(4)의 출력측은, 의사 SRAM의 워드 디코더에 접속되고, 부스트 전압(Vbt)은 워드 디코더에 입력된다. 이 경우, 부스트 전압(Vbt)은, 전원 전압(VDD)보다 높은 전압 레벨, 예를 들면 (VDD + 1.5V) 또는 (VDD + 2V)이다. 승압 회로(4)의 출력은, 또한 전압 레벨 제어 회로(20)에 피드백 된다.
리프레시 타이밍 발생 회로(7)는, 일정 시간 간격으로, 메모리 셀 어레이(2) 내의 메모리 셀을 리프레시하기 위한 리프레시 신호 및 리프레시를 하여야 할 메모리 셀의 어드레스를 지정하는 리프레시 어드레스를 발생한다. 이 일정 시간 간격은, 데이터 보존이 보증되는 기간 내로 정하여진다. 또한, 리프레시 신호를 발생하는 시간 간격은, 데이터 보존이 보증되는 기간 내라면 항상 일정하지 않아도 좋다. 리프레시 타이밍 발생 회로(7)의 출력측은, OR 게이트(9)의 제 1의 입력에 접속되고, 리프레시 신호(SR)가 제 1의 입력에 입력된다.
백바이어스 발생 회로(18)는, 제 1 및 제 2의 입력을 갖는다. 제 1의 입력은, 승압 회로(4)의 출력에 접속되고, 부스트 전압(Vbt)의 입력을 받고, 이 부스트 전압(Vbt)을 이용하여 그라운드 레벨보다 낮은 백바이어스 전압(VBBG)를 발생한다. 백바이어스 전압(VBBG)은, 예를 들면 GND-1V라도 좋다. 백바이어스 발생 회로(18)의 출력은, 백바이어스 전압(VBBG)을 인가하고자 하는 영역, 예를 들면 반도체 기판에 접속되고, 반도체 기판을 그라운드 레벨보다 낮은 백바이어스 전압(VBBG)으로 한다.
레벨 판정 회로(19)의 입력은, 백바이어스 발생 회로(18)의 출력이 접속되는 영역, 예를 들면 반도체 기판과 접속되고, 반도체 기판의 전위를 검출한다. 레벨 판정 회로(19)의 출력은, 백바이어스 발생 회로(18)의 제 2의 입력에 접속된다. 레벨 판정 회로(19)의 출력은, OR 게이트(9)의 제 2의 입력에 접속된다.
반도체 기판의 전위는, 그라운드 레벨보다 낮은 백바이어스 전압(VBBG)이기 때문에, 리크에 의해 시간 변화한다. 즉 반도체 기판의 전위는, 서서히 상승한다. 따라서, 레벨 판정 회로(19)는, 일정 시간 간격으로, 액티브 상태로 되고, 반도체 기판의 전위를 검출하고, 그라운드 레벨보다 낮은 미리 결정된 허용 전위 범위의 상한을 상회한 경우, 판정 결과(C)를 백바이어스 발생 회로(18)에 입력하고, 백바이어스 발생 회로(18)에, 반도체 기판의 전위를 내리게 한다. 이 판정 결과(C)는, 동시에 OR 게이트(9)의 제 2의 입력에도 입력되고, OR 게이트(9)는, 레벨 판정 회로(19)로부터의 판정 결과(C)와 리프레시 타이밍 발생 회로(7)로부터의 리프레시 신호와의 논리 합(OR)을 취하고, 그 결과를 논리합 신호(PL)로서 출력하고, 이 논리합 신호(PL)를 전압 레벨 제어 회로(20)에 입력한다.
따라서 리프레시 동작이 필요한 때 또는 백바이어스 발생 회로(18)를 액티브 상태로 할 필요가 있을 때에, 전압 레벨 제어 회로(10)가 액티브 상태로 되어 전압 레벨 제어 회로(20)에서 전력을 소비하지만, 디바이스가 스탠바이 상태에 있고, 또한 리프레시 동작을 행하지 않는 때, 또한 백바이어스 발생 회로(18)가 인액티브 상태에 있을 때, 전압 레벨 제어 회로(20)가 인액티브 상태로 되어 전압 레벨 제어 회로(20)에서의 전력 소비를 억제한다.
전압 레벨 제어 회로(20)의 회로 구성으로서, 도 7에 도시된 회로 구성을 적용할 수 있다. 즉, 전원 투입시, 판독/기록시, 및 디바이스의 액티브시 및 스탠바이시에 있어서의 리프레시 동작시에만 승압 회로(4)를 액티브 상태로 한다. 그 밖의 경우, 즉, 스탠바이시에 있어서의 비리프레시 동작시에는, 승압 회로(4)를 인액티브 상태로 한다. 이 동작은, 전술한 바와 같다.
레벨 판정 회로(19)는, 기존의 회로 구성을 적용할 수 있다.
백바이어스 발생 회로(18)는, 한 예로서, 도 16에 도시한 회로 구성으로 실현할 수 있지만, 이것에 한정되는 것이 아니다.
백바이어스 발생 회로(18)는, 트랜스퍼 트랜지스터의 게이트를 구동하는 회로를, 승압 전압으로 구동하도록 구성한다. 구체적으로는, 백바이어스 발생 회로(18)는, 프리차지 트랜지스터(PT), 트랜스퍼 트랜지스터(TT), 제어 논리 블록(CLB), 제 1의 전류 경로(P1)을 형성하는 제 1의 출력 구동 회로(D1) 및 제 1의 커패시터(C1)와, 제 2의 전류 경로(P2)를 형성하는 제 2의 출력 구동 회로(D2) 및 제 2의 커패시터(C2)로 구성할 수 있다.
트랜스퍼 트랜지스터(TT)는, p채널 MOS 트랜지스터로 구성할 수 있다. 트랜스퍼 트랜지스터(TT)는, 제 2의 전류 경로(P2)와 백바이어스 발생 회로(18)의 출력 사이에 직렬로 접속된다. 트랜스퍼 트랜지스터(TT)의 게이트는, 제 1의 전류 경로(P1)을 통하여 제어 논리 블록(CLB)에 접속된다. 그리고, 트랜스퍼 트랜지스터(TT)는, 노드(G)에 나타나는 전위에 의해, 그 온/오프 동작이 제어된다.
프리차지 트랜지스터(PT)는, P채널 MOS 트랜지스터로 구성할 수 있다. 프리차지 트랜지스터(PT)는, 그라운드(A)와의 사이에 접속된다. 노드(A)는, 제 2의 전류 경로(P2)와 트랜스퍼 트랜지스터(TT)와의 접점으로 한다. 프리차지 트랜지스터(PT)의 게이트는, 제어 논리 블록(CLB)에 접속된다.
여기서, 제 1의 출력 구동 회로(D1)는, 승압 회로에 접속되고 승압 전압(Vbt)으로 구동된다. 한편, 제 2의 출력 구동 회로(D2)는, 전원 전압(VDD)으로 구동된다. 또한, 제 2의 출력 구동 회로(D2)를, 전원 전압(VDD)에 대신하여 승압 전압(Vbt)으로 구동하는 것도 경우에 따라 가능하다. 즉 제 1의 출력 구동 회로(D1)의 구동 전압은, 전원 전압(VDD)보다 높고, 또한 제 2의 출력 구동 회로(D2)의 구동 전압은, 제 1의 출력 구동 회로(D1)의 구동 전압을 초과하지 않는 범위에서, 설계 변경이 가능하다.
전원 전압(VDD)이, 낮게 설정된 경우, 예를 들면 1.8V 정도의 저전원 전압을 경우를 예로 들어, 백바이어스 발생 회로(18)의 동작을 이하 설명한다.
프리차지 트랜지스터(PT)에서, 노드(A)를 그라운드 레벨 즉 0V로 프리차지 한다. 그 후, 제 2의 출력 구동 회로(D2)를 구동하고, 제 2의 커패시터(C2)에 의해 노드(A)의 전위를 마이너스의 전위까지 내린다. 구체적으로는 -1.8V 정도까지 내린다. 이 시점에서는, 노드(G)의 전위는, 하이 레벨에 있고, 트랜스퍼 트랜지스터(TT)는 오프 상태에 있다.
다음에, 노드(G)의 전위를 내리고, 트랜스퍼 트랜지스터(TT)를 온으로 하고, 노드(A)의 부(負)의 전하를 트랜스퍼 트랜지스터(TT)를 통하여 백바이어스 발생 회로(18)의 출력(VBBG)으로 전한다. 즉, 출력(VBBG)의 전위를 마이너스 전위로 끌어내린다. 여기서, 부의 전하를 충분히 출력(VBBG)으로 전송하기 위해서는, 트랜스퍼 트랜지스터(TT)를 충분히 온 하는 것이 중요하다.
만약, 트랜스퍼 트랜지스터(TT)가 충분히 온되지 않은 경우, 노드(A)의 부의 전하가, 충분히 출력(VBBG)으로 전송되지 않는다. 저전원 전압을 사용하는 경우, 트랜스퍼 트랜지스터(TT)의 온 능력이 급격히 저하되고, 상기 문제를 야기한다. 이 문제는, 1.8V 정도의 저전원 전압에 의해 제 1의 출력 구동 회로(D1) 및 제 1의 커패시터(C1)를 구동하여 노드(G)의 전위를 내린 경우에 발생한다.
그러나, 전술한 바와 같이, 제 1의 출력 구동 회로(D1) 및 제 1의 커패시터(C1)는, 승압 전압에 의해 구동되기 때문에, 트랜스퍼 트랜지스터(TT)의 온 능력이 높게 되어, 트랜스퍼 트랜지스터(TT)는 충분히 온 하고, 따라서, 노드(A)의 부의 전하가, 출력(VBBG)으로 충분히 전송된다. 구체적으로는, 승압 회로에 의해 저전원 전압(VDD = 1.8V)을 1.7V만 승압하고, 3.5V의 승압 전압으로 제 1의 출력 구동 회로(D1) 및 제 1의 커패시터(C1)를 구동함으로써, 노드(G)의 전위(-3.5V) 부근까지 내릴 수 있다.
따라서 트랜스퍼 트랜지스터(TT)의 게이트를 구동하는 회로를, 승압 전압으로 구동함으로써 트랜스퍼 트랜지스터(TT)의 온 능력을 높이고, 백바이어스 발생 회로(18)의 정상 동작이 가능하게 된다.
리프레시 동작의 주기는, 반도체 기판의 전위가, 백바이어스 발생 회로(18)에 의해 백바이어스 전압(VBBG)까지 내려가기 때문에, 그라운드 레벨보다 낮은 백바이어스 전압(VBBG) 허용 전위 범위의 상한을 상회하기까지의 시간 간격에 비교하여 그 오더(order)가 다를 정도로 매우 짧다.
또한 레벨 판정 회로(19)가 액티브 상태로 되는 기간 및 승압 회로(4)가 액티브 상태로 되는 기간은, 리프레시 동작의 주기에 비교하여, 그 오더가 다를 정도로 매우 짧다.
따라서, 본 회로 구성을 적용함으로써 기판에 흐르는 기판 전류의 증가는, 거의 제로에 가깝고 무시할 수 있을 만큼이다.
또한, 상기 실시 형태는 어느 것이나 반도체 기억 장치에 관한 실시 형태이지만, 본 발명은 반도체 기억 장치에 제한되지 않고, 외부 전압으로부터 내부 전압을 생성하고, 그 내부 전압을 제어하는 각종 전자 회로에 적용 가능하다.
또한, 본 발명은, 상기 각 실시 형태의 구성에 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위에서 여러 가지의 변형이 가능하다.
이상 설명한 바와 같이, 본 발명에 의하면, 외부 전원 전압으로부터 발생되는 내부 전압 레벨을 검출하여 제어하는 전압 레벨 제어 회로를, 필요시만 활성화하고, 그 이외의 때에는 비활성으로 하기 때문에, 전압 레벨 제어 회로에서의 소비 전력을 절감할 수 있다.
또한, 종래의 반도체 기억 장치보다 소비 전력을 절감할 수 있고, 특히, 의사 SRAM에 적용한 경우에 매우 적합하다.
즉, 시스템측에서의 제어를 받지 않고, 반도체 기억 장치의 내부에서 능동적으로 리프레시를 행하는 반도체 기억 장치에 있어서, 특히, 리프레시만이 행하여지는 스탠바이 상태에 있어서의 전압 레벨 제어 회로에서의 소비 전력을 절감할 수 있다. 따라서 의사 SRAM 등, 내부 리프레시가 행하여지는 반도체 기억 장치에 이용하면 매우 적합하다.

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  106. 외부 전원 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로의 활성 또는 비활성을 제어하는 내부 전압 레벨 제어 회로로서,
    내부 전압 레벨 발생회로와,
    소정의 전압 레벨과 내부 전압 레벨을 비교하는 비교 회로를 구비하고,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  107. 제 106항에 있어서,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨보다도 상승한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  108. 제 106항에 있어서,
    상기 내부 전압 레벨이 다른 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 활성화하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  109. 제 108항에 있어서,
    상기 내부 전압 레벨이 상기 다른 소정의 전압 레벨보다도 하강한 때, 상기 내부 전압 발생 회로를 활성화하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  110. 제 106항에 있어서,
    상기 내부 전압에 기인하는 전압 레벨을 갖는 내부 신호와 상기 소정의 전압 레벨을 갖는 기준 전압 신호를 입력으로 하고, 상기 내부 전압 레벨 제어 회로의 출력 신호에 응답하여 비활성화되는 차동 증폭기를 포함하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  111. 제 106항에 있어서,
    상기 비교 동작의 시작시에 상기 내부 전압 발생 회로를 활성 상태로 하고, 상기 비교 동작의 정지시에 상기 내부 전압 발생 회로를 비활성 상태로 하는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  112. 제 106항에 있어서,
    상기 내부 전압 발생 회로는 외부 전원 전압을 승압하는 회로인 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  113. 제 106항에 있어서,
    상기 내부 전압 발생 회로는 외부 전원 전압을 강압하는 회로인 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  114. 외부 전원 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로와,
    소정의 전압 레벨과 상기 내부 전압 레벨을 비교하고, 상기 비교 결과에 기초하여 상기 내부 전압 발생 회로의 활성 또는 비활성을 제어하는 내부 전압 레벨 제어 회로를 갖는 반도체 기억 장치로서,
    상기 내부 전압 레벨 제어 회로는,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치.
  115. 제 114항에 있어서,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨보다도 상승한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하는 것을 특징으로 하는 반도체 기억 장치.
  116. 제 114항에 있어서,
    상기 내부 전압 발생 회로는 상기 내부 전압 레벨이 다른 소정의 전압 레벨에 도달한 때 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  117. 제 116항에 있어서,
    상기 내부 전압 레벨이 상기 다른 소정의 전압 레벨보다도 하강한 때, 상기 내부 전압 발생 회로를 활성화하는 것을 특징으로 하는 반도체 기억 장치.
  118. 제 114항에 있어서,
    상기 내부 전압은 워드선에 공급되는 전압이고,
    상기 내부 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호에 응답하여 활성화 되는 것을 특징으로 하는 반도체 기억 장치.
  119. 제 118항에 있어서,
    리프레시 동작이 필요한 메모리 셀을 구비하며,
    상기 워드선의 활성화 신호는 리프레시 동작의 타이밍 제어 신호인 것을 특징으로 하는 반도체 기억 장치.
  120. 제 114항에 있어서,
    상기 내부 전압은 워드선에 공급되는 전압이고,
    상기 내부 전압 레벨 제어 회로는, 상기 워드선의 활성화 신호의 활성화 타이밍보다도 일정 시간만큼 전에 활성화되는 것을 특징으로 하는 반도체 기억 장치.
  121. 외부 전원 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로와,
    소정의 전압 레벨과 상기 내부 전압 레벨을 비교하고, 상기 비교 결과에 기초하여 상기 내부 전압 발생 회로의 활성 또는 비활성을 제어하는 내부 전압 레벨 제어 회로를 갖는 반도체 기억 장치로서,
    상기 내부 전압 레벨 제어 회로는,
    스탠바이 상태에 있어서는, 상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하고,
    액티브 상태에 있어서는 활성화 상태로 고정되고, 상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 비활성화하는 것을 특징으로 하는 반도체 기억 장치.
  122. 제 114항에 있어서,
    상기 내부 전압 발생 회로는 외부 전원 전압을 승압하는 회로인 것을 특징으로 하는 반도체 기억 장치.
  123. 제 114항에 있어서,
    상기 내부 전압 발생 회로는 외부 전원 전압을 강압하는 회로인 것을 특징으로 하는 반도체 기억 장치.
  124. 제 114항에 있어서,
    상기 반도체 기억 장치는,
    반도체 기판상에 형성되고,
    그라운드 레벨보다 낮은 레벨의 백바이어스 전압을 상기 내부 전압으로부터 발생하여 상기 반도체 기판에 공급하는 백바이어스 발생 회로를 구비하며,
    상기 내부 전압 레벨 제어 회로는, 상기 반도체 기판의 전압 레벨이 미리 정하여진 허용 범위를 초과한 때에 활성화 되는 것을 특징으로 하는 반도체 기억 장치.
  125. 외부 전원 전압으로부터 발생된 내부 전압 레벨의 제어 방법으로서,
    소정의 전압 레벨과 상기 내부 전압 레벨을 비교하고,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때에, 외부 전원 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로를 활성화 함과 함께, 상기 비교 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨의 제어 방법.
  126. 제 125항에 있어서,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨보다도 상승한 때, 상기 내부 전압 발생 회로를 비활성화 함과 함께 상기 비교 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨의 제어 방법.
  127. 제 125항에 있어서,
    상기 내부 전압 레벨이 다른 소정의 전압 레벨에 도달한 때, 상기 내부 전압 발생 회로를 활성화하는 것을 특징으로 하는 내부 전압 레벨의 제어 방법.
  128. 제 127항에 있어서,
    상기 내부 전압 레벨이 상기 다른 소정의 전압 레벨보다도 하강한 때, 상기 내부 전압 발생 회로를 활성화하는 것을 특징으로 하는 내부 전압 레벨 제어 방법.
  129. 외부 전원 전압으로부터 발생된 내부 전압 레벨을 검출하여 제어하는 내부 전압 레벨의 제어 방법으로서,
    상기 내부 전압은 워드선에 공급되는 전압이고,
    상기 워드선의 활성화 신호의 활성화 타이밍보다도 일정 시간만큼 전에 상기 검출 동작을 시작하고,
    상기 내부 전압 레벨이 소정의 전압 레벨에 달한 때에 상기 검출 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨의 제어 방법.
  130. 제 129항에 있어서,
    상기 내부 전압 레벨이 상기 소정의 전압 레벨보다도 상승한 때, 상기 검출 동작을 정지하는 것을 특징으로 하는 내부 전압 레벨의 제어 방법.
  131. 제 106항에 있어서,
    상기 비교는 비교 회로에 의해 실행되고, 상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 비교 회로를 관통하는 전류를 없애는 것을 특징으로 하는 내부 전압 레벨 제어 회로.
  132. 제 114항에 있어서,
    상기 비교는 비교 회로에 의해 실행되고, 상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 비교 회로를 전류가 관통하는 것을 금지하는 것을 특징으로 하는 반도체 기억 장치.
  133. 제 121항에 있어서,
    상기 내부 전압 레벨 제어 회로는 상기 비교를 행하는 비교 회로를 가지며, 스탠바이 상태에서는, 상기 내부 전압 레벨이 상기 소정의 전압 레벨에 도달한 때, 상기 비교 회로에의 전류의 공급을 정지하는 것을 특징으로 하는 반도체 기억 장치.
  134. 메모리 셀을 리프레시 하기 위한 리프레시 신호를 규칙적인 리프레시 타이밍으로 내부에서 자동적으로 발생하는 의사 SRAM으로 이루어지는 반도체 기억 장치로서,
    워드선을 구동하는 전압의 레벨을 제어하기 위한 제어 신호를 출력하는 전압 레벨 제어 회로를 가지며,
    상기 전압 레벨 제어 회로는,
    상기 제어 신호를 출력하는 제 1의 차동 증폭기를 구비하고, 상기 리프레시 신호가 제 1의 상태에 있는 때에는 상기 제 1의 차동 증폭기에 흐르는 관통 전류를 차단하여 상기 제 1의 차동 증폭기의 차동 증폭 동작을 금지하고, 상기 리프레시 신호가 제 2의 상태에 있는 때는 상기 제 1의 차동 증폭기에 관통 전류를 흘려서 상기 차동 증폭 동작을 실행 가능하게 하는 것을 특징으로 하는 반도체 기억 장치.
  135. 제 134항에 있어서,
    상기 리프레시 신호는, 디바이스의 전원 투입시, 디바이스의 스탠바이 상태에서의 리프레시 시, 디바이스의 액티브 상태에서의 리프레시 시, 및 디바이스의 액티브 상태에서의 기록/판독 시에서 상기 제 2의 상태로 되고, 그 이외의 때에는 상기 제 1의 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  136. 제 134항에 있어서,
    내부 회로에 내부 전압을 공급하는 내부 전압 레벨 제어 회로를 더 구비하고, 상기 내부 전압 레벨 제어 회로는, 상기 내부 전압을 출력하는 제 2의 차동 증폭기를 구비하고, 상기 리프레시 신호가 상기 제 1의 상태에 있는 때는 상기 제 2의 차동 증폭기에 흐르는 관통 전류를 차단하여 상기 제 2의 차동 증폭기의 차동 증폭 동작을 금지하고, 상기 리프레시 신호가 상기 제 2의 상태에 있는 때는 상기 제 2의 차동 증폭기에 관통 전류를 흘려서 상기 제 2의 차동 증폭 동작을 실시 가능하게 하는 것을 특징으로 하는 반도체 기억 장치.
  137. 제 134항에 있어서,
    상기 전압 레벨 제어 회로의 상기 제어 신호에 응답하여 부스트 전압을 출력하는 승압 회로와, 상기 부스트 전압에 기초로 하여 백바이어스 전압을 발생하는 백바이어스 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  138. 제 137항에 있어서,
    상기 전압 레벨 제어 회로는, 상기 부스트 전압을 받으며, 상기 부스트 전압에 의거하여 생성한 분압 전압을 상기 제 1의 차동 증폭기에 공급하는 분압 회로를 더 구비하고,
    상기 리프레시 신호가 상기 제 1의 상태에 있는 때는 상기 분압 회로에 흐르는 관통 전류를 차단하고, 상기 리프레시 신호가 상기 제 2의 상태에 있는 때에는 상기 분압 회로에 관통 전류를 흘리는 것을 특징으로 하는 반도체 기억 장치.
  139. 리프레시가 필요한 메모리 셀로 구성되는 의사 SRAM으로 이루어진 반도체 기억 장치에 있어서,
    소정의 시간 간격으로 상기 메모리 셀을 리프레시 하기 위한 리프레시 신호를 발생하는 리프레시 타이밍 발생 회로와,
    라이트 인에이블 신호, 칩 실렉트 신호, 어드레스 및 상기 리프레시 신호를 받으며, 적어도 상기 리프레시 신호에 응답하여 로우 인에이블 신호를 발생하는 로우 인에이블 발생 회로와,
    상기 로우 인에이블 신호를 받으며, 제 1의 차동 증폭기를 구비하는 전압 레벨 제어 회로를 구비하고,
    상기 로우 인에이블 신호가 제 1의 상태에 있는 때는 상기 제 1의 차동 증폭기에 흐르는 관통 전류를 차단하여 상기 제 1의 차동 증폭기의 차동 증폭 동작을 금지하고, 상기 로우 인에이블 신호가 제 2의 상태에 있는 때는 상기 제 1의 차동 증폭기에 관통 전류를 흘려서 상기 차동 증폭 동작을 실시 가능하게 하는 것을 특징으로 하는 반도체 기억 장치.
  140. 제 139항에 있어서,
    상기 로우 인에이블 신호는, 또한 전원 투입시에 일정 기간 활성화되는 파워 온 리셋 신호에 의거하여 상기 제 2의 상태로 되는 것을 특징으로 하는 반도체 기억 장치.
  141. 제 139항에 있어서,
    내부 회로에 내부 전압을 공급하는 내부 전압 레벨 제어 회로를 더 구비하고,
    상기 내부 전압 레벨 제어 회로는, 상기 내부 전압을 출력하는 제 2의 차동 증폭기를 구비하고, 상기 로우 인에이블 신호가 상기 제 1의 상태에 있는 때는 상기 제 2의 차동 증폭기에 흐르는 관통 전류를 차단하여 상기 제 2의 차동 증폭기의 차동 증폭 동작을 금지하고, 상기 로우 인에이블 신호가 상기 제 2의 상태에 있는 때는 상기 제 2의 차동 증폭기에 관통 전류를 흘려서 상기 제 2의 차동 증폭 동작을 실시 가능하게 하는 것을 특징으로 하는 반도체 기억 장치.
  142. 제 139항에 있어서,
    상기 전압 레벨 제어 회로의 출력 신호에 응답하여 부스트 전압을 출력하는 승압 회로와, 상기 부스트 전압을 기초로 하여 백바이어스 전압을 발생하는 백바이어스 발생 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  143. 제 142항에 있어서,
    상기 전압 레벨 제어 회로는, 상기 부스트 전압를 받으며, 상기 부스트 전압에 의거하여 생성한 분압 전압을 상기 제 1의 차동 증폭기에 공급하는 분압 회로를 더 구비하고,
    상기 리프레시 신호가 상기 제 1의 상태에 있는 때는 상기 분압 회로에 흐르는 관통 전류를 차단하고, 상기 리프레시 신호가 상기 제 2의 상태에 있는 때는 상기 분압 회로에 관통 전류를 흘리는 것을 특징으로 하는 반도체 기억 장치.
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PA0105 International application

Patent event date: 20030125

Patent event code: PA01051R01D

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Patent event code: PA02012R01D

Patent event date: 20030205

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Patent event date: 20030430

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

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Patent event date: 20050127

Patent event code: PE09021S01D

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Patent event code: PE07011S01D

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Patent event date: 20050722

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Comment text: Registration of Establishment

Patent event date: 20050923

Patent event code: PR07011E01D

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Payment date: 20050922

End annual number: 3

Start annual number: 1

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