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KR102314663B1 - 2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법 - Google Patents

2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법 Download PDF

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KR102314663B1
KR102314663B1 KR1020197007500A KR20197007500A KR102314663B1 KR 102314663 B1 KR102314663 B1 KR 102314663B1 KR 1020197007500 A KR1020197007500 A KR 1020197007500A KR 20197007500 A KR20197007500 A KR 20197007500A KR 102314663 B1 KR102314663 B1 KR 102314663B1
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KR
South Korea
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voltage
digit
plate
lines
sense
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KR1020197007500A
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English (en)
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KR20190031590A (ko
Inventor
크리스토퍼 카와무라
스콧 더너
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

2 트랜지스터-1 커패시터 메모리를 포함하며 이러한 메모리를 액세스하기 위한 장치 및 방법이 개시된다. 예시적인 장치는 제1 및 제2 선택 요소에 결합된 커패시터를 포함한다. 장치는 제1 디지트 라인 및 커패시터의 제1 판을 상기 제1 디지트 라인에 결합시키도록 구성된 제1 선택 요소를 추가로 포함하며, 또한 제2 디지트 라인 및 제2 판을 상기 제2 디지트 라인에 결합시키도록 구성된 제2 선택 요소를 포함한다. 감지 증폭기는 제2 디지트 라인에 결합되며 그리고 상기 제2 디지트 라인에 결합된 전압과 기준 전압 사이에서의 전압 차를 증폭시키도록 구성된다.

Description

2 트랜지스터-1 커패시터 메모리를 포함하고 이를 액세스하기 위한 장치 및 방법
관련 출원에 대한 상호-참조
본 출원은 2016년 8월 31일자로 출원된 미국 가출원 제62/381,844호의 출원 이득을 주장한다. 이 출원은 전체적으로 참고로 그리고 모든 목적을 위해 본 명세서에 원용된다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍하는 것에 의해 저장된다. 예를 들면, 이진 디바이스는, 종종 논리 "1" 또는 논리 "0"으로 표시된 두 개의 상태를 가진다. 다른 시스템에서, 2개보다 많은 상태가 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에 상태를 기록하거나, 또는 프로그래밍할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 및 기타를 포함하는, 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리, 예컨대, 플래시 메모리는, 외부 전원의 부재 시에도 연장된 시간 기간 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스, 예컨대, DRAM은 외부 전원에 의해 주기적으로 리프레싱되지 않는다면 시간 경과에 따라서 이의 저장된 상태를 잃을 수 있다. 이진 메모리 디바이스는, 예를 들면, 충전된 또는 방전된 커패시터를 포함할 수 있다. 충전된 커패시터는, 그러나, 누설 전류를 통해 시간에 걸쳐 방전될 수 있어서, 저장된 정보의 상실을 야기한다. 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비휘발성 메모리의 특징이 유리할 수 있지만, 휘발성 메모리의 소정의 특징은 보다 빠른 판독 또는 기록 속도와 같은, 성능 이점을 제공할 수 있다.
예시적인 장치가 본 명세서에서 개시된다. 예시적인 장치는 제1 판 및 제2 판을 가진 커패시터를 포함할 수 있다. 예시적인 장치는 또한 기준 전압을 작동 가능하게 공급받은 제1 디지트 라인 및 제2 디지트 라인을 포함할 수 있다. 예시적인 장치는 또한 제1 선택 요소를 활성화시키는 것에 응답하여 상기 제1 판을 상기 제1 디지트 라인에 결합시키도록 구성된 상기 제1 선택 요소 및 제2 선택 요소를 활성화시키는 것에 응답하여 상기 제2 판을 상기 제2 디지트 라인에 결합시키도록 구성된 상기 제2 선택 요소를 포함할 수 있다. 예시적인 장치는 또한 상기 제2 디지트 라인에 결합되고 상기 제2 디지트 라인 상에서의 전압과 상기 기준 전압 사이에서의 전압 차를 증폭시키도록 구성된 감지 증폭기를 포함할 수 있다.
또 다른 예시적인 장치는 제1 및 제2 선택 요소를 포함하는 메모리 셀을 포함할 수 있다. 예시적인 장치는 또한 각각, 제1 및 제2 선택 요소에 결합된 제1 및 제2 디지트 라인을 포함할 수 있다. 예시적인 장치는 또한 제1 및 제2 판을 포함하는 커패시터를 포함할 수 있으며, 상기 제1 판은 제1 선택 요소에 결합되고 상기 제1 선택 요소가 활성화될 때 상기 제1 디지트 라인으로부터 기준 전압을 수신하도록 구성된다. 예시적인 장치는 또한 상기 제2 디지트 라인에 결합된 감지 요소를 포함할 수 있다.
또 다른 예시적인 장치는 제1 메모리 어레이 및 복수의 제1 감지 증폭기를 포함할 수 있다. 상기 제1 메모리 어레이는 복수의 제1 쌍의 워드 라인을 포함할 수 있으며, 상기 복수의 제1 쌍의 워드 라인의 각각은 제1 및 제2 워드 라인을 포함하며, 상기 제1 및 제2 워드 라인은 서로 독립적으로 구동되도록 구성된다. 상기 제1 메모리 어레이는 복수의 제1 쌍의 디지트 라인을 추가로 포함할 수 있으며, 상기 복수의 제1 쌍의 디지트 라인의 각각은 제1 및 제2 디지트 라인을 포함하며, 상기 제1 및 제2 디지트 라인은 서로 독립적으로 구동되도록 구성된다. 제1 메모리 어레이는 복수의 제1 메모리 셀을 추가로 포함할 수 있으며, 상기 제1 메모리 셀의 각각은 상기 복수의 제1 쌍의 워드 라인 중 연관된 것과 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것에 결합된다. 제1 메모리 셀의 각각은 제1 및 제2 트랜지스터와 제1 및 제2 트랜지스터 사이에서의 제1 커패시터를 포함할 수 있으며, 상기 제1 및 제2 트랜지스터와 상기 제1 커패시터는 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것의 제1 및 제2 디지트 라인 사이에서 직렬로 결합된다. 이러한 제1 메모리 셀에서, 상기 제1 및 제2 트랜지스터는 각각, 제1 및 제2 게이트를 가질 수 있으며, 상기 제1 및 제2 게이트는 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것의 제1 및 제2 워드 라인에 각각 결합된다. 이러한 장치에서, 제1 감지 증폭기의 각각은 제1 및 제2 감지 노드를 포함할 수 있으며, 상기 제1 노드는 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것의 제1 디지트 라인에 결합된다.
도 1은 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀을 지원하는 예시적인 메모리 어레이를 예시한다.
도 2는 본 개시내용의 실시예에 따른 메모리 셀의 열(column)을 포함하는 예시적인 회로의 개략도이다.
도 3은 본 개시내용의 실시예에 따른 감지 요소의 개략도이다.
도 4는 본 개시내용의 실시예에 따른 논리 "1" 데이터에 대한 판독 동작 동안 다양한 신호의 타이밍 도이다.
도 5는 본 개시내용의 실시예에 따른 논리 "0" 데이터에 대한 판독 동작 동안 다양한 신호의 타이밍 도이다.
도 6은 본 개시내용의 실시예에 따른 기록 동작 동안 다양한 신호의 타이밍 도이다.
도 7은 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀에 대한 예시적인 구성을 도시하는 메모리 어레이의 단면 측면도를 묘사한 다이어그램이다.
도 8은 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀을 지원하는 예시적인 메모리 어레이를 예시한다.
도 9는 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀을 지원하는 예시적인 메모리 어레이를 예시한다.
도 10은 본 개시내용의 실시예에 따른 메모리 셀의 열을 포함하는 예시적인 회로의 개략도이다.
도 11은 본 개시내용의 실시예에 따른 판독 및 기록 동작 동안 다양한 신호의 타이밍 도이다.
도 12는 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀에 대한 예시적인 구성을 도시한 메모리 어레이의 단면 측면도를 묘사한 다이어그램이다.
도 13은 본 개시내용의 실시예에 따른, 메모리 시스템에서 메모리 칩의 블록도이다.
소정의 세부사항이 본 개시내용의 실시예에 대한 충분한 이해를 제공하기 위해 이하에서 제시된다. 그러나, 본 개시내용의 실시예는 이들 특정 세부사항 없이 실시될 수 있다는 것이 이 기술분야의 숙련자에게 명백할 것이다. 게다가, 여기에서 설명된 본 개시내용의 특정 실시예는 예로서 제공되며 본 개시내용의 범위를 이들 특정 실시예에 제한하기 위해 사용되어서는 안 된다. 다른 경우에, 잘 알려진 회로, 제어 신호, 타이밍 프로토콜, 및 소프트웨어 동작은 본 개시내용을 불필요하게 모호하게 하는 것을 피하기 위해 상세히 도시되지 않았다.
메모리 셀은 통합 회로 아키텍처의 부분으로서 수직으로 적층될 수 있다. 예를 들면, 수직으로 적층된 구성의 예시적인 메모리 셀은 2T-1C로서 지칭될 수 있으며, 여기에서 커패시터의 각각의 커패시터 판은 각각의 트랜지스터의 소스/드레인 영역에 결합된다. 수직으로 적층된 메모리 셀은 다른 메모리 아키텍처에 대해 개선된 성능을 야기할 수 있는 유리한 속성을 가질 수 있으며; 예를 들면, CMOS 회로에 평행한 메모리 어레이 상에 위치되는 종래의 메모리 셀의 각각의 리프레시 타이밍 및 기록 시간에 대하여, 리프레시 타이밍 및 메모리 셀로의 보다 빠른 기록 시간을 개선한다. 또한, 메모리 상태는 수직으로 적층된 메모리 셀의 최상부 및 최하부에서 각각의 디지트 라인의 비교에 기초하여 결정될 수 있다. 그러나, 메모리 셀의 수직 적층은 이러한 수직으로 적층된 메모리 셀을 통합 회로 아키텍처로 통합할 때 구조적 어려움을 도입할 수 있다.
수직 구성은 메모리 셀의 다양한 연결 노드에 메모리 셀을 결합하는 것과 같은 구조적 어려움을 도입할 수 있다. 예를 들면, 증가된 연결은 수직으로 적층된 메모리 셀의 최하부에서의 연결에 연결될 최상부에서의 연결을 가진 수직으로 적층된 메모리 셀을 지원하기 위해 필요할 수 있다. 수직으로 적층된 메모리 셀의 최상부에서의 디지트 라인은 수직으로 적층된 메모리 셀의 최하부(예로서, 하부 디지트 라인)에서 연결된 감지 증폭기로의 연결을 요구할 수 있다. 수직으로 적층된 메모리 셀의 최상부로부터 최하부로 라우팅되는 수직 라인은 상기 회로를 통합 회로로 통합할 때 다른 이슈들을 도입할 수 있으며; 예를 들면, 수직 라인은 상기 수직 라인 상에 인가된 신호의 전기적 누설을 도입할 수 있거나 또는 메모리 셀 회로에 다른 잡음 요소를 도입할 수 있다. 본 개시내용에서 설명된 실시예는 이러한 수직 라인을 이용하기 위한 요구를 제거한다. 여기에서 설명될 바와 같이, 상부 디지트 라인에 인가된 기준 전압은 수직으로 적층된 메모리 셀의 판독 동작 동안 감지 증폭기의 활성화 동안 제공될 수 있다. 이와 같이, 여기에서 설명된 실시예는 메모리 셀의 최하부에서의 연결에 수직으로 적층된 메모리 셀의 최상부를 연결하는 수직 라인을 이용할 필요가 없다.
도 1은 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀을 지원하는 예시적인 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 구성되는 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 논리 0 및 논리 1로 표시된, 두 개의 상태를 저장하도록 구성될 수 있다. 몇몇 경우에, 메모리 셀(105)은 2개보다 많은 논리 상태를 저장하도록 구성된다. 메모리 셀(105)은 상이한 상태를 나타내는 전하를 저장하기 위해 커패시터를 포함할 수 있다. 예를 들면, 충전된 및 비충전된 커패시터는 각각 두 개의 논리 상태를 나타낼 수 있다.
판독 및 기록과 같은 동작은 적절한 액세스 라인(110) 및 디지트 라인(115)을 활성화시키거나 또는 선택함으로써 메모리 셀(105) 상에서 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(110)으로 지칭될 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화시키거나 또는 선택하는 것은 각각의 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 도전성 재료로 만들어진다. 예를 들면, 워드 라인(110) 및 디지트 라인(115)은 금속(구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 도핑 반도체, 다른 도전성 재료 등으로 만들어질 수 있다. 도 1의 예에 따르면, 메모리 셀(105)의 각각의 행은 워드 라인(110)(WL-COMP 및 WL-TRUE)에 결합되며, 메모리 셀(105)의 각각의 열은 디지트 라인(115)(BL-COMP 및 BL-TRUE)에 결합된다. 워드 라인(WL-COMP 및 WL-TRUE)은 소위 참이며 서로에 대해 상보적 레벨 또는 상태를 취하는 상보적 워드 라인을 의미하지 않으며, 단지 본 개시내용 전체에 걸쳐 워드 라인의 쌍을 나타낸다는 것에 유의해야 한다. 이하의 설명으로부터 명백하게 되는 바와 같이, 워드 라인(WL-COMP 및 WL-TRUE)은 실제로 서로 독립적으로 구동된다. 유사하게, 디지트 라인(BL-COMP 및 BL-TRUE)은 단지 본 개시내용 전체에 걸쳐 서로 상이한 개개의 레벨 또는 상태를 취할 수 있는 디지트 라인의 쌍을 의미한다.
각각의 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써(예로서, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함으로써), 메모리 셀(105)은 이들의 교차점에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 판독하거나 또는 기록하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)의 교차점은 메모리 셀의 어드레스로서 지칭될 수 있다.
몇몇 아키텍처에서, 셀의 논리 저장 디바이스, 예로서 커패시터는 선택 요소에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 각각의 선택 요소에 결합될 수 있으며 이를 제어할 수 있다. 예를 들면, 선택 요소는 트랜지스터일 수 있으며 워드 라인(110)은 트랜지스터의 게이트에 결합될 수 있다. 워드 라인(110)을 활성화시키는 것은 메모리 셀(105)의 커패시터와 대응하는 디지트 라인(115) 사이에서 결합 또는 폐쇄 회로를 야기한다. 디지트 라인은 그 후 메모리 셀(105)을 판독하거나 또는 기록하기 위해 액세스될 수 있다.
메모리 셀(105)을 액세스하는 것은 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 몇몇 예에서, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하며 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화시킨다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하며 적절한 디지트 라인(115)을 활성화시킨다. 예를 들면, 메모리 어레이(100)는 다수의 워드 라인(110), 및 다수의 디지트 라인(115)을 포함할 수 있다. 따라서, 워드 라인(110)(WL-COMP 및 WL-TRUE) 및 디지트 라인(115)(BL-COMP 및 BL-TRUE)을 활성화함으로써, 이들 라인의 교차점에서 메모리 셀(105)이 액세스될 수 있다.
액세스할 때, 메모리 셀(105)은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 요소(125)에 의해 판독되거나, 또는 감지될 수 있다. 예를 들면, 메모리 셀(105)을 액세스한 후, 메모리 셀(105)의 커패시터는 대응하는 디지트 라인(115)으로 방전할 수 있다. 커패시터를 방전시키는 것은 디지트 라인에 커패시터를 결합시키기 위하여 워드 라인으로 바이어싱하거나, 또는 워드 라인에 전압을 인가하는 것에 기초할 수 있다. 예를 들면, 메모리 셀(105)은 기준 전압이 인가되는, 디지트 라인(BL-COMP)에 결합될 수 있다. 디지트 라인(BL-COMP)으로의 커패시터의 결합은 커패시터가 방전하게 할 수 있어서, 디지트 라인(BL-TRUE)에 대한 전압에서의 변화를 야기한다. 이와 같이, 방전은 디지트 라인(BL-TRUE)(115)의 전압에서의 변화를 야기할 수 있으며, 감지 요소(125)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압(도시되지 않음)에 비교할 수 있다. 예를 들면, 디지트 라인(BL-TRUE)(115)이 기준 전압보다 높은 전압을 갖는다면, 감지 요소(125)는 메모리 셀(105)에서 저장된 상태가 논리 1이며 그 역 또한 마찬가지임을 결정할 수 있다. 감지 요소(125)는 래칭으로 지칭될 수 있는, 신호에서의 차이를 검출하고 증폭시키기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 검출된 논리 상태는 그 후 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 상기 프로세스는 나중에 보다 상세하게 논의될 것이다.
메모리 셀(105)은 관련 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 기록될 수 있다. 상기 논의된 바와 같이, 워드 라인(110)을 활성화시키는 것은 각각의 디지트 라인(115)에 메모리 셀(105)의 대응하는 행을 결합시킨다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있다 - 예로서 논리 값이 메모리 셀(105)에 저장될 수 있다. 열 디코더(130)는 메모리 셀(105)로 기록될 데이터, 예를 들면 입력(135)을 수용할 수 있다. 메모리 셀(105)은 커패시터에 걸쳐 전압을 인가함으로써 기록될 수 있다. 이러한 프로세스는 나중에 보다 상세하게 논의된다.
몇몇 메모리 아키텍처에서, 메모리 셀(105)을 액세스하는 것은 저장된 상태를 저하시키거나 또는 파괴할 수 있으며, 복원 동작은 메모리 셀(105)로 원래 저장 상태를 되돌리기 위해 수행될 수 있다. 예를 들면, 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있어서, 저장된 상태를 변질시킨다. 따라서 저장된 상태는 감지 동작 후 재기록될 수 있다. 부가적으로, 워드 라인(110)을 활성화시키는 것은 행에서 모든 메모리 셀의 방전을 야기할 수 있다. 따라서, 행에서 여러 개의 또는 모든 메모리 셀(105)은 복원될 필요가 있을 수 있다.
메모리 제어기(140)는 행 디코더(120), 열 디코더(130), 및 감지 요소(125)와 같은, 다양한 요소를 통해 메모리 셀(105)의 동작(예로서, 판독, 기록, 복원 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화시키기 위해 행 및 열 어드레스 신호를 발생시킬 수 있다. 메모리 제어기(140)는 또한 메모리 어레이(100)의 동작 동안 사용된 다양한 전압 전위를 발생시키고 제어할 수 있다. 일반적으로, 여기에서 논의된 인가된 전압의 진폭, 형태, 또는 지속 기간은 조정되거나 또는 변경될 수 있으며 메모리 어레이(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이(100) 내에서 하나 또는 다수의 메모리 셀(105)은 동시에 액세스될 수 있다. 예를 들면, 메모리 어레이(100)의 다수의 메모리 셀은 다수의 메모리 셀이 결합되는 워드 라인이 활성화될 때 동시에 액세스될 수 있다.
메모리 제어기(140)는 바이어싱 요소(144) 및 타이밍 요소(148)를 포함할 수 있으며, 도 1에 설명된 바와 같이 메모리 어레이(100)를 동작시킬 수 있다. 메모리 제어기(140)는 워드 라인(110), 디지트 라인(115), 및 감지 요소(125)와 전자 통신할 수 있다. 메모리 제어기(140)는 기준 전압(VREF)을 감지 요소(125)로 제공할 수 있다. 메모리 어레이(100)의 요소는 서로 전자 통신할 수 있으며 나중에 보다 상세하게 설명될 기능을 수행할 수 있다.
몇몇 경우에, 메모리 제어기(140)는 타이밍 요소(148)를 사용하여 그의 동작을 수행할 수 있다. 예를 들면, 타이밍 요소(148)는 여기에서 논의된, 판독 및 기록과 같은, 메모리 기능을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하는, 다양한 워드 라인 선택 또는 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우에, 타이밍 요소(148)는 바이어싱 요소(144)의 동작을 제어할 수 있다.
메모리 제어기(140)는 워드 및 디지트 라인에 전압을 인가함으로써 워드 라인(110) 또는 디지트 라인(115)을 활성화시키도록 구성될 수 있다. 예를 들면, 바이어싱 요소(144)는 나중에 추가로 설명되는 바와 같이 메모리 셀(105)을 판독하거나 또는 기록하도록 메모리 셀(105)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 바이어싱 요소(144)는 또한 기준 전압(VREF)을 감지 요소(125)로 제공할 수 있다. 부가적으로, 바이어싱 요소(144)는 감지 요소(125)의 동작을 위한 전압 전위를 제공할 수 있다.
감지 요소(125)는 기준 전압(VREF)과 메모리 셀(105)로부터의 신호(디지트 라인(115)을 통해)를 비교할 수 있다. 기준 전압(VREF)은 나중에 설명되는 바와 같이, 두 개의 감지 전압 사이에서의 값을 가질 수 있다. 저장된 상태를 결정할 때, 감지 요소(125)는 출력을 래칭할 수 있으며, 여기에서 그것은 메모리 어레이(100)가 일부분인 전자 디바이스의 동작에 따라 사용될 수 있다.
메모리 제어기(140) 및 메모리 어레이(100)의 요소는 이들의 기능을 실행하도록 설계된 회로로 구성될 수 있다. 이것은 여기에서 설명된 기능을 실행하도록 구성된, 다양한 회로 요소, 예를 들면 도전성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 다른 활성 또는 비활성 요소를 포함할 수 있다.
도 2는 본 개시내용의 실시예에 따른 메모리 셀의 열을 포함하는 예시적인 회로(200)를 예시한다. 도 2는 본 개시내용의 다양한 실시예에 따른 메모리 셀(105)을 포함하는 예시적인 회로(200)를 예시한다. 회로(200)는 메모리 셀(105)(MC(0) 내지 MC(n))을 포함하며, 여기에서 "n"은 어레이 크기에 의존한다. 회로(200)는 워드 라인(WL-COMP(0) 내지 WL-COMP(n) 및 WL-TRUE(0) 내지 WL-TRUE(n)), 디지트 라인(BL-COMP 및 BL-TRUE), 및 감지 요소(125)를 추가로 포함한다. 워드 라인, 디지트 라인, 및 감지 요소는, 도 1을 참조하여 설명된 바와 같이, 각각 메모리 셀(105), 워드 라인(110), 디지트 라인(115), 및 감지 요소(125)의 예일 수 있다. 메모리 셀(105)의 하나의 열이 도 2에 도시되지만, 메모리 어레이는 도시된 바와 같이 메모리 셀의 복수의 열을 포함할 수 있다.
메모리 셀(105)은 제1 판(230) 및 제2 판(215)을 가진 커패시터(205)와 같은, 논리 저장 요소를 포함할 수 있다. 제1 판(230) 및 제2 판(215)은 이들 사이에 위치된 유전체 재료를 통해 용량성 결합될 수 있다. 제1 판(230) 및 제2 판(215)의 배향은 메모리 셀(105)의 동작을 변경하지 않고 플리핑될 수 있다. 메모리 셀(105)은 선택 요소(220 및 224)를 추가로 포함할 수 있다. 선택 요소(220 및 224)는 트랜지스터, 예를 들면, n-형 전계 효과 트랜지스터일 수 있다. 이러한 예에서, 메모리 셀(105)의 각각은 2개의 트랜지스터 및 하나의 커패시터를 포함한다.
회로(200)는 또한 감지 요소(125)의 감지 노드 A에(및 그에 따라 디지트 라인(BL-TRUE)에) 결합된 드라이버 회로(235), 및 디지트 라인(BL-COMP)에 결합된 드라이버 회로(237)를 포함한다. 드라이버 회로(235)는 다양한 전압을 디지트 라인(BL-TRUE)으로, 그리고 그에 따라 동일한 전압을 그의 감지 노드 A로 출력할 수 있다. 감지 요소(125)는 감지 증폭기 "SA"일 수 있다. 드라이버(237)는 디지트 라인(BL-COMP)의 전압을 공급 전압(VCC)으로, 접지로; 또는 공급 전압의 절반 또는 1/2 VCC인 기준 전압(VREF)으로 이끌 수 있다. 몇몇 실시예에서, 이들 전압은 하이 및 행 논리 상태를 위한 감지 전압으로 지칭될 수 있다. 예를 들면, VCC 전압은 하이 논리 상태에 대응할 수 있지만, GND 전압은 행 논리 상태에 대응할 수 있으며, 그 역 또한 마찬가지이다.
메모리 셀(105)은 디지트 라인(BL-COMP) 및 디지트 라인(BL-TRUE)을 통해 감지 요소(125)와 전자 통신할 수 있다. 도 2의 예에서, 제1 판(230)은 디지트 라인(BL-COMP)을 통해 액세스될 수 있으며 제2 판(215)은 디지트 라인(BL-TRUE)을 통해 액세스될 수 있다. 상기 설명된 바와 같이, 다양한 상태가 충전 또는 방전 커패시터(205)에 의해 저장될 수 있다.
커패시터(205)의 저장된 상태는 회로(200)로 나타낸 다양한 요소를 동작시킴으로써 판독되거나 또는 감지될 수 있다. 커패시터(205)는 디지트 라인(BL-TRUE 및 BL-COMP)과 전자 통신할 수 있다. 예를 들면, 커패시터(205)는 선택 요소(220 및 224)가 비활성화될 때 디지트 라인(BL-TRUE 및 BL-COMP)으로부터 절연될 수 있으며, 커패시터(205)는 선택 요소(220 및 224)가 활성화될 때 디지트 라인(BL-TRUE 및 BL-COMP)에 결합될 수 있다. 선택 요소(220 및 224)를 활성화시키는 것은 메모리 셀(105)을 선택하는 것으로 지칭될 수 있다. 몇몇 경우에, 선택 요소(220 및 224)는 트랜지스터이며 동작은 트랜지스터 게이트로 전압을 인가함으로써 제어되고, 여기에서 전압 크기는 트랜지스터의 임계 전압보다 크다. 워드 라인(WL-TRUE)은 선택 요소(220)를 활성화시킬 수 있으며 워드 라인(WL-COMP)은 선택 요소(224)를 활성화시킬 수 있다. 예를 들면, 워드 라인(WL-TRUE)에 인가된 전압은 선택 요소(220)의 트랜지스터 게이트에 인가되며 워드 라인(WL-COMP)에 인가된 전압은 선택 요소(224)의 트랜지스터 게이트에 인가된다. 그 결과, 각각의 커패시터(205)는 각각 디지트 라인(BL-TRUE 및 BL-COMP)과 결합된다. 메모리 셀(105)은 양쪽 워드 라인(WL-TRUE 및 WL-COMP) 모두가 비활성화될 때 저장 모드에서 고려될 수 있다.
워드 라인(WL-TRUE(0) 내지 WL-TRUE(n) 및 WL-COMP(0) 내지 WL-COMP(n))은 각각 메모리 셀(105)(MC(0) 내지 MC(n))의 선택 요소(220 및 224)와 전자 통신한다. 따라서, 각각의 메모리 셀(105)의 워드 라인(WL-TRUE 및 WL-COMP)을 활성화시키는 것은 메모리 셀(105)을 활성화시킬 수 있다. 예를 들면, WL-TRUE(0) 및 WL-COMP(0)를 활성화시키는 것은 메모리 셀(MC(0))을 활성화시키고, WL-TRUE(1) 및 WL-COMP(1)을 활성화시키는 것은 메모리 셀(MC(1))을 활성화시킨다. 몇몇 예에서, 선택 요소(220 및 224)의 위치는 스위칭될 수 있어서, 선택 요소(220)가 디지트 라인(BL-COMP)과 제1 판(230) 사이에서 결합되며, 선택 요소(224)가 디지트 라인(BL-TRUE) 및 제2 판(215) 사이에서 결합되도록 한다.
커패시터(205)의 저장된 상태를 감지하기 위해, 기준 전압(예로서, VREF)이 예를 들면, 드라이버 회로(237)에 의해, 디지트 라인(BL-COMP)에 제공될 수 있으며, 워드 라인(WL-TRUE 및 WL-COMP)은 각각의 메모리 셀(105)을 선택하기 위해 바이어싱될 수 있다. 워드 라인(WL-TRUE 및 WL-COMP)을 바이어싱하는 것은 각각의 디지트 라인에 커패시터(205)의 판을 결합시킨다. 각각의 디지트 라인에 판을 결합시키는 것은 커패시터(205)에 의해 저장된 전하를 변경할 수 있다. 저장된 전하에서의 변화는 각각의 커패시터(205)의 초기 저장 상태 - 예로서 초기 상태가 논리 1 또는 논리 0을 저장하였는지에 의존할 수 있다. 커패시터의 판의 전하에서의 변화는 상기 판에서 전압의 변화를 야기할 수 있다. 전압에서의 변화는 다른 판에서 전압 변화를 야기하기 위해 커패시터(205)에 걸쳐 결합될 수 있다. 예를 들면, 제1 판(230)에서 전압에서의 변화는 제2 판(215) 상에서 전압 변화를 야기하기 위해 커패시터(205)에 걸쳐 결합될 수 있다. 선택 요소(220)가 워드 라인(WL-TRUE)에 의해 활성화될 때, 제2 판(215)의 전압에서의 변화는 디지트 라인(BL-TRUE)의 전압에서의 변화를 야기할 수 있다. 디지트 라인(BL-TRUE)의 결과적인 전압은 각각의 메모리 셀(105)에서 저장된 상태를 결정하기 위해 감지 요소(125)에 의해 기준 전압(예로서, 디지트 라인(BL-COMP)에 제공되며 감지 증폭기(125)의 감지 노드 B로 공급된 동일한 기준 전압(VREF))에 비교될 수 있다.
감지 요소(125)는 래칭으로 지칭될 수 있는, 신호에서의 차이를 검출하고 증폭시키기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 감지 요소(125)는 노드 B에서 기준 전압(VREF)과 노드 A에서의 디지트 라인(BL-TRUE)의 전압 및 상기 전압에서의 변화(예로서, 기준 전압(VREF)에 대한 증가 또는 감소)를 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 감지 노드 A, 및 디지트 라인(BL-TRUE)을 비교에 기초하여 보다 높은(예로서, 양의) 또는 보다 낮은(예로서, 음의 또는 접지) 공급 전압으로 이끌 수 있다. 예를 들면, 디지트 라인(BL-TRUE)이 기준 전압(VREF)보다 높은 전압을 갖는다면, 감지 증폭기 출력은 감지 노드 A 및 디지트 라인(BL-TRUE)을 양의 공급 전압으로 이끌 수 있다. 감지 요소(125)는 그 후 감지 증폭기의 출력 및/또는 디지트 라인(BL-TRUE)의 전압을 래칭할 수 있으며, 이것은 메모리 셀(105)에서 저장된 상태, 예로서 논리 0을 결정하기 위해 사용될 수 있다. 대안적으로, 디지트 라인(BL-TRUE)이 기준 전압(VREF)보다 낮은 전압을 갖는다면, 감지 증폭기 출력은 감지 노드 A 및 디지트 라인(BL-TRUE)을 음의 또는 접지 전압으로 이끌 수 있다. 감지 요소(125)는 메모리 셀(105)에서 저장된 상태, 예로서 논리 1을 결정하기 위해 감지 증폭기 출력을 유사하게 래칭할 수 있다. 메모리 셀(105)의 래칭된 논리 상태는 그 후, 예를 들면, 도 1을 참조하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105) 상에서의 판독 동작 후 논리 상태를 복원시키기 위해, 디지트 라인(BL-TRUE)은 드라이버(235)에 의해 기준 전압(VREF)으로 구동될 수 있다. 이하에서 추가로 설명되는 바와 같이, 특정한 시간에서 워드 라인(WL-TRUE, WL-COMP)을 비활성화시키는 것과 함께, 커패시터의 초기 논리 상태는 커패시터(205)가 제2 판(215)을 통해 디지트 라인(BL-TRUE)으로부터 제1 판(230)으로 구동된 기준 전압을 결합함에 따라 제1 판(230)으로 복원될 수 있다. 이러한 복원 동안, 드라이버(237)는 디지트 라인(BL-COMP) 상에서 기준 전압(VREF)을 바이어싱하는 것을 유지할 수 있다. 따라서, 드라이버(235, 237)의 동작은 커패시터(205)로 상태를 복원하기 위해 사용될 수 있다.
메모리 셀(105)을 기록하기 위해, 전압은 커패시터(205)에 걸쳐 인가될 수 있다. 다양한 방법이 사용될 수 있다. 몇몇 예에서, 선택 요소(220 및 224)는, 디지트 라인(BL-TRUE 및 BL-COMP)에 커패시터(205)를 결합시키기 위해, 각각 워드 라인(WL-TRUE 및 WL-COMP)을 통해 활성화될 수 있다. 커패시터(205)에 대해, 전압은 커패시터(205)에 걸쳐 양의 또는 음의 전압을 인가하기 위해 제1 판(230)(디지트 라인(BL-COMP)을 통해) 및 제2 판(215)(디지트 라인(BL-TRUE)을 통해)의 전압을 제어함으로써 커패시터(205)에 걸쳐 인가될 수 있다. 실시예에서, 데이터 기록을 위해, 기록 드라이버(237)는 기록될 데이터에 의존하여 디지트 라인(BL-COMP)을 공급 전압(VCC) 또는 접지 전압으로 이끌 수 있으며, 드라이버(235)는 디지트 라인(BL-TRUE)을 기준 전압(VREF)으로 이끌 수 있고, 이것은 나중에 보다 상세하게 설명될 것이다.
다양한 구현에서, 도 2의 선택 요소(224, 220)는 메모리 셀(105)이 2T 1C 구성으로 지칭될 수 있도록 하는 트랜지스터일 수 있다. 이러한 구성은 DRAM(동적 랜덤 액세스 메모리) 및/또는 다른 유형의 메모리에서 이용될 수 있다.
도 3은 본 개시내용의 실시예에 따른 감지 요소(125)를 예시한다. 감지 요소(125)는 p-형 전계 효과 트랜지스터(252 및 256) 및 n-형 전계 효과 트랜지스터(262 및 266)를 포함한다. 트랜지스터(252) 및 트랜지스터(262)의 게이트는 감지 노드 A에 결합된다. 트랜지스터(256) 및 트랜지스터(266)의 게이트는 감지 노드 B에 결합된다. 트랜지스터(252 및 256) 및 트랜지스터(262 및 266)는 감지 증폭기를 나타낸다. p-형 전계 효과 트랜지스터(258)는 전원 공급 장치(예로서, VREAD 전압 전원 공급 장치)에 결합되도록 구성되며 트랜지스터(252 및 256)의 공통 노드에 결합된다. 트랜지스터(258)는 활성 PSA 신호(예로서, 활성 행 논리)에 의해 활성화된다. n-형 전계 효과 트랜지스터(268)는 기준 전압(예로서, 접지)에 결합되도록 구성되며 트랜지스터(262 및 266)의 공통 노드에 결합된다. 트랜지스터(268)는 활성 NSA 신호(예로서, 활성 하이 논리)에 의해 활성화된다.
동작 시, 감지 증폭기는 전원 공급 장치의 전압 및 기준 전압에 감지 증폭기를 결합시키기 위하여 PSA 및 NSA 신호를 활성화함으로써 활성화된다. 활성화될 때, 감지 증폭기는 감지 노드 A 및 B의 전압을 비교하며, 감지 노드 A 및 B를 상보적 전압 레벨로 이끔으로써 전압 차를 증폭시킨다. 예를 들면, 감지 증폭기는 감지 노드 A를 공급 전압으로 이끌며, 그 역 또한 마찬가지이다. 감지 증폭기는 또한 노드 B를 감지 노드 A이 전압에 상보적인 전압으로 이끌 수 있다(예로서, 감지 노드 A는 VCC로 구동되며 감지 노드 B는 접지로 구동되고; 감지 노드 A는 접지로 구동되며 감지 노드 B는 VCC로 구동된다). 감지 노드 A 및 B가 상보적 전압 레벨로 구동되었을 때, 감지 노드 A 및 B의 상태는 감지 증폭기에 의해 래칭되며 감지 증폭기가 비활성화될 때까지 래칭된 채로 있는다.
다양한 실시예에서, 감지 요소(125)는 선택적으로 도 2의 감지 노드 B에 결합된 드라이버일 수 있는 드라이버(251)를 포함할 수 있다. 예를 들면, 도 2를 참조하여, 드라이버(251)는 디지트 라인(BL-COMP)에 결합된 드라이버(237)로부터 분리된다. 이 예에서 계속하면, 드라이버(251 및 237)는 동일한 기준 전압을 제공하도록 구성될 수 있다. 드라이버(251)는 수직으로 적층된 메모리 어레이의 최하부에 위치될 수 있지만(예로서, 이하에서 나중에 설명되는 어레이 구현 하에서 CMOS의 부분으로서 형성된), 드라이버(237)는 수직으로 적층된 메모리 어레이의 최상부에 위치될 수 있다. 따라서, 도 2의 구현에서, 감지 노드 B는 디지트 라인(BL-COMP)에 연결되지 않는다.
도 4는 본 개시내용의 실시예에 따른 판독 동작 동안 다양한 신호의 타이밍 도이다. 도 4는 각각 도 1 내지 도 3의 메모리 어레이(100) 및 예시적인 회로(200)를 참조하여 설명될 것이다. 도 4의 예시적인 판독 동작에서 메모리 셀(105)에 의해 저장된 상태는 논리 "1"이다.
시간(T0)에 앞서, 디지트 라인(BL-TRUE 및 BL-COMP)(묘사되지 않음)은 비활성 전압에 있다. 예를 들면, 드라이버(235 및 237)는 디지트 라인(BL-TRUE 및 BL-COMP) 디지트 라인을 기준 전압(VREF)으로 사전충전시킨다. 따라서, 감지 요소(125)의 감지 노드 A(VA)는 사전충전된 디지트 라인(BL-TRUE)의 전압(VREF)으로 설정된다. 감지 요소(125)의 감지 노드 B(도 3에 묘사되지 않음)는 또한 기준 전압(VREF)으로 설정된다. 제1 판(230)에서의 전압(VP1)은 논리 '1' 상태에 대응하는 초기 전압을 가진다. 도 3에 묘사된 바와 같이, 그것은 공급 전압(VCC)이다. 제2 판(215)에서의 전압(VP2)은 기준 전압(VREF)의 초기 전압을 가진다.
시간(T0)에서, 워드 라인(WL-COMP)은 액세스되는 메모리 셀(105)의 선택 요소(224)를 활성화시키기 위해 활성화된다. 예를 들면, WL-COMP는 선택 요소(224)를 활성화시키기 위해, 공급 전압보다 높은 전압(VCC+)으로 구동된다. 그 결과, 디지트 라인(BL-COMP)은 커패시터(205)의 제1 판(230)에 결합된다. 따라서, 제1 판(230)의 전압은 드라이버(237)가 기준 전압(VREF)을 비트 라인(BL-COMP)에 공급하기 위해 계속해서 활성화됨에 따라 공급 전압(VCC)으로부터 기준 전압(VREF)으로 변한다. 제1 판(230)의 전압 감소는 선택 요소(220)가 이때 여전히 비활성화됨에 따라 제2 판(215)에서 전압 변화를 야기하기 위해 커패시터(205)를 통해 결합된다. 예를 들면, 제1 판(230)에서의 전압은 시간(T0)에서 시간(T1)으로 공급 전압(VCC)으로부터 기준 전압(VREF)으로 변하여 제2 판(215)의 전압이 시간(T0)에서 시간(T1)으로 변하게 한다. 제2 판(215)에서 야기된 전압에서의 변화의 크기는 처음에 커패시터(205)에 의해 저장된 전하 상태에 적어도 부분적으로 기초한다. 예를 들면, 커패시터(205)가 (1/2 VCC인) 기준 전압(VREF)에 대응하는 이러한 양으로 충전된다면, 제2 판(215)의 전압 레벨은 대략 접지 전압으로 변경된다.
제1 판(230)에서의 전압이 변화하기 시작한 직후, 제2 판(215)은 제1 판(230)에서 전압 변화에 응답하여 변한다. 제2 판(215)은 선택 요소(220)가 디지트 라인(BL-TRUE)에 제2 판(215)을 결합시키기 위해 아직 활성화되지 않았기 때문에 전압에서의 변화를 보존하도록 강요된다. 예를 들면, 제2 판(215)의 전압은 제1 판(230)의 전압 변화와 연관되는 시간 기간에 응답하여 변할 수 있다. 묘사된 바와 같이, 제1 판(230)에서의 전압이 먼저 지수적으로 변하며; 그 후 제2 판(215)에서의 전압이 지수적으로 변하기 시작한다. 전압의 지수적 변화는 커패시터(205)의 유전체 재료 및/또는 제1 판(230)과 제2 판(215) 사이에서의 거리에 적어도 부분적으로 기초할 수 있다. 제2 판(215)은 제1 판(230)에서의 전압 변화에 비례해서 변할 수 있다. 이 예에 있어서, 논리 1에 대응하는 도 4의 현재 예의 상태에서, 공급 전압(VCC)으로부터 기준 전압(VREF)으로의 제1 판(230)의 전압 변화로 인한 제2 판(215)에서의 전압은 제2 판(215)이 비례 전압만큼 감소하게 한다. 따라서 제2 판(215)에서의 전압은 기준 전압(VREF) 미만으로 감소한다.
시간(T1)에서, 워드 라인(WL-TRUE)은, 드라이버(235)를 비활성화시키는 동안, 액세스되는 메모리 셀(105)의 선택 요소(220)를 활성화시키기 위해 활성화된다. 예를 들면, WL-TRUE는 선택 요소(220)를 활성화시키기 위해, 공급 전압보다 높은 전압(VCC+)으로 구동된다. 그 결과, 디지트 라인(BL-TRUE)은 제2 판(215)에 결합된다. 제2 판(215)의 전압은 디지트 라인(BL-TRUE)에 걸쳐 선택 요소(220)를 통해 감지 요소(125)의 감지 노드 A에 결합된다. 감지 노드 A에서의 전압(VA)은, 드라이버(235)가 비활성화되기 때문에, 제2 판(215)에서의 전압에 응답하여 변한다. 묘사된 바와 같이, 감지 노드 A에서의 전압은 기준 전압(VREF) 미만으로 감소한다(예로서, 접지에 도달한다).
시간(T2) 직전에, 감지 요소(125)(예로서, 감지 증폭기)는 기준 전압(VREF)으로 설정되는 감지 노드 B의 전압과 감지 노드 A의 전압(제1 판(230)에서의 전압의 변화에 응답하여 제2 판(215)의 전압)을 비교하기 위해 활성화된다. 감지 노드 B의 기준 전압(VREF)의 전압 미만인 감지 노드 A의 전압으로 인해, 감지 요소(125)는 감지 노드 A를 접지로 및 감지 노드 B를 공급 전압(VCC)으로 이끈다. 따라서, 감지 요소(125)는 제2 판(215)에서 검출된 전압에서의 변화를 증폭시킨다. 감지 노드 A에서의 접지 전압은 메모리 셀(105)로부터 판독된 논리 1 상태를 나타낸다. 감지 요소(125)는 상기 논리 상태를 래칭할 수 있다. 예를 들면, 도 4에 도시되지 않았지만, 메모리 셀(105)의 검출된 상태는 그 후 열 디코더(130) 및 출력(135)(도 1)을 통해 출력될 수 있다. 따라서, 감지 요소(125)는 감지 노드 A에서 전압의 감소를 검출하며 그에 의해 디지트 라인(BL-TRUE)의 전압을 접지로 이끈다.
제1 판(230)에서 상태를 판독하면, 회로(200)는 제1 판(230)으로 초기 상태를 복원한다. 시간(T2)에서, 선택 요소(224)는 제1 판(230)으로부터 디지트 라인(BL-COMP)을 결합 해제하기 위해 워드 라인(WL-COMP)에서 비활성화된다(예로서, 접지로 구동된다). 그 결과, 제1 판(230)은 여전히 기준 전압(VREF)에 있다. 원한다면, WL-COMP 워드 라인의 활성화(및 그에 따라 선택 요소(224)의 활성화)는 점선으로 도시된 바와 같이 시간 T3까지 연장될 수 있다. 시간(T3)에서, 드라이버(235)는 감지 노드 A를 기준 전압(VREF)으로 이끌기 위해 다시 활성화되어, 디지트 라인(BL-TRUE)의 전압을 기준 전압(VREF)으로 이끄는 것을 야기한다. 이때, 선택 요소(224)가 비활성화됨에 따라, 접지 전압으로부터 기준 전압으로의 제2 판(215)에서의 전압의 변화는 기준 전압으로부터 공급 전압(VCC)으로의 제1 판(230)에서의 전압 변화를 야기한다. 따라서, 초기 VCC 전하는 제1 판(230)으로 복원될 수 있다. 몇몇 실시예에서, 드라이버(235)는 디지트 라인(BL-TRUE)의 전압을 공급 전압(VCC)보다 높은 전압으로 이끌 수 있으며, 이것은 잡음 또는 간섭이 커패시터(205)에 존재한다면 제1 판(230)에서의 전압을 공급 전압(VCC)으로 이끄는 것을 도울 수 있다.
시간(T4)에서, 선택 요소(220)는 디지트 라인(BL-TRUE)으로부터 제2 판(215)을 결합 해제하기 위해, 그리고 판독 동작을 완료하기 위해 워드 라인(WL-TRUE)에서 비활성화된다(예로서, 접지로 구동된다). 디지트 라인(BL-TRUE)으로부터 제2 판(215)을 결합 해제함으로써, 제1 판(230) 및 제2 판(215)에서의 커패시터에서 전압은 메모리 셀(105)에 대한 다음 판독 또는 기록 동작까지 보존된다.
몇몇 실시예에서, 신호의 타이밍은 구체적으로 도 4에 도시된 것과 상이할 수 있다. 다른 신호 타이밍은 제1 판(230)의 전압을 변하게 하기 위해 디지트 라인(BL-COMP)에 제1 판(230)을 결합시키기 위하여 다른 실시예에서 또한 사용될 수 있으며, 이것은 결국 감지 요소(125)의 감지 노드 A로 제공되는 제2 판(215)에서의 전압 변화를 야기한다.
도 5는 본 개시내용의 실시예에 따른 판독 동작 동안 다양한 신호의 타이밍 도이다. 도 5는 도 1 및 도 2의 메모리 어레이(100) 및 예시적인 회로(200)를 참조하여 설명될 것이다. 도 5의 예시적인 판독 동작에서 메모리 셀(105)에 의해 저장된 데이터 상태는 논리 "0"이다.
시간(T0) 이전에, 디지트 라인(BL-TRUE 및 BL-COMP)(묘사되지 않음)은 기준 전압에 있다. 예를 들면, 드라이버(235 및 237)는 디지트 라인(BL-TRUE 및 BL-COMP) 디지트 라인을 기준 전압(VREF)으로 사전충전시킨다. 따라서, 감지 요소(125)의 감지 노드 A는 사전충전된 디지트 라인(BL-TRUE)의 전압(VREF)으로 설정된다. 감지 요소(125)의 감지 노드 B는 또한 기준 전압(VREF)으로 설정된다. 제1 판(230)에서의 전압(VP1)은 논리 '0' 상태에 대응하는 초기 전하를 갖는다. 도 5에서 묘사된 바와 같이, 그것은 접지(예로서, 0V)이다. 제2 판(215)에서의 전압(VP2)은 기준 전압(VREF)의 초기 전하를 갖는다.
시간(T0)에서, 워드 라인(WL-COMP)은 액세스되는 메모리 셀(105)의 선택 요소(224)를 활성화시키기 위해 활성화된다. 예를 들면, 워드 라인(WL-COMP)은 선택 요소(224)를 활성화시키기 위해, 공급 전압보다 높은 전압(VCC+)으로 구동된다. 그 결과, 디지트 라인(BL-COMP)은 커패시터(205)의 제1 판(230)에 결합된다. 따라서 제1 판(230)의 전압은 접지(예로서, 0V)로부터 기준 전압(VREF)으로 변한다. 제1 판(230)의 전압 증가는 제2 판(215)에서 전압 변화를 야기하기 위해 커패시터(205)를 통해 결합된다. 예를 들면, 제1 판(230)에서의 전압은 시간(T0)으로부터 시간(T1)으로 접지 전압(0V)으로부터 기준 전압(VREF)으로 변하여, 제2 판(215)에서의 전압이 시간(T0)에서 시간(T1)으로 변하게 한다. 제2 판(215)에서 야기된 전압에서의 변화의 크기는 커패시터(205)에 의해 처음에 저장된 전하 상태에 적어도 부분적으로 기초한다.
제1 판(230)에서의 전압이 변하기 시작한 직후, 제2 판(215)은 제1 판(230)에서의 전압 변화에 응답하여 변한다. 제2 판(215)은 선택 요소(220)가 디지트 라인(BL-TRUE)에 제2 판(215)을 결합시키기 위해 아직 활성화되지 않았기 때문에 전압에서의 변화를 보존하도록 강요된다. 예를 들면, 제2 판(215)의 전압은 제1 판(230)의 전압 변화와 연관되는 시간 기간에 응답하여 변할 수 있다. 묘사된 바와 같이, 제1 판(230)에서의 전압이 먼저 지수적으로 변하며; 그 후 제2 판(215)에서의 전압이 지수적으로 변하기 시작한다. 전압의 지수적 변화는 커패시터(205)의 유전체 재료 및/또는 제1 판(230)과 제2 판(215) 사이에서의 거리에 적어도 부분적으로 기초할 수 있다. 제2 판(215)은 제1 판(230)에서의 전압 변화에 비례하여 변할 수 있다. 이 예에 있어서, 논리 0에 대응하는 도 5의 본 예의 상태에서, 접지 전압(0V)으로부터 기준 전압(VREF)으로의 제1 판(230)의 전압 변화로 인한 제2 판(215)에서의 전압은 제2 판(215)이 비례 전압에 의해 증가하게 한다. 따라서, 제2 판(215)에서의 전압은 공급 전압(VCC)으로 증가한다.
시간(T1)에서, 워드 라인(WL-TRUE)은 액세스되는 메모리 셀(105)의 선택 요소(220)를 활성화시키기 위해 활성화된다. 예를 들면, 워드 라인(WL-TRUE)은 선택 요소(220)를 활성화시키기 위해, 공급 전압보다 높은 전압(VCC+)으로 구동된다. 그 결과, 디지트 라인(BL-TRUE)은 제2 판(215)에 결합된다. 제2 판(215)의 전압은 디지트 라인(BL-TRUE)에 걸쳐 선택 요소(220)를 통해 감지 요소(125)의 감지 노드 A에 결합된다. 드라이버(235)가 비활성화됨에 따라, 감지 노드 A에서의 전압(VA)은 제2 판(215)에서의 전압에 응답하여 변한다. 묘사된 바와 같이, 감지 노드 A에서의 전압은 기준 전압(VREF) 이상으로 증가한다(예로서, 공급 전압(VCC)에 도달한다).
시간(T2) 직전에, 감지 요소(125)(예로서, 감지 증폭기)는 기준 전압(VREF)으로 설정되는 감지 노드 B의 전압과 감지 노드 A의 전압(제1 판(230)에서의 전압의 변화에 반응하여 제2 판(215)의 전압)을 비교하기 위해 활성화된다. 감지 노드 B의 기준 전압(VREF)의 전압보다 큰 감지 노드 A의 전압으로 인해, 감지 요소(125)는 감지 노드 A를 공급 전압(VCC)으로 및 감지 노드 B를 접지로 이끈다. 따라서, 감지 요소(125)는 제2 판(215)에서 검출된 전압에서의 변화를 증폭시킨다. 감지 노드 A에서 공급 전압(VCC)은 메모리 셀(105)로부터 판독된 논리 0 상태를 나타낸다. 감지 요소(125)는 상기 논리 상태를 래칭할 수 있다. 예를 들면, 메모리 셀(105)의 검출된 상태는 그 후 열 디코더(130) 및 출력(135)(도 1)을 통해 출력될 수 있다. 따라서, 감지 요소(125)는 감지 노드 A에서 전압의 증가를 검출하며 그에 의해 디지트 라인(BL-TRUE)의 전압을 공급 전압으로 이끈다.
제1 판(230)에서의 상태를 판독하면, 회로(200)는 제1 판(230)으로 초기 상태를 복원한다. 시간(T2)에서, 선택 요소(224)는 제1 판(230)으로부터 디지트 라인(BL-COMP)을 결합 해제하기 위해 워드 라인(WL-COMP)에서 비활성화된다(예로서, 접지로 구동된다). 그 결과, 제1 판(230)은 여전히 기준 전압(VREF)에 있다. 원한다면, WL-COMP 워드 라인의 활성화(및 그에 따라 선택 요소(224)의 활성화)는 점선으로 도시된 바와 같이 시간 T3까지 연장될 수 있다. 시간(T3)에서, 드라이버(235)는 감지 노드 A 및 따라서 디지트 라인(BL-TRUE)의 전압을 기준 전압(VREF)으로 이끌기 위해 다시 활성화된다. 그 결과, 결합된 제2 판(215)은 또한 기준 전압(VREF)으로 구동된다. 결국, 제2 판(215)에서 전압에서의 변화는 제1 판(230)에서 전압 변화를 야기하며, 이것은 더 이상 디지트 라인(BL-COMP)에 결합되지 않는다. 따라서, 초기 접지 전하는 제1 판(230)으로 복원될 수 있다. 몇몇 실시예에서, 드라이버(235)는 디지트 라인(BL-TRUE)의 전압을 음의 전압(예로서, -VREF)으로 이끌 수 있으며, 이것은 잡음 또는 간섭이 커패시터(205)에 존재한다면 제1 판(230)에서의 전압을 접지로 이끄는 것을 도울 수 있다.
시간(T4)에서, 선택 요소(220)는 디지트 라인(BL-TRUE)으로부터 제2 판(215)을 결합 해제하며 판독 동작을 완료하기 위해 워드 라인(WL-TRUE)에서 비활성화된다(예로서, 접지로 구동된다). 디지트 라인(BL-TRUE)으로부터 제2 판(215)을 결합 해제함으로써, 제1 판(230) 및 제2 판(215)에서 커패시터에서의 전압은 메모리 셀(105)에 대한 다음 판독 또는 기록 동작까지 보존된다.
위에서 도 4 및 도 5에서 설명된 바와 같이, 제2 판(215)에서의 전압은 워드 라인(WL-COMP)이 활성화될 때 제1 판(230)에서의 전압 변화에 응답하여 변한다. 제2 판(215)에서의 초기 전압은 커패시터(205)에 저장되며 제1 판(230)에서의 전압 변화에 응답하여 변경될 수 있는 임의의 전압일 수 있다. 예를 들면, 도 4 및 도 5는 초기 전압이 기준 전압(VREF)일 수 있음을 설명한다. 그러나, 제2 판에서의 전압은 또한 공급 전압, 접지, 또는 음의 전압(예로서, -VREF)일 수 있다. 메모리 어레이(100) 및 예시적인 회로(200)는, 커패시터(205)에 걸쳐 전압을 변경하는 제1 판(230)으로 기준 전압을 제공하는 것과 같은, 여기에서 설명된 개시된 구성 및 방법을 위해 제2 판(215)에서 이러한 전압으로 동작하도록 구성될 수 있다.
도 3 및 도 4의 판독 동작을 참조하여 설명된 예시적인 전압 및 신호 타이밍은 예시적인 목적을 위해 제공되었으며, 본 개시내용의 범위를 제한하도록 의도되지 않는다. 전압 및 상대적인 신호 타이밍은 본 개시내용의 범위로부터 벗어나지 않고 수정될 수 있다는 것이 이해될 것이다.
도 6은 본 개시내용의 실시예에 따른 기록 동작 동안 다양한 신호의 타이밍 도이다. 도 6은 기록될 메모리 셀이 처음에 논리 "1"을 저장하는 제1 초기 상태, 및 기록될 메모리 셀이 처음에 논리 "0"을 저장하는 제2 초기 상태 중 양쪽 모두를 도시하며 추가로 논리 "1"의 새로운 데이터가 기록되는 제1 기록 상태, 및 논리 "0"의 새로운 데이터가 기록되는 제2 기록 상태 중 양쪽 모두를 나타내는 것에 유의해야 한다. 시간(T3)까지 기록 동작에서의 프로세스는 워드 라인(WL-COMP)이 T2 내지 T3 사이에서의 기간 동안 계속해서 활성화된다는 것을 제외하고 판독 동작의 것들과 동일하다. 원한다면, 그러나, 워드 라인(WL-COMP)은 상기 기간 동안 비활성화될 수 있다.
시간(T3)에서, 드라이버(235)는 감지 노드 A 및 비트 라인(BL-TRUE)에 기준 전압(VREF)을 공급하기 위해 활성화되며, 드라이버(237)는 또한 WL-COMP 라인(및 그에 따라 선택 요소(224))을 활성화시키는 것으로 활성화된다. 따라서 드라이버(237)는, 도 6에 도시된 바와 같이, 기록될 데이터가 논리 "1"인 경우에 공급 전압(VCC)으로 그리고 기록될 데이터가 논리 "0"인 경우에 접지 전압으로 BL-COMP 라인을 구동한다. 시간(T4)에서, WL-COMP 및 WL-TRUE 양쪽 모두는 기록 동작을 완료하기 위해 비활성화된다.
도 7은 수직으로 적층된 메모리 셀에 대한 예시적인 구성을 도시한 메모리 어레이의 단면 측면도를 묘사한 다이어그램이다. 메모리 어레이(500)의 예시된 영역은 비교 디지트 라인(BL-COMP 및 BL-TRUE)을 포함하며, 이러한 비교 비트라인은 서로에 대해 수직으로 오프셋되며 다양한 회로에 연결된다. 회로는 감지 요소(예로서, 감지 증폭기(125)) 및 디지트 라인(BL-COMP)과 동일한 층에 위치될 수 있는 드라이버(237)(도 2)뿐만 아니라 디지트 라인(BL-TRUE)과 동일한 층에 위치될 수 있는 드라이버(235 및 251)(도 2 및 도 3)를 포함할 수 있다. 몇몇 실시예에서, 이들 회로는 디지트 라인(BL-TRUE)과 반도체 베이스(15) 사이에 있을 수 있거나 또는 반도체 베이스(15)로 통합될 수 있다. 도시되지 않았지만, 층간 절연막이 메모리 어레이(500)의 디지트 라인(BL-TRUE)과 반도체 베이스(15) 사이에 개입한다. 회로(125, 235, 237, 및 251)가 반도체 베이스(15)로 통합되거나 또는 형성되는 경우에, 복수의 비아가 회로에 어레이(500)의 워드 라인 및 디지트 라인을 전기적으로 연결하기 위해 층간 절연막에 형성된다.
인접한 메모리 셀(12 및 12a)이 쌍이 도시되며, 이러한 인접한 메모리 셀은 메모리 어레이 내에서 서로 공통 열에 있다(즉, 공통 비트라인을 따르고, 이러한 비트라인은 조합하여 비교 디지트 라인(BL-COMP 및 BL-TRUE)에 의해 구성된다). 몇몇 실시예에서, 메모리 셀(12 및 12a)은 메모리 어레이의 열을 따라 실질적으로 동일한 메모리 셀로서 지칭될 수 있으며, 용어 "실질적으로 동일한"은 메모리 셀이 제작 및 측정의 적정한 허용 오차 내에서 서로 동일함을 의미한다.
메모리 셀(12)은 트랜지스터(T1 및 T2)를 포함하며, 이러한 트랜지스터는 제1 쌍의 워드라인(WL-COMP 및 WL-TRUE)을 따른다. 인접한 메모리 셀(12a)은 트랜지스터(T1a 및 T2a)를 포함하며, 이러한 트랜지스터는 제2 쌍의 워드라인(WL-COMP 및 WL-TRUE)을 따른다. 커패시터(38)는 수직으로 메모리 셀(12)의 트랜지스터(T1 및 T2) 사이에 있으며, 유사한 커패시터(38a)는 수직으로 메모리 셀(12a)의 트랜지스터(T1a 및 T2a) 사이에 있다.
커패시터는 제1 노드(40/40a), 제2 노드(42/42a) 및 커패시터 유전체 재료(44/44a)를 포함한다. 제1 노드(40/40a)가 컨테이너-형인 것으로 도시되며 제2 노드(42/42a)가 이러한 컨테이너 형태 내에서 연장되는 것으로 도시되지만, 다른 실시예에서 제1 및 제2 노드는 다른 구성을 가질 수 있다. 예를 들면, 제1 및 제2 노드는 평면 구성을 가질 수 있다. 예시된 구성에서, 제1 노드(40/40a)는 외부 노드로서 지칭될 수 있으며 제2 노드(42/42a)는 내부 노드로서 지칭될 수 있다.
반도체(예를 들면, 실리콘) 필러(18/18a)는 비교 디지트 라인(BL-COMP)으로부터 커패시터(38/38a)의 외부 노드(40/40a)로 연장되며, 반도체(예를 들면, 실리콘) 필러(20/20a)는 비교 디지트 라인(BL-TRUE)으로부터 커패시터(38/38a)의 내부 노드(42/42a)로 연장된다.
트랜지스터(T1/T1a)는 커패시터(38/38a)의 외부 노드(40/40a)로 연장된 제1 소스/드레인 영역(28/28a)을 가지며, 비교 디지트 라인(BL-COMP)으로 연장된 제2 소스/드레인 영역(30/30a)을 가진다. 트랜지스터(T1/T1a)는 또한 제1 및 제2 소스/드레인 영역 사이에 채널 영역(26/26a)을 가진다. 게이트(14/14a)는 채널 영역을 따르며 게이트 유전체 재료(22/22a)에 의해 채널 영역으로부터 오프셋된다. 트랜지스터(T2/T2a)는 커패시터(38/38a)의 내부 노드(42/42a)로 연장된 제3 소스/드레인 영역(34/34a)을 가지며, 비교 디지트 라인(BL-TRUE)으로 연장된 제4 소스/드레인 영역(36/36a)을 가진다. 트랜지스터(T2/T2a)는 또한 제3 및 제4 소스/드레인 영역 사이에 채널 영역(32/32a)을 가진다. 게이트(16/16a)는 채널 영역을 따르며 게이트 유전체 재료(24/24a)에 의해 채널 영역으로부터 오프셋된다. 게이트(14 및 16)는 각각, 제1 쌍의 워드 라인의 WL-COMP 및 WL-TRUE로서 작용하며, 게이트(14a 및 16a)는 각각, 제2 쌍의 워드라인의 WL-COMP 및 WL-TRUE로서 작용한다.
도 7의 실시예는 유리하게는 2T-1C 메모리 셀의 트랜지스터 및 커패시터가 모두 수직으로 적층될 수 있게 하며, 이것은 메모리 셀이 높은 레벨의 통합으로 패킹될 수 있게 할 것이다.
도 2 내지 도 6을 참조하여 논의된 바와 같이, 데이터는 BL-TRUE 디지트 라인을 통해 선택된 메모리 셀로부터 독출되며 데이터는 BL-COMP 디지트 라인 기록 데이터 신호를 통해 선택된 메모리 셀로 기록된다. 따라서, BL-COMP 디지트 라인은, 이들 열 블록이 독점적으로 데이터 판독 및 기록 동작의 대상이 되면, 도 8에 도시된 바와 같이 메모리 어레이의 복수의 열 블록과 공유될 수 있다. 도 8에서, 열 블록(801)의 BL-COMP 디지트 라인은 그의 또는 그들의 BL-COMP로서 작용하도록 하나 이상의 다른 열 블록(802)에 걸쳐 길어진다. 뿐만 아니라, 드라이버(237)(도 2)는 이들 열 블록에 대해 공통으로 사용된다. 다른 요소는 도 2에 도시된 것과 동일하며 따라서 이들의 추가적인 설명을 생략하기 위해 동일한 참조 부호로 표기된다.
도 9는 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀을 지원하는 예시적인 메모리 어레이(101)를 예시한다. 도 1의 것과 동일한 요소가 그에 대한 추가적인 설명을 생략하기 위해 동일한 참조 부호로 표기된다. 도 9에서, BL-COMP 디지트 라인은 도 1과 상이하게, 바이어싱 요소(144)로부터 바이어스 전압(이 실시예에서 기준 전압(VREF))을 수신하기 위해 서로 공통으로 결합된다. BL-COMP 라인은 따라서 개개의 스트라이프 라인으로서 그들을 형성하는 대신에 판으로서 형성될 수 있다.
도 10은 도 9에 대응할 수 있는, 본 개시내용의 실시예에 따른 메모리 셀의 열을 포함하는 예시적인 회로(250)를 예시한다. 도 10에서, 도 2에 도시된 것과 동일한 요소가 이들의 추가적인 설명을 생략하기 위해 동일한 참조 부호로 표기된다. 회로(250)의 BL-COMP 디지트 라인은 도 2의 회로(200)와 상이하게, 기준 전압(VREF)을 수신하기 위해 바이어싱 요소(144)(도 9)에 포함된 드라이버(903)에 결합된다. 회로(250)의 BL-TRUE 디지트 라인 및 감지 노드 A는 도 2의 회로(200)와 추가로 상이하게, 공급 전압(VCC), 또는 접지 전압, 또는 기준 전압(VREF)을 발생시키는 드라이버(901)에 결합된다.
도 9 및 도 10을 참조하여 논의된 구성에 의하면, 판독 및 기록 동작은 도 11에 도시된 다양한 신호의 타이밍 도에 따라 수행된다.
시간(T0) 이전에, 드라이버(901 및 903)는 디지트 라인(BL-TRUE 및 BL-COMP) 디지트 라인을 기준 전압(VREF)으로 사전충전시킨다. 따라서, 감지 요소(125)의 감지 노드 A(VA)는 사전충전된 디지트 라인(BL-TRUE)의 전압(VREF)으로 설정된다. 감지 요소(125)의 감지 노드 B(도 9에 도시되지 않음)는 또한 기준 전압(VREF)으로 설정된다. 나중에 보다 상세하게 논의되지만, 메모리 셀(105)의 제1 판(230)에서의 전압(VP1)은 그 안에 저장된 데이터에 관계없이 기준 전압(VREF)을 가진다. 다른 한편으로, 메모리 셀(105)의 제2 판(215)(VP2)은 논리 "0"을 저장한 경우에 공급 전압을 및 논리 "1"을 저장한 경우에 접지를 취한다.
시간(T0)에서, 워드 라인(WL-COMP)은, 드라이버(903)를 계속해서 활성화시키는 동안, 액세스되는 메모리 셀(105)의 선택 요소(224)를 활성화시키기 위해 활성화된다. 그 결과, 디지트 라인(BL-COMP)은 커패시터(205)의 제1 판(230)에 결합된다. BL-COMP 라인 및 제1 판(230) 상에서의 전압이 서로 실질적으로 동일함에 따라, 어떤 변화도 실질적으로 제2 판(215)에서 발생하지 않는다.
시간(T1)에서, 워드 라인(WL-TRUE)은 드라이버(901)를 비활성화시키는 동안, 액세스되는 메모리 셀(105)의 선택 요소(220)를 활성화시키기 위해 활성화된다. 그 결과, 디지트 라인(BL-TRUE) 및 감지 노드 A는 제2 판(215)에 결합된다. 제2 판(215)의 전압은 디지트 라인(BL-TRUE)에 걸쳐 선택 요소(220)를 통해 감지 요소(125)의 감지 노드 A에 결합된다. 감지 노드 A(VA)가 기준 전압(VREF)에서 사전충전되었기 때문에, 제2 판(215)에서의 전압은 공급 전압(VCC)으로부터 감소되며 감지 노드 A에서의 전압은 선택된 메모리 셀(105)이 논리 "1"을 저장하는 경우에 기준 전압(VREF)으로부터 증가된다. 선택된 메모리 셀이 논리 "0"을 저장하는 경우에, 반대로, 제2 판(215)에서의 전압은 접지로부터 증가되며 감지 노드 A에서의 전압은 기준 전압(VREF)으로부터 감소된다.
시간(T2) 직전에, 감지 요소(125)(예로서, 감지 증폭기)는 기준 전압(VREF)으로 설정되는 감지 노드 B의 전압과 감지 노드 A의 전압(제2 판(215)의 전압)을 비교하기 위해 활성화된다. 따라서, 감지 증폭기(125)는 논리 "1" 데이터의 경우에 공급 전압(VCC)까지, 그리고 논리 "0"의 경우에 접지까지 감지 노드 A 및 BL-TRUE 디지트 라인을 변경한다. 따라서, 감지 요소(125)는 선택된 메모리 셀로부터 데이터를 판독하며 동일하게 복원한다.
데이터 판독 동작에서, 시간(T3)에서, WL-COMP 및 WL-TRUE 워드 라인은 양쪽 모두가 선택 요소(220 및 224)를 비활성화시키기 위해 비활성화된다. 따라서 판독 동작은 완료된다.
데이터 기록 동작에서, 다른 한편으로, 드라이버(901)는 선택된 메모리 셀로 새로운 데이터를 기록하기 위해 시간(T3)에서 다시 활성화된다. 그에 따라 활성화된 드라이버(901)는 새로운 데이터가 논리 "1"인 경우에 공급 전압(VCC)으로 또는 새로운 데이터가 논리 "0"인 경우에 접지로 BL-TRUE 라인을 이끈다. 시간(T4)에서, WL-COMP 및 WL-TRUE 워드 라인은 양쪽 모두가 선택 요소(220 및 224)를 비활성화시키기 위해 비활성화된다. 따라서 기록 동작은 완료된다.
도 12는 본 개시내용의 실시예에 따른 수직으로 적층된 메모리 셀에 대한 예시적인 구성을 도시한 메모리 어레이(550)의 단면 측면도를 묘사한 다이어그램이며, 여기에서 도 7의 것과 동일한 요소가 이들의 추가적인 설명을 생략하기 위해 동일한 참조 부호로 표기된다. 도 9 및 도 10을 참조하여 도시되고 논의된 바와 같이, BL-COMP 디지트 라인은 VREF를 제공받는다. BL-COMP 디지트 라인이 가변 전압을 공급받는 것으로부터 자유롭기 때문에, 이러한 라인은 복수의 BL-COMP 라인으로서 작용하는 도전성 판으로서 형성된다. 다른 한편으로, BL-TRUE 라인은 감지 증폭기(125) 및 드라이버(901)를 포함하는 감지 요소(125)에 결합된다.
도 9 내지 도 12를 참조하여 설명된 방법 및 시스템은 각각의 디지트라인(BL-TRUE)에 대해 매우 짧은 길이를 허용할 수 있어서, 총 디지트라인 정전용량을 감소시키고 따라서 디지트라인과의 셀 전하 공유 동안 셀 커패시터로부터 획득된 전압 스윙을 증가시키는 것을 야기한다.
여기에서 설명된 방법 및 시스템을 이용하여, 뿐만 아니라, 도 12는 수직으로 적층된 메모리 셀(12 및 12a)을 따라 수직 연결에 대한 요구를 제거하는 디지트 라인(BL-COMP)으로 기준 전압을 제공하는 드라이버를 포함할 수 있다. 따라서, 도 12에 묘사된 구성은 커패시터(38/38a)의 제1 노드(40/40a)로 기준 전압을 제공하기 위해 디지트 라인(BL-COMP)에 제1 판을 결합시키며, 디지트 라인(BL-TRUE)을 통해 감지 요소(125)로 제공되는 커패시터(38/38a)의 제2 노드(42/42a)에서 전압 변화를 야기하기 위해 이용될 수 있다. 감지 요소는 반도체 베이스(15)에서 또는 BL-TRUE 라인과 베이스(15) 사이에서 형성될 수 있다.
도 13은 본 개시내용의 실시예에 따른, 메모리 시스템에서 메모리 칩의 블록도이다. 메모리 칩(600)은 예를 들면, 단일 반도체 칩으로 통합된 DRAM 또는 비휘발성 RAM일 수 있지만, 다른 디바이스가 또한 본 개시내용의 메모리 칩(600)일 수 있다. 메모리 칩(600)은 메모리 모듈 기판, 마더 보드 등(도시되지 않음) 상에 장착될 수 있다. 메모리 칩은 메모리 셀 어레이 영역(81) 및 주변 회로 영역(82)을 포함한다.
메모리 셀 어레이 영역(81)은 복수의 뱅크를 포함하는 메모리 셀 어레이(83)를 포함하며, 각각의 뱅크는 복수의 워드 라인, 복수의 디지트 라인, 및 복수의 워드 라인과 복수의 디지트 라인의 교차점에 배열된 복수의 메모리 셀을 포함한다. 메모리 셀 어레이(83)는 이전에 설명된 것처럼 메모리 셀을 포함할 수 있다. 예를 들면, 메모리 셀 어레이(83)의 메모리 셀은 도 2 및 도 7을 참조하여 이전에 설명된 바와 같이 2개의 트랜지스터 및 하나의 커패시터를 포함할 수 있다. 복수의 워드 라인 및 복수의 디지트 라인은 이전에 설명된 바와 같이, 예를 들면, 워드 라인(WL-COMP 및 WL-TRUE), 및 디지트 라인(BL-COMP 및 BL-TRUE)일 수 있다. 디지트 라인의 선택은 복수의 열 디코더(84)에 의해 수행되며 워드 라인의 선택은 복수의 행 디코더(85)에 의해 수행된다. 어레이 제어 회로(86)는 메모리 셀 어레이(83)의 뱅크를 선택하기 위해 제공된다.
주변 회로 영역(82)은 클록 단자(88), 어드레스 단자(89), 명령 단자(90), 및 데이터 입력/출력(I/O) 단자(DQ)(99)를 포함한다. 예를 들면, 데이터 I/O 단자는 8-비트 데이터 통신을 다룰 수 있다. 데이터 입력 출력(I/O) 버퍼(98)는 메모리의 판독 액세스 및 기록 액세스와 같은, 데이터 액세스를 위해 데이터 입력/출력 단자(DQ)(99)에 결합된다. 데이터 I/O 버퍼(98)와 메모리 셀 어레이(83) 사이에서의 데이터 액세스는 증폭기 회로(97)에 의해 실행될 수 있다. 예를 들면, 증폭기 회로는 도 1에서 이전에 설명된 감지 요소(125)를 포함할 수 있다. 따라서, 데이터는 증폭기 회로(97)와 데이터 I/O 버퍼(98) 사이에서 전달된다.
어드레스 단자(89)는 어드레스 신호(A15 내지 A0), 뱅크 어드레스 신호(BA0 내지 BA2), 및 열 어드레스 신호(Y15 내지 Y0)를 공급받는다. 뱅크 어드레스 신호는 복수의 뱅크 중에서 뱅크를 선택하기 위해 사용될 수 있다. 뱅크 어드레스 신호는 뱅크 선택 신호로서 뱅크를 선택하기 위해 어레이 제어 회로(86)로 제공된다.
명령 단자(90)는 상보적 CS 신호를 수신하기 위한 칩 선택(/CS) 핀, RAS 신호를 수신하기 위한 행 어드레스 스트로브(/RAS) 핀, CAS 신호를 수신하기 위한 열 어드레스 스트로브(/CAS) 핀, WE 신호를 수신하기 위한 기록 인에이블(/WE) 핀 등을 포함할 수 있다. 명령 디코더(91)는 판독 명령 및 기록 명령을 포함하는 다양한 명령을 수신하기 위해 명령 단자(90)로부터 명령 신호를 디코딩하며, 수신된 명령에 응답하여 제어 신호를 칩 제어 회로(92)로 제공한다. 명령 디코더(91) 및/또는 칩 제어 회로(92)는 도 1에서 이전에 설명된 메모리 제어기(140)를 포함하며, 메모리 회로의 동작을 제어할 수 있다.
따라서, 판독 데이터는, 판독 명령이 발행되고 행 어드레스 및 열 어드레스가 시기적절하게 판독 명령을 공급받을 때, 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀 어레이(83)에서 메모리 셀로부터 판독된다. 판독 데이터(DQ)는 증폭기 회로(97) 및 데이터 I/O 버퍼(98)를 통해 데이터 I/O 단자(99)로부터 출력된다. 유사하게, 기록 데이터(DQ)는 메모리 셀 어레이(83)에 대한 데이터 I/O 버퍼(98) 및 증폭기 회로(97)를 통해 데이터 I/O 단자(99)로 공급되며 기록 명령이 발행되고 행 어드레스 및 열 어드레스가 시기적절하게 기록 명령을 공급받을 때 행 어드레스 및 열 어드레스에 의해 지정된 메모리 셀로 기록된다.
클록 단자(88)는 클록 핀(CK) 및 클록 인에이블(CKE) 핀을 포함할 수 있다. 외부 클록 신호(CK)는 CK 핀에서 공급될 수 있으며; 클록 인에이블(CKE) 신호는 CKE 핀에서 공급될 수 있다. CKE 신호는 내부 클록 회로, 입력 버퍼 및 출력 드라이버를 활성화시키거나 또는 비활성화시킬 수 있으며, 따라서 CKE 신호는 명령의 부분이다. 클록 발생기(87)는 외부 클록 신호(CK)를 수신하며 수신된 외부 클록 신호 및 CKE 신호에 기초하여 내부 클록 신호를 발생시키기 위해 위상 제어를 실행할 수 있다. 이에 제한되지 않지만, DLL 회로가 클록 발생기(87)로서 사용될 수 있다. 내부 클록 신호는, 명령 디코더(91), 칩 제어 회로(92), 데이터 I/O 버퍼(98) 등을 포함하는, 다양한 회로를 공급받을 수 있다. 다양한 회로가 타이밍 신호로서 내부 클록 신호를 사용할 수 있다.
상기 설명된 구조 및 아키텍처는 메모리(예로서, DRAM, SRAM 등)로 통합될 수 있으며 및/또는 그 외 전자 시스템에서 이용될 수 있다. 이러한 전자 시스템은 예를 들면, 클록, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업용 제어 시스템, 항공기 등과 같은, 광범위한 시스템 중 임의의 것일 수 있다.
앞서 말한 것으로부터, 본 개시내용의 특정 실시예가 예시의 목적을 위해 여기에서 설명되었지만, 다양한 수정이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 따라서, 본 개시내용은 첨부된 청구항에 의해서를 제외하고 제한되지 않는다.

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  12. 수직으로 적층된 제1 메모리 어레이 및 복수의 제1 감지 증폭기를 포함하는 장치로서,
    상기 수직으로 적층된 제1 메모리 어레이는,
    복수의 제1 쌍의 워드 라인으로서, 상기 복수의 제1 쌍의 워드 라인의 각각은 제1 및 제2 워드 라인을 포함하고, 상기 제1 및 제2 워드 라인은 서로 독립적으로 구동되도록 구성되는, 상기 복수의 제1 쌍의 워드 라인;
    복수의 제1 쌍의 디지트 라인으로서, 상기 복수의 제1 쌍의 디지트 라인의 각각은 제1 및 제2 디지트 라인을 포함하고, 상기 제1 및 제2 디지트 라인은 각각 제1 및 제2 드라이버에 의해 서로 독립적으로 구동되도록 구성되는, 상기 복수의 제1 쌍의 디지트 라인; 및
    복수의 제1 메모리 셀로서, 상기 제1 메모리 셀의 각각은 상기 복수의 제1 쌍의 워드 라인 중 연관된 것 및 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것에 결합되고, 상기 제1 메모리 셀의 각각은 제1 및 제2 트랜지스터와 상기 제1 및 제2 트랜지스터 사이에서의 제1 커패시터를 포함하고, 상기 제1 및 제2 트랜지스터와 상기 제1 커패시터는 상기 복수의 제1 쌍의 디지트 라인 중 상기 연관된 것의 제1 및 제2 디지트 라인 사이에서 직렬로 결합되며, 상기 제1 및 제2 트랜지스터는 각각 제1 및 제2 게이트를 갖고, 상기 제1 및 제2 게이트는 각각 상기 복수의 제1 쌍의 워드 라인 중 연관된 것의 제1 및 제2 워드 라인에 결합되는, 상기 복수의 제1 메모리 셀을 포함하며,
    제1 감지 증폭기의 각각은 제1 및 제2 감지 노드를 포함하고, 상기 제1 감지 노드는 상기 복수의 제1 쌍의 디지트 라인 중 연관된 것의 제1 디지트 라인에 결합되고, 상기 제1 감지 노드는 상기 제1 감지 노드에 기준 전압을 제공하는 제1 드라이버에 결합되고, 상기 복수의 제1 쌍의 디지트 라인의 제2 디지트 라인들은 서로 결합되고, 상기 수직으로 적층된 제1 메모리 어레이는 상기 복수의 제1 쌍의 디지트 라인의 제2 디지트 라인들로서 작용하는 도전성 판을 포함하는, 장치.
  13. 제12항에 있어서, 상기 제1 감지 증폭기의 각각의 상기 제2 감지 노드는 기준 전압과 상기 제1 감지 노드에서의 전압을 비교하기 위해 상기 기준 전압을 공급받는, 장치.
  14. 제12항에 있어서, 반도체 베이스 및 상기 반도체 베이스 위의 절연막을 더 포함하며, 상기 수직으로 적층된 제1 메모리 어레이는 상기 절연막 위에 형성되는, 장치.
  15. 제14항에 있어서, 상기 제1 감지 증폭기의 각각은 상기 반도체 베이스에 형성되는, 장치.
  16. 제14항에 있어서, 상기 제1 감지 증폭기의 각각은 상기 수직으로 적층된 제1 메모리 어레이와 상기 반도체 베이스 사이에 형성되는, 장치.
  17. 제12항에 있어서, 수직으로 적층된 제2 메모리 어레이 및 복수의 제2 감지 증폭기를 더 포함하되;
    상기 수직으로 적층된 제2 메모리 어레이는,
    복수의 제2 쌍의 워드 라인으로서, 상기 복수의 제2 쌍의 워드 라인의 각각은 제3 및 제4 워드 라인을 포함하고, 상기 제3 및 제4 워드 라인은 서로 독립적으로 구동되도록 구성되는, 상기 복수의 제2 쌍의 워드 라인;
    복수의 제2 쌍의 디지트 라인으로서, 상기 복수의 제2 쌍의 디지트 라인의 각각은 제3 및 제4 디지트 라인을 포함하고, 상기 제3 및 제4 디지트 라인은 서로 독립적으로 구동되도록 구성되는, 상기 복수의 제2 쌍의 디지트 라인; 및
    복수의 제2 메모리 셀로서, 상기 제2 메모리 셀의 각각은 상기 복수의 제2 쌍의 워드 라인 중 연관된 것 및 상기 복수의 제2 쌍의 디지트 라인 중 연관된 것에 결합되고, 상기 제2 메모리 셀의 각각은 제3 및 제4 트랜지스터와 상기 제3 및 제4 트랜지스터 사이에서의 제2 커패시터를 포함하고, 상기 제3 및 제4 트랜지스터와 상기 제2 커패시터는 상기 복수의 제2 쌍의 디지트 라인 중 연관된 것의 제3 및 제4 디지트 라인 사이에서 직렬로 결합되며, 상기 제3 및 제4 트랜지스터는 각각 제3 및 제4 게이트를 갖고, 상기 제3 및 제4 게이트는 각각 상기 복수의 제2 쌍의 워드 라인 중 연관된 것의 상기 제3 및 제4 워드 라인에 결합되는, 상기 복수의 제2 메모리 셀을 포함하며,
    제2 감지 증폭기의 각각은 제3 및 제4 감지 노드를 포함하고, 상기 제3 감지 노드는 상기 복수의 제2 쌍의 디지트 라인 중 연관된 것의 상기 제3 디지트 라인에 결합되며;
    상기 복수의 제1 쌍의 디지트 라인의 각각의 상기 제2 디지트 라인은 상기 복수의 제2 쌍의 디지트 라인 중 연관된 것의 상기 제4 디지트 라인에 결합되는, 장치.
  18. 제17항에 있어서, 상기 제1 감지 증폭기의 각각의 상기 제2 감지 노드는 기준 전압과 상기 제1 감지 노드에서의 전압을 비교하기 위해 상기 기준 전압을 공급받으며, 그리고 상기 제2 감지 증폭기의 각각의 상기 제4 감지 노드는 상기 기준 전압과 상기 제3 감지 노드에서의 전압을 비교하기 위해 상기 기준 전압을 공급받는, 장치.
  19. 삭제
  20. 삭제
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