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KR102171261B1 - 다수의 전압 발생부들을 갖는 메모리 장치 - Google Patents

다수의 전압 발생부들을 갖는 메모리 장치 Download PDF

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KR102171261B1
KR102171261B1 KR1020130165884A KR20130165884A KR102171261B1 KR 102171261 B1 KR102171261 B1 KR 102171261B1 KR 1020130165884 A KR1020130165884 A KR 1020130165884A KR 20130165884 A KR20130165884 A KR 20130165884A KR 102171261 B1 KR102171261 B1 KR 102171261B1
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KR
South Korea
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power voltage
internal power
bit line
memory
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박철성
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삼성전자 주식회사
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Abstract

본 발명은 다수의 전압 발생부들을 갖는 메모리 장치에 대하여 개시된다. 메모리 장치는, 제1 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함한다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용된다.

Description

다수의 전압 발생부들을 갖는 메모리 장치 {Memory device with multiple voltage generators}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 다수의 전압 발생부들을 갖는 메모리 장치에 관한 것이다.
반도체 메모리 장치의 동작 환경은 낮은 전압으로 구동되어 전력 소모를 줄이는 추세에 있다. 반도체 메모리 장치는 외부 전원 전압으로부터 전압 다운된 내부 전원 전압에 의해 동작되도록 설계될 수 있다. 반도체 메모리 장치의 저소비 전력 경향에 따라, 외부 전원 전압의 레벨이 낮아지고 있다. 낮아진 외부 전원 전압에 의해 내부 전원 전압의 레벨도 낮아지고 있다. 내부 전원 전압의 레벨이 목표 전압 이하로 낮아지면, 반도체 메모리 장치의 동작 특성이 나빠질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 다수의 전압 발생부들을 갖는 메모리 장치를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 제1 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함한다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용된다.
본 발명의 실시예들에 따라, 제1 내부 전원 전압은 메모리 셀 어레이의 셀 플레이트 전압 또는 비트라인 프리차아지 전압의 소스 전압으로 이용될 수 있다.
본 발명의 실시예들에 따라, 제1 내부 전원 전압은 메모리 셀 어레이의 비트라인을 선택하는 칼럼 선택 회로의 트랜지스터 게이팅 전압으로 이용될 수 있다.
본 발명의 실시예들에 따라, 제2 내부 전원 전압은 메모리 장치의 패드 블락의 데이터 입출력 버퍼들의 동작 전압으로 이용될 수 있다.
본 발명의 실시예들에 따라, 제2 내부 전원 전압은 주변 회로 블락을 구성하는 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부의 동작 전압으로 이용될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 제1 전원 전압에 기초하여 메모리 셀 어레이의 워드라인을 구동하는 승압 전압을 생성하는 제3 전압 발생부를 더 포함할 수 있고, 승압 전압은 제1 전원 전압보다 높게 설정될 수 있다.
본 발명의 실시예들에 따라, 메모리 장치는 제2 전원 전압에 기초하여 메모리 셀 어레이의 셀 트랜지스터의 바디 바이어스로 이용되는 백 바이어스 전압을 생성하는 제4 전압 발생부를 더 포함하고, 백 바이어스 전압은 음 전압 레벨을 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 백 바이어스 전압은 메모리 장치의 스탠바이 동작 시 셀 트랜지스터의 게이트 바이어스로 이용될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 제1 전원 전압에 기초하여 제1 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 전원 전압보다 낮은 제2 전원 전압에 기초하여 제2 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 전원 전압보다 낮은 제3 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제3 전압 발생부를 포함한다. 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고, 제2 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제3 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용된다.
상술한 본 발명의 메모리 장치는 제1 및 제2 전원 전압에 의해 구동되는데, 저전력 소모 추세에 따라 제1 및 제2 전원 전압들이 낮아질 수 있다. 제1 및 제2 전원 전압들이 낮아지더라도, 제2 전원 전압 보다 높은 전압 레벨의 제1 전원 전압에 기초하여 발생되는 제1 내부 전원 전압에 따라 비트라인 센스앰프가 구동될 수 있다. 이에 따라, 비트라인 센스앰프는 안정적인 동작을 수행할 수 있다. 또한, 제1 내부 전원 전압을 메모리 셀 어레이의 셀 플레이트 전압 또는 비트라인 프리차아지 전압의 소스 전압으로 이용하기 때문에, 리프레쉬 시간을 보장할 수 있다.
도 1은 본 발명의 다양한 실시예들에 따른 전압 발생부들에 의해 구동되는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 전압 발생 회로 블락에 포함되는 다수의 전압 발생부들을 설명하는 제1 예의 도면이다.
도 3은 도 1의 전압 발생 회로 블락에 포함되는 다수의 전압 발생부들을 설명하는 제2 예의 도면이다.
도 4는 본 발명의 다양한 실시예들에 따른 전압 발생부들을 내장하는 메모리 장치의 일부분을 설명하는 도면이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 메모리 코어의 구성을 설명하는 도면이다.
도 6a 및 도 6b는 도 5의 셀 커패시터(CC1)에 저장된 데이터 "1" 또는 "0"을 감지할 때의 비트라인과 상보 비트라인의 전압 파형을 설명하는 도면들이다.
도 7 및 도 8은 본 발명의 다양한 실시예들에 따른 전압 발생부들을 내장한 메모리 칩을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 9는 본 발명의 실시예들에 따른 전압 발생부들을 내장한 메모리 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 10은 본 발명의 실시예들에 따른 전압 발생부들을 내장한 메모리 칩을 장착한 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치는 외부 전원 전압으로부터 내부 전원 전압을 생성하는 전압 발생 회로를 포함할 수 있다. 반도체 메모리 장치가 DRAM으로 구성되는 경우, 내부 전원 전압은 DRAM 셀 어레이를 포함하는 코어(core) 블락의 전원 전압으로 사용될 수 있다.
DRAM의 동작 특성들 중 리프레쉬 시간은 셀 노드에 저장되는 차아지의 양에 비례할 수 있다. 셀 노드는 DRAM 셀 트랜지스터와 셀 커패시터 사이의 노드를 말한다. 셀 노드에 저장되는 차아지 양(Q)은, Q=CV에 따라, 셀 커패시턴스(C)에 비례하고, 저장되는 전압(V)인 내부 전원 전압에 비례한다. 반도체 제조 공정의 미세화에 의해 셀 커패시터의 크기가 줄어듬에 따라, 셀 커패시턴스(C)가 줄어든다. 셀 커패시턴스(C)가 줄어드는 현실에서, 리프레쉬 시간을 확보하기 위해서는 내부 전원 전압의 레벨이 높아야 한다. 즉, 내부 전원 전압은 목표 전압 레벨로 일정하게 유지되어야 리프레쉬 시간을 보장할 수 있다.
또한, DRAM은 메모리 셀 데이터를 센싱하는 비트라인 센스앰프가 크로스-커플드 래치(cross-coupled latch) 타입으로 구성될 수 있다. 이러한 비트라인 센스앰프의 안정적인 동작을 위하여, 비트라인 센스앰프를 구동하는 내부 전원 전압도 목표 전압 레벨로 일정하게 유지되어야 한다.
내부 전원 전압은 외부 전원 전압으로부터 전압 다운되어 발생된다. DRAM의 저전력 소모 추세에 따라, 외부 전원 전압이 낮아지고 있다. 낮아진 외부 전원 전압 레벨에 의해 내부 전원 전압의 전압 레벨도 낮아질 수 있다. 이 경우, 내부 전원 전압은 낮아진 외부 전원 전압을 따라 목표 전압 레벨 보다 낮게 발생될 수 있다. 목표 전압 레벨 보다 낮아진 내부 전원 전압에 의해 DRAM의 리프레쉬 시간 확보가 어렵거나 비트라인 센스앰프 동작에 문제점이 발생할 수 있다. 따라서, 외부 전원 전압이 낮아지더라도 내부 전원 전압의 목표 전압 레벨을 일정하게 유지할 수 있는 전압 발생부들이 요구된다.
도 1은 본 발명의 다양한 실시예들에 따른 전압 발생부들에 의해 구동되는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(111)를 포함하는 코어 블락들(110A-110D), 로직 회로들을 포함하는 주변 회로 블락(120), 패드들을 포함하는 패드 블락들(130A-130B) 그리고 전압 발생 회로 블락(140)으로 구성된다. 메모리 장치(100)는 다수개의 코어 블락들을 포함할 수 있는데, 본 실시예에서는 4개의 코어 블락들(110A-110D)을 포함하는 경우에 대하여 설명된다.
코어 블락(110A-110D) 각각은 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이(111)와 비트라인 센스앰프(112), 로우 디코더(114) 그리고 칼럼 디코더(116)를 포함할 수 있다. 메모리 셀 어레이(111)는 메모리 뱅크를 구성할 수 있다. 비트라인 센스앰프(112)는 메모리 셀 어레이(111) 내 메모리 셀 데이터를 감지 증폭할 수 있다. 메모리 셀과 연결되는 비트라인과 상보 비트라인 사이의 전압 차를 증폭하고, 증폭된 전압 차를 주변 회로 블락(120)으로 제공할 수 있다.
로우 디코더(114)는 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 의해 메모리 셀의 워드라인을 활성화시킨다. 활성화된 워드라인의 메모리 셀들에 저장된 데이터는 비트라인 센스앰프에 의해 감지 증폭된다. 칼럼 디코더(116)는 칼럼 어드레스를 디코딩하고, 메모리 셀 어레이(111) 내 활성화된 워드라인의 메모리 셀들에서 디코딩된 칼럼 어드레스에 해당하는 메모리 셀들을 억세스한다.
주변 회로 블락(120)은 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부를 포함할 수 있다.
제어 로직은 메모리 장치(100)의 동작을 제어할 수 있다. 제어 로직은 메모리 장치(100)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직은 메모리 콘트롤러로부터 수신되는 커맨드를 디코딩하는 커맨드 디코더 및 메모리 장치(100)의 동작 모드를 설정하기 위한 모드 레지스터를 포함할 수 있다. 커맨드 디코더는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등의 커맨드 신호를 디코딩하여 커맨드에 상응하는 제어 신호들을 생성할 수 있다.
제어 로직은 동기 방식으로 메모리 장치(100)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 제어 로직은 리프레쉬 커맨드(REF)에 응답하여 리프레쉬 어드레스 발생부가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드(SRE)에 응답하여 리프레쉬 어드레스 발생부가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
어드레스 버퍼는 메모리 콘트롤러로부터 로우 어드레스 및 칼럼 어드레스를 포함하는 어드레스를 수신할 수 있다. 또한, 어드레스 버퍼는 메모리 셀 어레이(111)가 다수개의 뱅크 어레이들로 구성되는 경우, 뱅크 어드레스를 더 수신할 수 있다. 어드레스 버퍼는 수신된 로우 어드레스를 로우 어드레스 멀티플렉서로 제공하고, 수신된 칼럼 어드레스를 칼럼 어드레스 래치에 제공하고, 수신된 뱅크 어드레스를 뱅크 제어 로직으로 제공할 수 있다.
뱅크 제어 로직은 뱅크 어드레스에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 뱅크 어드레스에 상응하는 뱅크와 연결되는 로우 디코더(114) 및 칼럼 디코더(116)가 활성화될 수 있다.
로우 어드레스 멀티플렉서는 어드레스 버퍼로부터 로우 어드레스를 수신하고, 리프레쉬 어드레스 발생부로부터 리프레쉬 로우 어드레스를 수신할 수 있다. 로우 어드레스 멀티플렉스는 로우 어드레스 또는 리프레쉬 로우 어드레스를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서에서 출력되는 로우 어드레스는 로우 디코더(114)에 인가될 수 있다.
칼럼 어드레스 래치는 어드레스 버퍼로부터 칼럼 어드레스를 수신하고, 수신된 칼럼 어드레스를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치는, 버스트 모드에서, 수신된 칼럼 어드레스를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스를 칼럼 디코더에 인가할 수 있다.
입출력 게이팅 회로는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 메모리 셀 어레이(111)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 메모리 셀 어레이(111)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.
메모리 셀 어레이(111)에서 독출되는 데이터는 비트라인 센스앰프(112)에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터는 데이터 입출력 버퍼를 통하여 데이터 입출력 패드(DQ)로 제공될 수 있다. 메모리 셀 어레이(111)에 기입될 데이터는 데이터 입출력 패드(DQ)를 통하여 데이터 입출력 버퍼로 제공될 수 있다. 데이터 입출력 버퍼에 제공된 데이터는 기입 드라이버를 통하여 메모리 셀 어레이(111)에 기입될 수 있다.
패드 블락(130A)에는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS), 클럭 신호(CLK), 클럭 인에이블 신호(CKE) 및 어드레스 신호들을 수신하는 패드들, 해당 패드에 연결되는 입력 버퍼들 및 어드레스 버퍼들이 배열될 수 있다. 실시예에 따라, 패드 블락(130A)은 커맨드 신호와 어드레스 신호를 공유하는 패드들이 배열될 수 있다. 이 경우, 패드 블락(130A)은 커맨드 어드레스 신호를 수신하고, 커맨드 신호와 어드레스 신호로 구별하여 래치하는 커맨드 어드레스 버퍼들을 포함할 수 있다. 패드 블락(130B)에는 데이터 입출력 패드들(DQs)과 해당 데이터 입출력 패드(DQ)에 연결되는 데이터 입출력 버퍼들을 포함할 수 있다.
전압 발생 회로 블락(140)는 메모리 장치(100)를 구동하는 다수개의 전압 발생부들을 포함할 수 있다. 전압 발생 회로 블락(140)에는 제1 외부 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 외부 전원 전압보다 낮은 제2 전원 전압에 기초하여 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 실시예에 따라, 전압 발생 회로 블락(140)에는 제1 전원 전압에 기초하여 제1 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 전원 전압보다 낮은 제2 전원 전압에 기초하여 제2 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 전원 전압보다 낮은 제3 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제3 전압 발생부를 포함할 수 있다.
도 2는 도 1의 전압 발생 회로 블락에 포함되는 다수의 전압 발생부들을 설명하는 제1 예의 도면이다.
도 2를 참조하면, 전압 발생 회로 블락(140a)은 제1 외부 전원 전압(VDD1), 제2 외부 전원 전압(VDD2), 그리고 접지 전압(VSS)에 의해 구동될 수 있다. 제1 외부 전원 전압(VDD1)은 제2 외부 전원 전압(VDD2) 보다 높은 전압 레벨을 갖도록 설정될 수 있다. 전압 발생 회로 블락(140a)에는 제1 내지 제3 전압 발생부들(210, 212, 214)과 제4 내지 제8 전압 발생부들(220, 222, 224, 226, 228)이 포함될 수 있다.
제1 전압 발생부(210), 제2 전압 발생부(212) 그리고 제3 전압 발생부(214)는 제1 외부 전원 전압(VDD1)에 연결될 수 있다. 제4 전압 발생부(220), 제5 전압 발생부(222), 제6 전압 발생부(224), 제7 전압 발생부(226) 그리고 제8 전압 발생부(228)는 제2 외부 전원 전압(VDD2)에 연결될 수 있다.
제1 및 제3 전압 발생부들(210, 214)은 제1 외부 전원 전압(VDD1)으로부터 전압 다운된 제1 및 제3 내부 전원 전압들(VINTA, VINT_CSL)을 발생할 수 있다. 제1 내부 전원 전압(VINTA)은 메모리 셀 어레이(111)와 비트라인 센스앰프(112)로 제공될 수 있다. 제1 내부 전원 전압(VINTA)은 비트라인 센스앰프(112)의 구동 전압으로 이용되거나, 메모리 셀 어레이(111)의 셀 플레이트 전압(VCP) 및 비트라인 프리차아지 전압(VBL)의 소스 전압으로 이용될 수 있다. 제3 내부 전원 전압(VINT_CSL)은 칼럼 디코더(116)로 제공되어, 메모리 셀 어레이(111)의 비트라인을 선택하는 칼럼 선택 회로의 트랜지스터 게이팅 전압으로 이용될 수 있다. 이는 비트라인 센스앰프(112)에서 출력되는 독출 데이터 전달 및 메모리 셀 어레이(111)로의 기입 데이터 전달을 안정적으로 보장하기 위함이다. 제1 내부 전원 전압(VINTA)과 제3 내부 전원 전압(VINT_CSL)은 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
제2 전압 발생부(212)는 제1 외부 전원 전압(VDD1)으로부터 차아지 펌핑 동작을 수행하여 제1 외부 전원 전압(VDD1)보다 높은 전압의 제2 내부 전원 전압(VPP)을 발생할 수 있다. 제2 내부 전원 전압(VPP)은 승압 전압(high voltage, VPP)으로 불릴 수 있다. 승압 전압(VPP)은 로우 디코더(114)로 제공되어 메모리 셀 어레이(111)의 워드라인 구동 전압으로 이용될 수 있다.
또한, 제2 전압 발생부(212)는 제1 외부 전원 전압(VDD1)으로부터 전압 강하된 제2 내부 전원 전압(VEQ)을 발생할 수 있다. 제2 내부 전원 전압(VEQ)는 이퀄라이징 전압(VEQ)으로 불릴 수 있다. 이퀄라이징 전압(VEQ)은 비트라인 센스앰프(112)의 센싱 동작 전에 메모리 셀 어레이(111)의 비트라인과 상보 비트라인을 비트라인 프리차아지 전압(VBL)으로 등화시키는 등화 제어 신호(PEQi)의 구동 전압으로 이용될 수 있다. 이퀄라이징 전압(VEQ)은 제1 외부 전원 전압(VDD1)과 제2 외부 전원 전압(VDD2) 사이의 전압 레벨을 가질 수 있다.
제4 내지 8 전압 발생부들(220, 222, 224, 226)은 제2 외부 전원 전압(VDD2)으로부터 전압 다운된 내부 전원 전압들(VINT, VBB)을 발생할 수 있다. 제4 전압 발생부(220)에서 발생되는 내부 전원 전압(VINT)은 패드 블락(130B)으로 제공되어 패드 블락(130B)의 데이터 입출력 버퍼들의 동작 전압으로 이용될 수 있다. 데이터 입출력 버퍼들은 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제5 전압 발생부(222)에서 발생되는 내부 전원 전압(VINT)은 로우 디코더(114)로 제공되어 로우 디코더(114)의 동작 전압으로 이용될 수 있다. 로우 디코더(114)는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제6 전압 발생부(224)에서 발생되는 내부 전원 전압(VBB/VBB2)은 음(negative) 전압 레벨을 가지고 백 바이어스 전압(VBB)이라 불릴 수 있다. 백 바이어스 전압(VBB)은 메모리 셀 어레이(111)로 제공되어 셀 트랜지스터의 누설 전류를 방지하기 위한 셀 트랜지스터의 바디 바이어스로 이용될 수 있다. 백 바이어스 전압(VBB2)는 메모리 장치(100)의 스탠바이 동작 시 셀 트랜지스터의 게이트 바이어스로 이용될 수 있다.
제7 전압 발생부(226)에서 발생되는 내부 전원 전압(VINT)은 칼럼 디코더(116)으로 제공되어 칼럼 디코더(116)의 동작 전압으로 이용될 수 있다. 칼럼 디코더(116)는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제8 전압 발생부(228)에서 발생되는 내부 전원 전압(VINT)은 주변 회로 블락(120)으로 제공되어 주변 회로 블락(120)의 동작 전압으로 이용될 수 있다. 주변 회로 블락(120)을 구성하는 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제4, 5, 7 및 8 전압 발생부들(220, 222, 226, 228)에서 발생되는 내부 전원 전압(VINT)은 동일한 전압 레벨을 가질 수 있다. 실시예에 따라, 제4, 5, 7 및 8 전압 발생부들(220, 222, 226, 228)에서 발생되는 내부 전원 전압(VINT)은 서로 다른 전압 레벨을 가질 수 있다.
메모리 장치(100a)의 저전력 소모 추세에 따라, 제1 및 제2 외부 전원 전압들(VDD1, VDD2)이 낮아질 수 있다. 제1 및 제2 외부 전원 전압들(VDD1, VDD2)이 낮아지더라도, 제2 외부 전원 전압(VDD2) 보다 높은 전압 레벨의 제1 외부 전원 전압(VDD1)에 기초하여 발생되는 제1 내부 전원 전압(VINTA)에 따라 비트라인 센스앰프가 구동될 수 있다. 이에 따라, 비트라인 센스앰프는 안정적인 동작을 수행할 수 있다. 또한, 제1 내부 전원 전압(VINTA)을 메모리 셀 어레이의 셀 플레이트 전압 또는 비트라인 프리차아지 전압의 소스 전압으로 이용하기 때문에, 리프레쉬 시간을 보장할 수 있다.
도 3은 도 1의 전압 발생 회로 블락에 포함되는 다수의 전압 발생부들을 설명하는 제2 예의 도면이다.
도 3을 참조하면, 전압 발생 회로 블락(140b)은 제1 외부 전원 전압(VDD1), 제2 외부 전원 전압(VDD2), 제3 외부 전원 전압(VDD3) 그리고 접지 전압(VSS)에 의해 구동될 수 있다. 제1 외부 전원 전압(VDD1)은 제2 외부 전원 전압(VDD2) 보다 높은 전압 레벨을 갖도록 설정되고, 제2 외부 전원 전압(VDD3)은 제3 외부 전원 전압(VDD3) 보다 높은 전압 레벨을 갖도록 설정될 수 있다. 즉, 제1 외부 전원 전압(VDD1)은 가장 높은 전압 레벨을 갖고, 제3 외부 전원 전압(VDD3)은 가장 낮은 전압 레벨을 갖도록 설정될 수 있다. 전압 발생 회로 블락(140b)에는 제1 전압 발생부(300), 제2 및 제3 전압 발생부들(310, 314) 그리고 제4 내지 제8 전압 발생부들(320, 322, 324, 326, 328)이 포함될 수 있다.
제1 전압 발생부(300)는 제1 외부 전원 전압(VDD1)에 연결될 수 있다. 제2 전압 발생부(310)와 제3 전압 발생부(314)는 제2 외부 전원 전압(VDD1)에 연결될 수 있다. 제4 전압 발생부(320), 제5 전압 발생부(322), 제6 전압 발생부(324), 제7 전압 발생부(326) 그리고 제8 전압 발생부(328)는 제3 외부 전원 전압(VDD3)에 연결될 수 있다.
제1 전압 발생부(300)는 제1 외부 전원 전압(VDD1)으로부터 차아지 펌핑 동작을 수행하여 제1 외부 전원 전압(VDD1)보다 높은 전압의 제1 내부 전원 전압(VPP)을 발생할 수 있다. 제1 내부 전원 전압(VPP)은 승압 전압(VPP)으로 불릴 수 있다. 승압 전압(VPP)은 로우 디코더(114)로 제공되어 메모리 셀 어레이(111)의 워드라인 구동 전압으로 이용될 수 있다.
또한, 제1 전압 발생부(300)는 제1 외부 전원 전압(VDD1)으로부터 전압 강하된 제2 내부 전원 전압(VEQ)을 발생할 수 있다. 제2 내부 전원 전압(VEQ)는 이퀄라이징 전압(VEQ)으로 불릴 수 있다. 이퀄라이징 전압(VEQ)은 비트라인 센스앰프(112)의 센싱 동작 전에 메모리 셀 어레이(111)의 비트라인과 상보 비트라인을 비트라인 프리차아지 전압(VBL)으로 등화시키는 등화 제어 신호(PEQi)의 구동 전압으로 이용될 수 있다. 이퀄라이징 전압(VEQ)은 제1 외부 전원 전압(VDD1)과 제2 외부 전원 전압(VDD2) 사이의 전압 레벨을 가질 수 있다.
제2 및 제3 전압 발생부들(310, 314)은 제2 외부 전원 전압(VDD2)으로부터 전압 다운된 제2 및 제3 내부 전원 전압들(VINTA, VINT_CSL)을 발생할 수 있다. 제2 내부 전원 전압(VINTA)은 메모리 셀 어레이(111)와 비트라인 센스앰프(112)로 제공될 수 있다. 제2 내부 전원 전압(VINTA)은 비트라인 센스앰프(112)의 구동 전압으로 이용되거나, 메모리 셀 어레이(111)의 셀 플레이트 전압(VCP) 및 비트라인 프리차아지 전압(VBL)의 소스 전압으로 이용될 수 있다. 제3 내부 전원 전압(VINT_CSL)은 칼럼 디코더(116)로 제공되어, 메모리 셀 어레이(111)의 비트라인을 선택하는 칼럼 선택 회로의 트랜지스터 게이팅 전압으로 이용될 수 있다. 이는 비트라인 센스앰프(112)에서 출력되는 독출 데이터 전달 및 메모리 셀 어레이(111)로의 기입 데이터 전달을 안정적으로 보장하기 위함이다. 제2 내부 전원 전압(VINTA)과 제3 내부 전원 전압(VINT_CSL)은 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
제4 내지 8 전압 발생부들(320, 322, 324, 326, 328)은 제3 외부 전원 전압(VDD2)으로부터 전압 다운된 내부 전원 전압들(VINT, VBB)을 발생할 수 있다. 제4 전압 발생부(320)에서 발생되는 내부 전원 전압(VINT)은 패드 블락(130B)으로 제공되어 패드 블락(130B)의 데이터 입출력 버퍼들의 동작 전압으로 이용될 수 있다. 데이터 입출력 버퍼들은 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제5 전압 발생부(322)에서 발생되는 내부 전원 전압(VINT)은 로우 디코더(114)로 제공되어 로우 디코더(114)의 동작 전압으로 이용될 수 있다. 로우 디코더(114)는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제6 전압 발생부(324)에서 발생되는 내부 전원 전압(VBB/VBB2)은 음(negative) 전압 레벨을 가지고 백 바이어스 전압(VBB)이라 불릴 수 있다. 백 바이어스 전압(VBB)은 메모리 셀 어레이(111)로 제공되어 셀 트랜지스터의 누설 전류를 방지하기 위한 셀 트랜지스터의 바디 바이어스로 이용될 수 있다. 백 바이어스 전압(VBB2)는 메모리 장치(100)의 스탠바이 동작 시 셀 트랜지스터의 게이트 바이어스로 이용될 수 있다.
제7 전압 발생부(326)에서 발생되는 내부 전원 전압(VINT)은 칼럼 디코더(116)으로 제공되어 칼럼 디코더(116)의 동작 전압으로 이용될 수 있다. 칼럼 디코더(116)는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제8 전압 발생부(328)에서 발생되는 내부 전원 전압(VINT)은 주변 회로 블락(120)으로 제공되어 주변 회로 블락(120)의 동작 전압으로 이용될 수 있다. 주변 회로 블락(120)을 구성하는 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부는 내부 전원 전압(VINT) 및/또는 제2 외부 전원 전압(VDD2)을 동작 전압으로 이용할 수 있다.
제4, 5, 7 및 8 전압 발생부들(320, 322, 326, 328)에서 발생되는 내부 전원 전압(VINT)은 동일한 전압 레벨을 갖고, 제2 및 제3 전압 발생부(310, 314)에서 발생되는 제2 및 제3 내부 전원 전압(VINTA, VINT_CSL) 보다 낮은 전압 레벨을 가질 수 있다. 실시예에 따라, 제4, 5, 7 및 8 전압 발생부들(320, 322, 326, 328)에서 발생되는 내부 전원 전압(VINT)은 서로 다른 전압 레벨을 가질 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 전압 발생부들을 내장하는 메모리 장치의 일부분을 설명하는 도면이다.
도 4를 참조하면, 메모리 장치(400)는 메모리 코어(500), 로컬 센스앰프(410), 입출력 센스앰프(420), 입출력 버퍼(430), 그리고 전압 발생부들(440, 450)을 포함한다.
메모리 코어(500)는 메모리 셀 어레이의 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차아지 전압(VBL)으로 프리차아지하고, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 증폭하고, 칼럼 선택 신호(CSL)에 응답하여 증폭된 전압 차를 로컬 입출력 라인쌍(LIO, LIOB)으로 제공한다. 로컬 센스앰프(410)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압 신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)으로 제공한다. 입출력 센스앰프(420)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압 신호를 증폭한다. 입출력 버퍼(430)는 입출력 센스앰프(420)의 출력을 버퍼링하여 출력 데이터(DOUT)로 출력하거나, 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(430)의 출력 데이터(DOUT)는 출력 패드를 통하여 메모리 장치(400)의 외부로 제공된다.
제1 전압 발생부(440)는 제1 외부 전원 전압(VDD1)을 이용하여 다양한 여러가지 제1 내부 전원 전압들(VPP, VINTA, VINT_CSL)을 생성한다. VPP 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용된다. VINTA 전압은 메모리 코어(500) 내 비트라인 센스앰프의 구동 전압, 메모리 셀 어레이의 셀 플레이트 전압 또는 비트라인 프리차아지 전압의 소스 전압으로 이용된다. VINT_CSL 전압은 메모리 셀 어레이의 비트라인을 선택하는 칼럼 선택 회로의 트랜지스터 게이팅 전압, 즉 칼럼 선택 신호(CSL)의 구동 전압으로 이용된다.
제2 전압 발생부(450)는 제1 외부 전원 전압(VDD1)보다 낮은 제2 외부 전원 전압(VDD2)을 이용하여 다양한 여러가지 제2 내부 전원 전압들(VINT, VBB)을 생성한다. VINT 전압은 메모리 코어(500) 이외의 주변 회로 블락의 구동 전압으로 이용된다. 예컨대, VINT 전압은 로컬 센스앰프(410), 입출력 센스앰프(420) 그리고 입출력 버퍼(430)의 동작 전압으로 이용된다. 또한, VINT 전압은 메모리 장치(400)의 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부의 동작 전압으로 이용된다. VBB 전압은 메모리 셀 어레이의 셀 트랜지스터의 바디 바이어스인 백 바이어스 전압으로, 또는 메모리 장치(400)의 스탠바이 동작 시 셀 트랜지스터의 게이트 바이어스로 이용된다.
도 5는 본 발명의 일 실시예에 따른 도 4의 메모리 코어의 구성을 설명하는 도면이다.
도 5를 참조하면, 메모리 코어(500)는 비트라인(BL)에 연결되는 제1 메모리 셀(510), 상보 비트라인(BLB)에 연결되는 제2 메모리 셀(520), 비트라인 센스앰프(530), 제1 등화기(540), 칼럼 선택 회로(550), 그리고 증폭 제어부(560)를 포함한다.
제1 메모리 셀(510)은 서로 직렬 연결되는 셀 트랜지스터(MN1) 과 셀 커패시터(CC1)를 포함한다. 제2 메모리 셀(520)은 서로 직렬 연결되는 셀 트랜지스터(MN2) 과 셀 커패시터(CC2)를 포함한다. 셀 커패시터들(CC1, CC2)의 일단에는 셀 플레이트 전압(VCP)이 인가된다. MN1 셀 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 게이트는 워드라인(WLi)에 연결된다. MN2 셀 트랜지스터의 드레인은 상보 비트라인(BLB)에 연결되고, 게이트는 워드라인(WLj)에 연결된다.
제1 등화기(540)는 NMOS 트랜지스터들(MN5, MN6, MN7)을 포함한다. MN5 트랜지스터는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 게이트에는 등화 제어 신호(PEQi)가 연결된다. MN6 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 소스는 비트라인 프리차아지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. MN7 트랜지스터는 상보 비트라인(BLB)에 연결되고, 소스는 비트라인 프리차아지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. 제1 등화기(540)는 등화 제어 신호(PEQi)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다.
비트라인 센스앰프(530)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 PMOS 트랜지스터들(MP1, MP2)과, 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 NMOS 트랜지스터들(MN3, MN4)을 포함한다. MP1, MP2 트랜지스터들은 전원 전압(VDD)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭한다. MN3, MN4 트랜지스터들은 접지 전압(VSS)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭한다.
칼럼 선택 회로(550)는 NMOS 트랜지스터들(MN8, MN9)을 포함한다. MN8 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결한다. MN9 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)을 상보 로컬 입출력 라인(LIOB)에 전기적으로 연결한다.
증폭 제어부(560)는 제2 등화기(561)와 PMOS 트랜지스터(MP3), 그리고 NMOS 트랜지스터(MN13)을 포함한다. 제2 등화기(561)는 NMOS 트랜지스터들(MN10, MN11, MN12)을 포함한다. MN10, MN11, MN12 트랜지스터들의 게이트에는 등화 제어 신호(PEQi)가 연결되고, MN11, MN12 트랜지스터들의 소스에는 비트라인 프리차아지 전압(VBL)이 연결된다. 제2 등화기(56)는 제1 전원 공급 라인(LA)을 통하여 비트라인 센스앰프(530)의 MP1, MP2 트랜지스터들의 소스와 연결되고, 제2 전원 공급 라인(LAB)을 통하여 비트라인 센스앰프(530)의 MN3, MN4 트랜지스터들의 소스와 연결된다. 제2 등화기(561)는 등화 제어 신호(PEQi)에 응답하여 제1 전원 공급 라인(LA) 및 제2 전원 공급 라인(LAB)을 비트라인 프리차아지 전압(VBL)로 프리차아지시킨다. MP3 트랜지스터는 스위치 제어 신호(LAPG)에 응답하여 제1 전원 공급 라인(LA)을 통하여 전원 전압(VDD)을 비트라인 센스앰프(530)로 제공한다. MN13 트랜지스터는 스위치 제어 신호(LANG)에 응답하여 제2 전원 공급 라인(LAB)을 통하여 접지 전압(VSS)을 비트라인 센스앰프(530)로 제공한다.
CC1 셀 커패시터에 저장된 데이터가 비트라인(BL)으로 출력될 때, 셀 커패시터(CC1)와 비트라인(BL)이 가지고 있는 커패시터 사이에 차아지 셰어링이 발생한다. 마찬가지로, CC2 셀 커패시터에 저장된 데이터가 상보 비트라인(BLB)으로 출력될 때, 셀 커패시터(CC2)와 상보 비트라인(BLB)이 가지고 있는 커패시터 사이에 차아지 셰어링이 발생한다. 메모리 셀들(510, 520)에 저장된 데이터를 효율적으로 감지하기 위하여 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 프리차아지 전압(VBL)으로 미리 프리차아지된다.
도 6a 및 도 6b는 도 5의 셀 커패시터(CC1)에 저장된 데이터 "1" 또는 "0"을 감지할 때의 비트라인과 상보 비트라인의 전압 파형을 설명하는 도면이다.
도 6a를 참조하면, 비트라인 센스앰프(530)가 데이터 "1"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 비트라인 프리차아지 전압(VBL)으로 프리차아지된 후, 비트라인(BL)은 dV1만큼 증가한다. 비트라인 센스앰프(530)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 전원 전압(VDD) 레벨이 되고, 상보 비트라인(BLB)은 접지 전압(VSS) 레벨이 된다.
도 6b를 참조하면, 비트라인 센스앰프(530)가 데이터 "0"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 비트라인 프리차아지 전압(VBL)으로 프리차아지된 후, 비트라인(BL)은 dV2 만큼 감소한다. 비트라인 센스앰프(530)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 접지 전압(VSS) 레벨이 되고, 상보 비트라인(BLB)은 전원 전압(VDD) 레벨이 된다.
도 7 및 도 8은 본 발명의 다양한 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 7을 참조하면, 메모리 모듈(700)은 다수개의 메모리 칩들(710a-710h)과 커맨드/어드레스 레지스터 칩(720), 그리고 메모리 칩들(710a-710h)에 대응적으로 연결되는 데이터 버퍼 칩들(730a-730h)을 포함한다. 커맨드/어드레스 레지스터 칩(720)은 제어 버스(722)를 통해 메모리 콘트롤러(750)로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)을 버퍼링하고 재구동하는 기능을 가질 수 있다. 커맨드/어드레스 레지스터 칩(720)에서 출력되는 커맨드(CMD) 및 어드레스(ADDR)는 제1 버스(724)를 통해 메모리 칩들(710a-710h)로 제공될 수 있다.
데이터 버퍼 칩(730a-730h) 각각은 메모리 칩(710a-710h) 각각과 대응적으로 연결될 수 있다. 데이터 버퍼 칩(730a-730h) 각각은 데이터 버스(732)를 통해 메모리 콘트롤러(750)로부터 해당 메모리 칩(710a-710h)의 데이터(DQ)를 수신하고 버퍼링하여 해당 메모리 칩(710a-710h)로 전달할 수 있다. 또한, 데이터 버퍼 칩(730a-730h) 각각은 해당 메모리 칩(710a-710h)로부터 수신되는 데이터를 데이터 버스(732)를 통해 메모리 콘트롤러(750)로 전달할 수 있다.
메모리 칩(710a-710h)은 일 예의 전압 발생 회로 블락(740)을 포함하고, 전압 발생 회로 블락(740)에는 제1 외부 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
메모리 칩(710a-710h)은 다른 예의 전압 발생 회로 블락(740)을 포함하고, 전압 발생 회로 블락(740)에는 제1 외부 전원 전압에 기초하여 제1 외부 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 외부 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 외부 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 외부 전원 전압보다 낮은 제3 외부 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고, 제2 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제3 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
도 8을 참조하면, 메모리 모듈(800)은 다수개의 메모리 칩들(810a-810h)과 커맨드/어드레스 레지스터 칩(820)을 포함한다. 커맨드/어드레스 레지스터 칩(820)은 제어 버스(822)를 통해 메모리 콘트롤러(850)로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)을 버퍼링하고 재구동하는 기능을 가질 수 있다. 커맨드/어드레스 레지스터 칩(820)에서 출력되는 커맨드(CMD) 및 어드레스(ADDR)는 제1 버스(824)를 통해 메모리 칩들(810a-810h)로 제공될 수 있다.
메모리 칩(810a-810h) 각각은 메모리 콘트롤러(850)로부터 직접 배선된 데이터 버스(832a-832h)를 통해 메모리 콘트롤러(850)와 연결될 수 있다. 메모리 칩(810a-810h) 각각은 대응적으로 연결되는 데이터 버스(832a-832h)를 통해 메모리 콘트롤러(850)로부터 데이터(DQ)를 수신할 수 있다. 메모리 칩(810a-810h) 각각에서 출력되는 데이터(DQ)는 데이터 버스(832a-832h, 832)를 통해 메모리 콘트롤러(850)로 전달될 수 있다.
메모리 칩(810a-810h)은 일 예의 전압 발생 회로 블락(840)을 포함하고, 전압 발생 회로 블락(840)에는 제1 외부 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
메모리 칩(810a-810h)은 다른 예의 전압 발생 회로 블락(840)을 포함하고, 전압 발생 회로 블락(840)에는 제1 외부 전원 전압에 기초하여 제1 외부 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 외부 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 외부 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 외부 전원 전압보다 낮은 제3 외부 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고, 제2 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제3 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
도 9는 본 발명의 실시예들에 따른 전압 발생부들을 내장한 메모리 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 9를 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 휘발성 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함할 수 있다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.
휘발성 메모리 장치(930)는 제1 외부 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
또한, 휘발성 메모리 장치(930)는 제1 외부 전원 전압에 기초하여 제1 외부 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 외부 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 외부 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 외부 전원 전압보다 낮은 제3 외부 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고, 제2 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제3 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Water Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat- Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Water-level Fabricated Package), WSP(Water-level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 10은 본 발명의 실시예들에 따른 전압 발생부들을 내장한 메모리 칩을 장착한 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 10을 참조하면, 컴퓨터 시스템(1000)은 프로세서(1010), 입출력 허브(1020), 입출력 컨트롤러 허브(1030), 적어도 하나의 메모리 모듈(1040) 및 그래픽 카드(1050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 10에는 하나의 프로세서(1010)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1010)는 메모리 모듈(1040)의 동작을 제어하는 메모리 콘트로러(1011)를 포함할 수 있다. 프로세서(1010)에 포함된 메모리 콘트롤러(1011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 메모리 콘트롤러(1011)와 메모리 모듈(1040) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1040)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(1011)는 입출력 허브(1020) 내에 위치할 수 있다. 메모리 콘트롤러(1011)를 포함하는 입출력 허브(1020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 모듈(1040)는 메모리 콘트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 칩들과 버퍼 칩을 포함할 수 있다. 메모리 칩들은 예컨대, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.
메모리 칩은 제1 외부 전원 전압에 기초하여 제1 내부 전원 전압을 생성하는 제1 전압 발생부와, 제1 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제1 내부 전원 전압보다 낮은 제2 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
또한, 메모리 칩은 제1 외부 전원 전압에 기초하여 제1 외부 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부, 제1 외부 전원 전압보다 낮은 제2 외부 전원 전압에 기초하여 제2 외부 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부, 그리고 제2 외부 전원 전압보다 낮은 제3 외부 전원 전압에 기초하여 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제2 전압 발생부를 포함할 수 있다. 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고, 제2 내부 전원 전압은 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고, 제3 내부 전원 전압은 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용될 수 있다.
입출력 허브(1020)는 그래픽 카드(1050)와 같은 장치들과 프로세서(1010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1020)는 다양한 방식의 인터페이스를 통하여 프로세서(1010)에 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 프로세서(1010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 10에는 하나의 입출력 허브(1020)를 포함하는 컴퓨팅 시스템(1000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1050)는 AGP 또는 PCIe를 통하여 입출력 허브(1020)와 연결될 수 있다. 그래픽 카드(1050)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽카드(1050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1020)는, 입출력 허브(1020)의 외부에 위치한 그래픽 카드(1050)와 함께, 또는 그래픽 카드(1050) 대신에 입출력 허브(1020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1030)는 내부 버스를 통하여 입출력 허브(1020)와 연결될 수 있다. 예를 들어, 입출력 허브(1020)와 입출력 컨트롤러 허브(1030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1010), 입출력 허브(1020) 또는 입출력 컨트롤러 허브(1030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
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  6. 삭제
  7. 삭제
  8. 제1 전원 전압에 기초하여, 상기 제1 전원 전압보다 높은 제1 내부 전원 전압을 생성하는 제1 전압 발생부;
    상기 제1 전원 전압보다 낮은 제2 전원 전압에 기초하여, 상기 제2 전원 전압보다 낮은 제2 내부 전원 전압을 생성하는 제2 전압 발생부; 및
    상기 제2 전원 전압보다 낮은 제3 전원 전압에 기초하여, 상기 제2 내부 전원 전압보다 낮은 제3 내부 전원 전압을 생성하는 제3 전압 발생부를 구비하고,
    상기 제1 내부 전원 전압은 메모리 셀 어레이의 워드라인을 구동하는 승압 전압으로 이용되고,
    상기 제2 내부 전원 전압은 상기 메모리 셀 어레이를 포함하는 코어 블락 내 비트라인 센스앰프의 구동 전압으로 이용되고,
    상기 제3 내부 전원 전압은 상기 코어 블락 이외의 주변 회로 블락의 구동 전압으로 이용되는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제2 내부 전원 전압은 상기 메모리 셀 어레이의 셀 플레이트 전압 또는 비트라인 프리차아지 전압의 소스 전압으로 이용되는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서,
    상기 제2 내부 전원 전압은 상기 메모리 셀 어레이의 비트라인을 선택하는 칼럼 선택 회로의 트랜지스터 게이팅 전압으로 이용되는 것을 특징으로 하는 메모리 장치.
  11. 제8항에 있어서,
    상기 제3 내부 전원 전압은 상기 메모리 장치의 패드 블락의 데이터 입출력 버퍼들의 동작 전압으로 이용되는 것을 특징으로 하는 메모리 장치.
  12. 제8항에 있어서,
    상기 제3 내부 전원 전압은 상기 주변 회로 블락을 구성하는 제어 로직, 로우 어드레스 멀티플렉서, 칼럼 어드레스 래치, 입출력 게이팅 회로 그리고 리프레쉬 어드레스 발생부의 동작 전압으로 이용되는 것을 특징으로 하는 메모리 장치.
  13. 제8항에 있어서, 상기 메모리 장치는
    상기 제3 전원 전압에 기초하여 상기 메모리 셀 어레이의 셀 트랜지스터의 바디 바이어스로 이용되는 백 바이어스 전압을 생성하는 제4 전압 발생부를 더 구비하고,
    상기 백 바이어스 전압은 음 전압 레벨을 갖는 것을 특징으로 하는 메모리 장치.
  14. 제13항에 있어서,
    상기 백 바이어스 전압은 상기 메모리 장치의 스탠바이 동작 시 상기 셀 트랜지스터의 게이트 바이어스로 이용되는 것을 특징으로 하는 메모리 장치.
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