KR100929848B1 - 반도체 장치 - Google Patents
반도체 장치 Download PDFInfo
- Publication number
- KR100929848B1 KR100929848B1 KR1020080013684A KR20080013684A KR100929848B1 KR 100929848 B1 KR100929848 B1 KR 100929848B1 KR 1020080013684 A KR1020080013684 A KR 1020080013684A KR 20080013684 A KR20080013684 A KR 20080013684A KR 100929848 B1 KR100929848 B1 KR 100929848B1
- Authority
- KR
- South Korea
- Prior art keywords
- internal voltage
- voltage
- external
- signal
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000001052 transient effect Effects 0.000 claims description 77
- 230000004913 activation Effects 0.000 claims description 62
- 230000004044 response Effects 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 46
- 238000001514 detection method Methods 0.000 claims description 44
- 238000005086 pumping Methods 0.000 claims description 40
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 101100102627 Oscarella pearsei VIN1 gene Proteins 0.000 description 45
- 102100031102 C-C motif chemokine 4 Human genes 0.000 description 12
- 101000777470 Mus musculus C-C motif chemokine 4 Proteins 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 102100026620 E3 ubiquitin ligase TRAF3IP2 Human genes 0.000 description 6
- 101710140859 E3 ubiquitin ligase TRAF3IP2 Proteins 0.000 description 6
- 239000012190 activator Substances 0.000 description 6
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 206010013611 Double outlet right ventricle Diseases 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 외부 전압을 이용하여 서로 다른 레벨의 내부 전압을 생성하는 반도체 장치에 관한 것으로서, 외부 전압을 공유하여 서로 다른 레벨의 내부 전압들을 각각 발생하는 복수의 비동기식 내부 전압 발생 회로를 포함하며, 상기 복수의 비동기식 내부 전압 발생 회로는 서로 다른 시점에 상기 외부 전압을 이용하여 상기 각 내부 전압의 레벨을 각 타겟 레벨로 유지시킴으로써, 상기 내부 전압들의 사용에 따른 상기 외부 전압의 노이즈 발생을 최소화시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 외부 전압을 이용하여 서로 다른 레벨의 내부 전압을 생성하는 반도체 장치에 관한 것이다.
일반적으로, 디램(DRAM)과 같은 반도체 장치는 외부 전원을 이용하여 다양한 내부 전원을 생성하여 사용한다. 예를 들어, 문턱 전압에 의한 전압 강하 없이 메모리 셀에 저장된 전원을 비트 라인에 전달하기 위해서, 디램은 외부 전압을 펌핑(Pumping)하여 상기 외부 전압보다 높은 레벨의 승압 전압을 생성하여 워드 라인으로 제공한다.
이러한 내부 전압을 생성하는 회로는 종래에, 도 1에 도시된 바와 같이, 코어 전압 VCORE를 발생하는 코어 전압 발생 회로(10)와, 승압 전압 VPP를 발생하는 승압 전압 발생 회로(14) 등으로 이루어질 수 있다.
코어 전압 발생 회로(10)는 외부 커맨드 신호, 즉, 라스 커맨드 신호 RASB에 응답하여 활성화 신호 VCORE_ACT를 제공하는 활성화부(12), 활성화 신호 VCORE_ACT에 응답하여 피드백된 코어 전압 VCORE와 기준 전압 VREF1의 전위 차를 비교 검출하고, 상기 검출 결과를 구동 신호 DRV로 출력하는 검출부(14), 및 구동 신호 DRV 에 응답하여 외부 전압 VEXT를 구동하여 코어 전압 VCORE를 발생하는 구동부(16)를 포함한다.
승압 전압 발생 회로(20)는 외부 커맨드 신호, 즉, 라스 커맨드 신호 RASB에 응답하여 활성화 신호 VPP_ACT를 제공하는 활성화부(22), 활성화 신호 VPP_ACT에 응답하여 피드백된 승압 전압 VPP와 기준 전압 VREF2를 비교 검출하고, 상기 검출 결과를 구동 신호 PPEA로 출력하는 검출부(24), 및 구동 신호 PPEA에 응답하여 외부 전압 VEXT를 펌핑하여 승압 전압 VPP를 발생하는 펌핑부(26)를 포함한다.
이러한 구성의 내부 전압 발생 회로들(10,20)을 포함하는 종래의 반도체 장치는, 도 2a에 도시된 바와 같이, 클럭 신호 CLK에 동기되어 액티브 커맨드 ACT가 입력될 때 승압 전압 VPP를 공급하여 워드 라인(WL)을 활성화시키고, 차지 쉐어링(Charge Sharing) 이후 코어 전압 VCORE를 공급하여 비트 라인 쌍(BL,/BL)을 디밸롭(Develop)시킨다.
이때, 승압 전압 VPP가 워드 라인(WL)에 공급됨에 따라 'T1' 시점에서 승압 전압 VPP의 레벨이 하강할 수 있으며, 이러한 승압 전압 VPP의 레벨 하강을 검출부(24)가 'T3' 구간 이내에 검출하지 못하여 승압 전압 VPP의 펌핑이 'T2' 시점 이후에 이루어질 수 있다.
즉, 도 2b에 도시된 바와 같이, 승압 전압 VPP가 'T1' 시점에서 기준 전압 VREF1 레벨보다 하강하는 경우, 검출부(24)와 펌핑부(26)를 통하여 승압 전압 VPP의 레벨이 상승한다. 이때, 승압 전압 'T1'의 레벨 하강을 검출부(24)를 통하여 검출하여 구동 신호 PPEA를 인에이블시키고 펌핑부(26)를 통하여 승압 전압 VPP를 펌핑하는 일련의 동작이 약 'T3' 이상이 걸리므로, 실제로는 'T2' 이후부터 승압 전압 VPP의 펌핑이 이루어진다. 이러한 승압 전압 VPP의 펌핑에 따라 'T2' 이후부터 외부 전압 VEXT의 소모가 발생한다.
또한, 'T2' 시점부터는 비트 라인(BL) 또는 비트 바 라인(BLB)으로 코어 전압 VCORE가 공급되므로, 구동부(16)가 코어 전압 VCORE를 기준 전압 VREF2 레벨로 유지하기 위하여 외부 전압 VEXT를 소모하게 된다. 즉, 'T2' 시점 이후부터는 코어 전압 VCORE의 사용으로 인하여 외부 전압 VEXT의 레벨이 하강한다.
이와 같이, 종래의 반도체 장치에서는 승압 전압 VPP의 펌핑에 따른 외부 전압 VEXT의 레벨 하강과 코어 전압 VCORE의 구동에 따른 외부 전압 VEXT의 레벨 하강이 'T2' 시점을 기준으로 거의 동시에 발생한다.
하지만, 승압 전압 VPP의 펌핑과 코어 전압 VCORE의 구동에 의해서 외부 전압 VEXT이 중복되게 사용되는 경우, 외부 전압 VEXT의 레벨 하강 피크치가 순간적으로 커져서 외부 전압 VEXT의 노이즈가 크게 발생할 수 있다.
이 경우, 칩의 특성 저하가 유발될 수 있으며, 나아가 반도체 칩의 오동작이 발생할 수 있는 문제점이 있다.
본 발명은 내부 전압들의 발생에 따른 외부 전압의 레벨 하강 피크치를 감소시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명은 외부 전압의 노이즈 발생에 따른 오동작을 방지할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일면에 따른 반도체 장치는, 외부 전압을 공유하여 서로 다른 레벨의 내부 전압들을 각각 발생하는 복수의 비동기식 내부 전압 발생 회로를 포함하며, 상기 복수의 비동기식 내부 전압 발생 회로는 서로 다른 시점에 상기 외부 전압을 이용하여 상기 각 내부 전압의 레벨을 각 타겟 레벨로 유지시킴을 특징으로 한다.
상기 구성에서, 상기 복수의 내부 전압 발생 회로는, 순차적으로 상기 외부 전압을 공급받아 상기 각 내부 전압의 사용에 따른 레벨 하강을 보상함으로써, 상기 각 내부 전압의 레벨을 상기 각 타겟 레벨로 유지시킴이 바람직하다.
다른 관점에서, 상기 복수의 비동기식 내부 전압 발생 회로는, 상기 외부 전압을 이용하여 제 1 내부 전압을 발생하고, 상기 제 1 내부 전압이 다른 회로에서 사용된 이후 상기 외부 전압을 공급받아 상기 제 1 내부 전압을 타겟 레벨로 유지시키는 제 1 비동기식 내부 전압 발생 회로; 및 상기 외부 전압을 이용하여 제 2 내부 전압을 발생하고, 상기 제 1 내부 전압이 사용되는 시점 이전에 상기 외부 전 압을 공급받아 상기 제 2 내부 전압을 타겟 레벨로 유지시키는 제 2 비동기식 내부 전압 발생 회로;를 포함함이 바람직하다.
여기서, 상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 구동하여 상기 제 1 내부 전압을 발생 및 유지하고, 상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 펌핑하여 상기 제 2 내부 전압을 발생 및 유지함이 바람직하다. 또는, 상기 제 1 및 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 각각 펌핑하여 상기 제 1 및 제 2 내부 전압을 각각 발생 및 유지함이 바람직하다.
또 다른 관점에서, 상기 복수의 비동기식 내부 전압 발생 회로는, 상기 외부 전압으로써 타겟과 동일한 레벨을 갖는 제 1 내부 전압을 발생하고, 피드백된 상기 제 1 내부 전압의 레벨에 따라 상기 외부 전압을 선택적으로 이용하여 상기 제 1 내부 전압을 상기 타겟 레벨로 유지시키는 제 1 비동기식 내부 전압 발생 회로; 및 순차적으로 상기 외부 전압을 이용하여 각각 타겟보다 높은 레벨을 갖는 제 2 내부 전압들을 발생하고, 피드백된 상기 각 제 2 내부 전압의 레벨에 따라 상기 외부 전압을 선택적으로 이용하여 상기 각 제 2 내부 전압을 상기 각 타겟 레벨로 유지시키는 복수의 제 2 비동기식 내부 전압 발생 회로;를 포함함이 바람직하다.
상기 구성에서, 상기 각 제 2 비동기식 내부 전압 발생 회로는, 초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부; 및 상기 초기 과도 구동 신호에 응답하여 상기 외부 전압으로써 초기 동작하여 타겟보다 높은 레벨을 갖는 제 2 내부 전압을 발생하고, 피드백된 상기 제 2 내부 전압의 레벨에 따라 상기 외부 전압을 이용한 후속 동작하여 상기 제 2 내부 전압을 상기 타겟 레벨로 유지시키는 내부 전압 발생 회로;를 포함함이 바람직하다.
여기서, 상기 초기 과도 구동 제어부는 상기 내부 전압 발생 회로를 동작시키는 활성화 신호를 입력받아서, 소정 펄스를 갖는 상기 초기 과도 구동 신호를 생성하여 상기 내부 전압 발생 회로로 제공하며, 상기 초기 과도 구동 신호의 펄스 폭에 대응하여 상기 내부 전압 발생 회로의 초기 동작 구간이 결정됨이 바람직하다.
한편, 상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 구동하여 상기 제 1 내부 전압을 발생 및 유지하고, 상기 제 2 비동기식 내부 전압 발생 회로들은 상기 외부 전압을 펌핑하여 상기 제 2 내부 전압을 각각 발생 및 유지함이 바람직하다.
또한, 상기 복수의 비동기식 내부 전압 발생 회로는 외부 커맨드 신호를 공통으로 입력받아 초기 활성화 시점이 결정됨이 바람직하다.
본 발명의 다른 일면에 따른 반도체 장치는, 외부 제어 신호와 피드백된 내부 전압들을 입력받으며, 상기 외부 제어 신호의 상태와 상기 피드백된 내부 전압들의 레벨 검출 결과에 따라 서로 다른 인에이블을 갖는 복수의 구동 신호들을 출력하는 구동 제어부; 및 외부 전압을 공유하며, 상기 구동 신호들의 인에이블에 응답하여 상기 외부 전압으로써 상기 내부 전압들을 각각 발생하는 복수의 내부 전압 발생부;를 포함함을 특징으로 한다.
상기 구성에서, 상기 구동 제어부는, 상기 외부 제어 신호를 이용하여 상기 구동 신호들의 초기 인에이블 구간을 서로 다르게 제어함이 바람직하다.
다른 관점에서, 상기 구동 제어부는, 상기 외부 제어 신호에 응답하여 동작하며, 피드백된 제 1 내부 전압의 레벨을 검출하여 제 1 구동 신호를 출력하는 제 1 구동 신호 출력부; 및 상기 외부 제어 신호에 응답하여 동작하며, 상기 외부 제어 신호에 의해 서로 다른 초기 인에이블 구간을 갖고 피드백된 제 2 내부 전압들의 레벨의 검출 결과에 따른 후속 인에이블 구간을 갖는 제 2 구동 신호들을 각각 출력하는 복수의 제 2 구동 신호 출력부;를 포함함이 바람직하다.
여기서, 상기 각 제 2 구동 신호 출력부는, 상기 외부 제어 신호에 응답하여 활성화 신호를 생성하는 활성화부; 상기 활성화 신호에 의해 동작하여 상기 제 2 내부 전압의 레벨을 검출하고, 상기 검출 결과를 검출 신호로 출력하는 검출부; 상기 활성화 신호에 응답하여 소정 인에이블 구간을 갖는 초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부; 및 상기 검출 신호와 상기 초기 과도 구동 신호를 조합하여 상기 제 2 구동 신호를 생성하는 구동 신호 생성부;를 포함함이 바람직하다.
상기 초기 과도 구동 제어부는 상기 검출부의 초기 동작시 출력되는 상기 검출 신호의 인에이블 구간보다 긴 인에이블 구간을 갖는 상기 초기 과도 구동 신호를 생성함이 바람직하다.
그리고, 상기 구동 신호 생성부는 상기 검출 신호와 상기 초기 과도 구동 신호 중 최소한 하나가 인에이블 상태일 때 인에이블되는 상기 제 2 구동 신호를 생성함이 바람직하다.
상기 제 1 구동 신호 출력부는, 상기 외부 제어 신호에 응답하여 활성화 신호를 생성하는 활성화부; 및 상기 활성화 신호에 의해 동작하여 상기 제 1 내부 전압의 레벨을 검출하고, 상기 검출 결과를 상기 제 1 구동 신호로 출력하는 검출부;를 포함함이 바람직하다.
한편, 상기 복수의 내부 전압 발생부는, 상기 외부 전압을 구동하여 제 1 내부 전압을 발생하는 제 1 내부 전압 발생부; 및 상기 외부 전압을 펌핑하여 제 2 내부 전압을 발생하는 제 2 내부 전압 발생부;를 포함함이 바람직하다.
그리고, 상기 외부 제어 신호는 외부 커맨드 신호임이 바람직하다.
본 발명의 또 다른 일면에 따른 반도체 장치는, 외부 제어 신호에 응답하여 외부 전압을 제 1 시점에 제 1 구동 방식으로 레벨을 변화시켜 제 1 내부 전압으로 발생하는 제 1 비동기식 내부 전압 발생 회로; 및 상기 외부 제어 신호에 응답하여 외부 전압을 제 2 시점에 제 2 구동 방식으로 레벨을 변화시켜 제 2 내부 전압으로 발생하는 제 2 비동기식 내부 전압 발생 회로;를 포함함을 특징으로 한다.
상기 구성에서, 상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 1 시점에 구동하여 상기 외부 전압을 상기 제 1 내부 전압으로 레벨을 변화시키고, 상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 2 시점에 펌핑하여 상기 외부 전압을 상기 제 2 내부 전압으로 레벨을 변화시킴이 바람직하다. 또는, 상기 제 1 및 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 1 및 제 2 시점에 각각 펌핑하여 상기 외부 전압을 상기 제 1 및 제 2 내부 전압으로 각각 레벨을 변화시킴이 바람직하다.
그리고, 상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 제어 신호에 의해 최초 동작하는 시점과 상기 제 1 내부 전압의 레벨 변화 시점에 각각 상기 제 1 구동 방식으로 동작하며, 상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 제어 신호에 의해 최초 동작하는 시점, 상기 최초 동작 시점과 상기 제 1 내부 전압의 레벨 변화 시점 사이의 시점, 및 상기 제 2 내부 전압의 레벨 변화 시점에 각각 제 2 구동 방식으로 동작함이 바람직하다.
상기 제 2 비동기식 내부 전압 발생 회로는, 상기 외부 제어 신호에 응답하여 상기 최초 동작 시점을 결정하는 활성화 신호를 생성하는 활성화부; 상기 활성화 신호에 응답하여 동작하며, 상기 제 2 내부 전압의 레벨을 검출하여 상기 제 2 내부 전압의 레벨 변화에 따른 동작 시점을 결정하는 검출 신호로 출력하는 검출부; 상기 활성화 신호에 응답하여 상기 최초 동작 시점과 상기 제 1 내부 전압의 레벨 변화 시점 사이의 동작 시점을 결정하는 초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부; 상기 검출 신호와 상기 초기 과도 구동 신호를 조합하여 구동 신호를 생성하는 구동 신호 생성부; 및 상기 구동 신호에 응답하여 상기 외부 전압을 상기 제 2 구동 방식으로 레벨을 변화시켜 상기 제 2 내부 전압으로 발생하는 내부 전압 발생부;를 포함함이 바람직하다.
여기서, 상기 초기 과도 구동 제어부는 상기 활성화 신호를 이용하여 상기 활성화 신호의 인에이블 시점부터 소정 인에이블 구간을 갖는 초기 과도 구동 신호를 생성함이 바람직하다. 특히, 상기 초기 과도 구동 신호는 상기 검출부의 초기 동작시 출력되는 검출 신호의 인에이블 구간보다 긴 인에이블 구간을 가짐이 바람 직하다.
그리고, 상기 구동 신호 생성부는 상기 검출 신호와 상기 초기 과도 구동 신호 중 최소한 하나가 인에이블 상태일 때 상기 구동 신호를 인에이블시켜 출력함이 바람직하다.
상기 제 1 비동기식 내부 전압 발생 회로는, 상기 외부 제어 신호에 응답하여 상기 초기 동작 시점을 결정하는 활성화 신호를 생성하는 활성화부; 상기 활성화 신호에 응답하여 동작하며, 상기 제 1 내부 전압의 레벨을 검출하여 상기 제 2 내부 전압의 레벨 변화에 따른 동작 시점을 결정하는 구동 신호로 출력하는 검출부; 및 상기 구동 신호에 응답하여 상기 외부 전압으로써 상기 제 1 내부 전압을 구동하는 구동부;를 포함함이 바람직하다.
한편, 상기 외부 제어 신호는 외부 커맨드 신호에 대응됨이 바람직하며, 상기 제 1 내부 전압은 코어 전압에 대응되고, 상기 제 2 내부 전압은 승압 전압에 대응됨이 바람직하다.
본 발명은 서로 다른 시점에 내부 전압들을 구동 및 펌핑하는 반도체 장치를 제공함으로써, 상기 내부 전압의 구동에 공통으로 사용되는 외부 전압의 레벨 하강 피크치를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 외부 전압을 서로 다른 시점에 사용하여 내부 전압들을 발생하는 반도체 장치를 제공함으로써, 상기 외부 전압의 노이즈를 최소화시켜 반도체 장치의 오동작을 방지할 수 있는 효과가 있다.
본 발명은 외부 전압을 공유하여 복수의 내부 전압을 발생함에 있어서 서로 다른 시점에 상기 외부 전압을 이용하여 상기 내부 전압들을 발생함으로써 상기 외부 전압의 노이즈를 최소화시킬 수 있는 반도체 장치를 제공한다.
구체적으로, 본 발명에 따른 반도체 장치는 일 실시 예로, 도 3에 도시된 바와 같이, 외부 전압 VEXT를 공유하여 서로 다른 레벨의 내부 전압 VIN1~VINn(여기서, 'n'은 2 이상의 자연수)을 각각 발생하는 복수의 비동기식 내부 전압 발생 회로(30,32,38)를 포함하며, 복수의 비동기식 내부 전압 발생 회로(30,32,38)는 서로 다른 시점에 외부 전압 VEXT을 이용하여 각 내부 전압 VIN1~VINn의 레벨을 각 타겟 레벨로 유지시킨다.
특히, 복수의 비동기식 내부 전압 발생 회로(30,32,38)는 순차적으로 외부 전압 VEXT을 공급받아 각 내부 전압 VIN1~VINn의 사용에 따른 레벨 하강을 보상함으로써, 각 내부 전압 VIN1~VINn의 레벨을 각 타겟 레벨로 유지시킬 수 있다.
이러한 복수의 비동기식 내부 전압 발생 회로(30,32,38)로서, 소정 시점에 제 1 구동 방식으로 동작하는 내부 전압 발생 회로(30)와, 내부 전압 발생 회로(30)의 동작 시점을 기준으로 서로 다른 시점에 제 2 구동 방식으로 각각 동작하는 복수의 내부 전압 발생 회로(32,38)가 개시될 수 있다.
즉, 비동기식 내부 전압 발생 회로(30)는 외부 제어 신호 CTRL에 의해 동작하며, 외부 전압 VEXT로써 초기 상기 제 1 구동 방식으로 동작하여 타겟 레벨을 갖는 내부 전압 VIN1을 발생하고, 피드백된 내부 전압 VIN1의 레벨에 따라 외부 전압 VEXT로써 후속 상기 제 1 구동 방식으로 동작하여 내부 전압 VIN1을 상기 타겟 레벨로 유지시키는 구성을 가질 수 있다.
여기서, 외부 제어 신호 CTRL는 복수의 비동기식 내부 전압 발생 회로(30,32,38)를 활성화하기 위한 신호로써 외부 커맨드 신호, 예컨대 라스 커맨드 신호 RASB 등에 대응될 수 있다. 또한, 상기 제 1 구동 방식은 외부 전압 VEXT를 구동하여 내부 전압 VIN1으로 발생하는 방식이거나, 외부 전압 VEXT를 포지티브 펌핑 또는 네거티브 펌핑하여 내부 전압 VIN1으로 발생하는 방식 등에 대응될 수 있다. 아울러, 외부 전압 VEXT은 전원 전압 VDD 또는 접지 전압 VSS에 대응될 수 있고, 상기 타겟 레벨은 기준 전압 VREF1의 레벨에 대응될 수 있다.
그리고, 복수의 비동기식 내부 전압 발생 회로(32,38)는 외부 제어 신호 CTRL에 의해 동작하며, 외부 전압 VEXT로써 초기 서로 다른 시점에 상기 제 2 구동 방식으로 동작하여 타겟 레벨보다 높은 레벨의 내부 전압들 VIN2~VINn을 각각 발생하고, 피드백된 각 내부 전압 VIN2~VINn의 레벨에 따라 외부 전압 VEXT로써 후속 상기 제 2 구동 방식으로 동작하여 각 내부 전압 VIN2~VINn을 상기 각 타겟 레벨로 유지시키는 구성을 가질 수 있다.
여기서, 상기 제 2 구동 방식은 외부 전압 VEXT를 포지티브 펌핑 또는 네거티브 펌핑하여 내부 전압 VIN2~VINn으로 각각 발생하는 방식 등에 대응될 수 있다. 또한, 상기 타겟 레벨들은 기준 전압들 VREF2~VREFn의 레벨에 각각 대응될 수 있다.
이와 같이, 본 발명에 따른 반도체 장치는 외부 전압 VEXT를 사용하는 시점 을 서로 달리하는 복수의 비동기식 내부 전압 발생 회로(30,32,38)를 포함하며, 이러한 복수의 비동기식 내부 전압 발생 회로(30,32,38)는 크게 내부 전압 VIN1이 사용되는 시점 이후부터 외부 전압 VEXT을 공급받아 내부 전압 VIN1의 레벨을 보상하는 비동기식 내부 전압 발생 회로(30)와, 내부 전압 VIN1이 사용되는 시점 이전부터 순차적으로 외부 전압 VEXT을 공급받아 내부 전압 VIN2~VINn의 레벨을 각각 보상하는 복수의 비동기식 내부 전압 발생 회로(32,38)로 구분될 수 있다.
본 발명의 실시 예에서는, 비동기식 내부 전압 발생 회로(30)가 외부 전압 VEXT를 구동하여 내부 전압 VIN1으로 발생하는 방식인 경우 복수의 비동기식 내부 전압 발생 회로(32,38)는 외부 전압 VEXT를 펌핑하여 내부 전압 VIN2~VINn로 각각 발생하는 방식이 적용될 수 있다. 이때, 외부 전압 VEXT이 전원 전압 VDD인 경우 내부 전압 VIN1은 코어 전압 VCORE, 페리 전압 VPERI 등과 같이 외부 전압 VEXT보다 낮은 레벨의 전압에 대응될 수 있고, 내부 전압 VIN2~VINn은 승압 전압 VPP 등과 같이 외부 전압 VEXT보다 높은 레벨의 전압에 대응될 수 있다.
또한, 비동기식 내부 전압 발생 회로(30)가 외부 전압 VEXT를 포지티브 펌핑하여 내부 전압 VIN1으로 발생하는 방식인 경우, 복수의 비동기식 내부 전압 발생 회로(32,38)는 외부 전압 VEXT를 포지티브 펌핑하여 내부 전압 VIN2~VINn로 각각 발생하는 방식이 적용될 수 있으며, 비동기식 내부 전압 발생 회로(30)가 외부 전압 VEXT를 네거티브 펌핑하여 내부 전압 VIN1으로 발생하는 방식인 경우, 복수의 비동기식 내부 전압 발생 회로(32,38)는 외부 전압 VEXT를 네거티브 펌핑하여 내부 전압 VIN2~VINn로 각각 발생하는 방식이 적용될 수 있다. 이때, 상기 네거티브 펌 핑 방식은 외부 전압 VEXT로서 접지 전압 VSS을 이용하며, 상기 네거티브 방식에 의해 발생하는 내부 전압은 백 바이어스 전압 VBB 등이 있다.
이들 중 대표적으로 비동기식 내부 전압 발생 회로(30)와 비동기식 내부 전압 발생 회로(32)의 구성을 도 4를 참조하여 살펴보기로 한다. 참고로, 도 4에서 비동기식 내부 전압 발생 회로(30)는 외부 전압 VEXT를 구동하는 방식을 사용하는 실시 예를 나타내고, 비동기식 내부 전압 발생 회로(32)는 외부 전압 VEXT를 펌핑하는 방식을 사용하는 실시 예를 나타낸다.
우선, 비동기식 내부 전압 발생 회로(30)는 도 4에 도시된 바와 같이, 활성화부(40), 검출부(41), 및 구동부(42)를 포함하여 구성될 수 있다.
활성화부(40)는 외부 제어 신호 CTRL에 응답하여 소정 시점에 인에이블되는 활성화 신호 ACT1을 출력한다.
검출부(41)는 활성화 신호 ACT1을 입력받아 동작하며, 피드백된 내부 전압 VIN1과 기준 전압 VREF1의 레벨을 비교 검출하여 구동 신호 DRV1으로 출력한다. 여기서, 검출부(41)는 내부 전압 VIN1이 기준 전압 VREF1의 레벨보다 높거나 낮을 때 구동 신호 DRV1을 인에이블시켜 출력함이 바람직하다.
구동부(42)는 구동 신호 DRV1에 응답하여 외부 전압 VEXT로써 내부 전압 VIN1을 발생 및 유지한다. 여기서, 구동부(42)는 구동 신호 DRV1가 인에이블되는 동안 외부 전압 VEXT을 구동하여 내부 전압 VIN1으로 발생함이 바람직하다.
상기의 구성을 갖는 비동기식 내부 전압 발생 회로(30)는 활성화 신호 ACT1이 인에이블될 때 기준 전압 VREF1 레벨을 갖는 내부 전압 VIN1을 출력하고, 이후 내부 전압 VIN1과 기준 전압 VREF1의 레벨을 비교 검출하여 내부 전압 VIN1을 기준 전압 VREF1 레벨로 유지시킨다.
다음, 비동기식 내부 전압 발생 회로(32)는 도 4에 도시된 바와 같이, 초기 과도 구동 신호 ODRV를 생성하는 초기 과도 구동 제어부(45)와, 초기 과도 구동 신호에 의해 초기 동작시 타겟보다 높은 레벨을 갖는 내부 전압 VIN2를 발생하는 내부 전압 발생 회로를 포함하여 구성될 수 있다. 여기서, 상기 내부 전압 발생 회로는 도 4의 활성화부(44), 검출부(46), 구동 신호 생성부(47), 및 펌핑부(48)를 포함한 구성에 대응될 수 있다.
활성화부(44)는 외부 제어 신호 CTRL에 응답하여 소정 시점에 인에이블되는 활성화 신호 ACT2를 출력한다.
초기 과도 구동 제어부(45)는 활성화 신호 ACT2에 응답하여 소정 펄스 폭을 갖는 초기 과도 구동 신호 ODRV를 출력한다. 여기서, 초기 과도 구동 신호 ODRV는 활성화 신호 ACT2가 인에이블되는 시점과 내부 전압 VIN1의 사용에 따른 구동 신호 DRV1의 인에이블 시점 사이에 인에이블되거나, 활성화 신호 ACT2가 인에이블되는 시점부터 소정 인에이블 구간을 갖는 것이 바람직하다.
검출부(46)는 활성화 신호 ACT2를 입력받아 동작하며, 피드백된 내부 전압 VIN2와 기준 전압 VREF2의 레벨을 비교 검출하여 검출 신호 DET로 출력한다. 여기서, 검출부(46)는 내부 전압 VIN2가 기준 전압 VREF2의 레벨보다 높거나 낮을 때 구동 신호 DRV2를 인에이블시켜 출력함이 바람직하다.
구동 신호 생성부(47)는 초기 과도 구동 신호 ODRV와 검출 신호 DET를 조합 하여 구동 신호 DRV2를 생성한다. 여기서, 구동 신호 생성부(47)는 초기 과도 구동 신호 ODRV와 검출 신호 DET 중 어느 하나가 인에이블 상태일 때 구동 신호 DRV2를 인에이블시켜 출력함이 바람직하다.
펌핑부(48)는 구동 신호 DRV2에 응답하여 외부 전압 VEXT로써 내부 전압 VIN2를 발생 및 유지한다. 여기서, 펌핑부(48)는 구동 신호 DRV2가 인에이블되는 동안 외부 전압 VEXT를 펌핑하여 내부 전압 VIN2를 발생함이 바람직하다.
이러한 비동기식 내부 전압 발생 회로(32)의 구성에서, 초기 과도 구동 제어부(45)는 일 예로, 도 5와 같이 구성될 수 있다.
도 5를 참조하면, 초기 과도 구동 제어부(45)는 활성화 신호 ACT2를 지연 반전시키는 지연 반전부(50)와, 활성화 신호 ACT2와 지연 반전부(50)의 출력을 논리 조합하여 소정 펄스를 갖는 초기 과도 구동 신호 ODRV를 출력하는 조합부(52)를 포함하여 구성될 수 있다.
여기서, 지연 반전부(50)는 직렬 연결되는 복수의 인버터(INV1)를 포함하여 구성될 수 있으며, 지연 반전부(50)에 구비되는 인버터(INV1)의 개수는 홀수임이 바람직하다.
그리고, 조합부(52)는 활성화 신호 ACT2와 지연 반전부(50)의 출력을 논리 연산하는 낸드 게이트(ND)와, 낸드 게이트(ND)의 출력을 반전하여 초기 과도 구동 신호 ODRV로 출력하는 인버터(INV2)를 포함하여 구성될 수 있다.
또한, 비동기식 내부 전압 발생 회로(32)의 구성에서, 구동 신호 생성부(47)는 일 예로, 도 6과 같이 구성될 수 있다.
도 6을 참조하면, 구동 신호 생성부(47)는 검출 신호 DET와 초기 과도 구동 신호 ODRV를 논리 연산하는 노아 게이트(NR)와, 노아 게이트(NR)의 출력을 반전하여 구동 신호 DRV2로 출력하는 인버터(INV3)를 포함하여 구성될 수 있다.
상기의 구성을 갖는 비동기식 내부 전압 발생 회로(32)는 활성화 신호 ACT2가 인에이블되는 시점과 내부 전압 VIN1의 사용에 따른 구동 신호 DRV1의 인에이블 시점 사이에서 기준 전압 VREF2 레벨을 초과하는 내부 전압 VIN2를 출력하고, 이후 내부 전압 VIN2와 기준 전압 VREF2의 레벨을 비교 검출하여 내부 전압 VIN2를 기준 전압 VREF2 레벨로 유지시킨다.
도 4의 구성에서 알 수 있듯이, 비동기식 내부 전압 발생 회로들(30,32)은 구동부(42)와 펌핑부(48)가 각각 동작하는 시점이 서로 다르도록 제어하며, 특히, 펌핑부(48)의 동작을 통해 초기에 내부 전압 VIN2의 레벨이 기준 전압 VREF2보다 높게 설정됨으로써 구동부(42)와 펌핑부(48)의 동작 시점이 서로 다르게 제어될 수 있다.
그 예로서, 도 4의 비동기식 내부 전압 발생 회로(30)가 외부 제어 신호 CTRL로서 라스 커맨드 신호 RASB를 입력받아서 코어 전압 VCORE에 대응되는 내부 전압 VIN1을 발생하고, 비동기식 내부 전압 발생 회로(30)가 외부 제어 신호 CTRL로서 라스 커맨드 신호 RASB를 입력받아서 승압 전압 VPP에 대응되는 내부 전압 VIN2를 발생하는 구성인 경우, 두 비동기식 내부 전압 발생 회로(30,32)의 동작은 다음과 같이 이루어진다.
우선, 비동기식 내부 전압 발생 회로(30)의 동작을 살펴보면, 외부 제어 신 호 CTRL이 인에이블될 때 활성화부(40)를 통하여 활성화 신호 ACT1이 발생한다. 이때, 활성화 신호 ACT1은 비트라인 쌍의 차지 쉐어링 이전에 인에이블됨이 바람직하다.
그리고, 활성화 신호 ACT1이 인에이블됨에 따라 검출부(41)를 통해 내부 전압 VIN1과 기준 전압 VREF1의 레벨 비교가 이루어진다. 이때의 내부 전압 VIN1의 레벨은 거의 제로인 상태이므로, 검출부(41)를 통하여 내부 전압 VIN1이 기준 전압 VREF1 레벨로 상승할 때까지 구동 신호 DRV1이 인에이블된다.
그리고, 구동 신호 DRV1이 인에이블되는 동안 구동부(42)를 통해 외부 전압 VEXT가 공급되어 내부 전압 VIN1이 기준 전압 VREF1 레벨로 상승한다.
그 후, 내부 전압 VIN1이 사용되는 시점, 예를 들어, 비트라인 쌍의 차지 쉐어링 이후 비트라인 쌍이 디벨롭되는 시점에서 내부 전압 VIN1의 레벨 하강이 발생하며, 내부 전압 VIN1의 레벨이 기준 전압 VREF1 레벨보다 낮아질 경우 검출부(41)를 통하여 구동 신호 DRV1이 다시 인에이블된다. 그에 따라, 구동부(42)가 동작하여 내부 전압 VIN1의 레벨이 다시 상승하며, 내부 전압 VIN1의 레벨이 기준 전압 VREF1 레벨을 초과할 때 구동 신호 DRV1이 디스에이블되어 구동부(42)의 동작이 중지된다. 이러한 동작이 반복됨에 따라 내부 전압 VIN1이 기준 전압 VREF1 레벨로 유지된다.
다음, 비동기식 내부 전압 발생 회로(32)의 동작을 살펴보면, 외부 제어 신호 CTRL이 인에이블될 때 활성화부(44)를 통하여 활성화 신호 ACT2가 발생한다. 이때, 활성화 신호 ACT2는 워드라인이 활성화되기 전에 인에이블됨이 바람직하다.
그리고, 활성화 신호 ACT2가 인에이블됨에 따라 초기 과도 구동 제어부(45)를 통해 초기 과도 구동 신호 ODRV가 발생하는 동시에 검출부(46)를 통해 검출 신호 DET가 발생한다. 여기서, 검출 신호 DET는 내부 전압 VIN2와 기준 전압 VREF2의 레벨 비교에 따라 발생하며, 내부 전압 VIN2의 레벨이 기준 전압 VREF2 레벨로 상승할 때까지 인에이블 상태로 유지된다. 또한, 초기 과도 구동 신호 DORV는 초기 과도 구동 제어부(45)의 지연 반전부(50)의 지연량에 따라 인에이블 구간이 결정되며, 검출 신호 DET보다 긴 인에이블 구간을 가진 상태로 발생한다.
초기 과도 구동 제어부(45)에서 발생한 초기 과도 구동 신호 ODRV와 검출부(46)에서 발생한 검출 신호 DET는 구동 신호 생성부(47)로 입력되고, 구동 신호 생성부(47)를 통해 초기 과도 구동 신호 ODRV와 검출 신호 DET가 조합되어 구동 신호 DRV2로 출력된다. 이때, 초기 과도 구동 신호 ODRV가 디스에이블되는 시점이 검출 신호 DET가 디스에이블되는 시점보다 뒤에 이루어지므로, 구동 신호 DRV2는 초기 과도 구동 신호 ODRV의 인에이블 구간에 대응되는 인에이블 구간을 갖는다.
그리고, 구동 신호 DRV2가 인에이블되는 동안 외부 전압 VEXT이 공급되어 내부 전압 VIN2의 레벨이 상승하며, 이때의 구동 신호 DRV2의 인에이블 구간이 초기 과도 구동 신호 ODRV의 인에이블 구간에 대응됨에 따라 내부 전압 VIN2의 레벨이 기준 전압 VREF2 레벨보다 높게 상승한다.
즉, 비동기식 내부 전압 발생 회로(32)의 초기 동작시 펌핑부(48)를 통해 과도 펌핑이 이루어짐으로써 내부 전압 VIN2가 기준 전압 VREF2 레벨보다 소정 높은 레벨로 형성된다.
그 후, 내부 전압 VIN2가 사용되는 시점, 예를 들어, 워드라인의 활성화 시점에서 내부 전압 VIN2의 레벨 하강이 발생하며, 상기 내부 전압 VIN2의 레벨이 기준 전압 VREF2의 레벨보다 하강하는 경우 검출부(46)를 통해 구동 신호 DRV2가 다시 인에이블된다. 그에 따라, 펌핑부(48)를 통하여 내부 전압 VIN2의 레벨이 다시 상승하며, 내부 전압 VIN2의 레벨이 기준 전압 VREF2 레벨을 초과할 때 구동 신호 DRV2가 디스에이블되어 펌핑부(48)의 펌핑 동작이 중지된다. 이러한 동작이 반복됨에 따라 내부 전압 VIN2가 기준 전압 VREF2 레벨로 유지된다.
이러한 승압 전압 발생 회로에 대응되는 비동기식 내부 전압 발생 회로(32)의 동작에 따른 내부 전압 VIN2의 레벨 변화는 도 7과 같이 나타날 수 있다.
도 7을 참조하면, 초기 동작시 펌핑부(48)의 과도 펌핑에 따라 내부 전압 VIN2의 레벨이 기준 전압 VREF2 레벨보다 높이 상승하고, 'T1' 시점부터 내부 전압 VIN2가 사용됨에 따라 내부 전압 VIN2의 레벨이 서서히 하강하게 된다. 이때, 비동기식 내부 전압 발생 회로(32)의 과도 펌핑은 워드라인의 활성화 시점인 'T1' 이전에 발생한다.
이후, 내부 전압 VIN2의 레벨이 서서히 하강하여 기준 전압 VREF2 레벨보다 낮아지는 시점에 도달하면, 펌핑부(48)가 다시 펌핑하여 'T4' 시점부터 내부 전압 VIN2의 레벨이 다시 상승하게 된다.
이때, 내부 전압 VIN2의 초기 과도 펌핑으로 인하여, 펌핑부(48)의 후속 펌핑 시점인 'T4'가 비동기식 내부 전압 발생 회로(30)의 후속 구동 시점인 'T2'보다 뒤에 발생한다.
즉, 비동기식 내부 전압 발생 회로(30)는 초기 정상 구동 이후 'T2' 시점에 외부 전압 VEXT로써 후속 구동하여 내부 전압 VIN1의 레벨을 상승시키므로, 'T2' 시점에 외부 전압 VEXT의 레벨 하강이 발생하며, 비동기식 내부 전압 발생 회로(32)는 초기 과도 펌핑 이후 'T2'보다 늦은 'T4' 시점에 외부 전압 VEXT로써 후속 펌핑하여 내부 전압 VIN2의 레벨을 상승시키므로, 'T4' 시점에 외부 전압 VEXT의 레벨 하강이 발생한다.
이와 같이, 내부 전압 VIN2의 초기 과도 펌핑으로 인하여 비동기식 내부 전압 발생 회로(30)의 후속 구동과 비동기식 내부 전압 발생 회로(32)의 초기 또는 후속 펌핑이 서로 다른 시점에 발생하므로, 외부 전압 VEXT의 급격한 레벨 하강이 발생하지 않는다. 따라서, 외부 전압 VEXT의 노이즈가 최소화되어 반도체 칩 전체에 미치는 오류나 특성 저하를 제거할 수 있는 효과가 있다.
또한, 두 비동기식 내부 전압 발생 회로(30,32)의 경우뿐만 아니라 도 3에 도시된 바와 같은 복수의 비동기식 내부 전압 발생 회로(30,32,38)도 동일한 구성과 동작이 적용될 수 있으므로, 외부 전압 VEXT의 노이즈 감소가 더 개선될 수 있다.
이 경우, 복수의 비동기식 내부 전압 발생 회로(32,38)의 초기 과도 구동은 각 비동기식 내부 전압 발생 회로(32,38)에 구비되는 초기 과도 구동 제어부(45)의 제어에 의해 서로 달라질 수 있다.
즉, 각 비동기식 내부 전압 발생 회로(32,38)에 구비되는 초기 과도 구동 제어부(45)는 서로 다른 인에이블 구간을 갖는 초기 과도 구동 제어 신호들 ODRV를 생성하여 비동기식 내부 전압 발생 회로들(32,38)의 초기 과도 구동 시점을 서로 다르게 제어할 수 있다.
그 예로서, 각 초기 과도 구동 제어부(45)에 구비되는 반전 지연부(50)의 인버터(INV1) 개수가 서로 다르게 구비되어 초기 과도 구동 제어부들(45)에서 발생하는 초기 과도 구동 제어 신호들 ODRV의 펄스 폭이 서로 다른 구성이 개시될 수 있다.
다른 예로서, 각 초기 과도 구동 제어부(45)에서 발생하는 초기 과도 구동 제어 신호들 ODRV의 인에이블 시점이 서로 다른 구성이 개시될 수 있으며, 상기 구성은 당업계에 널리 알려진 펄스 생성 회로를 적용하여 쉽게 구현할 수 있으므로, 자세한 설명은 생략하기로 한다.
한편, 본 발명에 따른 반도체 장치의 다른 실시 예로, 도 8에 도시된 바와 같이, 구동 제어부(80)와 복수의 내부 전압 발생부(82,84,88)를 포함하는 구성이 개시될 수 있다.
여기서, 구동 제어부(80)는 외부 제어 신호 CTRL, 기준 전압들 VREF1~VREFn, 및 피드백된 내부 전압들 VIN1~VINn을 입력받으며, 외부 제어 신호 CTRL의 상태와 피드백된 내부 전압들 VIN1~VINn의 레벨 검출 결과에 따라 서로 다른 인에이블을 갖는 복수의 구동 신호들 DRV1~DRVn을 출력한다. 여기서, 기준 전압들 VREF1~VREFn은 내부 전압들 VIN1~VINn의 타겟 레벨에 각각 대응된다.
이러한 구동 제어부(89)는 내부 전압 발생부(82)의 동작을 제어하는 구동 신호 DRV1을 출력하는 제 1 구동 신호 출력부(도시되지 않음)와, 각 내부 전압 구동 부(84,88)의 동작을 제어하는 구동 신호들 DRV2~DRVn을 각각 출력하는 복수의 제 2 구동 신호 출력부(도시되지 않음)를 포함하여 구성될 수 있다.
여기서, 상기 제 1 구동 신호 출력부는 외부 제어 신호 CTRL에 응답하여 동작하며, 피드백된 내부 전압 VIN1을 기준 전압 VREF1으로써 비교 및 검출하여 구동 신호 DRV1로 출력한다. 이러한 구동 신호 DRV1를 출력하는 상기 제 1 구동 신호 출력부는 도 4의 활성부(40)와 검출부(41)를 포함한 구성에 대응될 수 있다.
그리고, 상기 복수의 제 2 구동 신호 출력부는 외부 제어 신호 CTRL에 응답하여 동작하며, 외부 제어 신호 CTRL에 의해 서로 다른 초기 인에이블 구간을 갖고 피드백된 내부 전압들 VIN1~VINn의 레벨 검출 결과에 따른 후속 인에이블 구간을 갖는 구동 신호들 DRV2~DRVn을 각각 출력한다. 이러한 구동 신호 DRV2를 출력하는 상기 제 2 구동 신호 출력부들 중 대표적인 어느 하나는 도 4의 활성화부(44), 초기 과도 구동 제어부(45), 검출부(46), 및 구동 신호 생성부(47)를 포함한 구성에 대응될 수 있다.
복수의 내부 전압 구동부(82,84,88)는 구동 신호들 DRV1~DRVn의 인에이블에 응답하여 외부 전압 VEXT로써 내부 전압들 VIN1~VINn을 각각 발생한다. 이러한 내부 전압들 VIN1을 각각 발생하는 내부 전압 구동부(82)는 도 4의 구동부(42)를 포함한 구성에 대응될 수 있으며, 내부 전압 구동부들(82,88) 중 대표적인 어느 하나는 도 4의 펌핑부(48)를 포함한 구성에 대응될 수 있다.
상기 구성을 갖는 본 발명의 다른 실시 예에 따른 반도체 장치는 본 발명의 일 실시 예와 마찬가지로 서로 다른 시점에서 외부 전압 VEXT를 이용하여 내부 전 압들 VIN1~VINn을 발생하도록 제어함으로써, 본 발명의 일 실시 예와 동일한 효과를 얻을 수 있다.
도 1은 종래의 반도체 장치의 내부 전압 발생 회로들(10,20)을 나타내는 블럭도.
도 2a 및 도 2b는 도 1의 내부 전압 발생 회로들(10,20)의 구동 시점을 설명하기 위한 파형도.
도 3은 본 발명에 따른 반도체 장치의 일 실시 예를 나타내는 블럭도.
도 4는 도 3의 두 비동기식 내부 전압 발생 회로(30,32)의 일 실시 예를 나타내는 블럭도.
도 5는 도 4의 초기 과도 구동 제어부(45)의 일 실시 예를 나타내는 회로도.
도 6은 도 4의 구동 신호 생성부(47)의 일 실시 예를 나타내는 회로도.
도 7은 도 4의 비동기식 내부 전압 발생 회로(32)에서 출력되는 내부 전압 VIN2의 시간에 따른 전압 레벨 변화를 나타내는 파형도.
도 8은 본 발명에 따른 반도체 장치의 다른 실시 예를 나타내는 블럭도.
Claims (30)
- 외부 전압을 공유하여 서로 다른 레벨의 내부 전압들을 각각 발생하는 복수의 비동기식 내부 전압 발생 회로를 포함하며, 상기 복수의 비동기식 내부 전압 발생 회로는 서로 다른 시점에 상기 외부 전압을 이용하여 상기 각 내부 전압의 레벨을 각 타겟 레벨로 유지시킴을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 복수의 내부 전압 발생 회로는 순차적으로 상기 외부 전압을 공급받아 상기 각 내부 전압의 사용에 따른 레벨 하강을 보상함으로써, 상기 각 내부 전압의 레벨을 상기 각 타겟 레벨로 유지시키는 반도체 장치.
- 제 1 항에 있어서,상기 복수의 비동기식 내부 전압 발생 회로는,상기 외부 전압을 이용하여 제 1 내부 전압을 발생하고, 상기 제 1 내부 전압이 다른 회로에서 사용된 이후 상기 외부 전압을 공급받아 상기 제 1 내부 전압을 타겟 레벨로 유지시키는 제 1 비동기식 내부 전압 발생 회로; 및상기 외부 전압을 이용하여 제 2 내부 전압을 발생하고, 상기 제 1 내부 전압이 사용되는 시점 이전에 상기 외부 전압을 공급받아 상기 제 2 내부 전압을 타겟 레벨로 유지시키는 제 2 비동기식 내부 전압 발생 회로;를 포함하는 반도체 장 치.
- 제 3 항에 있어서,상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 구동하여 상기 제 1 내부 전압을 발생 및 유지하고, 상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 펌핑하여 상기 제 2 내부 전압을 발생 및 유지하는 반도체 장치.
- 제 3 항에 있어서,상기 제 1 및 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 각각 펌핑하여 상기 제 1 및 제 2 내부 전압을 각각 발생 및 유지하는 반도체 장치.
- 제 1 항에 있어서,상기 복수의 비동기식 내부 전압 발생 회로는,상기 외부 전압으로써 타겟과 동일한 레벨을 갖는 제 1 내부 전압을 발생하고, 피드백된 상기 제 1 내부 전압의 레벨에 따라 상기 외부 전압을 선택적으로 이용하여 상기 제 1 내부 전압을 상기 타겟 레벨로 유지시키는 제 1 비동기식 내부 전압 발생 회로; 및순차적으로 상기 외부 전압을 이용하여 각각 타겟보다 높은 레벨을 갖는 제 2 내부 전압들을 발생하고, 피드백된 상기 각 제 2 내부 전압의 레벨에 따라 상기 외부 전압을 선택적으로 이용하여 상기 각 제 2 내부 전압을 상기 각 타겟 레벨로 유지시키는 복수의 제 2 비동기식 내부 전압 발생 회로;를 포함하는 반도체 장치.
- 제 6 항에 있어서,상기 각 제 2 비동기식 내부 전압 발생 회로는,초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부; 및상기 초기 과도 구동 신호에 응답하여 상기 외부 전압으로써 초기 동작하여 타겟보다 높은 레벨을 갖는 제 2 내부 전압을 발생하고, 피드백된 상기 제 2 내부 전압의 레벨에 따라 상기 외부 전압을 이용한 후속 동작하여 상기 제 2 내부 전압을 상기 타겟 레벨로 유지시키는 내부 전압 발생 회로;를 포함하는 반도체 장치.
- 제 7 항에 있어서,상기 초기 과도 구동 제어부는 상기 내부 전압 발생 회로를 동작시키는 활성화 신호를 입력받아서, 소정 펄스를 갖는 상기 초기 과도 구동 신호를 생성하여 상기 내부 전압 발생 회로로 제공하며, 상기 초기 과도 구동 신호의 펄스 폭에 대응하여 상기 내부 전압 발생 회로의 초기 동작 구간이 결정되는 반도체 장치.
- 제 6 항에 있어서,상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 구동하여 상기 제 1 내부 전압을 발생 및 유지하고, 상기 제 2 비동기식 내부 전압 발생 회로들은 상기 외부 전압을 펌핑하여 상기 제 2 내부 전압을 각각 발생 및 유지하는 반도체 장치.
- 제 1 항에 있어서,상기 복수의 비동기식 내부 전압 발생 회로는 외부 커맨드 신호를 공통으로 입력받아 초기 활성화 시점이 결정되는 반도체 장치.
- 외부 제어 신호와 피드백된 내부 전압들을 입력받으며, 상기 외부 제어 신호의 상태와 상기 피드백된 내부 전압들의 레벨 검출 결과에 따라 서로 다른 인에이블을 갖는 복수의 구동 신호들을 출력하는 구동 제어부; 및외부 전압을 공유하며, 상기 구동 신호들의 인에이블에 응답하여 상기 외부 전압으로써 상기 내부 전압들을 각각 발생하는 복수의 내부 전압 발생부;를 포함함을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 구동 제어부는 상기 외부 제어 신호를 이용하여 상기 구동 신호들의 초기 인에이블 구간을 서로 다르게 제어하는 반도체 장치.
- 제 11 항에 있어서,상기 구동 제어부는,상기 외부 제어 신호에 응답하여 동작하며, 피드백된 제 1 내부 전압의 레벨 을 검출하여 제 1 구동 신호를 출력하는 제 1 구동 신호 출력부; 및상기 외부 제어 신호에 응답하여 동작하며, 상기 외부 제어 신호에 의해 서로 다른 초기 인에이블 구간을 갖고 피드백된 제 2 내부 전압들의 레벨의 검출 결과에 따른 후속 인에이블 구간을 갖는 제 2 구동 신호들을 각각 출력하는 복수의 제 2 구동 신호 출력부;를 포함하는 반도체 장치.
- 제 13 항에 있어서,상기 각 제 2 구동 신호 출력부는,상기 외부 제어 신호에 응답하여 활성화 신호를 생성하는 활성화부;상기 활성화 신호에 의해 동작하여 상기 제 2 내부 전압의 레벨을 검출하고, 상기 검출 결과를 검출 신호로 출력하는 검출부;상기 활성화 신호에 응답하여 소정 인에이블 구간을 갖는 초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부; 및상기 검출 신호와 상기 초기 과도 구동 신호를 조합하여 상기 제 2 구동 신호를 생성하는 구동 신호 생성부;를 포함하는 반도체 장치.
- 제 14 항에 있어서,상기 초기 과도 구동 제어부는 상기 검출부의 초기 동작시 출력되는 상기 검출 신호의 인에이블 구간보다 긴 인에이블 구간을 갖는 상기 초기 과도 구동 신호를 생성하는 반도체 장치.
- 제 14 항에 있어서,상기 구동 신호 생성부는 상기 검출 신호와 상기 초기 과도 구동 신호 중 최소한 하나가 인에이블 상태일 때 인에이블되는 상기 제 2 구동 신호를 생성하는 반도체 장치.
- 제 13 항에 있어서,상기 제 1 구동 신호 출력부는,상기 외부 제어 신호에 응답하여 활성화 신호를 생성하는 활성화부; 및상기 활성화 신호에 의해 동작하여 상기 제 1 내부 전압의 레벨을 검출하고, 상기 검출 결과를 상기 제 1 구동 신호로 출력하는 검출부;를 포함하는 반도체 장치.
- 제 11 항에 있어서,상기 복수의 내부 전압 발생부는,상기 외부 전압을 구동하여 제 1 내부 전압을 발생하는 제 1 내부 전압 발생부; 및상기 외부 전압을 펌핑하여 제 2 내부 전압을 발생하는 제 2 내부 전압 발생부;를 포함하는 반도체 장치.
- 제 11 항에 있어서,상기 외부 제어 신호는 외부 커맨드 신호인 반도체 장치.
- 외부 제어 신호에 응답하여 외부 전압을 제 1 시점에 제 1 구동 방식으로 레벨을 변화시켜 제 1 내부 전압으로 발생하는 제 1 비동기식 내부 전압 발생 회로; 및상기 외부 제어 신호에 응답하여 외부 전압을 제 2 시점에 제 2 구동 방식으로 레벨을 변화시켜 제 2 내부 전압으로 발생하는 제 2 비동기식 내부 전압 발생 회로;를 포함하는 반도체 장치.
- 제 20 항에 있어서,상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 1 시점에 구동하여 상기 외부 전압을 상기 제 1 내부 전압으로 레벨을 변화시키고, 상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 2 시점에 펌핑하여 상기 외부 전압을 상기 제 2 내부 전압으로 레벨을 변화시키는 반도체 장치.
- 제 20 항에 있어서,상기 제 1 및 제 2 비동기식 내부 전압 발생 회로는 상기 외부 전압을 상기 제 1 및 제 2 시점에 각각 펌핑하여 상기 외부 전압을 상기 제 1 및 제 2 내부 전압으로 각각 레벨을 변화시키는 반도체 장치.
- 제 20 항에 있어서,상기 제 1 비동기식 내부 전압 발생 회로는 상기 외부 제어 신호에 의해 최초 동작하는 시점과 상기 제 1 내부 전압의 레벨 변화 시점에 각각 상기 제 1 구동 방식으로 동작하며,상기 제 2 비동기식 내부 전압 발생 회로는 상기 외부 제어 신호에 의해 최초 동작하는 시점, 상기 최초 동작하는 시점과 상기 제 1 내부 전압의 레벨 변화 시점 사이의 시점, 및 상기 제 2 내부 전압의 레벨 변화 시점에 각각 제 2 구동 방식으로 동작하는 반도체 장치.
- 제 23 항에 있어서,상기 제 2 비동기식 내부 전압 발생 회로는,상기 외부 제어 신호에 응답하여 상기 최초 동작하는 시점을 결정하는 활성화 신호를 생성하는 활성화부;상기 활성화 신호에 응답하여 동작하며, 상기 제 2 내부 전압의 레벨을 검출하여 상기 제 2 내부 전압의 레벨 변화에 따른 동작 시점을 결정하는 검출 신호로 출력하는 검출부;상기 활성화 신호에 응답하여 상기 최초 동작하는 시점과 상기 제 1 내부 전압의 레벨 변화 시점 사이의 동작 시점을 결정하는 초기 과도 구동 신호를 생성하는 초기 과도 구동 제어부;상기 검출 신호와 상기 초기 과도 구동 신호를 조합하여 구동 신호를 생성하는 구동 신호 생성부; 및상기 구동 신호에 응답하여 상기 외부 전압을 상기 제 2 구동 방식으로 레벨을 변화시켜 상기 제 2 내부 전압으로 발생하는 내부 전압 발생부;를 포함하는 반도체 장치.
- 제 24 항에 있어서,상기 초기 과도 구동 제어부는 상기 활성화 신호를 이용하여 상기 활성화 신호의 인에이블 시점부터 소정 인에이블 구간을 갖는 초기 과도 구동 신호를 생성하는 반도체 장치.
- 제 25 항에 있어서,상기 초기 과도 구동 신호는 상기 검출부의 초기 동작시 출력되는 검출 신호의 인에이블 구간보다 긴 인에이블 구간을 갖는 반도체 장치.
- 제 24 항에 있어서,상기 구동 신호 생성부는 상기 검출 신호와 상기 초기 과도 구동 신호 중 최소한 하나가 인에이블 상태일 때 상기 구동 신호를 인에이블시켜 출력하는 반도체 장치.
- 제 23 항에 있어서,상기 제 1 비동기식 내부 전압 발생 회로는,상기 외부 제어 신호에 응답하여 상기 최초 동작하는 시점을 결정하는 활성화 신호를 생성하는 활성화부;상기 활성화 신호에 응답하여 동작하며, 상기 제 1 내부 전압의 레벨을 검출하여 상기 제 2 내부 전압의 레벨 변화에 따른 동작 시점을 결정하는 구동 신호로 출력하는 검출부; 및상기 구동 신호에 응답하여 상기 외부 전압으로써 상기 제 1 내부 전압을 구동하는 구동부;를 포함하는 반도체 장치.
- 제 20 항에 있어서,상기 외부 제어 신호는 외부 커맨드 신호에 대응되는 반도체 장치.
- 제 20 항에 있어서,상기 제 1 내부 전압은 코어 전압에 대응되고, 상기 제 2 내부 전압은 승압 전압에 대응되는 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080013684A KR100929848B1 (ko) | 2008-02-14 | 2008-02-14 | 반도체 장치 |
| US12/205,975 US8749299B2 (en) | 2008-02-14 | 2008-09-08 | Semiconductor device generating varied internal voltages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080013684A KR100929848B1 (ko) | 2008-02-14 | 2008-02-14 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090088255A KR20090088255A (ko) | 2009-08-19 |
| KR100929848B1 true KR100929848B1 (ko) | 2009-12-08 |
Family
ID=40954569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080013684A Expired - Fee Related KR100929848B1 (ko) | 2008-02-14 | 2008-02-14 | 반도체 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8749299B2 (ko) |
| KR (1) | KR100929848B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101523985B1 (ko) | 2008-12-12 | 2015-05-29 | 삼성전자주식회사 | 무선 통신 시스템에서 단말의 채널 품질 지시자를 이용한 제어 채널 요소 검출 방법 및 장치 |
| JP2010176742A (ja) * | 2009-01-29 | 2010-08-12 | Elpida Memory Inc | 半導体装置及びデータ処理システム |
| KR102171261B1 (ko) * | 2013-12-27 | 2020-10-28 | 삼성전자 주식회사 | 다수의 전압 발생부들을 갖는 메모리 장치 |
| US9740230B1 (en) * | 2016-06-23 | 2017-08-22 | Semiconductor Manufacturing International (Shanghai) Corporation | Voltage-adjusting device and related voltage-adjusting method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087813A (ko) * | 2002-05-10 | 2003-11-15 | 삼성전자주식회사 | 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 |
| KR20060135367A (ko) * | 2005-06-24 | 2006-12-29 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20070001729A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 내부전압 자동 변경이 가능한 반도체장치의내부전압발생회로 |
| KR20070033641A (ko) * | 2005-09-22 | 2007-03-27 | 주식회사 하이닉스반도체 | 내부전원 드라이버 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288588A (ja) * | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体回路装置 |
| US6411157B1 (en) * | 2000-06-29 | 2002-06-25 | International Business Machines Corporation | Self-refresh on-chip voltage generator |
| KR100604657B1 (ko) * | 2004-05-06 | 2006-07-25 | 주식회사 하이닉스반도체 | 최적화된 내부전압을 공급할 수 있는 전원공급회로를구비하는 반도체 메모리 장치 |
| KR100714270B1 (ko) * | 2005-02-17 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치에서의 차아지 펌핑회로 |
| KR100728553B1 (ko) * | 2005-09-12 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 집적회로 및 그 내부전압 제어방법 |
| US7443230B2 (en) * | 2006-08-10 | 2008-10-28 | Elite Semiconductor Memory Technology Inc. | Charge pump circuit |
| US7782091B2 (en) * | 2006-11-14 | 2010-08-24 | Aptina Imaging Corporation | Apparatus, system, and method for driver circuits |
| US20090168583A1 (en) * | 2007-12-26 | 2009-07-02 | Hynix Semiconductor Inc. | Internal voltage generator of semiconductor memory device |
-
2008
- 2008-02-14 KR KR1020080013684A patent/KR100929848B1/ko not_active Expired - Fee Related
- 2008-09-08 US US12/205,975 patent/US8749299B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030087813A (ko) * | 2002-05-10 | 2003-11-15 | 삼성전자주식회사 | 반도체 메모리 장치의 내부전원전압 발생회로 및내부전원전압 제어방법 |
| KR20060135367A (ko) * | 2005-06-24 | 2006-12-29 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20070001729A (ko) * | 2005-06-29 | 2007-01-04 | 주식회사 하이닉스반도체 | 내부전압 자동 변경이 가능한 반도체장치의내부전압발생회로 |
| KR20070033641A (ko) * | 2005-09-22 | 2007-03-27 | 주식회사 하이닉스반도체 | 내부전원 드라이버 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8749299B2 (en) | 2014-06-10 |
| KR20090088255A (ko) | 2009-08-19 |
| US20090206914A1 (en) | 2009-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7982530B2 (en) | Internal voltage generating apparatus and method for controlling the same | |
| US7733162B2 (en) | Plumping voltage generating circuit | |
| US8040177B2 (en) | Internal voltage generating circuit of semiconductor device | |
| US7567469B2 (en) | Over driving pulse generator | |
| KR100798797B1 (ko) | 내부전압 발생장치를 구비하는 반도체메모리소자 및 그의구동방법 | |
| KR100929848B1 (ko) | 반도체 장치 | |
| US7623394B2 (en) | High voltage generating device of semiconductor device | |
| KR20080043559A (ko) | 반도체 메모리 장치의 전압 생성 회로 및 방법 | |
| JP2005158224A (ja) | オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法 | |
| KR20100114241A (ko) | 라이트 전압을 생성하는 비휘발성 반도체 메모리 회로 | |
| US7936613B2 (en) | Semiconductor memory device | |
| KR100406540B1 (ko) | 반도체기억장치내 감지 증폭기의 오버 드라이빙 제어회로및 방법 | |
| KR100904426B1 (ko) | 내부 전압 생성 회로 | |
| US7599240B2 (en) | Internal voltage generator of semiconductor memory device | |
| US7978536B2 (en) | Semiconductor memory device and method of operating the same | |
| KR100925391B1 (ko) | 반도체 메모리 장치의 디스차지 회로 | |
| US7652933B2 (en) | Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption | |
| US20100052776A1 (en) | Internal voltage generating circuit | |
| KR100613445B1 (ko) | 고전압 감지회로 및 이를 이용한 고전압 펌핑장치 | |
| KR100702771B1 (ko) | 안정적인 내부 전압을 발생하는 반도체 메모리 장치의 내부전압 발생 회로 | |
| KR100996192B1 (ko) | 파워 업 신호 생성회로 | |
| KR100911202B1 (ko) | 내부 전압 생성 회로 및 내부 전압 생성 방법 | |
| KR100706834B1 (ko) | 반도체 메모리 장치의 기판 바이어스 전압 제어 회로 | |
| KR101019992B1 (ko) | 반도체 메모리 회로 | |
| KR20090003662A (ko) | 반도체 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20080214 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20090717 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20091013 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20091126 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20091127 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20121022 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20121022 Start annual number: 4 End annual number: 4 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |