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KR101620348B1 - 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템 - Google Patents

내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템 Download PDF

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KR101620348B1
KR101620348B1 KR1020090098773A KR20090098773A KR101620348B1 KR 101620348 B1 KR101620348 B1 KR 101620348B1 KR 1020090098773 A KR1020090098773 A KR 1020090098773A KR 20090098773 A KR20090098773 A KR 20090098773A KR 101620348 B1 KR101620348 B1 KR 101620348B1
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South Korea
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internal power
channel
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power supply
channels
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이호철
유장우
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삼성전자주식회사
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Abstract

본 발명은 멀티채널 메모리 장치의 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템이 개시된다.
그 멀티채널 메모리 장치의 내부전원 발생장치는 복수의 채널을 포함하는 반도체 메모리 장치의 내부전원 발생장치에 있어서, 외부전원으로부터 기준전압을 발생하는 기준전압발생부; 복수의 채널 각각에 대해 할당되며, 그 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 복수의 채널 각각의 내부전원을 피드백하여 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부; 복수의 채널 각각에 대해 하나씩 할당되며, 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 내부전원의 구동능력을 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 멀티채널 메모리의 모든 채널에서 동일하게 사용하는 기준전압 발생기를 공유함으로써, 큰 면적을 차지하는 저항을 공유하여 메모리 칩의 크기(chip size)를 최소화할 수 있다.
멀티채널 메모리, 내부전원, 기준전압

Description

내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템{Apparatus for generating internal power supply and multichannel memory having the same, and processing system employing the multichannel memory}
본 발명은 메모리 장치에 관한 것으로, 특히 멀티채널 메모리 장치의 내부전원 생성장치 및 이를 채용한 멀티채널 메모리 장치, 그리고 그 메모리 장치를 탑재한 프로세싱 시스템에 관한 것이다.
일반적으로 메모리의 경우 외부전원이 공급될 때 발생하는 전압 변동 (fluctuation)을 해소하기 위해 별도의 내부 전원발생성부(internal power supply generator)를 구비하여 내부 회로의 전원전압으로 사용하고 있다. 메모리 장치에 사용되는 내부전원으로는 주변회로(peri) 블록, 코어(core) 블록에 사용되는 전압레벨에 따라 또는 특정 용도에 따른 전압 레벨에 따라 주변회로용 전압(VINT), 셀어레이(cell array)용 전압(VINTA), 승압전압(VPP), 비트라인(bit line) 전압(VBL) 등 다양하며, 이와 같은 다양한 전압 레벨을 만들기 위해 다양한 종류의 기준전압 발생부(generator)를 채택하고 있다.
본 발명이 이루고자 하는 기술적 과제는 멀티채널 메모리 장치의 내부 전원 발생장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 내부전원 발생장치를 구비한 멀티채널 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 멀티채널 메모리 장치를 탑재한 프로세싱 시스템을 제공하는 것이다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 멀티채널 메모리 장치의 내부 전원 발생장치는, 복수의 채널을 포함하는 반도체 메모리 장치의 내부전원 발생장치에 있어서, 외부전원으로부터 기준전압을 발생하는 기준전압발생부; 상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부; 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력을 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 한다.
본 발명의 실시예들에 따라, 상기 복수의 채널상태 검출부 각각은 상기 복수 의 채널 각각에 할당된 제어 신호, DRAM을 예시로 하면 로우 어드레스 스트로브(RAS) 신호, 컬럼 어드레스 스트로브(CAS) 신호, 칩선택(CS) 신호, 라이트 인에이블(WE) 신호 및 클럭 인에이블(CKE) 신호를 이용하여 채널 별로 메모리의 동작상태를 검출할 수 있다.
본 발명의 실시예들에 따라, 상기 메모리의 동작상태는 DRAM을 예시로 하면 액티브(Active), 오토 리프레쉬(Auto Refresh), 셀프 리프레쉬(Self Refresh), 읽기(Read), 쓰기(Write), 프리차아지(Precharge), 액티브 파워 다운(Active Power Down), 프리차아지 파워다운(Precharge Power Down), 딥 파워다운(Deep Power Down)등의 동작상태를 포함할 수 있다.
본 발명의 실시예들에 따라, 상기 내부전원 제어부는 상기 검출된 동작상태에 따라 상기 내부전원 발생부에서 내부 전원 발생에 필요한 전류 및 출력되는 전류의 크기를 조절할 수 있다.
본 발명의 실시예들에 따라, 상기 복수의 내부전원 제어부는 상기 복수의 채널 중 어느 하나의 채널의 동작 상태가 소정의 동작상태로 검출되면, 나머지 채널의 내부 전원 제어부 동작상태도 상기 검출된 소정의 동작상태와 동일하게 상기 내부전원의 구동능력을 제어할 수 있다.
본 발명의 실시예들에 따라, 상기 기준전압 발생부는 외부전원을 저항이나 트랜지스터를 이용하여 분압하여 기준전압을 발생할 수 있다.
본 발명의 실시예들에 따라, DRAM을 예시로 하면 상기 복수의 내부 전원은 주변회로용 전압(VINT), 셀어레이(cell array) 전압(VINTA), 승압전압(VPP), 비트 라인(bit line) 전압(VBL) 중에서 어느 하나가 될 수 있다.
본 발명의 실시예들에 따라, 상기 기준전압 발생부 및 복수의 내부전원 발생부는 기준전압 및 내부 전원 별로 각각 존재한다.
본 발명의 실시예들에 따라, 상기 내부전원 발생부 각각은 상기 기준전압과 상기 내부전원의 피드백된 전압을 비교하는 회로를 채널 별로 분리하여 포함할 수 있다.
본 발명의 실시예들에 따라, 상기 복수의 채널 각각은 채널 별로 분리된 입/출력 포트를 구비하며, 채널 별로 독립된 커맨드를 수행할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 멀티채널 메모리 장치의 내부 전원 발생장치는, 복수의 채널을 포함하는 반도체 메모리 장치의 내부전원 발생장치에 있어서, 외부전원으로부터 기준전압을 발생하는 기준전압발생부; 및 상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 일면에 따른 멀티채널 메모리 장치는, 채널 별로 분리된 입출력 포트를 구비하고, 채널 별로 별도의 동작이 가능한 복수의 채널 메모리; 외부전원으로부터 기준전압을 발생하는 기준전압발생부; 및 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하여 상기 복수의 채널 메모리 각각에 대해 전원을 공급하는 복수의 내부전원부를 포함 하고, 상기 복수의 내부전원부 각각은 상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부; 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력을 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 다른 일면에 따른 멀티채널 메모리 장치는, 채널 별로 분리된 입/출력 및 어드레스/커맨드 포트를 갖고 채널 별로 별도의 동작이 가능한 멀티채널 메모리부; 및 상기 멀티채널 메모리부 각각에 전원을 공급하는 내부전원공급부를 포함하고, 상기 내부전원공급부는 외부전원으로부터 상기 복수의 채널에 공통으로 사용되는 기준전압을 발생하는 기준전압발생부; 및 상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부를 포함하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 해결하기 위하여, 본 발명의 또 다른 일면에 따른 멀티채널 메모리 장치를 구비한 프로세서 시스템은, 프로세서; 상기 프로세서의 명령에 의해 데이터를 읽고 쓰는 멀티채널 메모리; 및 상기 멀티채널 메모리에 저 장되는 데이터를 입출력하는 I/O 디바이스를 포함하고, 상기 멀티채널 메모리는 채널 별로 분리된 입출력 포트를 구비하고, 채널 별로 별도의 동작이 가능한 복수의 채널 메모리; 외부전원으로부터 기준전압을 발생하는 기준전압발생부; 및 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하여 상기 복수의 채널 메모리 각각에 대해 전원을 공급하는 복수의 내부전원부를 포함하고, 상기 복수의 내부전원부 각각은 상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부; 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및 상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력을 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 한다.
상술한 본 발명에 따른 멀티채널 메모리 장치의 내부전원 발생장치에 의하면, 모든 채널에서 동일하게 사용하는 기준전압 발생기를 공유함으로써, 큰 면적을 차지하는 저항을 공유하여 메모리 칩의 크기(chip size)를 최소화할 수 있다.
또한 이를 통해 각 채널 별 내부 전원을 검출하고 구동하는 회로를 채널 별로 분리하고 구비할 수 있다. 독립된 채널 별 동작에 따른 채널 별 내부 전원의 제어가 가능하여 안정된 채널의 동작을 보장할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 단일 채널 메모리 장치의 일예에 대한 구성을 블록도로 도시한 것으로서, 상기 단일 채널 메모리 장치는 n개의 메모리 뱅크를 구비하고 있으며, 하나의 입출력포트를 통해 하나의 동작, 예를 들어 액티브 커맨드(active command)를 수행한다.
도 2는 멀티 채널 메모리 장치의 일예에 대한 구성을 블록도로 도시한 것으로서, 상기 멀티채널 메모리 장치는 n개의 채널을 구비하고 있으며 각 채널 별로 독립된 메모리 영역이 존재하며 각 채널 별로 독립적으로 커맨드(command)를 수행한다. 예를 들어, 제1채널(Ch-1)은 액티브(Active) 상태에서 동작하고, 제2채널(Ch-2)은 리프레쉬(Refresh) 동작을 수행하고, 제3채널(Ch-3)은 스탠바이(Stand-by) 상태이고, 제4채널(Ch-4)은 파워 다운(Power Down) 상태로 채널 별로 각각 독립적인 동작을 수행할 수 있다.
일반적으로 1-채널(channel) 메모리에서 동일한 동작을 수행하는 경우 각각의 내부전원 발생부는 해당 동작에 따른 메모리 칩 내부의 전원 레벨을 피드백(feedback) 받아 전원 공급여부를 결정한다. 그러나 독립된 동작을 하는 멀티채 널(multi-channel)로 구성된 메모리의 경우에는 각 채널의 동작에 따른 각 영역의 전원 레벨이 차이가 있을 수 있으므로 내부전원 공급 방법을 다르게 할 필요가 있다.
도 3은 본 발명에 따른 멀티 채널 메모리 장치의 내부전원 발생 장치에 대한 일 실시예를 블록도로 도시한 것이다. 본 발명에 따른 멀티채널 메모리 장치의 내부전원 발생장치의 일실시예는 기준전압 발생부(300) 및 복수 개의 내부전원 발생부(310, 320, 330)를 포함하여 이루어진다. 상기 멀티채널 메모리 장치의 내부전원 발생장치의 일실시예는 복수 개의 내부전원 제어부(314, 324, 334) 및 복수 개의 채널 상태검출부(318, 328, 338)를 더 포함하는 것이 바람직하다. 상기 복수의 채널 각각은 채널 별로 분리된 입/출력 포트를 구비하며, 채널 별로 독립된 커맨드를 수행한다.
기준전압 발생부(300)는 외부전원을 이용하여 상기 복수 개의 내부전원 발생부(310, 320, 330)채널에 공통으로 사용되는 기준전압을 발생한다.
복수 개의 내부전원 발생부(310, 320, 330)는 각각 채널에 하나씩 할당되며, 기준전압발생부(300)에서 발생된 기준전압을 공통으로 사용하고, 상기 복수의 채널에 사용되는 내부전원을 피드백 하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생한다.
복수 개의 채널상태 검출부(318, 328, 338)는 복수의 채널 각각에 대해 하나씩 할당되며, 상기 복수의 채널 각각의 동작상태를 검출한다.
복수 개의 내부전원 제어부(314, 324, 334)는 복수의 채널 각각에 대해 하나 씩 할당되며, 채널상태 검출부(318, 328, 338)에서 채널 별로 검출된 동작상태에 따라 내부전원 발생부(310, 320, 330)의 동작 여부 및 내부전원 구동능력을 제어한다.
그리고 복수 개의 내부전원 제어부(314, 324, 334)는 필요에 따라 다음과 같이 동작하게 할 수도 있다. 즉, 복수의 채널 중 어느 하나의 채널 동작 상태가 소정의 동작상태로 검출되면, 나머지 채널의 동작상태도 상기 검출된 소정의 동작상태와 동일하게 상기 내부전원의 동작 여부 및 구동능력을 제어하는 것으로 실시될 수도 있다. 예를 들어, 제1채널 상태검출부(318)에서 제1채널이 액티브(active) 상태로 검출되면, 제1내부전원 제어부(314)는 제1내부전원발생부(310)의 전원 구동능력을 액티브 상태에 상응하도록 제어한다. 이 때, 나머지 채널인 제2채널, 제n채널에 대해서도 상기 제2내부전원 제어부(324) 및 제n내부전원 제어부(334)도 제1내부전원 제어부(314)와 마찬가지로 제2내부전원 발생부(320)와 제n내부전원발생부(330)의 구동능력을 액티브 상태에 상응하도록 제어한다.
도 4는 도 3에 도시된 본 발명의 일실시예에 따른 멀티채널 메모리 장치의 내부전원 발생장치의 보다 세부적인 구성을 블록도로 도시한 것이다. 도 4에 도시된 기준전압 발생부(400), 복수 개의 채널 별 내부전원 발생부(410, 420, 430), 복수 개의 내부전원 제어부(414, 424, 434) 및 복수 개의 채널 상태검출부(418, 428, 438)는 도 3의 기준전압 발생부(300), 복수 개의 채널 별 내부전원 발생부(310, 320, 330), 복수 개의 내부전원 제어부(314, 324, 334) 및 복수 개의 채널 상태검출부(318, 328, 338)에 각각 상응한다.
기준전압 발생부(400)는 외부전원을 상기 기준전압을 발생함에 있어, 저항이나 트랜지스터(402, 404)를 이용하여 외부전원을 분압하여 기준전압을 발생할 수 있다. 상기 기준전압이 사용되는 내부 전원으로는 DRAM을 예시로 하여 멀티채널 메모리 장치의 내부 전원으로 사용되는 주변회로용 전압(VINT), 셀어레이(cell array)용 전압(VINTA), 승압전압(VPP), 비트라인(bit line) 전압(VBL) 등이 있다.
그리고 기준전압 발생부(400) 및 복수의 내부전원 발생부(410, 420, 430)는 상기 기준전압 및 내부 전원 별로 각각 존재하는 것이 바람직하다.
복수 개의 내부전원 발생부(410, 420, 430)는 기준전압 발생부(400)에서 출력된 기준전압(Vref)을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원(Vint_ch1, Vint_ch2, Vint_chn)을 피드백 하여 비교기(412, 422, 432)에서 상기 기준전압(Vref)과 비교하여 채널 별로 내부전원을 발생한다.
그리고 도 4에 도시된 바와 같이 내부전원 발생부(410, 420, 430) 각각은 기준전압(Vref)과 내부전원의 피드백 된 전압(Vint_ch1, Vint_ch2, Vint_chn)을 비교하는 회로가 각각 채널 별로 존재한다.
복수 개의 채널상태 검출부(418, 428, 438) 각각은 상기 복수의 채널 각각에 할당된 컨트롤 신호, DRAM을 예시로 하면 로우 어드레스 스트로브(raw address strobe, RAS) 신호, 컬럼 어드레스 스트로브(column address strobe, CAS) 신호, 칩 선택(chip selection, CS) 신호, 라이트 인에이블(write enable, WE) 신호 및 클럭 인에이블(clock enable, CKE) 신호를 이용하여 채널 별로 메모리의 동작상태를 검출한다. 상기 메모리의 동작상태는 DRAM을 예시로 하면 액티브(Active), 오 토 리프레쉬(Auto Refresh), 셀프 리프레쉬(Self Refresh), 읽기(Read), 쓰기(Write), 프리차지(Precharge), 액티브 파워 다운(Active Power Down), 프리차지 파워다운(Precharge Power Down), 딥 파워 다운(Deep Power Down) 동작상태를 포함하는 것이 바람직하다. 예를 들면, 표 1에서와 같이 상기 CKE, CS, RAS, CAS, WE신호들의 상태에 따라 채널의 동작상태를 결정할 수 있다. 여기서, 상기 CKE신호, CS신호, RAS신호, CAS신호, WE신호는 액티브 로우(active low) 신호이고, H는 신호가 로직 하이(logic high) 레벨, L은 로직 로우(logic low)레벨을 나타내고, X는 Don't Care 를 나타낸다.
CKE CS RAS CAS WE
Auto Refresh H L L L H
Self Refresh L L L L H
Read X L H L H
Write X L H L L
Precharge X L L H L
Active Power Down L H X X X
Precharge Power Down L H X X X
복수 개의 내부전원 제어부(414, 424, 434)는 상기 검출된 동작상태에 따라 내부전원 발생부(410, 420, 430)의 전원 구동능력을 제어하여 출력되는 전류의 크기를 조절하는 것이 바람직하다.
도 5는 도 4의 기준전압 발생부(400), 제1내부전원 발생부(410), 제1내부전원 제어부(414) 및 제1채널상태 검출부(418)의 구성에 대한 일실시예를 보다 상세히 도시한 것으로서, 도 5에 도시된 참조번호 500, 518은 도 4의 기준전압 발생부(400) 및 제1채널 상태검출부(418)에 각각 상응하고, 참조번호 510 및 514는 도 4의 제1내부전원 발생부(410)와 제1내부전원 제어부(414)에 각각 상응한다.
도 5의 내부전원 발생부(510)를 참조하면, 전원제어부(514)에서 발생된 제어신호(Ctr1, Ctr2, Ctrn)에 의해 내부전원(Vint)이 제어된다. 예를 들어, 액티브 상태에서는 구동되는 전류의 세기가 크고, 프리차지(precharge)상태에서는 구동되는 전류의 세기를 작게 조절할 수 있다.
전원제어부(514)에서 생성되는 제어신호(Ctr1, Ctr2, Ctrn)는 상태검출부(518)에서 검출된 상태에 따라 선택적으로 활성화된다. 예를 들어 액티브 상태에서는 구동되는 전류의 세기를 크게 하기 위해, 제어신호(Ctr1, Ctr2, Ctrn) 모두 활성화되게 하고, 프리차지(precharge)상태에서는 구동되는 전류의 세기를 작게 하기 위해, 상기 제어신호(Ctr1, Ctr2, Ctrn) 모두 비활성화되게 할 수 있다. 마찬가지 원리로 상태검출부(518)에서 검출된 파워다운 상태, 리프레쉬 상태는 그에 상응하도록 상기 제어신호를 선택적으로 활성화할 수 있다.
도 6은 본 발명에 의한 도 3의 내부전원 발생장치를 채용한 멀티채널 메모리 장치의 구성을 블록도로 도시한 것이다. 상기 멀티채널 메모리 장치는 복수 개의 채널 메모리(610, 620, 630, 640) 및 기준전압 발생부(650) 및 복수 개의 내부전원부(615, 625, 635, 645)를 포함하여 이루어지며, 상기 복수의 채널 각각은 채널 별로 분리된 입/출력 포트(제1채널 포트, 제2채널 포트, 제n-1채널 포트, 제n채널포트)를 구비하며, 채널 별로 독립된 커맨드를 수행한다. 기준전압 발생부(650)는 외부전원으로부터 기준전압을 발생한다. 복수 개의 내부전원부(615, 625, 635, 645)는 기준전압 발생부(650)에서 출력된 기준전압을 공통으로 사용하여 복수의 채널 메모리(610, 620, 630, 640) 각각에 대해 전원을 공급한다. 복수의 내부전원부(615, 625, 635, 645)는 내부전원 발생부(616, 626, 636, 646), 내부전원 제어부(614, 624, 634, 644) 및 채널상태 검출부(612, 622, 632, 642)를 포함하여 이루어진다. 내부전원 발생부(616, 626, 636, 646), 내부전원 제어부(614, 624, 634, 644) 및 채널상태 검출부(612, 622, 632, 642)는 도 3 및 도 4에 도시된 내부전원 발생부(310, 320, 330, 410, 420, 430), 내부전원 제어부(314, 324, 334, 414, 424, 434) 및 채널상태 검출부(318, 328, 338, 418, 428, 438)와 그 기능이 동일하므로 설명을 생략하기로 한다.
도 7은 도 6에 도시된 멀티채널 메모리 장치를 채용한 프로세싱 시스템의 구성을 블록도로 도시한 것으로서, 프로세서(700), I/O 디바이스(720) 및 멀티채널 메모리(740)를 포함하여 이루어진다.
프로세서(700)는 통상의 마이크로 프로세서로서 데이터 처리를 수행한다. I/O디바이스(720)는 멀티채널 메모리(740)에 저장되는 데이터를 입출력하는 디바이스로서, 통상의 I/O 디바이스이다. 멀티채널 메모리(740)는 프로세서(700)의 명령에 의해 데이터를 읽고 쓰며, 도 6에 도시된 멀티채널 메모리 장치와 동일한 구성과 기능을 가지고 있다.
상기 프로세싱 시스템은 멀티채널 메모리를 사용하는 시스템으로서, 컴퓨터, 휴대단말기, 가전제품, 정보기기 등이 포함될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 단일 채널 메모리 장치의 일예에 대한 구성을 블록도로 도시한 것이다.
도 2는 멀티 채널 메모리 장치의 일예에 대한 구성을 블록도로 도시한 것이다.
도 3은 본 발명에 따른 멀티 채널 메모리 장치의 내부전원 발생 장치에 대한 일 실시예를 블록도로 도시한 것이다.
도 4는 도 3에 도시된 본 발명의 일실시예에 따른 멀티채널 메모리 장치의 내부전원 발생장치의 보다 세부적인 구성을 블록도로 도시한 것이다.
도 5는 도 4의 기준전압 발생부, 제1내부전원 발생부, 제1내부전원 제어부 및 제1채널상태 검출부의 구성에 대한 일실시예를 보다 상세히 도시한 것이다.
도 6은 본 발명에 의한 도 3의 내부전원 생성장치를 채용한 멀티채널 메모리 장치의 구성을 블록도로 도시한 것이다.
도 7은 도 6에 도시된 멀티채널 메모리 장치를 채용한 프로세싱 시스템의 구성을 블록도로 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명 *
400, 500: 기준전압발생부 410: 제1 내부전원발생부
420: 제2 내부전원발생부 430: 제n 내부전원발생부
510: 내부전원발생부

Claims (10)

  1. 복수의 채널을 포함하는 메모리 장치의 내부전원 발생장치에 있어서,
    외부전원으로부터 기준전압을 발생하는 기준전압발생부;
    상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 상기 내부전원을 발생하는 복수의 내부전원 발생부;
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 채널 별로 독립된 커맨드에 기초하여 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력 및 상기 내부전원의 동작 여부 중 적어도 하나를 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 하는 내부전원 발생 장치.
  2. 제1항에 있어서, 상기 복수의 채널상태 검출부 각각은
    상기 복수의 채널 각각에 할당된 외부 컨트롤 신호를 이용하여 채널 별로 메모리의 동작상태를 검출하는 내부전원 발생 장치.
  3. 제1항에 있어서, 상기 내부전원 제어부는
    상기 검출된 동작상태에 따라 상기 내부전원 발생부의 동작 및 구동 전류, 출력되는 전류의 크기를 조절하는 것을 특징으로 하는 멀티채널 메모리 장치의 내부전원 발생 장치.
  4. 제1항에 있어서, 상기 복수의 내부전원 제어부는
    상기 복수의 채널 중 어느 하나의 채널의 동작 상태가 소정의 동작상태로 검출되면, 나머지 채널의 동작상태도 상기 검출된 소정의 동작상태와 동일하게 상기 내부전원의 구동능력을 제어하는 것을 특징으로 하는 내부전원 발생 장치.
  5. 제1항에 있어서, 상기 내부전원 발생부 각각은
    상기 기준전압과 상기 내부전원의 피드백된 전압을 비교하는 회로를 채널 별로 분리하여 포함하는 것을 특징으로 하는 내부전원 발생 장치.
  6. 제1항에 있어서, 상기 복수의 채널 각각은
    채널 별로 분리된 입/출력 포트를 구비하는 것을 특징으로 하는 내부전원 발생 장치.
  7. 채널 별로 분리된 입출력 포트를 구비하고, 채널 별로 별도의 동작이 가능한 복수의 채널 메모리;
    기준전압을 발생하는 기준전압발생부; 및
    상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하여 상기 복수의 채널 메모리 각각에 대해 전원을 공급하는 복수의 내부전원부를 포함하고,
    상기 복수의 내부전원부 각각은
    상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하고, 채널별로 내부전원을 발생하는 복수의 내부전원 발생부;
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 채널 별로 독립된 커맨드에 기초하여 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력 및 상기 내부전원의 동작 여부 중 적어도 하나를 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 하는 멀티채널 메모리 장치.
  8. 프로세서;
    상기 프로세서의 명령에 의해 데이터를 읽고 쓰는 멀티채널 메모리; 및
    상기 멀티채널 메모리에 저장되는 데이터를 입출력하는 I/O 디바이스를 포함하고,
    상기 멀티채널 메모리는
    채널 별로 분리된 입출력 포트를 구비하고, 채널 별로 별도의 동작이 가능한 복수의 채널 메모리;
    외부전원으로부터 기준전압을 발생하는 기준전압발생부; 및
    상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하여 상기 복수의 채널 메모리 각각에 대해 전원을 공급하는 복수의 내부전원부를 포함하고,
    상기 복수의 내부전원부 각각은
    상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부;
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 채널 별로 독립된 커맨드에 기초하여 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및
    상기 복수의 채널 각각에 대해 하나씩 할당되며, 상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력을 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 하는 멀티채널 메모리를 구비한 프로세싱 시스템.
  9. 복수의 채널을 포함하는 반도체 메모리 장치의 내부전원 발생장치에 있어서,
    외부전원으로부터 기준전압을 발생하는 기준전압발생부;
    상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 발생된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부;
    채널 별로 독립된 커맨드에 기초하여 상기 복수의 채널 각각의 동작상태를 검출하는 복수의 채널상태 검출부; 및
    상기 채널 별로 검출된 동작상태에 따라 상기 내부전원의 구동능력 및 상기 내부전원의 동작 여부 중 적어도 하나를 제어하는 복수의 내부전원 제어부를 포함하는 것을 특징으로 하는 내부전원 발생 장치.
  10. 복수의 채널들을 포함하고, 채널 별로 분리된 입/출력 및 어드레스/커맨드 포트를 갖고 채널 별로 별도의 동작이 가능한 멀티채널 메모리부; 및
    상기 멀티채널 메모리부 각각에 전원을 공급하는 내부전원공급부를 포함하고,
    상기 내부전원공급부는
    외부전원으로부터 상기 복수의 채널에 공통으로 사용되는 기준전압을 발생하는 기준전압발생부; 및
    상기 복수의 채널 각각에 대해 할당되며, 상기 기준전압발생부에서 출력된 기준전압을 공통으로 사용하고, 상기 복수의 채널 각각의 내부전원을 피드백하여 상기 기준전압과 비교하여 채널 별로 내부전원을 발생하는 복수의 내부전원 발생부를 포함하는 것을 특징으로 하는 멀티채널 메모리 장치.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210026871A (ko) 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11257530B2 (en) 2019-11-19 2022-02-22 SK Hynix Inc. Memory controller and method of operating the same
US11355213B2 (en) 2020-01-31 2022-06-07 SK Hynix Inc. Apparatus and method for verifying reliability of data read from memory device through clock modulation, and memory system including the same
US11501808B2 (en) 2019-09-02 2022-11-15 SK Hynix Inc. Memory controller and operating method thereof
US11507310B2 (en) 2019-09-02 2022-11-22 SK Hynix Inc. Memory controller and operating method thereof
US12051470B2 (en) 2019-09-02 2024-07-30 SK Hynix Inc. Memory controller and operating method thereof
US12223195B2 (en) 2019-09-02 2025-02-11 SK Hynix Inc. Memory controller and operating method thereof

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR122016007765B1 (pt) 2013-03-15 2022-03-03 Intel Corporation Aparelho em comunicação com controlador de memória de host, aparelho acoplado a um módulo de memória e métodos para formar conjuntos eletrônicos
KR102171261B1 (ko) 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
KR102133257B1 (ko) * 2020-02-11 2020-07-13 주식회사 와이앤와이 다채널 메모리 라이트기
KR20220157151A (ko) * 2021-05-20 2022-11-29 삼성전자주식회사 시스템 온 칩 및 그 전원 공급 방법
KR102626430B1 (ko) * 2021-09-30 2024-01-17 주식회사 와이앤와이 Smt 공정의 다채널 데이터 라이트/검증 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100566301B1 (ko) * 2003-12-01 2006-03-30 주식회사 하이닉스반도체 내부전원 발생장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238238B1 (ko) * 1997-03-31 2000-01-15 윤종용 반도체 메모리장치의 내부 전압 제어회로 및 그 제어방법
JP4017248B2 (ja) 1998-04-10 2007-12-05 株式会社日立製作所 半導体装置
KR100510469B1 (ko) 1998-06-19 2005-10-26 삼성전자주식회사 승압회로를 구비하는 반도체 메모리장치
US6510096B2 (en) * 2001-04-27 2003-01-21 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
KR100724564B1 (ko) * 2005-07-07 2007-06-04 삼성전자주식회사 반도체 메모리 장치
JP2007251351A (ja) * 2006-03-14 2007-09-27 Renesas Technology Corp 半導体装置
KR100813534B1 (ko) 2006-09-13 2008-03-17 주식회사 하이닉스반도체 반도체 메모리 장치
KR100816729B1 (ko) * 2006-09-28 2008-03-25 주식회사 하이닉스반도체 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
US7728688B2 (en) * 2006-12-07 2010-06-01 Intel Corporation Power supply circuit for a phase-locked loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100566301B1 (ko) * 2003-12-01 2006-03-30 주식회사 하이닉스반도체 내부전원 발생장치

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210026871A (ko) 2019-09-02 2021-03-10 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
US11264086B2 (en) 2019-09-02 2022-03-01 SK Hynix Inc. Memory controller and operating method thereof
US11501808B2 (en) 2019-09-02 2022-11-15 SK Hynix Inc. Memory controller and operating method thereof
US11507310B2 (en) 2019-09-02 2022-11-22 SK Hynix Inc. Memory controller and operating method thereof
US11646068B2 (en) 2019-09-02 2023-05-09 SK Hynix Inc. Memory controller and operating method thereof
US11803334B2 (en) 2019-09-02 2023-10-31 SK Hynix Inc. Memory controller and operating method thereof
US12026400B2 (en) 2019-09-02 2024-07-02 SK Hynix Inc. Memory controller and operating method thereof
US12051470B2 (en) 2019-09-02 2024-07-30 SK Hynix Inc. Memory controller and operating method thereof
US12223195B2 (en) 2019-09-02 2025-02-11 SK Hynix Inc. Memory controller and operating method thereof
US11257530B2 (en) 2019-11-19 2022-02-22 SK Hynix Inc. Memory controller and method of operating the same
US11600311B2 (en) 2019-11-19 2023-03-07 Sk Hynix Inc Memory controller and method of operating the same
US11355213B2 (en) 2020-01-31 2022-06-07 SK Hynix Inc. Apparatus and method for verifying reliability of data read from memory device through clock modulation, and memory system including the same

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US20110090754A1 (en) 2011-04-21
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