KR20070079111A

KR20070079111A - 반도체 메모리 장치의 기준 전압 생성 회로

Info

Publication number: KR20070079111A
Application number: KR1020060009518A
Authority: KR
Inventors: 김종삼
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-02-01
Filing date: 2006-02-01
Publication date: 2007-08-06

Abstract

본 발명의 반도체 메모리 장치의 기준 전압 생성 회로는 반도체 메모리 장치의 동작 여부를 지시하는 파워 업 신호가 인에이블 되면 생성되는 초기 전압을 분배하여 기준 전압(Vref)을 생성하는 전압 분배부, 상기 반도체 메모리 장치가 놓인 온도 환경에 따라 온도 신호를 생성하는 온도 센서 및 상기 온도 신호의 인에이블 여부에 따라 상기 전압 분배부의 저항을 제어하여 상기 기준 전압(Vref)의 레벨을 제어하는 전압 분배 제어부를 포함하는 것을 특징으로 한다.

반도체 메모리 장치, 기준 전압, 온도 신호

Description

반도체 메모리 장치의 기준 전압 생성 회로{Circuit for Generating Reference Voltage in Semiconductor Memory Apparatus}

도 1은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 구성을 나타낸 블록도,

도 2는 도 1에 도시한 전압 분배 제어부 및 전압 분배부의 상세 구성을 나타낸 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

10 : 파워 업 신호 생성부 20 : 초기 전압 생성부

30 : 온도 센서 40 : 전압 분배 제어부

50 : 전압 분배부

본 발명은 반도체 메모리 장치의 기준 전압 생성 회로에 관한 것으로, 보다 상세하게는 온도 조건에 따라 기준 전압의 목표 레벨을 제어하는 반도체 메모리 장치의 기준 전압 생성 회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 외부 공급전원(VDD) 및 그라운드 전압 (VSS) 등의 전압을 칩의 외부로부터 공급 받아 기준 전압(Vref), 주변 전압(Vperi), 코어 전압(Vcore), 고전위 전압(VPP) 및 기판 바이어스 전압(VBB) 등의 내부 전압을 자체적으로 생성하여 사용한다. 이를 위해 상기 반도체 메모리 장치는 각각의 전압 생성 회로를 구비하게 된다. 이 때 상기 기준 전압(Vref)은 반도체 메모리 장치의 동작 개시를 지시하는 파워 업 신호가 인에이블 되면 상기 외부 공급전원(VDD)을 공급 받아 생성된다. 이후 상기 기준 전압(Vref)은 상기 코어 전압(Vcore) 및 상기 주변 전압(Vperi) 등을 생성하는 데에 사용된다. 그러므로 상기 기준 전압(Vref)이 안정적으로 생성되어야만 상기 반도체 메모리 장치의 동작이 정상적으로 수행될 수 있다.

반도체 메모리 장치는 여러 가지 온도 조건에서 사용될 수 있다. 일반적으로 반도체 메모리 장치 내의 트랜지스터들은 저온 상황에서는 문턱 전압(Threshold Voltage)이 높아지고 고온 상황에서는 문턱 전압이 낮아지는 특성 변화를 겪는다. 예를 들어, 셀 트랜지스터의 경우 워드라인을 활성화시키는 상기 고전위 전압(VPP)의 인에이블 여부에 따라 턴 온(turn on) 또는 턴 오프(turn off) 되는데, 이 때 온도가 상승하면 상기 셀 트랜지스터의 문턱 전압이 낮아져 데이터 손실 등의 오동작이 발생할 가능성이 생긴다. 또한 온도가 하강하여 상기 셀 트랜지스터의 문턱 전압이 높아지면 데이터 입출력이 용이하게 이루어지지 않는 문제점이 생긴다. 따라서 상기 반도체 메모리 장치가 안정적으로 동작하기 위해서는 고온 상황에서는 상기 고전위 전압(VPP)의 목표 레벨이 낮아져야 하고 저온 상황에서는 상기 고전위 전압(VPP)이 높아져야 한다.

마찬가지로 상기 기준 전압(Vref) 또한 반도체 메모리 장치 내부의 여러 트랜지스터에 인가되므로 온도 조건에 따라 목표 레벨의 변동이 필요하다. 상기 기준 전압(Vref)이 온도 환경에 관계 없이 일정한 레벨을 유지하면 상기 기준 전압(Vref)이 인가되는 여러 트랜지스터가 온도 환경의 변화에 따라 원하지 않는 동작을 하게 된다. 이처럼 상기 기준 전압(Vref)이 온도 환경의 변화와 무관한 레벨을 갖는 경우에는 상기 기준 전압(Vref)으로 인해 생성되는 상기 코어 전압(Vcore) 및 상기 주변 전압(Vperi) 또한 온도 환경의 변화로 인한 트랜지스터의 특성 변화를 방지하지 못하는 결과를 낳게 된다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치가 처한 온도 상황에 따라 기준 전압 생성 회로의 부하 저항을 제어하여 기준 전압의 레벨을 조절함으로써 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 반도체 메모리 장치의 기준 전압 생성 회로를 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 제어 회로는, 반도체 메모리 장치의 동작 여부를 지시하는 파워 업 신호가 인에이블 되면 생성되는 초기 전압을 분배하여 기준 전압(Vref)을 생성하는 전압 분배부; 상기 반도체 메모리 장치가 놓인 온도 환경에 따라 온도 신호를 생성하는 온도 센서; 및 상기 온도 신호의 인에이블 여부에 따라 상기 전압 분배부의 저항을 제어하여 상기 기준 전압(Vref)의 레벨을 제어하는 전압 분배 제어부;를 포함하는 것을 특징으로 한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 메모리 장치의 기준 전압 생성 회로의 구성을 나타낸 블록도이다.

도시한 기준 전압 생성 회로는 외부 공급전원(VDD)을 공급 받아 반도체 메모리 장치의 동작 여부를 지시하는 파워 업 신호를 생성하는 파워 업 신호 생성부(10), 상기 파워 업 신호의 인에이블 여부에 따라 초기 전압(Vini)을 생성하는 초기 전압 생성부(20), 상기 반도체 메모리 장치의 온도 환경에 따라 온도 신호(tmp)를 생성하는 온도 센서(30), 상기 온도 신호(tmp)의 인에이블 여부에 따라 전압 분배부(50)의 저항을 제어하는 전압 분배 제어부(40) 및 상기 전압 분배 제어부(40)의 제어에 따라 상기 초기 전압(Vini)을 분배하여 기준 전압(Vref)을 생성하는 상기 전압 분배부(50)로 구성된다.

상기 기준 전압 생성 회로에 외부 공급전원(VDD)의 공급이 시작되면 상기 파워 업 신호 생성부(10)는 반도체 메모리 장치의 동작 여부를 지시하는 상기 파워 업 신호(pwrup)를 생성한다. 상기 파워 업 신호(pwrup)가 인에이블 되면 상기 초기 전압 생성부(20)는 상기 초기 전압(Vini)을 생성하여 상기 전압 분배부(50)에 공급한다. 이 때 상기 초기 전압(Vini)의 전위 레벨은 생성하고자 하는 상기 기준 전압 (Vref)보다 소정 레벨 이상 높은 레벨의 전위를 갖는다.

상기 온도 센서(30)는 상기 반도체 메모리 장치의 온도가 소정 온도 이상이 되면 상기 온도 신호(tmp)를 인에이블 시켜 출력한다. 상기 전압 분배 제어부(40)는 상기 온도 신호(tmp)가 인에이블 되면 상기 전압 분배부(50)의 저항값을 줄이고 상기 온도 신호(tmp)가 디스에이블 되면 상기 전압 분배부(50)의 저항값을 늘리는 동작을 한다. 상기 전압 분배부(60)는 상기 제 2 초기 전압(Vini_2)을 기 설정된 저항비로 분배하여 상기 기준 전압(Vref)을 생성한다. 이 때 상기 전압 분배 제어부(50)에 의해 상기 저항비가 조절된다. 따라서 상기 온도 신호(tmp)의 인에이블 여부에 따라 상기 기준 전압(Vref)의 레벨이 결정되는 것이다.

상기 전압 분배부(50)는 도시한 바와 같이 한 단에 상기 초기 전압(Vini)이 인가되고 다른 한 단이 출력 노드(Nout)와 연결되는 제 1 저항 어레이(RA1) 및 한 단이 상기 출력 노드(Nout)와 연결되고 다른 한 단이 그라운드 전압(VSS)과 연결되며 적어도 하나 이상의 저항의 양 단이 상기 전압 분배 제어부(40)와 연결되는 제 2 저항 어레이(RA2)로 구성된다.

이 때 상기 제 1 및 제 2 저항 어레이(RA1, RA2)는 직렬 연결되는 복수 개의 저항 소자의 조합으로 구성되며 복수 개의 트랜지스터 등의 소자들로 구현 가능하나, 어느 하나의 형태에 한정되지 않는다.

그리고 상기 전압 분배 제어부(40)는 게이트 단에 상기 온도 신호(tmp)가 입 력되고 드레인 단 및 소스 단이 상기 전압 분배부(50)의 상기 제 2 저항 어레이(RA2)에 연결되는 제 1 트랜지스터(TR1)로 구성된다.

상기 온도 신호(tmp)가 디스에이블 되면 상기 전압 분배 제어부(40)의 상기 제 1 트랜지스터(TR1)는 턴 오프(turn off) 되어 상기 전압 분배부(50)의 동작에 아무런 영향을 미치지 못한다. 이 때 상기 기준 전압(Vref)은 상기 제 1 저항 어레이(RA1)와 상기 제 2 저항 어레이(RA2)가 갖는 저항비에 따라 상기 초기 전압(Vini)을 분배하여 생성한다. 이 경우는 상기 기준 전압 생성 회로가 놓인 환경의 온도가 소정 온도 이하인 경우에 해당한다.

그러나 상기 온도 신호(tmp)가 인에이블 되면 상기 전압 분배 제어부(40)의 상기 제 1 트랜지스터(TR1)는 턴 온(turn on) 되어 상기 전압 분배부(50)의 상기 제 2 저항 어레이(RA2)와 연결된다. 상기 제 1 트랜지스터(TR1)의 드레인 단과 소스 단은 상기 제 2 저항 어레이(RA2)에 포함된 저항 중 적어도 하나 이상의 저항의 양 단에 각각 연결되어 있다. 따라서 상기 제 1 트랜지스터(TR1)가 턴 온 됨에 따라 상기 제 2 저항 어레이(RA2)의 저항값은 작아지게 된다. 이에 따라 상기 제 1 저항 어레이(RA1)와 상기 제 2 저항 어레이(RA2)가 이루는 저항비에 의해 상기 초기 전압(Vini)으로부터 생성되는 상기 기준 전압(Vref)의 레벨은 낮아지게 된다. 이 경우는 상기 기준 전압 생성 회로가 놓인 환경의 온도가 소정 온도 이상인 경우에 해당한다.

즉, 반도체 메모리 장치가 소정 온도를 기준으로 하여 저온의 환경에 놓이게 되면 상기 기준 전압 생성 회로는 일반적인 동작을 수행하여 상기 기준 전압(Vref) 을 생성한다. 그러나 상기 반도체 메모리 장치가 상기 소정 온도를 기준으로 하여 고온의 환경에 놓이게 되면 상기 기준 전압 생성 회로는 상기 기준 전압(Vref)을 소정 온도 이하일 때보다 낮은 레벨로 생성한다. 이러한 동작을 통해 반도체 메모리 장치가 고온일 때 겪는 트랜지스터의 특성 변화로 인한 오동작을 사전에 예방할 수 있게 된다. 반도체 메모리 장치의 각 트랜지스터들은 작은 사이즈로 구현되어 고온 상황에 놓일 때 가장 많은 오동작이 발생하게 된다. 그러나 본 발명을 통해 고온 상황에서의 상기 기준 전압(Vref)의 레벨이 낮아지게 되면 이와 같은 오동작이 줄어들게 된다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

이상에서 설명한 본 발명의 반도체 메모리 장치의 기준 전압 생성 회로는 반도체 메모리 장치가 처한 온도 상황에 따라 기준 전압 생성 회로의 부하 저항을 제어하여 기준 전압의 레벨을 조절함으로써 온도 조건의 변화에 따라 발생하는 트랜지스터의 특성 변화로 인한 오동작을 방지하는 효과가 있다.

Claims

반도체 메모리 장치의 동작 여부를 지시하는 파워 업 신호가 인에이블 되면 생성되는 초기 전압을 분배하여 기준 전압(Vref)을 생성하는 전압 분배부;

상기 반도체 메모리 장치가 놓인 온도 환경에 따라 온도 신호를 생성하는 온도 센서; 및

상기 온도 신호의 인에이블 여부에 따라 상기 전압 분배부의 저항을 제어하여 상기 기준 전압(Vref)의 레벨을 제어하는 전압 분배 제어부;

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
제 1 항에 있어서,

상기 전압 분배부는,

한 단에 상기 초기 전압이 인가되고 다른 한 단이 출력 노드와 연결되는 제 1 저항 어레이; 및

한 단이 상기 출력 노드와 연결되고 다른 한 단이 그라운드 전압(VSS)과 연결되며 적어도 하나 이상의 저항의 양 단이 상기 전압 분배 제어부와 연결되는 제 2 저항 어레이;

를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
제 2 항에 있어서,

상기 제 1 및 제 2 저항 어레이는 직렬 연결되는 복수 개의 저항 소자의 조합으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.
제 2 항에 있어서,

상기 전압 분배 제어부는 게이트 단에 상기 온도 신호가 입력되고 드레인 단 및 소스 단이 상기 전압 분배부의 상기 제 2 저항 어레이에 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기준 전압 생성 회로.