KR20150026711A - 데드 존 프리 전압 발생 회로 - Google Patents

Abstract

본 발명은 데드 존 없는 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 개시한다. 전압 발생 회로는 비트라인과 상보 비트라인을 프리차아지하는 데 사용되는 비트라인 프리차아지 전압을 발생한다. 전압 발생 회로는 오프셋 신호에 따라 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생한다. 전압 발생 회로는 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하고, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단한다. 판단 여부에 따라 출력 노드의 풀-업 트랜지스터 전류가 기준 전류 이하가 될 때까지 그리고 출력 노드의 풀-다운 트랜지스터 전류가 기준 전류 이하가 될 때까지 오프셋 신호가 변경된다. 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압이 발생된다.

Description

데드 존 프리 전압 발생 회로 {Dead zone free voltage generation circuit}

본 발명은 반도체 장치에 관한 것으로, 특히 데드 존 프리 전압 발생 회로를 이용하여 비트라인 프리차아지 전압을 발생시키는 것에 관한 것이다.

반도체 메모리 장치는 일반적으로 데이터를 저장하는 데 사용된다. DRAM (Dynamic Random Access Memory)은 휘발성 메모리 장치로서, 메모리 셀들로 구성되어 있다. DRAM의 메모리 셀은 하나의 트랜지스터와 하나의 커패시터로 구성되어 있으며, "1" 또는 "0" 형태로 커패시터에 전하로서 데이터를 저장할 수 있다. 시간이 경과하면 커패시터에 저장되어 있던 전하를 잃어버릴 수 있으므로, DRAM은 저장된 데이터를 보관 유지하기 위하여 데이터를 독출하고 센싱하여 재기입하는 리프레쉬 동작을 주기적으로 필요로 한다.

DRAM의 메모리 셀들은 워드라인과 비트라인에 연결되어 있으며, 워드라인 인에이블 신호에 응답하여 셀 트랜지스터가 턴온되면 셀 커패시터에 저장된 데이터가 비트라인으로 출력될 수 있다. 셀 커패시터에 저장된 데이터가 비트라인으로 출력될 때, 셀 커패시터와 비트라인이 가지고 있는 커패시터 사이에 차아지 셰어링(charge sharing)이 발생된다. 비트라인으로 출력되는 데이터를 센싱하기 위하여 비트라인은 미리 비트라인 프리차아지 전압으로 프리차지된다. 그런데, 비트라인 프리차아지 전압이 불안정하게 되면, 셀 커패시터에 저장된 데이터를 센싱할 때 센싱 오류가 발생할 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 안정된 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 전압 발생 회로는, 비트라인 프리차아지 전압이 발생되는 출력 노드의 전류를 기준 전류와 비교하는 전류 비교부와, 출력 노드의 전류가 기준 전류 이하일 때의 오프셋 신호에 응답하여 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생 하는 비트라인 프리차아지 전압 발생부를 포함한다.

본 발명의 실시예들에 따라, 전압 발생 회로는 제1 전원 전압과 접지 전압 사이에 연결되는 저항들을 구비하고, 저항들 사이의 노드에서 기준 전압을 제공하는 기준 전압 제공부를 더 포함할 수 있다.

본 발명의 실시예들에 따라, 비트라인 프리차아지 전압 발생부는 기준 전압과 비트라인 프리차아지 전압에 기초하여 제1 및 제2 제어 신호들을 제공하는 증폭부와, 제1 및 제2 제어 신호들에 응답하여 출력 노드를 비트라인 프리차아지 전압으로 구동하는 구동부를 포함할 수 있다.

본 발명의 실시예들에 따라, 증폭부는 제2 전원 전압과 접지 전압 사이에 연결되고 제1 오프셋 신호에 따라 입력 단자들로 수신되는 기준 전압과 비트라인 프리차아지 전압의 차이를 증폭하여 제1 제어 신호를 출력하는 제1 증폭부와, 제2 전원 전압과 접지 전압 사이에 연결되고 제2 오프셋 신호에 따라 입력 단자들로 수신되는 기준 전압과 비트라인 프리차아지 전압의 차이를 증폭하여 제2 제어 신호를 출력하는 제2 증폭부를 포함할 수 있다.

본 발명의 실시예들에 따라, 제1 증폭부는 전류 미러, 제1 및 제2 입력부들, 제1 및 제2 오프셋 제어부들, 그리고 전류원을 포함한다. 전류 미러는 제2 전원 전압이 소스에 연결되는 제1 및 제2 트랜지스터들을 포함하고, 제2 트랜지스터를 입력측으로 하도록 설계될 수 있다. 제1 입력부는 기준 전압이 게이트에 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 드레인은 제1 트랜지스터의 드레인과 연결되어 제1 제어 신호로 출력될 수 있다. 제2 입력부는 비트라인 프리차아지 전압이 게이트에 연결되는 병렬 연결되는 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 드레인은 제2 트랜지스터의 드레인과 연결될 수 있다. 제1 오프셋 제어부는 제1 트랜지스터의 드레인이 드레인에 연결되고, 제1 입력부의 트랜지스터들의 드레인이 소스에 대응적으로 연결되고, 제1 오프셋 신호가 게이트에 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함할 수 있다. 제2 오프셋 제어부는 제2 트랜지스터의 드레인이 드레인에 연결되고, 제2 입력부의 트랜지스터들의 드레인이 소스에 대응적으로 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 게이트는 제2 전원 전압에 연결될 수 있다. 전류원은 제1 및 제2 입력부들의 트랜지스터들의 소스와 접지 전압 사이에 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따라, 제1 증폭기는 제1 증폭기의 동작을 디세이블시키는 테스트 제어부를 더 포함할 수 있다. 테스트 제어부는 제1 테스트 신호가 게이트에 연결되고 제1 트랜지스터에 병렬적으로 연결되는 제3 트랜지스터와, 제1 테스트 신호가 게이트에 연결되고 전류원과 접지 전압 사이에 연결되는 제4 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, 제2 증폭부는 전류 미러, 제1 및 제2 입력부들, 제1 및 제2 오프셋 제어부들, 그리고 전류원을 포함할 수 있다. 전류 미러는 접지 전압이 소스에 연결되는 제1 및 제2 트랜지스터들을 포함하고, 제2 트랜지스터를 입력측으로 하도록 설계될 수 있다. 제1 입력부는 기준 전압이 게이트에 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 드레인은 제1 트랜지스터의 드레인과 연결되어 제2 제어 신호로 출력될 수 있다. 제2 입력부는 비트라인 프리차아지 전압이 게이트에 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 드레인은 제2 트랜지스터의 드레인과 연결될 수 있다. 제1 오프셋 제어부는 제1 트랜지스터의 드레인이 드레인에 연결되고, 제1 입력부의 트랜지스터들의 드레인이 소스에 대응적으로 연결되고, 제2 오프셋 신호가 게이트에 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함할 수 있다. 제2 오프셋 제어부는 제2 트랜지스터의 드레인이 드레인에 연결되고, 제2 입력부의 트랜지스터들의 드레인이 소스에 대응적으로 연결되는 병렬 연결된 다수개의 트랜지스터들을 포함하고, 다수개의 트랜지스터들 중 적어도 하나의 트랜지스터의 게이트는 접지 전압에 연결될 수 있다. 전류원은 제2 전원 전압과 제1 및 제2 입력부들의 트랜지스터들의 소스 사이에 전기적으로 연결될 수 있다.

본 발명의 실시예들에 따라, 제2 증폭기는 제2 증폭기의 동작을 디세이블시키는 테스트 제어부를 더 포함할 수 있다. 테스트 제어부는 제2 테스트 신호가 게이트에 연결되고 제1 트랜지스터에 병렬적으로 연결되는 제3 트랜지스터와, 제2 테스트 신호가 게이트에 연결되고 제2 전원 전압과 전류원 사이에 연결되는 제4 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, 구동부는 제2 전원 전압과 출력 노드 사이에 연결되고 제1 제어 신호에 응답하여 출력 노드를 풀-업 구동하는 제1 트랜지스터와, 출력 노드와 접지 전압 사이에 연결되고 제2 제어 신호에 응답하여 출력 노드를 풀-다운 구동하는 제2 트랜지스터를 포함할 수 있다.

본 발명의 실시예들에 따라, 전류 비교부는 제1 증폭기의 입력 단자들에 기준 전압을 인가하였을 때 발생되는 제1 제어 신호에 응답하여, 제1 트랜지스터에 흐르는 전류를 기준 전류와 비교하고, 제1 트랜지스터에 흐르는 전류가 기준 전류 이하가 될 때까지 제1 오프셋 신호들을 변경하도록 할 수 있다.

본 발명의 실시예들에 따라, 전류 비교부는 제2 증폭기의 입력 단자들에 기준 전압을 인가하였을 때 발생되는 제2 제어 신호에 응답하여, 제2 트랜지스터에 흐르는 전류를 기준 전류와 비교하고, 제2 트랜지스터에 흐르는 전류가 기준 전류 이하가 될 때까지 제2 오프셋 신호들을 변경하도록 할 수 있다.

본 발명의 다른 면에 따른 비트라인 프리차아지 전압 발생 방법은, 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생하되, 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하는 단계, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하는 단계, 판단 여부에 따라 증폭부의 오프셋 신호를 변경하는 단계, 그리고 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생하는 단계를 포함한다.

본 발명의 실시예들에 따라, 증폭부의 오프셋 신호를 변경하는 단계는 풀-업 트랜지스터의 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경할 수 있다.

본 발명의 실시예들에 따라, 증폭부의 오프셋 신호를 변경하는 단계는 풀-다운 트랜지스터의 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경할 수 있다.

본 발명의 실시예들에 따라, 비트라인 프리차아지 전압 발생 방법은 비트라인 프리차아지 전압을 데드 존 없이 발생할 수 있다.

상술한 본 발명의 전압 발생 회로는 비트라인 프리차아지 전압이 산포 없이 발생되도록 데드 존 없는 비트라인 프리차아지 전압을 발생한다. 이에 따라, 데이터 "0" 또는 "1" 을 센싱하는 데 있어서 안정적인 비트라인 프리차아지 전압 레벨을 제공한다.

도 1은 본 발명의 실시예에 따른 데드 존 프리 전압 발생 회로를 설명하는 도면이다.
도 2는 종래의 비트라인 프리차아지 전압이 데드 존을 가질 때 비트라인 프리차아지 전압의 산포를 설명하는 도면이다.
도 3은 본 발명의 실시예에 따른 도 1의 제1 증폭기의 구성을 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 도 1의 제2 증폭기의 구성을 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제1 예의 도면이다.
도 6은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제2 예의 도면이다.
도 7은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제3 예의 도면이다.
도 8은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제4 예의 도면이다.
도 9는 본 발명의 실시예에 따른 전압 발생 회로를 내장하는 반도체 메모리 장치를 설명하는 제1 예의 도면이다.
도 10은 본 발명의 실시예에 따른 제1 오프셋 신호 트리밍 방법을 설명하는 플로우챠트이다.
도 11은 본 발명의 실시예에 따른 제2 오프셋 신호 트리밍 방법을 설명하는 플로우챠트이다.
도 12 및 도 13은 본 발명의 실시예에 따른 전압 발생 회로의 동작을 설명하는 그래프들이다.
도 14는 본 발명의 실시예에 따른 전압 발생 회로를 내장하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다.
도 15는 본 발명의 실시예에 따른 도 14의 메모리 코어의 구성을 설명하는 도면이다.
도 16a 및 도 16b는 도 15의 셀 커패시터에 저장된 데이터를 감지할 때의 비트라인과 상보 비트라인의 전압 파형을 설명하는 도면들이다.
도 17 및 도 18은 본 발명의 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 포함하는 메모리 모듈을 설명하는 도면들이다.
도 19는 본 발명의 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 장착한 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 데드 존 프리 전압 발생 회로를 설명하는 도면이다. 도 1의 데드 존 프리 전압 발생 회로는 비트라인 프리차아지 전압(VBL)을 발생하는 데 이용될 수 있다.

도 1을 참조하면, 데드 존 프리 전압 발생 회로(100)는 기준 전압 제공부(110), 비트라인 프리차아지 전압 발생부(120) 그리고 전류 비교부(130)를 포함한다.

기준 전압 제공부(110)는 제1 전원 전압(VREF)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 저항(R1)과 제2 저항(R2)을 포함할 수 있다. 기준 전압 제공부(110)는 전압 디바이더로서 제1 저항(R1)과 제2 저항(R2) 사이의 제1 노드(NA)에서 기준 전압(VREF/2)을 제공한다.

비트라인 프리차아지 전압 발생부(120)는 증폭부(122)와 구동부(124)를 포함한다. 비트라인 프리차아지 전압 발생부(120)는 제1 및 제2 스위치들(126, 128)을 더 포함할 수 있다. 제1 스위치(126)는 기준 전압(VREF/2)을 제2 노드(NB)와 연결시키고, 제2 스위치(128)는 비트라인 프리차아지 전압(VBL)을 제2 노드(NB)와 연결시킨다.

증폭부(122)는 기준 전압(VREF/2)과 제2 노드(NB)의 전압에 기초하여 제1 제어 신호(CP) 및 제2 제어 신호(CN)를 제공한다. 증폭부(122)는 차동 형태의 제1 증폭기(300)와 제2 증폭기(400)를 포함한다. 제1 증폭기(300)는 제1 오프셋 신호(OSP<0:3>)에 따라 기준 전압(VREF/2)과 제2 노드(NB)에서의 전압(VFB)의 차이를 증폭하고 제1 제어 신호(CP)를 제공한다. 제2 증폭기(400)는 제2 오프셋 신호(OSN<0:3>)에 따라 기준 전압(VREF/2)과 제2 노드 전압(VFB)의 차이를 증폭하고 제2 제어 신호(CN)를 제공한다. 제1 및 제2 증폭기들(300, 400)은 제2 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된다. 제2 전원 전압(VDD)은 제1 전원 전압(VREF)과 동일한 전압 레벨로 설정되거나, 제1 전원 전압(VREF) 보다 높게 설정될 수 있다. 실시예에 따라, 제1 전원 전압(VREF)은 제2 전원 전압(VDD)으로부터 파생되어 발생될 수 있다.

구동부(124)는 제1 및 제2 제어 신호(CP, CN)에 응답하여 제3 노드(NC)를 비트라인 프리차아지 전압(VBL)으로 구동한다. 구동부(124)는 제2 전원 전압(VDD)과 제3 노드(NC) 사이에 연결되고 그 게이트로는 제1 제어 신호(CP)를 수신하는 제1 트랜지스터(PD)와, 제3 노드(NC)와 접지 전압(VSS) 사이에 연결되고 그 게이트로는 제2 제어 신호(CN)를 수신하는 제2 트랜지스터(ND)를 포함한다. 제1 트랜지스터(PD)는 피모스 트랜지스터로 구성될 수 있고, 제2 트랜지스터(ND)는 엔모스 트랜지스터로 구성될 수 있다. 제1 트랜지스터(PD)는 제1 제어 신호(CP)에 응답하여 제3 노드(NC)를 풀-업 구동하고, 제2 트랜지스터(ND)는 제2 제어 신호(CN)에 응답하여 제3 노드(NC)를 풀-다운 구동한다.

구동부(124)는 제1 및 제2 트랜지스터들(PD, ND)로 구성된 푸시-풀 출력 회로로서, 관통 전류가 발생하지 않도록 설계된다. 구동부(124)는 데드 존 영역이 없는, 즉 데드 존 프리 (도 13의 A 참조)를 구현할 수 있다. 일반적으로, 푸시-풀 출력 회로에 있어서의 관통 전류는 종래의 수 mA 오더의 동작 전류에 대해서는 무시할 수 있을 정도였었다. 그러나, 저 소비 전류화를 위해서는 종래 무시되었던 관통 전류가 문제가 된다. DRAM의 스탠바이 전류 감소 규정에 따라 관통 전류를 억제하는 회로 수법이 개발되고 있다. 관통 전류를 억제하기 위하여, 비트라인 프리차아지 전압(VBL)이 데드 존 내에 위치하게 되면, 제1 트랜지스터(PD)와 제2 트랜지스터(ND)가 동시에 온 되는 것을 방지할 수 있다. 그렇지만, 비트라인 프리차아지 전압(VBL)이 메타스테이블(metastable) 상태이므로, 도 2에 도시된 바와 같이, 비트라인 프리차아지 전압(VBL)은 산포를 가지게 된다.

이러한 산포를 가지는 비트라인 프리차아지 전압(VBL)이 비트라인에 인가되면, 데이터 "0" 이나 데이터 "1"을 센싱하는 데 있어서 어느 한쪽의 차아지 셰어링이 감소하여 센스 앰프의 동작이 나빠질 수 있다. 이에 따라, 본 발명의 실시예에 따르면, 구동부(124)의 풀-업 전류와 풀-다운 전류를 기준 전류와 비교하는 전류 비교부를 이용하여 제3 노드(NC)에서 제공되는 비트라인 프리차아지 전압(VBL)이 데드 존 없이 발생되도록 한다. 데드 존 없이 발생되는 비트라인 프리차아지 전압(VBL)은 기준 전압(VREF/2)을 타겟으로 설정할 수 있다.

도 1의 비트라인 프리차아지 전압 발생부(120)에서, 제1 스위치(126)는 테스트 시 구동부(124)의 풀-업 전류 및 풀-다운 전류를 기준 전류와 비교할 때 온 되고, 비트라인 프리차아지 전압(VBL)을 발생하는 노멀 동작 시에는 오프된다. 제2 스위치(128)는 노멀 동작 시에는 온 되고, 테스트 동작 시에는 오프된다.

전류 비교부(130)는 비트라인 프리차아지 전압(VBL)이 발생되는 제3 노드(NC)의 전류를 기준 전류와 비교하여 비교 신호(COMP)를 제공한다. 전류 비교부(130)는 도 5 내지 도 8을 참조하여 후술한다.

도 3은 본 발명의 실시예에 따른 도 1의 제1 증폭기의 구성을 설명하는 도면이다.

도 3을 참조하면, 제1 증폭기(300)는 제1 및 제2 PMOS 트랜지스터들(301, 302), 제1 및 제2 입력부들(310, 320), 제1 및 제2 오프셋 제어부들(330, 340) 그리고 전류원(305)을 포함할 수 있다. 제1 증폭기(300)는 제1 오프셋 신호(OSP<0:3>)에 따라 입력 단자들로 수신되는 기준 전압(VREF/2)과 제2 노드 전압(VFB)의 차이를 증폭하고 제1 제어 신호(CP)를 출력한다.

제1 증폭기(300)는 테스트 제어부(350)를 더 포함할 수 있다. 테스트 제어부(350)는 테스트 시 제1 테스트 신호(ON)에 응답하고 전류 비교부와 연계하여 동작한다. 테스트 제어부(350)는 제2 전원 전압(VDD)과 제1 제어 신호(CP) 사이에 연결되는 PMOS 트랜지스터(351)와 전류원(305)과 접지 전압(VSS) 사이에 연결되는 NMOS 트랜지스터(352)를 포함한다. PMOS 트랜지스터(351)와 NMOS 트랜지스터(352)의 게이트는 제1 테스트 신호(ON)가 연결된다.

테스트 시, 제1 테스트 신호(ON)는 로직 로우로 제공되고, PMOS 트랜지스터(351)가 턴온되어 제1 제어 신호(CP)는 로직 하이로 셋팅되고, NMOS 트랜지스터(352)가 턴오프되어 제1 증폭기(300)의 동작이 디세이블된다. 노멀 동작시, 제1 테스트 신호(ON)는 로직 하이로 제공되고, NMOS 트랜지스터(352)가 턴온되고, 전류원(305)은 접지 전압(VSS)과 연결되어 제1 증폭기(300)의 동작이 인에이블된다.

제1 및 제2 PMOS 트랜지스터들(301, 302)은 제2 PMOS 트랜지스터(302)를 입력측으로하는 전류 미러를 구성한다. 제1 및 제2 PMOS 트랜지스터들(301, 302)의 소스는 제2 전원 전압(VDD)에 연결된다. 제1 PMOS 트랜지스터(301)의 게이트는 제2 PMOS 트랜지스터(302)의 게이트 및 드레인과 연결된다.

제1 및 제2 입력부들(310, 320)은 차동 형태를 형성하고, 기준 전압(VREF/2)과 제2 노드 전압(VFB)을 입력하여 비교한다.

제1 입력부(310)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(311, 312, 313, 314, 315)을 포함한다. 311-315 NMOS 트랜지스터들의 게이트는 기준 전압(VREF/2)에 연결되고, 소스는 전류원(305)과 352 NMOS 트랜지스터를 통하여 접지 전압(VSS)에 전기적으로 연결된다. 311 NMOS 트랜지스터의 드레인은 제1 PMOS 트랜지스터(301)의 드레인과 연결되고, 제1 제어 신호(CP)로서 출력된다. 311, 312, 313, 314, 315 NMOS 트랜지스터 각각의 사이즈는 예컨대, 20:8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제2 입력부(320)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(321, 322, 323, 324, 325)을 포함한다. 321-325 NMOS 트랜지스터들의 게이트는 제2 노드 전압(VFB)에 연결되고, 소스는 전류원(305)과 352 NMOS 트랜지스터를 통하여 접지 전압(VSS)에 전기적으로 연결된다. 321 NMOS 트랜지스터의 드레인은 제2 PMOS 트랜지스터(302)의 게이트 및 드레인과 연결된다. 321, 322, 323, 324, 325 NMOS 트랜지스터 각각은 제1 입력부(310)의 311, 312, 313, 314, 315 NMOS 트랜지스터 각각에 대응적이고, 그 사이즈는 예컨대 20:8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제1 오프셋 제어부(330)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(332, 333, 334, 335)을 포함한다. 332-335 NMOS 트랜지스터들의 드레인은 제1 PMOS 트랜지스터(301)의 드레인에 연결되는 제1 제어 신호(CP)와 연결된다. 332, 333, 334, 335 NMOS 트랜지스터 각각의 게이트는 제1 오프셋 신호(OSP<0:3>)에 대응적으로 연결된다. 332, 333, 334, 335 NMOS 트랜지스터 각각의 소스는 제1 입력부(310)의 312, 313, 314, 315 NMOS 트랜지스터들의 드레인과 대응적으로 연결된다. 332, 333, 334, 335 NMOS 트랜지스터 각각의 사이즈는 대응적인 312, 313, 314, 315 NMOS 트랜지스터의 사이즈와 동일하도록 설계될 수 있다. 예컨대 8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제2 오프셋 제어부(340)는 병렬 연결되는 다수개의 NMOS 트랜지스터들(342, 343, 344, 345)을 포함한다. 342-345 NMOS 트랜지스터들의 드레인은 제2 PMOS 트랜지스터(302)의 드레인 및 게이트에 연결된다. 342 NMOS 트랜지스터의 게이트는 제2 전원 전압(VDD)에 연결되고, 343, 344, 345 NMOS 트랜지스터들의 게이트는 접지 전압(VSS)에 연결된다. 342, 343, 344, 345 NMOS 트랜지스터 각각의 소스는 제2 입력부(320)의 322, 323, 324, 325 NMOS 트랜지스터들의 드레인과 대응적으로 연결된다. 342, 343, 344, 345 NMOS 트랜지스터 각각의 사이즈는 대응적인 322, 323, 324, 325 NMOS 트랜지스터의 사이즈와 동일하도록 설계될 수 있다. 예컨대 8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제1 증폭기(300)는 기준 전압(VREF/2)이 입력되는 제1 입력부(310)와 제1 오프셋 제어부(330)의 구성과 제2 노드 전압(VFB)이 입력되는 제2 입력부(320)와 제2 오프셋 제어부(340)의 구성이 서로 대칭적으로 이루어진다. 이는 기준 전압(VREF/2)과 제2 노드 전압(VFB)의 차이를 증폭하는 데 있어서, 임피던스 부정합 영향을 방지하여 센싱 감도(sensitivity)를 좋게 할 수 있다.

도 4는 본 발명의 실시예에 따른 도 1의 제2 증폭기의 구성을 설명하는 도면이다.

도 4를 참조하면, 제2 증폭기(400)는 제1 및 제2 NMOS 트랜지스터들(401, 402), 제1 및 제2 입력부들(410, 420), 제1 및 제2 오프셋 제어부들(430, 440) 그리고 전류원(405)을 포함할 수 있다. 제2 증폭기(400)는 제2 오프셋 신호(OSN<0:3>)에 따라 입력 단자들로 수신되는 기준 전압(VREF/2)과 제2 노드 전압(VFB)의 차이를 증폭하고 제2 제어 신호(CN)를 출력한다.

제2 증폭기(400)는 테스트 제어부(450)를 더 포함할 수 있다. 테스트 제어부(450)는 테스트 시 제2 테스트 신호(ONB)에 응답하고 전류 비교부와 연계하여 동작한다. 테스트 제어부(450)는 제2 제어 신호(CN)와 접지 전압(VSS) 사이에 연결되는 NMOS 트랜지스터(451)와 제2 전원 전압(VDD)과 전류원(405) 사이에 연결되는 PMOS 트랜지스터(452)를 포함한다. NMOS 트랜지스터(451)와 PMOS 트랜지스터(452)의 게이트는 제2 테스트 신호(ONB)가 연결된다.

테스트 시, 제2 테스트 신호(ONB)는 로직 하이로 제공되고, NMOS 트랜지스터(451)가 턴온되어 제2 제어 신호(CN)는 로직 로우로 셋팅되고, PMOS 트랜지스터(452)가 턴오프되어 제2 증폭기(400)의 동작이 디세이블된다. 노멀 동작시, 제2 테스트 신호(ONB)는 로직 로우로 제공되고, PMOS 트랜지스터(452)가 턴온되고, 전류원(405)은 제2 전원 전압(VDD)과 연결되어 제2 증폭기(400)의 동작이 인에이블된다.

제1 및 제2 NMOS 트랜지스터들(401, 402)은 제2 NMOS 트랜지스터(402)를 입력측으로하는 전류 미러를 구성한다. 제1 및 제2 NMOS 트랜지스터들(401, 402)의 소스는 접지 전압(VSS)에 연결된다. 제1 NMOS 트랜지스터(401)의 게이트는 제2 NMOS 트랜지스터(402)의 게이트 및 드레인과 연결된다.

제1 및 제2 입력부들(410, 420)은 차동 형태를 형성하고, 기준 전압(VREF/2)과 제2 노드 전압(VFB)을 입력하여 비교한다.

제1 입력부(410)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(411, 412, 413, 414, 415)을 포함한다. 411-415 PMOS 트랜지스터들의 게이트는 기준 전압(VREF/2)에 연결되고, 소스는 전류원(405)과 452 PMOS 트랜지스터를 통하여 제2 전원 전압(VDD)에 전기적으로 연결된다. 411 PMOS 트랜지스터의 드레인은 제1 PMOS 트랜지스터(401)의 드레인과 연결되고, 제2 제어 신호(CN)로서 출력된다. 411, 412, 413, 414, 415 PMOS 트랜지스터 각각의 사이즈는 예컨대, 20:8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제2 입력부(420)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(421, 422, 423, 424, 425)을 포함한다. 421-425 PMOS 트랜지스터들의 게이트는 제2 노드 전압(VFB)에 연결되고, 소스는 전류원(405)과 452 PMOS 트랜지스터를 통하여 제2 전원 전압(VDD)에 전기적으로 연결된다. 421 PMOS 트랜지스터의 드레인은 제2 PMOS 트랜지스터(402)의 게이트 및 드레인과 연결된다. 421, 422, 423, 424, 425 PMOS 트랜지스터 각각은 제1 입력부(410)의 411, 412, 413, 414, 415 NMOS 트랜지스터 각각에 대응적이고, 그 사이즈는 예컨대 20:8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제1 오프셋 제어부(430)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(432, 433, 434, 435)을 포함한다. 432-435 PMOS 트랜지스터들의 드레인은 제1 NMOS 트랜지스터(401)의 드레인에 연결되는 제2 제어 신호(CN)와 연결된다. 432, 433, 434, 435 PMOS 트랜지스터 각각의 게이트는 제2 오프셋 신호(OSN<0:3>)에 대응적으로 연결된다. 432, 433, 434, 435 PMOS 트랜지스터 각각의 소스는 제1 입력부(410)의 412, 413, 414, 415 PMOS 트랜지스터들의 드레인과 대응적으로 연결된다. 432, 433, 434, 435 PMOS 트랜지스터 각각의 사이즈는 대응적인 412, 413, 414, 415 PMOS 트랜지스터의 사이즈와 동일하도록 설계될 수 있다. 예컨대 8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제2 오프셋 제어부(440)는 병렬 연결되는 다수개의 PMOS 트랜지스터들(442, 443, 444, 445)을 포함한다. 442-445 PMOS 트랜지스터들의 드레인은 제2 NMOS 트랜지스터(402)의 드레인 및 게이트에 연결된다. 442 PMOS 트랜지스터의 게이트는 접지 전압(VSS)에 연결되고, 443, 444, 445 PMOS 트랜지스터들의 게이트는 제2 전원 전압(VDD)에 연결된다. 442, 443, 444, 445 PMOS 트랜지스터 각각의 소스는 제2 입력부(420)의 422, 423, 424, 425 PMOS 트랜지스터들의 드레인과 대응적으로 연결된다. 442, 443, 444, 445 PMOS 트랜지스터 각각의 사이즈는 대응적인 422, 423, 424, 425 PMOS 트랜지스터의 사이즈와 동일하도록 설계될 수 있다. 예컨대 8:4:2:1 의 비율을 갖도록 설계될 수 있다.

제2 증폭기(400)는 기준 전압(VREF/2)이 입력되는 제1 입력부(410)와 제1 오프셋 제어부(430)의 구성과 제2 노드 전압(VFB)이 입력되는 제2 입력부(420)와 제2 오프셋 제어부(440)의 구성이 서로 대칭적으로 이루어진다. 이는 기준 전압(VREF/2)과 제2 노드 전압(VFB)의 차이를 증폭하는 데 있어서, 임피던스 부정합 영향을 방지하여 센싱 감도(sensitivity)를 좋게 할 수 있다.

도 3 및 도 4의 제1 및 제2 증폭기들(300, 400)과 연계하여, 도 1의 비트라인 프리차아지 전압 발생 회로(100)는 테스트 시 전류 비교부(130)의 비교 신호(COMP)에 응답하여 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)가 변경될 수 있다. 비트라인 프리차아지 전압(VBL)이 발생되는 제3 노드(NC)의 전류가 기준 전류 이하가 되면, 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)가 셋팅될 수 있다. 노멀 동작 시, 제1 및 제2 증폭기들(300, 400)은 셋팅된 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)에 따라 기준 전압(VREF/2)과 비트라인 프리차아지 전압(VBL)을 비교하여 제1 및 제2 제어 신호들(CP, CN)을 발생할 수 있다. 구동부(124)는 제1 및 제2 제어 신호(CP, CN)에 응답하여 제3 노드(NC)를 비트라인 프리차아지 전압(VBL)으로 구동할 수 있다. 비트라인 프리차아지 전압 발생 회로(100)는 기준 전압(VREF/2)을 타겟으로 비트라인 프리차아지 전압(VBL)을 발생할 수 있다.

도 5는 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제1 예의 도면이다.

도 5를 참조하면, 전류 비교부(130a)는 테스트 시 구동부의 제1 트랜지스터 전류(i_PD)와 기준 전류(i_REF)를 비교하고 비교 신호(COMP)를 발생한다. 구동부의 제1 트랜지스터 전류(i_PD)는 제1 스위치(126)가 온 상태이고, 제2 스위치(128)가 오프 상태일 때 제1 트랜지스터(PD)에 흐르는 전류이다. 구동부의 제1 증폭기(300)의 제1 및 제2 입력 단자들은 온 된 제1 스위치(126)에 의해 단락되어 기준 전압(VREF/2)이 연결된다. 제1 증폭기(300)의 출력 단자인 제1 제어 신호(CP)는 제1 트랜지스터(PD)의 게이트로 제공된다. 제1 트랜지스터(PD)에는 제1 제어 신호(CP)에 응답하여 제1 트랜지스터 전류(i_PD)가 흐른다. 이 때, 제2 증폭기(400)의 출력 단자인 제2 제어 신호(CN)는 로직 로우로 셋팅되어 제2 트랜지스터(ND)는 턴오프 상태이다.

전류 비교부(130a)는 테스트 스위치(510), 제1 내지 제3 전류 미러들(520, 530, 540) 그리고 전류원(550)을 포함한다. 테스트 스위치(510)는 테스트 시 구동부의 제3 노드(NC)를 전류 비교부(130a)와 연결시키기 위해 온되고, 노멀 동작 시에는 오프된다. 테스트 스위치(510)는 제3 노드(NC)와 제1 전류 미러(520) 사이에 연결된다.

제1 전류 미러(520)는 제1 및 제2 NMOS 트랜지스터들(521, 522)을 포함하고, 제1 NMOS 트랜지스터(521)를 입력측으로하는 전류 미러를 구성한다. 제1 NMOS 트랜지스터(521)의 드레인은 테스트 스위치(510)에 연결된다. 제2 NMOS 트랜지스터(522)의 게이트는 제1 NMOS 트랜지스터(521)의 게이트 및 드레인과 연결된다. 제1 및 제2 NMOS 트랜지스터들(521, 522)의 소스는 접지 전압(VSS)에 연결된다.

제2 전류 미러(530)는 제1 및 제2 PMOS 트랜지스터들(531, 532)을 포함하고, 제1 PMOS 트랜지스터(531)를 입력측으로하는 전류 미러를 구성한다. 제1 및 제2 PMOS 트랜지스터들(531, 532)의 소스는 제2 전원 전압(VDD)에 연결된다. 제2 PMOS 트랜지스터(532)의 게이트는 제1 PMOS 트랜지스터(531)의 게이트 및 드레인과 연결되고, 제1 전류 미러(520)의 제2 NMOS 트랜지스터(522)의 드레인과 연결된다.

제3 전류 미러(540)는 제3 및 제4 NMOS 트랜지스터들(541, 542)을 포함하고, 제3 NMOS 트랜지스터(541)를 입력측으로하는 전류 미러를 구성한다. 제3 NMOS 트랜지스터(541)의 드레인은 전류원(550)에 연결된다. 제4 NMOS 트랜지스터(542)의 게이트는 제3 NMOS 트랜지스터(541)의 게이트 및 드레인과 연결된다. 제3 및 제4 NMOS 트랜지스터들(541, 542)의 소스는 접지 전압(VSS)에 연결된다. 제4 NMOS 트랜지스터(542)의 드레인은 제2 전류 미러(530)의 제2 PMOS 트랜지스터(532)의 드레인과 연결되고, 비교 신호(COMP)로서 출력된다.

전류원(550)은 제2 전원 전압(VDD)과 제3 전류 미러의 제3 NMOS 트랜지스터(541) 사이에 연결되고, 기준 전류(i_REF)를 제공한다. 기준 전류(i_REF)는 테스트 시 다양한 전류 레벨로 설정될 수 있다.

전류 비교부(130a)에서, 테스트 시 테스트 스위치(510)가 온 되고, 구동부의 제1 트랜지스터 전류(i_PD)가 제1 전류 미러(520)로 제공된다. 제1 트랜지스터 전류(i_PD)를 따라 제1 전류 미러(520)와 제2 전류 미러(530)의 전류량이 결정된다. 기준 전류(i_REF)가 제3 전류 미러(540)로 제공된다. 제2 전류 미러(530)와 제3 전류 미러(540)의 연결 노드에서 기준 전류(i_REF)와 제1 트랜지스터 전류(i_PD)가 비교되어 비교 신호(COMP)로 출력된다. 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 크면 비교 신호(COMP)는 로직 하이로 발생되고, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 작으면 비교 신호(COMP)는 로직 로우로 발생된다.

비교 신호(COMP)가 로직 하이이면, 제1 트랜지스터 전류(i_PD)를 기준 전류(i_REF) 이하가 되도록 하기 위하여 제1 증폭기(300)의 제1 오프셋 신호(OSP<0:3>)를 조절할 수 있다. 예컨대, 제1 오프셋 신호(OSP<0:3>)가 초기에 "1111"로 설정되어 있었다면, 사이즈가 제일 큰 332 NMOS 트랜지스터를 오프시키기 위해 제1 오프셋 신호(OSP<0:3>)를 "0111"로 변경하여, 제1 제어 신호(CP)의 전압 레벨이 높아지도록 조절할 수 있다. 이에 따라, 제1 제어 신호(CP)의 높아진 전압 레벨에 응답하는 제1 트랜지스터(PD)의 전류(i_PD)가 줄어든다.

줄어든 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 여전히 커서 비교 신호(COMP)가 로직 하이이면, 추가로 사이즈가 제일 작은 335 NMOS 트랜지스터를 오프시키기 위해 제1 오프셋 신호(OSP<0:3>)를 "0110"으로 변경하여, 제1 제어 신호(CP)의 전압 레벨이 더욱 높아지도록 조절할 수 있다. 즉, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하가 될 때까지, 제1 오프셋 신호(OSP<0:3>)를 변경하고 제1 제어 신호(CP)의 전압 레벨을 높이고 제1 트랜지스터 전류(i_PD)와 기준 전류(i_REF)를 비교하는 동작이 반복적으로 모니터링될 수 있다. 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하가 될 때의 제1 오프셋 신호(OSP<0:3>)가 노멀 동작 시 제1 증폭기(300)로 제공된다.

도 6은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제2 예의 도면이다.

도 6을 참조하면, 전류 비교부(130b)는 테스트 시 구동부의 제1 트랜지스터 전류(i_PD)와 기준 전류(i_REF)를 비교하고 비교 신호(COMP)를 발생한다. 구동부의 제1 트랜지스터 전류(i_PD)는 제1 스위치(126)가 온 상태이고, 제2 스위치(128)가 오프 상태일 때 제1 트랜지스터(PD)에 흐르는 전류이다. 구동부의 제1 증폭기(300)의 제1 및 제2 입력 단자들은 온 된 제1 스위치(126)에 의해 단락되어 기준 전압(VREF/2)이 연결된다. 제1 증폭기(300)의 출력 단자인 제1 제어 신호(CP)는 제1 트랜지스터(PD)의 게이트로 제공된다. 제1 트랜지스터(PD)에는 제1 제어 신호(CP)에 응답하여 제1 트랜지스터 전류(i_PD)가 흐른다. 이 때, 제2 증폭기(400)의 출력 단자인 제2 제어 신호(CN)는 로직 로우로 셋팅되어 제2 트랜지스터(ND)는 턴오프 상태이다.

전류 비교부(130b)는 테스트 스위치(610), 전류원(620) 그리고 버퍼부(630)를 포함한다. 테스트 스위치(610)는 테스트 시 구동부의 제3 노드(NC)를 전류 비교부(130a)와 연결시키기 위해 온되고, 노멀 동작 시에는 오프된다. 테스트 스위치(510)는 제3 노드(NC)와 전류원(620) 사이에 연결된다. 전류원(620)은 테스트 스위치(610)와 접지 전압(VSS) 사이에 연결되고, 기준 전류(i_REF)를 제공한다. 기준 전류(i_REF)는 테스트 시 다양한 전류 레벨로 설정될 수 있다. 버퍼부(630)는 테스트 스위치(610)와 전류원(620) 사이의 연결 노드에 연결되고 비교 신호(COMP)를 출력한다.

전류 비교부(130b)에서, 테스트 시 테스트 스위치(610)가 온 되고, 구동부의 제1 트랜지스터 전류(i_PD)가 전류 비교부(130b)로 제공된다. 테스트 스위치(610)와 전류원(620) 사이의 연결 노드에서 기준 전류(i_REF)와 제1 트랜지스터 전류(i_PD)가 비교된다. 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 크면 버퍼부(630)의 출력인 비교 신호(COMP)는 로직 하이로 발생되고, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 작으면 비교 신호(COMP)는 로직 로우로 발생된다.

비교 신호(COMP)가 로직 하이이면, 제1 오프셋 신호(OSP<0:3>)를 변경하고 제1 트랜지스터 전류(i_PD)와 기준 전류(i_REF)를 비교하는 동작이 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하가 될 때까지 반복적으로 수행될 수 있다. 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하가 될 때의 제1 오프셋 신호(OSP<0:3>)가 노멀 동작 시 제1 증폭기(300)로 제공된다.

도 7은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제3 예의 도면이다.

도 7을 참조하면, 전류 비교부(130c)는 테스트 시 구동부의 제2 트랜지스터 전류(i_ND)와 기준 전류(i_REF)를 비교하고 비교 신호(COMP)를 발생한다. 구동부의 제2 트랜지스터 전류(i_ND)는 제1 스위치(126)가 온 상태이고, 제2 스위치(128)가 오프 상태일 때 제2 트랜지스터(ND)에 흐르는 전류이다. 구동부의 제2 증폭기(400)의 제1 및 제2 입력 단자들은 온 된 제1 스위치(126)에 의해 단락되어 기준 전압(VREF/2)이 연결된다. 제2 증폭기(400)의 출력 단자인 제2 제어 신호(CN)는 제2 트랜지스터(ND)의 게이트로 제공된다. 제2 트랜지스터(ND)에는 제2 제어 신호(CN)에 응답하여 제2 트랜지스터 전류(i_ND)가 흐른다. 이 때, 제1 증폭기(300)의 출력 단자인 제1 제어 신호(CP)는 로직 하이로 셋팅되어 제1 트랜지스터(PD)는 턴오프 상태이다.

전류 비교부(130c)는 테스트 스위치(710), 제1 내지 제3 전류 미러들(720, 730, 740) 그리고 전류원(750)을 포함한다. 테스트 스위치(710)는 테스트 시 구동부의 제3 노드(NC)를 전류 비교부(130c)와 연결시키기 위해 온되고, 노멀 동작 시에는 오프된다. 테스트 스위치(710)는 제3 노드(NC)와 제1 전류 미러(720) 사이에 연결된다.

제1 전류 미러(720)는 제1 및 제2 PMOS 트랜지스터들(721, 722)을 포함하고, 제1 PMOS 트랜지스터(721)를 입력측으로하는 전류 미러를 구성한다. 제1 PMOS 트랜지스터(721)의 드레인은 테스트 스위치(710)에 연결된다. 제2 PMOS 트랜지스터(722)의 게이트는 제1 PMOS 트랜지스터(721)의 게이트 및 드레인과 연결된다. 제1 및 제2 PMOS 트랜지스터들(721, 722)의 소스는 제2 전원 전압(VDD)에 연결된다.

제2 전류 미러(730)는 제1 및 제2 NMOS 트랜지스터들(731, 732)을 포함하고, 제1 NMOS 트랜지스터(731)를 입력측으로하는 전류 미러를 구성한다. 제1 및 제2 NMOS 트랜지스터들(731, 732)의 소스는 접지 전압(VSS)에 연결된다. 제2 NMOS 트랜지스터(732)의 게이트는 제1 NMOS 트랜지스터(731)의 게이트 및 드레인과 연결되고, 제1 전류 미러(720)의 제2 PMOS 트랜지스터(722)의 드레인과 연결된다.

제3 전류 미러(740)는 제3 및 제4 PMOS 트랜지스터들(741, 742)을 포함하고, 제3 PMOS 트랜지스터(741)를 입력측으로하는 전류 미러를 구성한다. 제3 PMOS 트랜지스터(741)의 드레인은 전류원(750)에 연결된다. 제4 PMOS 트랜지스터(742)의 게이트는 제3 PMOS 트랜지스터(741)의 게이트 및 드레인과 연결된다. 제3 및 제4 PMOS 트랜지스터들(741, 742)의 소스는 제2 전원 전압(VDD)에 연결된다. 제4 PMOS 트랜지스터(742)의 드레인은 제2 전류 미러(730)의 제2 NMOS 트랜지스터(732)의 드레인과 연결되고, 비교 신호(COMP)로서 출력된다.

전류원(750)은 제3 전류 미러(740)의 제3 PMOS 트랜지스터(741)와 접지 전압(VSS) 사이에 연결되고, 기준 전류(i_REF)를 제공한다. 기준 전류(i_REF)는 테스트 시 다양한 전류 레벨로 설정될 수 있다.

전류 비교부(130c)에서, 테스트 시 테스트 스위치(710)가 온 되고, 구동부의 제2 트랜지스터 전류(i_ND)를 따라 제1 전류 미러(720)와 제2 전류 미러(730)의 전류량이 결정된다. 기준 전류(i_REF)에 따라 제3 전류 미러(740)의 전류량이 결정된다. 제2 전류 미러(730)와 제3 전류 미러(740)의 연결 노드에서 기준 전류(i_REF)와 제2 트랜지스터 전류(i_ND)가 비교되어 비교 신호(COMP)로 출력된다. 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 크면 비교 신호(COMP)는 로직 로우로 발생되고, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 작으면 비교 신호(COMP)는 로직 하이로 발생된다.

비교 신호(COMP)가 로직 로우이면, 제2 트랜지스터 전류(i_ND)를 기준 전류(i_REF) 이하가 되도록 하기 위하여 제2 증폭기(400)의 제2 오프셋 신호(OSN<0:3>)를 조절할 수 있다. 예컨대, 제2 오프셋 신호(OSN<0:3>)가 초기에 "0000"으로 설정되어 있었다면, 사이즈가 제일 큰 432 NMOS 트랜지스터를 오프시키기 위해 제2 오프셋 신호(OSN<0:3>)를 "1000"으로 변경하여 제2 제어 신호(CN)의 전압 레벨이 낮아지도록 조절할 수 있다. 이에 따라, 제2 제어 신호(CN)의 낮아진 전압 레벨에 응답하는 제2 트랜지스터(ND)의 전류(i_ND)가 줄어든다.

줄어든 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 여전히 커서 비교 신호(COMP)가 로직 로우이면, 추가로 사이즈가 제일 작은 435 NMOS 트랜지스터를 오프시키기 위해 제2 오프셋 신호(OSN<0:3>)를 "1001"로 변경하여 제2 제어 신호(CN)의 전압 레벨이 더욱 낮아지도록 조절할 수 있다. 즉, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하가 될 때까지, 제2 오프셋 신호(OSN<0:3>)를 변경하고 제2 제어 신호(CN)의 전압 레벨을 낮추고 제2 트랜지스터 전류(i_ND)와 기준 전류(i_REF)를 비교하는 동작이 반복적으로 모니터링될 수 있다. 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하가 될 때의 제2 오프셋 신호(OSP<0:3>)가 노멀 동작 시 제2 증폭기(400)로 제공된다.

도 8은 본 발명의 실시예에 따른 도 1의 전류 비교부를 설명하는 제4 예의 도면이다.

도 8을 참조하면, 전류 비교부(130d)는 테스트 시 구동부의 제2 트랜지스터 전류(i_ND)와 기준 전류(i_REF)를 비교하고 비교 신호(COMP)를 발생한다. 구동부의 제2 트랜지스터 전류(i_ND)는 제1 스위치(126)가 온 상태이고, 제2 스위치(128)가 오프 상태일 때 제2 트랜지스터(ND)에 흐르는 전류이다. 구동부의 제2 증폭기(400)의 제1 및 제2 입력 단자들은 온 된 제1 스위치(126)에 의해 단락되어 기준 전압(VREF/2)이 연결된다. 제2 증폭기(400)의 출력 단자인 제2 제어 신호(CN)는 제2 트랜지스터(ND)의 게이트로 제공된다. 제2 트랜지스터(ND)에는 제2 제어 신호(CN)에 응답하여 제2 트랜지스터 전류(i_ND)가 흐른다. 이 때, 제1 증폭기(300)의 출력 단자인 제1 제어 신호(CP)는 로직 하이로 셋팅되어 제1 트랜지스터(PD)는 턴오프 상태이다.

전류 비교부(130d)는 테스트 스위치(810), 전류원(820) 그리고 버퍼부(830)를 포함한다. 테스트 스위치(810)는 테스트 시 구동부의 제3 노드(NC)를 전류 비교부(130d)와 연결시키기 위해 온되고, 노멀 동작 시에는 오프된다. 테스트 스위치(810)는 제3 노드(NC)와 전류원(820) 사이에 연결된다. 전류원(820)은 제2 전원 전압(VDD)과 테스트 스위치(610) 사이에 연결되고, 기준 전류(i_REF)를 제공한다. 기준 전류(i_REF)는 테스트 시 다양한 전류 레벨로 설정될 수 있다. 버퍼부(830)는 테스트 스위치(810)와 전류원(820) 사이의 연결 노드에 연결되고 비교 신호(COMP)를 출력한다.

전류 비교부(130d)에서, 테스트 시 테스트 스위치(810)가 온 되고, 구동부의 제2 트랜지스터 전류(i_ND)가 전류 비교부(130d)로 제공된다. 테스트 스위치(810)와 전류원(820) 사이의 연결 노드에서 기준 전류(i_REF)와 제2 트랜지스터 전류(i_ND)가 비교된다. 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 크면 버퍼부(630)의 출력인 비교 신호(COMP)는 로직 로우로 발생되고, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 작으면 비교 신호(COMP)는 로직 하이로 발생된다.

비교 신호(COMP)가 로직 로우이면, 제2 오프셋 신호(OSN<0:3>)를 변경하고 제2 트랜지스터 전류(i_ND)와 기준 전류(i_REF)를 비교하는 동작이 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하가 될 때까지 반복적으로 수행될 수 있다. 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하가 될 때의 제2 오프셋 신호(OSN<0:3>)가 노멀 동작 시 제2 증폭기(400)로 제공된다.

도 9는 본 발명의 실시예에 따른 전압 발생 회로를 내장하는 반도체 메모리 장치를 설명하는 제1 예의 도면이다.

도 9를 참조하면, 반도체 메모리 장치(900)는 전압 발생 회로(100)와 테스트 회로 블락(200)을 포함할 수 있다.

전압 발생 회로(100)는 제1 및 제2 증폭기들(300, 400)을 이용하여 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)에 따라 기준 전압(VREF/2)과 비트라인 프리차아지 전압(VBL)을 비교하여 제1 및 제2 제어 신호들(CP, CN)을 발생할 수 있다. 구동부(124)는 제1 및 제2 제어 신호(CP, CN)에 응답하여 제3 노드(NC)를 비트라인 프리차아지 전압(VBL)으로 구동할 수 있다.

테스트 회로 블락(200)은 테스트 시, 전압 발생 회로(100)로 제1 및 제2 테스트 신호들(ON, ONB)을 전압 발생 회로(100)로 제공한다. 또한, 테스트 회로 블락(200)은 클럭 신호(CLK)에 따라 전압 발생 회로(100)에서 제공되는 비교 신호(COMP)에 응답하여 제1 오프셋 신호(OSP<0:3>) 및 제2 오프셋 신호(OSP<0:3>)를 변경한다. 테스트 회로 블락(200)은 비트라인 프리차아지 전압(VBL)이 발생되는 출력 노드의 전류가 기준 전류 이하가 될 때의 비교 신호(COMP)에 응답하여 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)를 셋팅할 수 있다. 셋팅된 제1 및 제2 오프셋 신호(OSP<0:3>, OSN<0:3>)는 제1 및 제2 증폭기들(300, 400)로 제공된다. 이에 따라, 전압 발생 회로(100)는 기준 전압(VREF/2)을 타겟으로 비트라인 프리차아지 전압(VBL)을 발생할 수 있다.

도 10은 본 발명의 일 실시예에 따른 제1 오프셋 신호 트리밍 방법을 설명하는 플로우챠트이다. 도 10의 제1 오프셋 신호 트리밍 방법은 도 1, 3, 5, 6, 9와 연계하여 설명된다.

도 10을 참조하면, 구동부(124)의 제1 트랜지스터(PD)의 전류(iPD)를 측정한다(S1010). 제1 트랜지스터 전류(i_PD)의 측정은 도 1의 전류 비교부(130)를 이용하여 수행할 수 있다. 측정된 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하 인지 여부를 판단한다(S1020). 기준 전류(i_REF) 이하 인지 여부의 판단은 전류 비교부(130)의 비교 신호(COMP)를 이용하여 수행될 수 있다. 판단 결과, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하이면 (단계S1020에서 YES), 도 9 테스트 회로 블락(200)에서 제1 오프셋 신호(OSP<0:3>)를 셋팅한다(S1040). 판단 결과, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 보다 크면 (단계S1020에서 NO), 테스트 회로 블락(200)에서 제1 오프셋 신호(OSP<0:3>)를 변경하고(S1030), 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하가 될 때까지 제1 오프셋 신호(OSP<0:3>)를 변경한(S1030) 후에, 제1 오프셋 신호(OSP<0:3>)를 셋팅한다(S1040).

도 11은 본 발명의 일 실시예에 따른 제2 오프셋 신호 트리밍 방법을 설명하는 플로우챠트이다. 도 11의 제2 오프셋 신호 트리밍 방법은 도 1, 4, 7, 8, 9와 연계하여 설명된다.

도 11을 참조하면, 구동부(124)의 제2 트랜지스터(ND)의 전류(i_ND)를 측정한다(S1110). 제2 트랜지스터 전류(i_ND)의 측정은 도 1의 전류 비교부(130)를 이용하여 수행할 수 있다. 측정된 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하 인지 여부를 판단한다(S1120). 기준 전류(i_REF) 이하 인지 여부의 판단은 전류 비교부(130)의 비교 신호(COMP)를 이용하여 수행될 수 있다. 판단 결과, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하이면 (단계S1120에서 YES), 도 9 테스트 회로 블락(200)에서 제2 오프셋 신호(OSN<0:3>)를 셋팅한다(S1140). 판단 결과, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 보다 크면 (단계S1120에서 NO), 테스트 회로 블락(200)에서 제2 오프셋 신호(OSN<0:3>)를 변경하고(S1130), 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하가 될 때까지 제2 오프셋 신호(OSN<0:3>)를 변경한(S1130) 후에, 제2 오프셋 신호(OSN<0:3>)를 셋팅한다(S1140).

도 12 및 도 13은 본 발명의 실시예에 따른 전압 발생 회로의 동작을 설명하는 그래프들이다.

도 12를 참조하면, 제1 트랜지스터 전류(i_PD)가 기준 전류(i_REF) 이하일 때, 비교 신호(COMP)가 로직 로우로 발생되고. 제1 오프셋 신호(OSP<0:3>)가 셋팅됨을 볼 수 있다. 또한, 제2 트랜지스터 전류(i_ND)가 기준 전류(i_REF) 이하일 때, 비교 신호(COMP)가 로직 하이로 발생되고. 제2 오프셋 신호(OSN<0:3>)가 셋팅됨을 볼 수 있다.

도 13을 참조하면, 비트라인 프리차아지 전압(VBL)이 기준 전압(VREF/2) 레벨로 발생될 때의 제3 노드(NC, 도 1)에서의 전류(I(VBL))는 0uA로 나타난다(A). 즉, 제1 및 제2 트랜지스터들(PD, ND)로 구성된 푸시-풀 출력 회로의 구동부(124)는 관통 전류가 발생하지 않는다. 구동부(124)는 데드 존 영역이 없는, 즉 데드 존 프리를 구현할 수 있다. 이와 비교하여, 비트라인 프리차아지 전압(VBL)이 데드 존 내에 위치하도록 설계되는 경우(B), 비트라인 프리차아지 전압(VBL)이 메타스테이블(metastable) 상태이므로, 도 2에 도시된 바와 같이, 비트라인 프리차아지 전압(VBL)은 산포를 가지게 된다.

도 14는 본 발명의 실시예에 따른 전압 발생 회로를 내장하는 반도체 메모리 장치를 설명하는 제2 예의 도면이다.

도 14를 참조하면, 반도체 메모리 장치(1400)는 메모리 코어(1500), 로컬 센스 앰프(1410), 입출력 센스 앰프(1420), 입출력 버퍼(1430), 그리고 전압 발생부(1440)를 포함한다.

메모리 코어(1500)는 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차아지 전압(VBL)으로 프리차아지하고, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 증폭하고, 증폭된 전압 차를 로컬 입출력 라인쌍(LIO, LIOB)으로 제공한다. 로컬 센스 앰프(1410)는 로컬 입출력 라인쌍(LIO, LIOB)의 전압 신호를 증폭하여 글로벌 입출력 라인쌍(GIO, GIOB)으로 제공한다. 입출력 센스 앰프(1420)는 글로벌 입출력 라인쌍(GIO, GIOB)의 전압 신호를 증폭한다. 입출력 버퍼(1430)는 입출력 센스 앰프(1420)의 출력을 버퍼링하여 출력 데이터(DOUT)로 출력하거나, 입력 데이터(DIN)를 버퍼링한다. 입출력 버퍼(1430)의 출력 데이터(DOUT)는 출력 패드를 통하여 반도체 메모리 장치(1400)의 외부로 제공된다. 전압 발생부(1440)는 전원 전압(VDD)을 이용하여 다양한 여러가지 전압들(VCP, VREF, VBL)을 생성한다. VCP 전압은 셀 플레이트 전압을 나타내고, VREF 및 VDD 전압은 메모리 코어 전압을 나타내고, VBL은 비트라인 프리차아지 전압을 나타낸다. 전압 생성부(1440)는 도 1의 데드 존 프리 전압 발생 회로(100)를 포함하여 비트라인 프리차아지 전압(VBL)을 발생할 수 있다.

도 15는 본 발명의 일 실시예에 따른 도 14의 메모리 코어의 구성을 설명하는 도면이다.

도 15를 참조하면, 메모리 코아(1500)는 비트라인(BL)에 연결되는 제1 메모리 셀(1510), 상보 비트라인(BLB)에 연결되는 제2 메모리 셀(1520), 비트라인 센스 앰프(1530), 제1 등화기(1540), 칼럼 선택 회로(1550), 그리고 증폭 제어부(1560)를 포함한다.

제1 메모리 셀(1510)은 서로 직렬 연결되는 셀 트랜지스터(MN1) 과 셀 커패시터(CC1)를 포함한다. 제2 메모리 셀(1520)은 서로 직렬 연결되는 셀 트랜지스터(MN2) 과 셀 커패시터(CC2)를 포함한다. 셀 커패시터들(CC1, CC2)의 일단에는 셀 플레이트 전압(VCP)이 인가된다. MN1 셀 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 게이트는 워드라인(WLi)에 연결된다. MN2 셀 트랜지스터의 드레인은 상보 비트라인(BLB)에 연결되고, 게이트는 워드라인(WLj)에 연결된다.

제1 등화기(1540)는 NMOS 트랜지스터들(MN5, MN6, MN7)을 포함한다. MN5 트랜지스터는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결되고, 게이트에는 등화 제어 신호(PEQi)가 연결된다. MN6 트랜지스터의 드레인은 비트라인(BL)에 연결되고, 소스는 비트라인 프리차아지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. MN7 트랜지스터는 상보 비트라인(BLB)에 연결되고, 소스는 비트라인 프리차아지 전압(VBL)에 연결되고, 게이트는 등화 제어 신호(PEQi)에 연결된다. 제1 등화기(1540)는 등화 제어 신호(PEQi)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 비트라인 프리차아지 전압(VBL)으로 프리차아지시킨다.

비트라인 센스 앰프(1530)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 PMOS 트랜지스터들(MP1, MP2)과, 비트라인(BL)과 상보 비트라인(BLB) 사이에 직렬 연결되는 NMOS 트랜지스터들(MN3, MN4)을 포함한다. MP1, MP2 트랜지스터들은 전원 전압(VDD)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭한다. MN3, MN4 트랜지스터들은 접지 전압(VSS)을 이용하여 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압 차를 감지하고 증폭한다.

칼럼 선택 회로(1550)는 NMOS 트랜지스터들(MN8, MN9)을 포함한다. MN8 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 입출력 라인(LIO)에 전기적으로 연결한다. MN9 트랜지스터는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)을 상보 로컬 입출력 라인(LIOB)에 전기적으로 연결한다.

증폭 제어부(1560)는 제2 등화기(1561)와 PMOS 트랜지스터(MP3), 그리고 NMOS 트랜지스터(MN13)을 포함한다. 제2 등화기(1561)는 NMOS 트랜지스터들(MN10, MN11, MN12)을 포함한다. MN10, MN11, MN12 트랜지스터들의 게이트에는 등화 제어 신호(PEQi)가 연결되고, MN11, MN12 트랜지스터들의 소스에는 비트라인 프리차아지 전압(VBL)이 연결된다. 제2 등화기(156)는 제1 전원 공급 라인(LA)을 통하여 비트라인 센스 앰프(1530)의 MP1, MP2 트랜지스터들의 소스와 연결되고, 제2 전원 공급 라인(LAB)을 통하여 비트라인 센스 앰프(1530)의 MN3, MN4 트랜지스터들의 소스와 연결된다. 제2 등화기(1561)는 등화 제어 신호(PEQi)에 응답하여 제1 전원 공급 라인(LA) 및 제2 전원 공급 라인(LAB)을 비트라인 프리차아지 전압(VBL)로 프리차아지시킨다. MP3 트랜지스터는 스위치 제어 신호(LAPG)에 응답하여 제1 전원 공급 라인(LA)을 통하여 전원 전압(VDD)을 비트라인 센스 앰프(1530)로 제공한다. MN13 트랜지스터는 스위치 제어 신호(LANG)에 응답하여 제2 전원 공급 라인(LAB)을 통하여 접지 전압(VSS)을 비트라인 센스 앰프(1530)로 제공한다.

CC1 셀 커패시터에 저장된 데이터가 비트라인(BL)으로 출력될 때, 셀 커패시터(CC1)와 비트라인(BL)이 가지고 있는 커패시터 사이에 차아지 셰어링이 발생한다. 마찬가지로, CC2 셀 커패시터에 저장된 데이터가 상보 비트라인(BLB)으로 출력될 때, 셀 커패시터(CC2)와 상보 비트라인(BLB)이 가지고 있는 커패시터 사이에 차아지 셰어링이 발생한다. 메모리 셀들(1510, 1520)에 저장된 데이터를 효율적으로 감지하기 위하여 비트라인(BL)과 상보 비트라인(BLB)은 비트라인 프리차아지 전압(VBL)으로 미리 프리차아지된다.

도 16a 및 도 16b는 도 15의 셀 커패시터(CC1)에 저장된 데이터 "1" 또는 "0"을 감지할 때의 비트라인과 상보 비트라인의 전압 파형을 설명하는 도면이다.

도 16a를 참조하면, 비트라인 센스 앰프(1530)가 데이터 "1"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 비트라인 프리차아지 전압(VBL)으로 프리차아지된 후, 비트라인(BL)은 dV1만큼 증가한다. 비트라인 센스 앰프(1530)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 전원 전압(VDD) 레벨이 되고, 상보 비트라인(BLB)은 접지 전압(VSS) 레벨이 된다.

도 16b를 참조하면, 비트라인 센스 앰프(1530)가 데이터 "0"을 감지할 경우, 비트라인(BL)과 상보 비트라인(BLB)은 미리 비트라인 프리차아지 전압(VBL)으로 프리차아지된 후, 비트라인(BL)은 dV2 만큼 감소한다. 비트라인 센스 앰프(1530)에 의해 증폭 동작이 완료되면, 비트라인(BL)의 전압은 접지 전압(VSS) 레벨이 되고, 상보 비트라인(BLB)은 전원 전압(VDD) 레벨이 된다.

도 17 및 도 18은 본 발명의 다양한 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 포함하는 메모리 모듈을 설명하는 도면들이다.

도 17을 참조하면, 메모리 모듈(1700)은 다수개의 메모리 칩들(1710a-1710h)과 커맨드/어드레스 레지스터 칩(1720), 그리고 메모리 칩들(1710a-1710h)에 대응적으로 연결되는 데이터 버퍼 칩들(1730a-1730h)을 포함한다. 커맨드/어드레스 레지스터 칩(1720)은 제어 버스(1722)를 통해 메모리 콘트롤러(1750)로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)을 버퍼링하고 재구동하는 기능을 가질 수 있다. 커맨드/어드레스 레지스터 칩(1720)에서 출력되는 커맨드(CMD) 및 어드레스(ADDR)는 제1 버스(1724)를 통해 메모리 칩들(1710a-1710h)로 제공될 수 있다.

데이터 버퍼 칩(1730a-1730h) 각각은 메모리 칩(1710a-1710h) 각각과 대응적으로 연결될 수 있다. 데이터 버퍼 칩(1730a-1730h) 각각은 데이터 버스(1732)를 통해 메모리 콘트롤러(1750)로부터 해당 메모리 칩(1710a-1710h)의 데이터(DQ)를 수신하고 버퍼링하여 해당 메모리 칩(1710a-1710h)로 전달할 수 있다. 또한, 데이터 버퍼 칩(1730a-1730h) 각각은 해당 메모리 칩(1710a-1710h)로부터 수신되는 데이터를 데이터 버스(1732)를 통해 메모리 콘트롤러(1750)로 전달할 수 있다.

메모리 칩(1710a-1710h)은 비트라인과 상보 비트라인을 프리차아지하는 데 사용되는 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 포함할 수 있다. 전압 발생 회로는 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하고, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하고, 판단 여부에 따라 출력 노드의 풀-업 트랜지스터 전류가 기준 전류 이하가 될 때까지 그리고 출력 노드의 풀-다운 트랜지스터 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경하고, 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압을 데드 존 없이 발생할 수 있다.

도 18을 참조하면, 메모리 모듈(1800)은 다수개의 메모리 칩들(1810a-1810h)과 커맨드/어드레스 레지스터 칩(1820)을 포함한다. 커맨드/어드레스 레지스터 칩(1820)은 제어 버스(1822)를 통해 메모리 콘트롤러(1850)로부터 커맨드(CMD) 및 어드레스(ADDR)을 수신하고, 수신된 커맨드(CMD) 및 어드레스(ADDR)을 버퍼링하고 재구동하는 기능을 가질 수 있다. 커맨드/어드레스 레지스터 칩(1820)에서 출력되는 커맨드(CMD) 및 어드레스(ADDR)는 제1 버스(1824)를 통해 메모리 칩들(1810a-1810h)로 제공될 수 있다.

메모리 칩(1810a-1810h) 각각은 메모리 콘트롤러(1850)로부터 직접 배선된 데이터 버스(1832a-1832h)를 통해 메모리 콘트롤러(1850)와 연결될 수 있다. 메모리 칩(1810a-1810h) 각각은 대응적으로 연결되는 데이터 버스(1832a-1832h)를 통해 메모리 콘트롤러(1850)로부터 데이터(DQ)를 수신할 수 있다. 메모리 칩(1810a-1810h) 각각에서 출력되는 데이터(DQ)는 데이터 버스(1832a-1832h, 1832)를 통해 메모리 콘트롤러(1850)로 전달될 수 있다.

메모리 칩(1810a-1810h)은 비트라인과 상보 비트라인을 프리차아지하는 데 사용되는 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 포함할 수 있다. 전압 발생 회로는 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하고, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하고, 판단 여부에 따라 출력 노드의 풀-업 트랜지스터 전류가 기준 전류 이하가 될 때까지 그리고 출력 노드의 풀-다운 트랜지스터 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경하고, 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압을 데드 존 없이 발생할 수 있다.

도 19는 본 발명의 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 19를 참조하면, 모바일 시스템(1900)은 어플리케이션 프로세서(1910), 통신(Connectivity)부(1920), 휘발성 메모리 장치(1930), 비휘발성 메모리 장치(1940), 사용자 인터페이스(1950) 및 파워 서플라이(1960)를 포함할 수 있다. 실시예에 따라, 모바일 시스템(1900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(1910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(1930)는 어플리케이션 프로세서(1910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(1930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.

휘발성 메모리 장치(1930)는 비트라인과 상보 비트라인을 프리차아지하는 데 사용되는 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 포함할 수 있다. 전압 발생 회로는 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하고, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하고, 판단 여부에 따라 출력 노드의 풀-업 트랜지스터 전류가 기준 전류 이하가 될 때까지 그리고 출력 노드의 풀-다운 트랜지스터 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경하고, 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압을 데드 존 없이 발생할 수 있다.

비휘발성 메모리 장치(1940)는 모바일 시스템(1900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(1950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(1900) 또는 모바일 시스템(1900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Water Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat- Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Water-level Fabricated Package), WSP(Water-level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 20은 본 발명의 실시예들에 따른 전압 발생 회로를 내장한 메모리 칩을 장착한 메모리 모듈을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 20을 참조하면, 컴퓨터 시스템(2000)은 프로세서(2010), 입출력 허브(2020), 입출력 컨트롤러 허브(2030), 적어도 하나의 메모리 모듈(2040) 및 그래픽 카드(2050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(2010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(2010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 20에는 하나의 프로세서(2010)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(2010)는 메모리 모듈(2040)의 동작을 제어하는 메모리 콘트로러(2011)를 포함할 수 있다. 프로세서(2010)에 포함된 메모리 콘트롤러(2011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 메모리 콘트롤러(2011)와 메모리 모듈(2040) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2040)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(2011)는 입출력 허브(2020) 내에 위치할 수 있다. 메모리 콘트롤러(2011)를 포함하는 입출력 허브(2020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.

메모리 모듈(2040)는 메모리 콘트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 칩들과 버퍼 칩을 포함할 수 있다. 메모리 칩들은 예컨대, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.

메모리 칩은 비트라인과 상보 비트라인을 프리차아지하는 데 사용되는 비트라인 프리차아지 전압을 발생하는 전압 발생 회로를 포함할 수 있다. 전압 발생 회로는 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하고, 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하고, 판단 여부에 따라 출력 노드의 풀-업 트랜지스터 전류가 기준 전류 이하가 될 때까지 그리고 출력 노드의 풀-다운 트랜지스터 전류가 기준 전류 이하가 될 때까지 오프셋 신호를 변경하고, 변경된 오프셋 신호에 따라 기준 전압을 타겟으로 비트라인 프리차아지 전압을 발생할 수 있다. 전압 발생 회로는 비트라인 프리차아지 전압을 데드 존 없이 발생할 수 있다.

입출력 허브(2020)는 그래픽 카드(2050)와 같은 장치들과 프로세서(2010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2020)는 다양한 방식의 인터페이스를 통하여 프로세서(2010)에 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 프로세서(2010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 20에는 하나의 입출력 허브(2020)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(2020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(2050)는 AGP 또는 PCIe를 통하여 입출력 허브(2020)와 연결될 수 있다. 그래픽 카드(2050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2020)는, 입출력 허브(2020)의 외부에 위치한 그래픽 카드(2050)와 함께, 또는 그래픽 카드(2050) 대신에 입출력 허브(2020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(2030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2030)는 내부 버스를 통하여 입출력 허브(2020)와 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 입출력 컨트롤러 허브(2030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(2030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(2010), 입출력 허브(2020) 또는 입출력 컨트롤러 허브(2030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

1. 비트라인 프리차아지 전압을 발생하는 전압 발생 회로에 있어서,
   상기 비트라인 프리차아지 전압이 발생되는 출력 노드의 전류를 기준 전류와 비교하는 전류 비교부; 및
   상기 출력 노드의 전류가 상기 기준 전류 이하일 때의 오프셋 신호에 응답하여 기준 전압을 타겟으로 상기 비트라인 프리차아지 전압을 발생하는 비트라인 프리차아지 전압 발생부를 구비하는 것을 특징으로 하는 전압 발생 회로.
2. 제1항에 있어서, 상기 비트라인 프리차아지 전압 발생부는
   상기 기준 전압과 상기 비트라인 프리차아지 전압에 기초하여 제1 및 제2 제어 신호들을 제공하는 증폭부; 및
   상기 제1 및 제2 제어 신호들에 응답하여 상기 출력 노드를 상기 비트라인 프리차아지 전압으로 구동하는 구동부를 구비하는 것을 특징으로 하는 전압 발생 회로.
3. 제2항에 있어서, 상기 증폭부는
   제2 전원 전압과 접지 전압 사이에 연결되고, 제1 오프셋 신호에 따라 입력 단자들로 수신되는 상기 기준 전압과 상기 비트라인 프리차아지 전압의 차이를 증폭하여 상기 제1 제어 신호를 출력하는 제1 증폭부; 및
   상기 제2 전원 전압과 상기 접지 전압 사이에 연결되고, 제2 오프셋 신호에 따라 입력 단자들로 수신되는 상기 기준 전압과 상기 비트라인 프리차아지 전압의 차이를 증폭하여 상기 제2 제어 신호를 출력하는 제2 증폭부를 구비하는 것을 특징으로 하는 전압 발생 회로.
4. 제3항에 있어서, 상기 구동부는
   제2 전원 전압과 상기 출력 노드 사이에 연결되고, 상기 제1 제어 신호에 응답하여 상기 출력 노드를 풀-업 구동하는 제1 트랜지스터; 및
   상기 출력 노드와 접지 전압 사이에 연결되고, 상기 제2 제어 신호에 응답하여 상기 출력 노드를 풀-다운 구동하는 제2 트랜지스터를 구비하는 것을 특징으로 하는 전압 발생 회로.
5. 제4항에 있어서, 상기 전류 비교부는
   상기 제1 증폭기의 입력 단자들에 상기 기준 전압을 인가하였을 때 발생되는 상기 제1 제어 신호에 응답하여, 상기 제1 트랜지스터에 흐르는 전류를 상기 기준 전류와 비교하고, 상기 제1 트랜지스터에 흐르는 전류가 상기 기준 전류 이하가 될 때까지 상기 제1 오프셋 신호들을 변경하도록 하는 것을 특징으로 하는 전압 발생 회로.
6. 제4항에 있어서, 상기 전류 비교부는
   상기 제2 증폭기의 입력 단자들에 상기 기준 전압을 인가하였을 때 발생되는 상기 제2 제어 신호에 응답하여, 상기 제2 트랜지스터에 흐르는 전류를 상기 기준 전류와 비교하고, 상기 제2 트랜지스터에 흐르는 전류가 상기 기준 전류 이하가 될 때까지 상기 제2 오프셋 신호들을 변경하도록 하는 것을 특징으로 하는 전압 발생 회로.
7. 기준 전압과 비트라인 프리차아지 전압을 비교하는 증폭부와 풀-업 및 풀-다운 트랜지스터들을 포함하는 구동부를 이용하여 비트라인 프리차아지 전압을 발생하는 방법에 있어서,
   상기 비트라인 프리차아지 전압이 발생되는 출력 노드에서의 전류를 측정하는 단계;
   상기 출력 노드의 전류가 기준 전류 이하 인지 여부를 판단하는 단계;
   상기 판단 여부에 따라 상기 증폭부의 오프셋 신호를 변경하는 단계; 및
   상기 변경된 오프셋 신호에 따라 상기 기준 전압을 타겟으로 상기 비트라인 프리차아지 전압을 발생하는 단계를 구비하는 것을 특징으로 하는 비트라인 프리차아지 전압 발생 방법.
8. 제7항에 있어서, 상기 증폭부의 오프셋 신호를 변경하는 단계는
   상기 풀-업 트랜지스터의 전류가 상기 기준 전류 이하가 될 때까지 상기 오프셋 신호를 변경하는 것을 특징으로 하는 비트라인 프리차아지 전압 발생 방법.
9. 제7항에 있어서, 상기 증폭부의 오프셋 신호를 변경하는 단계는
   상기 풀-다운 트랜지스터의 전류가 상기 기준 전류 이하가 될 때까지 상기 오프셋 신호를 변경하는 것을 특징으로 하는 비트라인 프리차아지 전압 발생 방법.
10. 제7항에 있어서, 상기 비트라인 프리차아지 전압 발생 방법은
    상기 비트라인 프리차아지 전압을 데드 존 없이 발생하는 것을 특징으로 하는 비트라인 프리차아지 전압 발생 방법.

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