CN118430610A - 两步感测的感测放大器和包括其的存储器设备 - Google Patents

Abstract

一种LSA电路包括串联连接在局部I/O线和互补局部I/O线之间的第一感测晶体管和第二感测晶体管；被配置为在LSA电路的预感测操作期间将LSA感测电压驱动到第一感测晶体管和第二感测晶体管之间的连接节点的预感测驱动器；以及被配置为在LSA电路的主感测操作期间将LSA感测电压驱动到该连接节点的主感测驱动器。预感测驱动器的驱动强度被设置为弱于主感测驱动器的驱动强度，并且预感测驱动器在主感测驱动器之前被驱动。

Description

两步感测的感测放大器和包括其的存储器设备

相关申请的交叉引用

本申请基于于2023年1月31日向韩国知识产权局提交的韩国专利申请No.10-2023-0013185并要求其优先权，该专利申请的公开内容通过引用整体并入本文。

技术领域

各种示例实施例涉及一种半导体存储器设备，并且更具体地，涉及一种用于执行两步感测操作以减少由于相对于位线感测放大器(bit line sense amplifier，BLSA)的驱动电压差而导致的泄漏电流的局部输入/输出线感测放大器(line sense amplifier，LSA)电路，和/或包括该电路的存储器设备。

背景技术

动态随机访问存储器(DRAM)以数据利用存储在存储器单元的单元电容器中的电荷被写入和读取的方式操作。在DRAM中，存储器单元阵列连接到位线和互补(complementary)或禁止(barred)位线。当执行读取操作时，BLSA感测并放大位线和互补位线之间的电压差，例如一对位线的电压差。由BLSA感测的一对位线的数据通过列选择晶体管被选择性地传输到一对局部输入/输出线，并且LSA放大来自该对局部输入/输出线的数据。由LSA放大的该对局部输入/输出线的数据然后被传送到一对全局输入/输出线，并且全局输入/输出线感测放大器放大该对全局输入/输出线的数据，并且通过数据(DQ)焊盘将放大的数据作为读取数据输出到外部。

为了支持DRAM的高速操作，设计趋势是降低BLSA的驱动电压电平，同时提高LSA的驱动电压电平。在这种情况下，由于BLSA的低驱动电压和LSA的高驱动电压之间的差，出现通过列选择晶体管从LSA到BLSA的泄漏电流。由于泄漏电流，LSA的感测电流可能减小，因此DRAM的性能可能恶化。速度和/或功耗可能受到影响。

发明内容

各种示例实施例可以提供执行两步感测操作、以减少由于相对于位线感测放大器电路(BLSA)的驱动电压差而导致的泄漏电流的局部输入/输出线感测放大器(LSA)电路和/或包括该电路的存储器设备。

根据一些示例实施例，提供了一种局部输入/输出(I/O)线感测放大器(LSA)电路，其被配置为放大电连接到连接到位线感测放大器(BLSA)电路的一对位线的一对局部I/O线的电压差。该LSA电路包括串联连接在局部I/O线和互补局部I/O线之间的第一感测晶体管和第二感测晶体管。第一感测晶体管的栅极连接到局部I/O线，并且第二感测晶体管的栅极连接到互补局部I/O线。该LSA电路包括预感测驱动器，其被配置为在LSA电路的预感测操作期间将LSA感测电压驱动到第一感测晶体管和第二感测晶体管之间的连接节点；以及主感测驱动器，其被配置为在LSA电路的主感测操作期间将LSA感测电压驱动到该连接节点。预感测驱动器的驱动强度被设置为弱于主感测驱动器的驱动强度，并且预感测驱动器在主感测驱动器之前被驱动。

可替代地或附加地，根据各种示例实施例，提供了一种存储器设备，其包括连接在连接到存储器单元的位线和互补位线之间的位线感测放大器(BLSA)电路，该BLSA配置为感测位线的电压改变，并基于感测到的电压改变输出一对位线的电压差，其中该对位线包括位线和互补位线；列选择电路，其被配置为基于列选择信号将该对位线和一对局部I/O线电互连，其中该对局部I/O线包括局部I/O线和互补局部I/O线；以及局部I/O线感测放大器(LSA)电路，其连接在局部I/O线和互补局部I/O线之间，并且被配置为根据LSA驱动电压放大该对局部I/O线的电压差。该LSA电路包括串联连接在局部I/O线和互补局部I/O线之间的第一PMOS晶体管和第二PMOS晶体管，其中，第一PMOS晶体管的栅极连接到局部I/O线，并且第二PMOS晶体管的栅极连接到互补局部I/O线；连接在第一PMOS晶体管和第二PMOS晶体管之间的连接节点和LSA驱动电压线之间的第三PMOS晶体管，其中第三PMOS晶体管的栅极连接到第一LSA使能信号；以及连接在该连接节点和LSA驱动电压线之间的第四PMOS晶体管，其中第四PMOS晶体管的栅极连接到第二LSA使能信号。第三PMOS晶体管的尺寸小于第四PMOS晶体管的尺寸，并且该BLSA被配置为操作使得第一LSA使能信号在第二LSA使能信号之前被激活。

可替代地或附加地，根据一些示例实施例，提供了一种存储器设备，包括：位线感测放大器(BLSA)电路，其连接在连接到存储器单元的位线和互补位线之间并且被配置为感测位线的电压改变并基于感测到的电压改变输出一对位线的电压差，其中该对位线包括位线和互补位线；列选择电路，其被配置为基于列选择信号将该对位线和一对局部I/O线电互连，其中该对局部I/O线包括局部I/O线和互补局部I/O线；以及局部I/O线感测放大器(LSA)电路，其连接在局部I/O线和互补局部I/O线之间并且被配置为根据LSA驱动电压放大该对局部I/O线的电压差，其中该LSA电路包括串联连接在局部I/O线和互补局部I/O线之间的第一NMOS晶体管和第二NMOS晶体管，其中第一NMOS晶体管的栅极连接到局部I/O线，并且第二NMOS晶体管的栅极连接到互补局部I/O线；连接在第一NMOS晶体管和第二NMOS晶体管之间的连接节点和LSA驱动电压线之间的第一PMOS晶体管，其中第一PMOS晶体管的栅极连接到第一LSA使能信号；以及连接在该连接节点和LSA驱动电压线之间的第二PMOS晶体管，其中第二PMOS晶体管的栅极连接到第二LSA使能信号，并且第一PMOS晶体管的电尺寸或物理尺寸中的至少一个比第二PMOS晶体管的小，并且第一LSA使能信号在第二LSA使能信号之前被激活。

附图说明

通过以下结合附图的详细说明，将更清楚地理解发明构思的一些示例实施例，其中：

图1是用于描述根据一些示例实施例的存储器设备的框图；

图2至图5B是用于描述图1的位线感测放大器(BLSA)和局部输入/输出线感测放大器(LSA)的连接结构的图；

图6是用于描述根据一些示例实施例的LSA的第一感测电路的图；

图7和图8是用于描述根据一些示例实施例的控制逻辑电路的图；

图9是用于描述根据一些示例实施例的LSA的第一感测电路的图；和

图10是用于描述包括根据一些示例实施例的存储器设备的电子设备的系统的框图。

具体实施方式

图1是用于描述根据各种示例实施例的存储器设备的框图。图1示出了被实现为DRAM的存储器设备100。应当注意，图1所示的DRAM配置是作为示例提供的，并且不一定是实际的DRAM配置。此外，图1所示的示例DRAM配置不表示或暗示对发明构思的限制。

参考图1，存储器设备100可以包括存储器单元阵列110、行解码器112、位线感测放大器(BLSA)阵列120、列解码器130、输入/输出(I/O)选通电路140、控制逻辑电路150和数据I/O电路180。

存储器单元阵列110包括以包括行和列的矩阵形式提供的多个存储器单元111。存储器单元阵列110包括连接到存储器单元MC的多条字线WL1至WLn(n是自然数)和多条位线BL1至BLm(m是自然数)。在一些示例实施例中，n可以大于、小于或等于m。多条字线WL1至WLn可以连接到行中的存储器单元，并且多条位线BL1至BLm可以连接到列中的存储器单元。连接到激活的字线WL的存储器单元的数据可以由连接到位线BL的BLSA感测和放大。

行解码器112解码行地址XADD并且激活或导通字线WL1至WLn中与行地址XADD相对应的字线WL。在对字线的激活期间(例如，在字线使能操作期间)，高于电源电压VDD的高电压VPP可以被施加到存储器单元的访问晶体管的栅极。

BLSA阵列120包括以阵列形式实现的BLSA 120-1至120-m。BLSA 120-1至120-m分别感测并放大从对应的存储器单元111输出的数据。BLSA120-1可以连接到包括位线和互补位线(或禁止位线)的一对位线，以感测和放大位线BL上出现的电压。在一些示例中，位线BL可以指折叠(folded)位线感测放大器类型的一对位线。BLSA120-1至120-m中的每一个可以是或包括或被包括于用P型感测放大器和N型感测放大器实现的交叉耦合差分感测放大器。

列解码器130可以解码列地址YADD，以生成列选择信号CSL1至CSLk(k为可以取决于或独立于m和n中的一个或两个的自然数)。列解码器130可以在突发模式(burst mode)下基于列地址YADD对逐渐增加1的突发地址进行解码，以生成列选择信号CSL1至CSLk，并且将由列选择信号CSL1至CSLk选择的位线BL连接到I/O选通电路140。突发地址是指对于读取命令和/或写入命令，相对于突发长度BL可访问的列位置的地址。

响应于列选择信号CSL1至CSLk，I/O选通电路140中的列选择晶体管可以将由BLSA120-1至120-m感测和放大的、从位线BL1至BLm中选出的位线输出的电压电平分别传输到LSA块160中的LSA。

控制逻辑电路150可以控制存储器设备100的电路按照存储器设备100的模式寄存器中存储的设置的操作和控制参数进行操作。控制逻辑电路150可以从处理器和/或从存储器控制器接收命令/地址(CA)信号。控制逻辑电路124可以从存储器控制器接收表示读取命令和/或写入命令的CA信号，并且可以控制存储器设备100的电路根据读取命令和/或写入命令执行操作。控制逻辑电路150可以响应于CA信号生成用于控制存储器设备100的操作时序和/或存储器操作的控制信号(例如，XADD、YADD、PSW、PLSA_EQ、PLSA_EN1和PLSA_EN2中的一个或多个)。根据一些示例实施例，命令和地址可以作为分开的信号(例如并行或串行，例如同时地)被提供。

数据I/O电路180可以被分为写入数据路径182和读取数据路径184。写入数据路径182可以包括接收写入数据DQ的数据输入缓冲器。读取数据路径184可以包括发送读取数据DQ的数据输出缓冲器。读取数据路径184可以包括用于输出读取数据DQ的LSA块160和全局I/O线感测放大器(IOSA)块170。LSA可以放大被传送到一对局部I/O线LIO和LIOB(a pairof local I/O lines LIO and LIOB)的电压电平，而且IOSA可以放大被传送到一对全局I/O线GIO和GIOB(a pair of global I/O lines GIO and GIOB)的电压电平。

图2至图5B是用于描述图1的BLSA和LSA的连接结构的图。图2示出了BLSA的连接结构，图3示出了BLSA和LSA之间的连接结构。图4是用于描述BLSA和LSA的电路图，图5A和图5B是用于描述一对局部I/O线LIO和LIOB的电压电平的图。

图2示出了其中存储器单元阵列110中连接到字线WLn-1和WLn的存储器单元111的四对位线连接到BLSA阵列120中的四个BLSA120-1至120-4的结构。存储器单元阵列110包括多个存储体，并且每个存储体可以包括多个存储器单元块MCB。在一些示例实施例中，如图2所示，将描述折叠位线感测放大器类型，其中BLSA连接到相同存储器单元块(MCB)中的多对位线，但是示例实施例不必限于此。例如，其可以被描述为开放(open)位线感测放大器类型，其中围绕BLSA彼此隔开的第一存储器单元块的位线和第二存储器单元块的位线连接到位线感测放大器。

图3示出了连接到一对位线BL和BLB(真位线和互补位线或禁止位线)的BLSA 120-1和LSA 160-1之间的信号路径。LSA 160-1可以放大传输到一对局部I/O线LIO和LIOB的电压电平或电压差，并将放大的电压电平输出到一对全局I/O线GIO和GIOB。该对全局I/O线GIO和GIOB可以通过IOSA和数据输出缓冲器连接到数据DQ引脚。BLSA 120-1所连接的该对位线BL和BLB通过列选择晶体管141和142连接到该对局部I/O线LIO和LIOB。列选择晶体管141和142可以响应于列选择信号CSL将该对位线BL和BLB与该对局部I/O线LIO和LIOB电互连。

参考图4，BLSA 120-1可以连接在位线BL和互补位线BLB之间，并且可以根据第一感测驱动信号LA和第二感测驱动信号LAB感测和放大位线BL和互补位线BLB之间的电压差。BLSA120-1可以包括PMOS晶体管P1和P2以及NMOS晶体管N1和N2。

PMOS晶体管P1的一端(例如，源极或漏极端)连接到互补位线BLB，PMOS晶体管P1的另一端(例如，漏极或源极端)连接到第一感测驱动信号LA的线，并且PMOS晶体管P1的栅极连接到位线BL。PMOS晶体管P2的一端连接到位线BL，PMOS晶体管P2的另一端连接到第一感测驱动信号LA的线，并且PMOS晶体管P2的栅极连接到互补位线BLB。NMOS晶体管N1的一端连接到互补位线BLB，NMOS晶体管N1的另一端连接到第二感测驱动信号LAB的线，并且NMOS晶体管N1的栅极连接到位线BL。NMOS晶体管N2的一端连接到位线BL，NMOS晶体管N2的另一端连接到第二感测驱动信号LAB的线，并且NMOS晶体管N2的栅极连接到互补位线BLB。

在BLSA 120-1的预充电操作期间，第一感测驱动信号LA和第二感测驱动信号LAB处于预充电电压电平(例如，全轨(full-rail)的一半)，并且位线BL和互补位线BLB也处于预充电电压的电平。预充电电压可以被设置为具有与第一内部电源电压VINTA或全轨电压VINTA的一半电平相对应的电压电平，例如VINTA/2的电压电平。在BLSA 120-1的感测操作期间，第一感测驱动信号LA从预充电电压的电平增加到第一内部电源电压VINTA的电平，并且第二感测驱动信号LAB从预充电电压电平减少到地电压VSS的电平或者零(0)伏。

I/O选通电路140可以包括列选择晶体管141和142，用于响应于列选择信号CSL，将位线BL和互补位线BLB分别连接到局部I/O线LIO和互补局部I/O线LIOB。当列选择信号CSL处于逻辑高电平时，根据BLSA 120-1的感测操作的一对位线BL和BLB的电压电平可以通过列选择晶体管141和142被施加到一对局部I/O线LIO和LIOB。

LSA 160-1可以放大被传输到一对局部I/O线LIO和LIOB的电压电平或电压差，并且可以将放大的电压电平输出到一对全局I/O线GIO和GIOB。LSA 160-1可以包括均衡电路400、第一感测电路410、第二感测电路420和开关电路430。

均衡电路400可以响应于均衡信号LIO EQ，将一对局部I/O线LIO和LIOB均衡到预充电电压VPRE的电平。均衡电路400包括连接在局部I/O线LIO和互补局部I/O线LIOB之间的NMOS晶体管N20、N21和N22，NMOS晶体管N20、N21和N22的栅极连接到均衡信号LIO_EQ，并且NMOS晶体管N21和N22的连接节点连接到预充电电压VPRE的线。均衡信号LIO_EQ由控制逻辑电路150提供，并且可以被配置为在LSA 160-1的感测操作之前将一对局部I/O线LIO和LIOB均衡到预充电电压VPRE的电平。

第一感测电路410可以包括PMOS晶体管P11和P12。PMOS晶体管P11的一端(例如，源极或漏极端)连接到互补局部I/O线LIOB，PMOS晶体管P11的另一端(例如，漏极或源极端)连接到第二内部电源电压VLSA的线，并且PMOS晶体管P11的栅极连接到局部I/O线LIO。PMOS晶体管P12的一端连接到局部I/O线LIO，PMOS晶体管P12的另一端连接到第二内部电源电压VLSA的线，并且PMOS晶体管P12的栅极连接到互补局部I/O线LIOB。

第二感测电路420可以包括NMOS晶体管N11和N12。NMOS晶体管N11的栅极连接到互补局部I/O线LIOB，NMOS晶体管N11的一端连接到地电压VSS的线，并且NMOS晶体管N11的另一端通过开关电路430连接到全局I/O线GIO。NMOS晶体管N12的栅极连接到局部I/O线LIO，NMOS晶体管N12的一端连接到地电压VSS的线，并且NMOS晶体管N12的另一端通过开关电路430连接到互补全局I/O线GIOB。

开关电路430可以包括NMOS晶体管N31和N32。NMOS晶体管N31可以响应于开关信号PSW将第二感测电路420的NMOS晶体管N11连接到全局I/O线GIO，并且NMOS晶体管N32可以响应于开关信号PSW将第二感测电路420的NMOS晶体管N12连接到互补全局I/O线GIOB。

参考图5A，在时间点Ta，LSA 160-1可以执行放大被传输到一对局部I/O线LIO和LIOB的电压差的感测操作。在时间点Ta之前，LSA 160-1可以通过均衡电路400执行将该对局部I/O线LIO和LIOB均衡到预充电电压VPRE的电平的预充电操作。预充电电压VPRE可以被设置为具有与第一内部电源电压VINTA的一半电平(小于全轨的一半)相对应的电压电平，例如VINTA/2的电压电平。该对局部I/O线LIO和LIOB可以被配置为在BLSA 120-1的预充电操作期间被应用于一对位线BL和BLB。

该对局部I/O线LIO和LIOB的电压电平通过LSA160-1的感测操作发展(develop)而来。根据各种示例实施例，局部I/O线LIO的电压电平可以开始从预充电电压VPRE的电平向第二内部电源电压VLSA的电平上升，并且互补局部I/O线LIOB的电压电平可以从预充电电压VPRE的电平向地电压VSS的电平下降。可替代地或附加地，根据各种示例实施例，互补局部I/O线LIOB的电压电平可以从预充电电压VPRE的电平向第二内部电源电压VLSA的电平上升，并且局部I/O线LIO的电压电平可以从预充电电压VPRE的电平向地电压VSS的电平下降。因此，LSA 160-1的电源轨PR2(全轨)可以被设置为从地电压VSS的电平到第二内部电源电压VLSA的电平。

同时，如图5B所示，BLSA 120-1在预充电时间tPRE期间将该对位线BL和BLB预充电到预充电电压VPRE的电平，并且在电荷共享时间tCS期间，存储在连接到该位线BL的存储器单元111的单元电容器中的电荷和存储在该互补位线BLB中的电荷之间发生电荷共享。当数据“1”被存储在存储器单元111中时，位线BL的电压电平将在电荷共享操作期间增加一定的电平。

在电荷共享操作之后，BLSA120-1可以在感测时间tSENSE期间基于位线BL和互补位线BLB之间的电压差执行感测操作。因此，位线BL可以上升到第一内部电源电压VINTA的电平，并且互补位线BLB可以下降到地电压VSS的电平。在一些示例实施例中，当数据“0”被存储在存储器单元111中时，位线BL的电压电平将在电荷共享操作期间降低一定的电平，并且在感测操作期间，位线BL可以下降到地电压VSS的电平，并且互补位线BLB可以上升到第一内部电源电压VINTA的电平。BLSA120-1的电源轨PR1可以被设置为从地电压VSS的电平到第一内部电源电压VINTA的电平。

在一些示例实施例中，当数据“1”被存储在真位线BL上时，位线BL上的电压将上升，而对应的互补位线BLB上的电压将下降。在一些示例实施例中，当数据“0”被存储在真位线BL上时，位线BL上的电压将下降，而对应的互补位线BLB上的电压将上升。在一些示例实施例中，当数据“0”被存储在互补位线BLB上时，互补位线BLB上的电压将上升，而真位线BL上的电压将下降。在一些示例实施例中，当数据“1”被存储在互补位线BLB上时，互补位线BLB上的电压将下降，而真位线BL上的电压将上升。示例实施例不限于此。

如图5A所示，LSA160-1的第二内部电源电压VLSA的电平可以被设置为高于BLSA120-1的第一内部电源电压VINTA的电平。其原因可能是根据降低BLSA120-1的第一内部电源电压VINTA的电平并增加LSA 160-1的第二内部电源电压VLSA的电平以支持DRAM的高速操作的设计趋势。BLSA 120-1的第一内部电源电压VINTA和LSA160-1的第二内部电源电压VLSA之间的电压差ΔV可以具有改善DRAM的参数地址访问时间(tAA)的效果。参数tAA可以被定义为当(例如，在行命中的情况下)接收到针对存储器单元阵列110的相同字线WL的读取命令时处理读取命令的时间。LSA 160-1可以通过增加第二内部电源电压VLSA的电平来增加感测驱动能力，来改善参数tAA。

然而，由于BLSA120-1的第一内部电源电压VINTA的电平相对低于LSA160-1的第二内部电源电压VLSA的电平，如图4所示，因此可能会通过列选择晶体管141和142生成泄漏电流LC。这种泄漏电流LC的生成可能是不可避免的，并且如图5B所示，泄漏电流LC可能导致BLSA120-1和LSA 160-1的感测损耗510和520。因此，DRAM的高速操作可能是不可能的或具有挑战性的。泄漏电流的最小化或减少可能有利于改善DRAM的高速操作。

图6是用于描述根据一些示例实施例的LSA的第一感测电路的图。图6是示出图4的LSA160-1中包括的第一感测电路410的电路图。在一些示例实施例中，将描述第一感测电路410放大一对局部I/O线LIO和LIOB的电压电平，但是示例实施例不必限于此。例如，第一感测电路410可以对应于LSA160-1中提供的组件，并且其可以被描述为LSA 160-1放大一对局部I/O线LIO和LIOB的电压电平。在下文中，附于附图标记的字母(例如，410a的a、410b的b和150a的a)用于标识具有相同功能的多个电路。

参考图6，第一感测电路410a可以包括PMOS晶体管P61、P62、P63和P64。PMOS晶体管P63和P64可以连接在PMOS晶体管P61和P62之间的连接节点NA和第二内部电源电压VLSA的线之间。PMOS晶体管P63的尺寸(物理尺寸或电尺寸中的一者或两者)或电宽度或驱动能力可以被设计为相对小于PMOS晶体管P64的相应尺寸。第一使能信号PLSA_EN1可以被施加到PMOS晶体管P63的栅极，并且第二使能信号PLSA_EN2可以被施加到PMOS晶体管P64的栅极。从稍后参考图7描述的控制逻辑电路150a提供第一使能信号PLSA_EN1和第二使能信号PLSA_EN2，其中第二使能信号PLSA_EN2可以在第一使能信号PLSA_EN1被使能之后的一段时间后被使能。

在各种示例实施例中，晶体管的宽度或尺寸可以是确定晶体管的强度(例如驱动强度)的因素。在一些示例实施例中，通过改变晶体管的宽度或物理宽度(或电宽度)，晶体管的驱动强度可以被改变。在一些情况下，较大尺寸的晶体管或较大宽度的晶体管可以对应于较高驱动强度的晶体管。在一些情况下，两个晶体管可能具有非常相似的物理几何属性，包括长度和/或氧化层厚度，但是可能具有不同的宽度，并且可能相应地具有不同的驱动属性。

PMOS晶体管P61的一端可以连接到互补局部I/O线LIOB，PMOS晶体管P61的另一端可以连接到PMOS晶体管P61和P62之间的连接节点NA，并且PMOS晶体管P61的栅极可以连接到局部I/O线LIO。PMOS晶体管P62的一端可以连接到局部I/O线LIO，PMOS晶体管P62的另一端可以连接到PMOS晶体管P61和P62之间的连接节点NA，并且PMOS晶体管P62的栅极可以连接到互补局部I/O线LIOB。

第一感测电路410a的PMOS晶体管P61和P62可以执行放大被传输到一对局部I/O线LIO和LIOB的电压电平或电压差的感测操作。在第一感测电路410a通过使用通过PMOS晶体管P93提供的第二内部电源电压VLSA执行预感测操作之后，第一感测电路410a可以通过使用通过PMOS晶体管P93和P94提供的第二内部电源电压VLSA执行主感测操作。在第一感测电路410a的预感测操作期间，由于PMOS晶体管P93具有小尺寸或小的电宽度或物理宽度，因此感测驱动强度可能较弱。在第一感测电路410a的主感测操作期间，由于PMOS晶体管P94具有大尺寸或大的电宽度或物理宽度，因此感测驱动强度可以强于预感测操作期间的感测驱动强度。

图7和图8是用于描述根据一些示例实施例的控制逻辑电路的图。图7是生成被提供给图6的第一感测电路410a的第一使能信号PLSA_EN1和第二使能信号PLSA_EN2的控制逻辑电路150a的电路图，图8是用于描述图4的BLSA 121-1和LSA 160-1的与第一使能信号PLSA_EN1和第二使能信号PLSA_EN2相关联的操作的时序图。

参考图7，控制逻辑电路150a可以包括第一反相器710、第二反相器720、第一缓冲或延迟电路730和第二缓冲或延迟电路740。控制逻辑电路150a可以基于从存储器控制器接收到的读取命令，生成具有逻辑高电平的LSA使能信号LSA_EN。具有逻辑高电平的LSA使能信号LSA_EN可以被输入到串联连接的第一反相器710和第二反相器720，并且第二反相器720可以输出具有逻辑高电平的开关信号PSW。开关信号PSW可以被提供给图4所示的LSA160-1的开关电路430。开关电路430的NMOS晶体管N31和N32可以响应于具有逻辑高电平的开关信号PSW，将由LSA 160-1放大的一对局部I/O线LIO和LIOB的电压电平传输到一对全局I/O线GIO和GIOB。

第一延迟电路730可以由奇数个串联连接的反相器实现。第一延迟电路730可以接收并反相从第二反相器720输出的开关信号PSW，并且可以输出第一使能信号PLSA_EN1。第一延迟电路730可以例如接收具有逻辑高电平的开关信号PSW，并输出具有逻辑低电平的第一使能信号PLSA_EN1。第二延迟电路740可以由串联连接的缓冲器实现。第二延迟电路740可以接收从第一延迟电路730输出的第一使能信号PLSA_EN1，将第一使能信号PLSA_EN1延迟一定的时间，并输出第二使能信号PLSA_EN2。第二延迟电路740可以输出例如具有逻辑低电平的第二使能信号PLSA_EN2，该第二使能信号相对于具有逻辑低电平的第一使能信号PLSA_EN1被延迟了一定的时间。

参考图1、图4、图6、图7和图8，在一对位线BL和BLB被预充电到预充电电压VPRE的电平后，在时间点T1，存储在连接到位线BL的存储器单元111的单元电容器中的电荷和存储在互补位线BLB中的电荷之间发生电荷共享，并且BLSA120-1可以基于电荷共享的位线BL和互补位线BLB之间的电压差执行感测操作。

在时间点T2，列解码器130可以解码列地址YADD，并提供具有逻辑高电平的列选择信号CSL。列地址YADD可以与读取命令一起从存储器控制器提供。列选择晶体管141和142可以响应于具有逻辑高电平的列选择信号CSL而被导通，因此一对位线BL和BLB以及一对局部I/O线LIO和LIOB可以彼此连接。

在时间点T3，控制逻辑电路150a可以基于读取命令生成具有逻辑高电平的LSA使能信号LSA_EN，并基于具有逻辑高电平的LSA使能信号LSA_EN生成具有逻辑低电平的第一使能信号PLSA_EN1。响应于具有逻辑低电平的第一使能信号PLSA_EN1，第一感测电路410的PMOS晶体管P63被导通，并且LSA160-1可以开始感测一对局部I/O线LIO和LIOB的电压电平的预感测操作。这里，由于PMOS晶体管P63由具有相对小的尺寸和/或电宽度和/或物理宽度的晶体管实现，因此LSA160-1的预感测驱动能力将相对小。

在时间点T4，控制逻辑电路150a可以生成具有逻辑低电平的第二使能信号PLSA_EN2。响应于具有逻辑低电平的第二使能信号PLSA_EN2，第一感测电路410的PMOS晶体管P64被导通，并且LSA 160-1可以开始感测一对局部I/O线LIO和LIOB的预感测的电压电平的主感测操作。这里，因为PMOS晶体管P64由具有相对大的尺寸和/或电宽度和/或物理宽度和/或驱动能力的晶体管实现，所以LSA 160-1的主感测驱动能力将相对大。LSA 160-1可以通过使用通过从时间点T4起被导通的PMOS晶体管P63和P64提供的第二内部电源电压VLSA来执行主感测操作。因此，LSA160-1的主感测操作可以表现出比预感测操作更强的感测驱动强度。

由于在从时间点T3到时间点T4的预感测操作中，LSA 160-1的感测驱动强度被设置为相对弱，因此流经图4所示的列选择晶体管141和142的泄漏电流LC也相对小。因此，由于图5B所示的BLSA 120-1和LSA 160-1的感测损耗510和520也可以减小，因此可以改善DRAM的高速操作。

图9是用于描述根据一些示例实施例的LSA的第一感测电路的图。图9是示出图4的LSA 160-1中包括的第一感测电路410的电路图。

参考图9，第一感测电路410b可以包括PMOS晶体管P93和P94以及NMOS晶体管N91和N92。PMOS晶体管P93和P94可以连接在NMOS晶体管N91和NMOS晶体管N92之间的连接节点NB和第二内部电源电压VLSA的线之间。PMOS晶体管P93的尺寸和/或电宽度和/或物理宽度和/或驱动能力可以被设计为相对小于PMOS晶体管P94的尺寸和/或电宽度和/或物理宽度和/或驱动能力。第一使能信号PLSA_EN1可以被施加到PMOS晶体管P93的栅极，并且第二使能信号PLSA_EN2可以被施加到PMOS晶体管P94的栅极。从参考图7描述的控制逻辑电路150a提供第一使能信号PLSA_EN1和第二使能信号PLSA_EN2，其中第二使能信号PLSA_EN2可以在第一使能信号PLSA_EN1被使能之后的一段时间后被使能。

NMOS晶体管N91的一端可以连接到互补局部I/O线LIOB，NMOS晶体管N91的另一端可以连接到NMOS晶体管N91和N92之间的连接节点NB，并且NMOS晶体管N91的栅极可以连接到局部I/O线LIO。NMOS晶体管N92的一端可以连接到局部I/O线LIO，NMOS晶体管N92的另一端可以连接到NMOS晶体管N91和N92之间的连接节点NB，并且NMOS晶体管N92的栅极可以连接到互补局部I/O线LIOB。

第一感测电路410b的NMOS晶体管N91和N92可以执行放大被传输到一对局部I/O线LIO和LIOB的电压的电平的感测操作。在第一感测电路410b通过使用通过PMOS晶体管P93提供的第二内部电源电压VLSA执行预感测操作之后，第一感测电路410a可以通过使用通过PMOS晶体管P93和P94提供的第二内部电源电压VLSA执行主感测操作。在第一感测电路410b的预感测操作期间，由于PMOS晶体管P93具有小尺寸，因此感测驱动强度可能较弱。在第一感测电路410b的主感测操作期间，由于PMOS晶体管P94具有大尺寸，因此感测驱动强度可以强于预感测操作期间的感测驱动强度。

由于在第一感测电路410b的预感测操作中，感测驱动强度被设置为相对弱，因此流经图4所示的列选择晶体管141和142的泄漏电流LC也可能相对小。因此，由于图5B所示的BLSA 120-1和LSA 160-1的感测损耗510和520也可以减小，因此可以改善DRAM的高速操作。

图10是用于描述包括根据一些示例实施例的存储器设备的电子设备的系统1000的框图。

参考图10，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器(1400)、DRAM 1500a和1500b、闪存1600a和1600b、I/O设备1700a和1700b以及应用处理器(AP)1800。系统1000被实现为或包括或被包括于膝上型计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴设备、保健设备或物联网(IOT)设备中的一个或多个中。此外，系统1000可以被实现为服务器和/或PC。

相机1100可以根据用户的控制捕获静止图像或视频，并且可以存储捕获到的图像/视频数据或将捕获到的图像/视频数据发送到显示器1200。音频处理器1300可以处理闪存1600a和1600b中包括的音频数据或网络内容。调制解调器1400可以将用于有线/无线数据发送/接收的经调制信号发送到接收器，并且经调制信号可以被接收器解调以恢复原始信号。I/O设备1700a和1700b可以包括提供数字输入功能和/或数字输出功能的设备，例如通用串行总线(USB)、存储装置、数码相机、安全数字(SD)卡、数字通用光盘(DVD)、网络适配器、触摸屏等中的一个或多个。

AP 1800可以控制系统1000的整体操作。AP 1800可以包括控制块1810、加速器块或加速器芯片1820以及接口块1830。AP 1800可以控制显示器1200，使得存储在闪存1600a和1600b中的一部分内容在显示器1200上显示。当通过I/O设备1700a和1700b接收到用户输入时，AP 1800可以执行与该用户输入相对应的控制操作。AP 1800可以包括加速器块，其是专用于人工智能(AI)数据计算的电路、或者可以包括与AP 1800分离的加速器芯片1820。DRAM 1500b可以另外被设置在加速器块或加速器芯片1820中。加速器块是专用于执行AP1800的特定功能的功能块，并且可以包括GPU(其是专用于处理图形数据的功能块)、神经处理单元(NPU)(其是专用于AI计算和推断的块)和数据处理单元(DPU)(其是专用于数据传输的块)。

系统1000可以包括多个DRAM 1500a和1500b。AP 1800可以建立DRAM接口协议并与DRAM 1500a和1500b通信，以通过符合联合电子设备工程委员会(JEDEC)标准和模式寄存器(MRS)设置的命令来控制DRAM 1500a和1500b、或者使用企业特定功能，如低压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能。例如，AP 1800可以通过符合JEDEC标准(如LPDDR4和/或LPDDR5)的接口与DRAM 1500a通信，并且加速器块或加速器芯片1820可以设置并使用新的DRAM接口协议来控制用于加速器的DRAM 1500b，其具有比DRAM 1500a更大的带宽。

尽管图10仅示出了DRAM 1500a和1500b，但本发明构思不限于此。只要满足AP1800或加速器芯片1820的带宽、响应速度和电压条件，就可以使用任何存储器，如PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM。与I/O设备1700a和1700b或者闪存1600a和1600b相比，DRAM 1500a和1500b具有相对较小的等待时间和带宽。当系统1000通电并且OS和应用数据被加载到DRAM 1500a和1500b时，DRAM 1500a和1500b被初始化，因此DRAM 1500a和1500b可以用作OS和应用数据的临时存储装置、或者可以用作各种软件代码的执行空间。

在DRAM 1500a和1500b中，可以执行四种或更多种算术运算(例如，加法、减法、乘法和除法)、向量计算、地址计算或快速傅立叶变换(FFT)计算。可替代地或附加地，在DRAM1500a和1500b中，可以执行用于推断的操作的功能。这里，可以使用人工神经网络以深度学习算法执行推断。深度学习算法可以包括用于通过各种数据学习模型的训练操作和用于利用经训练模型识别数据的推断操作。根据各种示例实施例，由用户通过相机1100捕获到的图像经信号处理并被存储在DRAM 1500b中，并且加速器块或加速器芯片1820可以使用存储在DRAM 1500b中的数据和用于推断的函数来执行用于识别数据的AI数据计算。

系统1000可以包括多个存储装置或闪存1600a和1600b，其容量大于DRAM 1500a和1500b。加速器块或加速器芯片1820可以使用闪存1600a和1600b执行训练操作和AI数据计算。根据实施例，闪存1600a和1600b可以包括存储器控制器1610和闪存设备1620，并且可以通过使用存储器控制器1610中包括的算术单元来更高效地执行由AP 1800和/或加速器芯片1820执行的训练操作和推断AI数据计算。闪存1600a和1600b可以存储通过相机1100捕获到的图像或通过数据网络传输的数据。例如，闪存2600a和2600b可以存储增强现实/虚拟现实内容、高清(HD)内容或超高清(UHD)内容中的一个或多个。

在系统1000中，DRAM 1500a和1500b可以包括LSA电路，该LSA电路执行两步感测操作，以减少由于与参考图1至图9描述的BLSA电路的驱动电压差而导致的泄漏电流。LSA电路可以包括第一感测晶体管和第二感测晶体管、预感测驱动器和主感测驱动器。第一感测晶体管和第二感测晶体管可以串联连接在局部I/O线和互补局部I/O线之间，第一感测晶体管的栅极可以连接到局部I/O线，并且第二感测晶体管的栅极可以连接到互补局部I/O线。在LSA电路的预感测操作期间，预感测驱动器可以将LSA感测电压驱动到第一感测晶体管和第二感测晶体管之间的连接节点。在LSA电路的主感测操作期间，主感测驱动器可以将LSA感测电压驱动到第一感测晶体管和第二感测晶体管之间的连接节点。预感测驱动器的驱动强度被设置为弱于主感测驱动器的驱动强度，并且预感测驱动器可以在主感测驱动器之前被驱动。LSA电路可以通过将预感测操作的感测驱动强度设置为相对弱的来减少流经列选择晶体管的泄漏电流。此外，随着BLSA电路和LSA电路的感测损耗降低，可以改善DRAM的高速操作。

上文公开的任何元件和/或功能块可以包括处理电路或以处理电路实现，处理电路诸如包括逻辑电路的硬件；硬件/软件组合，诸如执行软件的处理器；或它们的组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。处理电路可以包括电气组件，诸如晶体管、电阻器、电容器等中的至少一个。处理电路可以包括电气组件，诸如逻辑门，包括与门、或门、与非门、非门等中的至少一个。

尽管已经参考本发明构思的一些示例实施例对本发明构思进行了具体展示和描述，但应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上对本发明构思做出各种改变。此外，示例实施例不一定相互排斥。例如，一些示例实施例可以包括参考一个或多个附图描述的一个或多个特征，并且还可以包括参考一个或多个其他附图描述的一个或多个其他特征。

Claims (20)

1.一种局部输入/输出I/O线感测放大器LSA电路，被配置为放大电连接到连接到位线感测放大器(BLSA)电路的一对位线的一对局部I/O线的电压差的电平，所述LSA电路包括：

第一感测晶体管和第二感测晶体管，串联连接在局部I/O线和互补局部I/O线之间，其中，第一感测晶体管的栅极连接到局部I/O线，并且第二感测晶体管的栅极连接到互补局部I/O线；

预感测驱动器，被配置为在LSA电路的预感测操作期间将LSA感测电压驱动到第一感测晶体管和第二感测晶体管之间的连接节点；以及

主感测驱动器，被配置为在LSA电路的主感测操作期间将LSA感测电压驱动到所述连接节点，

其中，所述预感测驱动器的驱动强度被设置为弱于所述主感测驱动器的驱动强度，并且

所述LSA电路被配置为操作使得预感测驱动器在主感测驱动器之前被驱动。

2.根据权利要求1所述的LSA电路，其中：

所述预感测驱动器包括连接在所述连接节点和LSA感测电压线之间的第一PMOS晶体管，并且第一PMOS晶体管的栅极连接到第一LSA使能信号，

所述主感测驱动器包括连接在所述连接节点和LSA感测电压线之间的第二PMOS晶体管，并且第二PMOS晶体管的栅极连接到第二LSA使能信号，并且

所述LSA电路被配置为操作使得第一LSA使能信号在第二LSA使能信号之前被激活。

3.根据权利要求2所述的LSA电路，其中，第一PMOS晶体管的电尺寸或物理尺寸中的至少一个小于第二PMOS晶体管的电尺寸或物理尺寸中对应的一个。

4.根据权利要求1所述的LSA电路，其中，第一感测晶体管和第二感测晶体管包括PMOS晶体管。

5.根据权利要求1所述的LSA电路，其中，第一感测晶体管和第二感测晶体管包括NMOS晶体管。

6.根据权利要求1所述的LSA电路，其中，所述LSA电路还包括：

第三感测晶体管和第四感测晶体管，被配置为将局部I/O线和互补局部I/O线对的放大的电压电平传输到全局I/O线和互补全局I/O线对，

第三感测晶体管连接在地电压线和全局I/O线之间，并且具有连接到局部I/O线的栅极，

第四感测晶体管连接在地电压线和互补全局I/O线之间，并且具有连接到互补局部I/O线的栅极，并且

第三感测晶体管和第四感测晶体管包括NMOS晶体管。

7.根据权利要求1所述的LSA电路，其中，所述BLSA电路被配置为根据BLSA感测电压电平来感测和放大所述一对位线的电压差，并且

LSA感测电压电平被设置为高于BLSA感测电压电平。

8.根据权利要求7所述的LSA电路，还包括：

均衡电路，被配置为响应于均衡信号将局部I/O线和互补局部I/O线均衡到预充电电压，

其中，所述预充电电压具有与BLSA感测电压电平的一半相对应的电压电平。

9.一种存储器设备，包括：

位线感测放大器BLSA电路，连接在被连接到存储器单元的位线和互补位线之间，并且被配置为感测位线的电压改变并基于感测到的电压改变输出一对位线的电压差，其中，所述一对位线包括所述位线和所述互补位线；

列选择电路，被配置为基于列选择信号将所述一对位线和一对局部I/O线电互连，其中，所述一对局部I/O线包括局部I/O线和互补局部I/O线；以及

局部I/O线感测放大器LSA电路，连接在局部I/O线和互补局部I/O线之间，并且被配置为根据LSA驱动电压放大所述一对局部I/O线的电压的电平，

其中，所述LSA电路包括：

第一PMOS晶体管和第二PMOS晶体管，串联连接在局部I/O线和互补局部I/O线之间，其中，第一PMOS晶体管的栅极连接到局部I/O线，并且第二PMOS晶体管的栅极连接到互补局部I/O线；

第三PMOS晶体管，连接在第一PMOS晶体管和第二PMOS晶体管之间的连接节点和LSA驱动电压线之间，其中，第三PMOS晶体管的栅极连接到第一LSA使能信号；以及

第四PMOS晶体管，连接在所述连接节点和LSA驱动电压线之间，其中，第四PMOS晶体管的栅极连接到第二LSA使能信号，并且

第三PMOS晶体管的物理尺寸或电尺寸中的至少一个比第四PMOS晶体管的小，并且所述存储器设备被配置为以第一LSA使能信号在第二LSA使能信号之前被激活而进行操作。

10.根据权利要求9所述的存储器设备，其中

所述BLSA电路被配置为根据BLSA驱动电压电平来感测并放大一对位线的电压差，并且

所述存储器设备被配置为操作使得LSA驱动电压电平被设置为高于BLSA驱动电压电平。

11.根据权利要求10所述的存储器设备，其中

所述LSA电路还包括均衡电路，所述均衡电路被配置为响应于均衡信号将所述局部I/O线和所述互补局部I/O线均衡到预充电电压，并且

所述预充电电压具有与BLSA驱动电压电平的一半相对应的电压电平。

12.根据权利要求9所述的存储器设备，其中

所述LSA电路还包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管和第二NMOS晶体管被配置为将局部I/O线和互补局部I/O线对的放大的电压差传输到全局I/O线和互补全局I/O线对，

第一NMOS晶体管连接在地电压线和全局I/O线之间，并且具有连接到局部I/O线的栅极，并且

第二NMOS晶体管连接在地电压线和互补全局I/O线之间，并且具有连接到互补局部I/O线的栅极。

13.根据权利要求9所述的存储器设备，还包括：

控制逻辑电路，被配置为响应于被提供给存储器设备的读取命令，生成第一LSA使能信号和第二LSA使能信号。

14.根据权利要求13所述的存储器设备，还包括：

列解码器，被配置为基于与所述读取命令一起施加的列地址，生成列选择信号。

15.一种存储器设备，包括：

位线感测放大器BLSA电路，连接在被连接到存储器单元的位线和互补位线之间，所述BLSA电路被配置为感测位线的电压改变并基于感测到的电压改变输出一对位线的电压差，其中，所述一对位线包括所述位线和所述互补位线；

列选择电路，基于列选择信号将所述一对位线和一对局部I/O线电互连，其中，所述一对局部I/O线包括局部I/O线和互补局部I/O线；以及

局部I/O线感测放大器LSA电路，连接在局部I/O线和互补局部I/O线之间，并且被配置为根据LSA驱动电压放大所述一对局部I/O线的电压的电平，

其中，所述LSA电路包括：

第一NMOS晶体管和第二NMOS晶体管，串联连接在局部I/O线和互补局部I/O线之间，其中，第一NMOS晶体管的栅极连接到局部I/O线，并且第二NMOS晶体管的栅极连接到互补局部I/O线；

第一PMOS晶体管，连接在第一NMOS晶体管和第二NMOS晶体管之间的连接节点和LSA驱动电压线之间，其中，第一PMOS晶体管的栅极连接到第一LSA使能信号；以及

第二PMOS晶体管，连接在所述连接节点和LSA驱动电压线之间，其中，第二PMOS晶体管的栅极连接到第二LSA使能信号，并且

第一PMOS晶体管的电尺寸或物理尺寸中的至少一个比第二PMOS晶体管的小，并且所述存储器设备被配置为操作使得第一LSA使能信号在第二LSA使能信号之前被激活。

16.根据权利要求15所述的存储器设备，其中

所述BLSA电路被配置为根据BLSA驱动电压电平来感测并放大一对位线的电压差，并且

LSA驱动电压电平被设置为高于BLSA驱动电压电平。

17.根据权利要求16所述的存储器设备，其中

所述LSA电路还包括均衡电路，所述均衡电路被配置为响应于均衡信号将所述局部I/O线和所述互补局部I/O线均衡到预充电电压，并且

所述预充电电压具有与BLSA驱动电压电平的一半相对应的电压电平。

18.根据权利要求15所述的存储器设备，其中

所述LSA电路还包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管和第二NMOS晶体管被配置为将局部I/O线和互补局部I/O线对的放大的电压差传输到全局I/O线和互补全局I/O线对，

第一NMOS晶体管连接在地电压线和全局I/O线之间，并且具有连接到局部I/O线的栅极，并且

第二NMOS晶体管连接在地电压线和互补全局I/O线之间，并且具有连接到互补局部I/O线的栅极。

19.根据权利要求15所述的存储器设备，还包括：

控制逻辑电路，被配置为响应于被提供给存储器设备的读取命令，生成第一LSA使能信号和第二LSA使能信号。

20.根据权利要求19所述的存储器设备，还包括：

列解码器，被配置为基于与所述读取命令一起施加的列地址，生成列选择信号。