[go: up one dir, main page]

KR101668374B1 - 분자 본딩에 의한 본딩 방법 - Google Patents

분자 본딩에 의한 본딩 방법 Download PDF

Info

Publication number
KR101668374B1
KR101668374B1 KR1020117030651A KR20117030651A KR101668374B1 KR 101668374 B1 KR101668374 B1 KR 101668374B1 KR 1020117030651 A KR1020117030651 A KR 1020117030651A KR 20117030651 A KR20117030651 A KR 20117030651A KR 101668374 B1 KR101668374 B1 KR 101668374B1
Authority
KR
South Korea
Prior art keywords
wafer
contact force
bonding
applying
peripheral side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020117030651A
Other languages
English (en)
Other versions
KR20120047862A (ko
Inventor
블랑샤르 크리스텔 라게에
마르셀 브뢰까르
아르노 까스텍스
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20120047862A publication Critical patent/KR20120047862A/ko
Application granted granted Critical
Publication of KR101668374B1 publication Critical patent/KR101668374B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/17—Surface bonding means and/or assemblymeans with work feeding or handling means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Micromachines (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

적어도 하나의 하부 웨이퍼(20) 및 상부 웨이퍼(30) 사이의 분자 본딩에 의한 본딩 방법은, 하부 웨이퍼 상으로 상부 웨이퍼를 위치시키는 단계를 포함한다. 본 발명에 따르면, 2개의 웨이퍼들 사이의 본딩 웨이브를 초기화시키기 위해, 접촉 힘(F)이 2개의 웨이퍼들(30, 20) 중 적어도 하나의 주변 측면(22, 32)에 인가된다.

Description

분자 본딩에 의한 본딩 방법{A method of bonding by molecular bonding}
본 발명은 초기 기판에 의해 형성된 적어도 하나의 층을 최종 기판 상으로 전달함으로써 제조된 다층 반도체 웨이퍼들 또는 기판들의 제조 방법 기술 분야에 관한 것으로, 상기 전달된 층은 상기 초기 기판의 일부분에 대응된다. 전달된 층은 컴포넌트 또는 복수의 마이크로컴포넌트들 모두 또는 일부를 더 포함할 수 있다.
더욱 구체적으로, 본 발명은 "도너 기판"으로 지칭되는 기판으로부터의 층을 "수신 기판"으로 지칭되는 최종 기판 상으로 전달하는 동안 발생하는 이종 손상들(deformations)의 문제와 관련된다. 특히, 그러한 손상들은, 1개 이상의 마이크로컴포넌트들의 층의 최종 지지 기판 상으로의 전달을 필요로 하는 3차원의 컴포넌트 집적 기술(3D 집적(3D integration)) 과정에서 관측되고, 또한 회로 전달의 과정에서 또는 백라이트(back-lit) 이미징 소자들의 제조에서 관측된다. 상기 전달된 층 또는 층들은 초기 기판 상에 적어도 부분적으로 제조된 (전자, 광전자, 등의) 마이크로컴포넌트들을 포함하고, 이후 상기 층들은, 그 자체가 컴포넌트들을 포함할 수 있는 최종 기판 상으로 적층된다. 특히, 동일한 층 상에 존재하는 매우 작은 크기 및 많은 수의 마이크로컴포넌트들 때문에, 각각의 전달된 층은, 인접 층과 매우 엄격하게 정렬되도록 하기 위해, 높은 정확도로 최종 기판 상에 위치되어야 한다. 나아가, 상기 층의 전달 이후, 예를 들어, 다른 마이크로컴포넌트들을 형성하기 위해, 표면 상에 상기 마이크로컴포넌트를 노출(uncover)시키기 위해, 배선들을 제조하기 위해 등, 상기 층 상에 처리들을 수행하는 것이 필요할 수 있다.
그러나, 출원인은, 처리 이후, 전달 전에 형성된 마이크로컴포넌트들과 정렬되도록 추가적인 마이크로컴포넌트들을 형성하는 것이 매우 어렵거나 심지어 불가능한 상황에 있음을 알게 되었다.
이러한 오정렬 현상이 도 1a 내지 도 1e를 참조하여 설명되고, 상기 도면들은 초기 기판 상에 형성된 마이크로컴포넌트들의 층을 최종 기판 상으로 전달하는 단계와, 본딩 이후 상기 초기 기판의 노출된 면 상에 마이크로컴포넌트들의 추가적인 층을 형성하는 단계를 포함하는 3차원 구조물의 제조 예를 도시한다. 도 1a 및 도 1b는 그 상에 형성된 마이크로컴포넌트들(11)의 제1 집합들(series)을 포함하는 초기 기판(10)을 도시한다. 마이크로컴포넌트들(11)은, 제조될 마이크로컴포넌트들(11)과 대응되는 패턴들의 형성을 위한 영역들을 정의하기 위한 마스크를 사용하여 포토리소그래피에 의해 형성된다.
도 1c에 나타날 수 있는 바와 같이, 마이크로컴포넌트들(11)을 포함하는 초기 기판(10)의 면은 이후 최종 기판(20)의 일 면과 친접촉(intimate contact)하도록 위치된다. 초기 기판(10)과 최종 기판(20) 사이의 본딩은 일반적으로 분자 본딩(molecular bonding)에 의해 수행된다. 따라서, 기판들(10, 20) 사이의 본딩 경계면에서 마이크로컴포넌트들(11)의 매립 층이 얻어진다. 도 1d에 나타날 수 있는 바와 같이, 본딩 이후, 마이크로컴포넌트들(11)의 층 상에 존재하는 물질들의 부분을 제거(withdraw)하기 위해 초기 기판(10)을 박화(thinned)시킨다. 따라서, 최종 기판(20) 및 초기 기판(10)의 잔존 부분과 대응되는 층(10a)에 의해 형성된 복합 구조물(30)이 얻어진다.
도 1e에 나타날 수 있는 바와 같이, 3차원 구조물 제조의 다음 단계는 박화된 초기 기판(10)의 노출된 표면 상에 마이크로컴포넌트들(12)의 제2 층을 형성하는 것, 또는 층(10a)에 포함된 컴포넌트들(접촉 점들, 배선들, 등)과 정렬되도록 노출된 표면 상에 추가적인 기술적 단계들을 수행하는 것으로 구성된다. 단순화를 위해, 이하의 설명들에서는, 용어 "마이크로컴포넌트들"은, 포지셔닝(positioning)이 정확하게 제어되어야만 하는 층들 상에서 또는 내에서 수행되는 공정 단계들로부터 도출되는 소자들 또는 임의의 다른 패턴들에 적용된다. 따라서, 이들은 단일 접촉 점을 갖거나 배선들을 갖는 능동 또는 수동 컴포넌트들일 수 있다.
따라서, 매립된 마이크로컴포넌트들(11)과 정렬된 마이크로컴포넌트들(12)을 형성하기 위해, 마이크로컴포넌트들(11)을 형성하는데 사용된 것과 유사한 포토리소그래피 마스크가 사용된다. 층(10a)과 같은 전달된 층들은, 전형적으로 마이크로컴포넌트들의 레벨 및 층을 형성하는 웨이퍼의 레벨 모두에서 마스크들을 포함하며, 상기 마스크들은 포토리소그래피 동안 수행되는 것들과 같은 공정 단계들 동안 포지셔닝 및 정렬 장치들(tools)에 의해 사용된다.
그러나, 비록 포지셔닝 장치들이 사용된다고 하더라도, 도 1e에 나타난, (마이크로컴포넌트들의 쌍들(111/121, 112/122, 113/123, 및 114/124) 사이에 관측된 오프셋들과 각각 대응되는) 오프셋들(Δ11, Δ22, Δ33, Δ44)과 같이, 특정 마이크로컴포넌트들(11, 12) 사이에 오프셋들이 발생한다.
그러한 오프셋들은 부정확한 기판 접합(assembly)으로부터 발생할 수 있는 (움직임(translation), 회전, 또는 이들의 조합들과 같은) 기본적인 변형들(transformation)로부터 기인한 것이 아니다. 이러한 오프셋들은, 초기 기판의 최종 기판과의 접합 동안 상기 초기 기판으로부터 발생하며 층 내에 나타나는 이종(non-homogenous) 손상들을 야기한다. 실제로, 그러한 손상들은 특정 마이크로컴포넌트들(11)의 지엽적(local), 비균일적(non-uniform) 이동들을 발생시킨다. 또한, 전달 이후, 기판의 노출된 표면 상에 형성된 특정 마이크로컴포넌트들(12)은 상기 마이크로컴포넌트들(11)로부터 위치 변화를 가질 수 있고, 상기 위치 변화는 수백 나노미터 또는 심지어 마이크로미터 수준(order)일 수 있다.
전술한 마이크로컴포넌트들(11, 12)의 2개의 층들 사이의 오정렬 현상("오버레이(overlay)"로도 지칭됨)은, 단락-회로들, 스택 내 왜곡들(distortions), 또는 상기 2개의 층들의 상기 마이크로컴포넌트들 사이의 연결 결함들의 원인이 될 수 있다. 따라서, 전달된 마이크로컴포넌트들이 픽셀들로 형성된 이미징 소자들(imaging devices)이고, 후-전달(post-transfer) 처리 단계들이 이러한 픽셀들 각각 상에 컬러 필터들을 형성하도록 의도된 것일 경우, 전술한 픽셀들의 일부에 대해 컬러화 기능의 손실이 관측된다.
따라서, 전술한 오정렬 현상은 제조된 다층 반도체 웨이퍼들의 가치 및 품질의 감소를 발생시킨다. 그 현상의 영향은 마이크로컴포넌트들의 소형화 및 그것들의 층별 집적 밀도에 대한 지속적인 요구 때문에 더욱 커지고 있다.
3차원 구조물들의 제조 동안의 정렬 문제들은 잘 알려져 있다. 번스 등(Burns et al.)에 의한 "A Wafer-Scale 3-D Circuit Integration Technology"라는 제목의 논문(IEEE Transactions on Electron Devices, vol. 53, No. 10, Oct 2006)은, 본딩된 기판들 사이의 정렬 변동들을 감지하는 방법을 설명한다. 하시마 등(Haisma et al)에 의한 "Silicon-Wafer Fabrication and (Potential) Applications of Direct-Bonded Silicon"라는 제목의 논문(Philips Journal of Research, Vol. 49, No. 1/2, 1995)은, 양호한 품질의 최종 웨이퍼를 구현하기 위해, 즉, 마이크로컴포넌트들 사이의 오프셋들의 최소 가능 개수를 갖도록, 특히 연마 단계들 동안의 웨이퍼 평탄도(flatness)의 중요성을 강조한다. 그러나, 이러한 논문들은 웨이퍼들의 접합(assembly) 동안의 웨이퍼들의 포지셔닝에 관한 문제만을 다룬다. 전술한 바와 같이, 출원인은 2개의 웨이퍼들간의 정렬이 완벽한 경우라도 (상기 2개의 웨이퍼들간의 접촉을 위해 제공된 마스크들을 사용하여) 상기 2개의 웨이퍼들이 접촉하도록 위치되는 동안, 특정 마이크로컴포넌트들의 이종 이동들이 발생하여 본딩 웨이브(bonding wave)의 초기화가 뒤따름을 관측하였다.
본 발명의 목적은, 기판에서 그것의 다른 기판으로의 전달 동안 출현되는 이종 손상들을 제한할 수 있는 방법을 제공하는 것이다.
이를 위해, 본 발명은 적어도 하부 웨이퍼와 상부 웨이퍼 사이의 분자 본딩에 의한 본딩 방법을 제안하며, 상기 방법은 상기 하부 웨이퍼 상에 상기 상부 웨이퍼를 위치시키는 단계를 포함하고, 이 방법에서, 본 발명에 따르면, 상기 2개의 웨이퍼들 사이의 본딩 웨이브를 초기화시키기 위해, 접촉 힘이 상기 2개의 웨이퍼들 중 적어도 하나의 주변 측면에 인가된다.
본 발명의 방법에 의하면, 접촉 힘의 인가를 초기화하기 위한 장치와 웨이퍼의 면 사이의 기계적 접촉이 방지된다. 따라서, 본딩 웨이브의 초기화를 허용하는 접촉 힘의 인가로부터 발생되는 수직 성분 및/또는 진동들로 접촉되는 2개의 웨이퍼들의 표면 전체에 걸친 분자 본딩에 의한 본딩을 수행하는 동안 웨이퍼 내에 발생되는 이종 손상들이 감소된다.
또한, 2개의 웨이퍼들 중 하나의 주변 측면에 접촉 힘을 인가함으로써, 비록 손상들이 발생하더라도, 이들은 웨이퍼의 에지(edge), 즉, 웨이퍼의 유용한 영역들 외부에 국한된다.
따라서, 분자 본딩에 의한 본딩을 수행하기 위해 웨이퍼들의 표면들 중 하나에 접촉 힘을 인가하여 주로 발생되는 손상들을 최소화하거나 고립시킴으로써, 마이크로컴포넌트들의 추가 층들의 후속 형성 동안의 오정렬 또는 왜곡(오버레이)의 위험성들이 방지된다.
본 발명의 일 특정 특성에 따르면, 적어도 하나의 쵸크가 접촉 힘의 인가 동안 2개의 웨이퍼들의 위치를 유지시키는데 사용된다. 각각의 웨이퍼가 노치(notch) 또는 평면(flat)과 같은 정렬 키를 포함하는 경우, 바람직하게는, 본자 본딩에 의한 본딩 이전에 2개의 웨이퍼들을 위치시킬 때 2개의 웨이퍼들의 마이크로메트릭 정렬을 유지하기 위해, 쵸크는 상기 정렬 키들에 위치된다.
바람직하게는, 상기 쵸크는 상기 접촉 힘이 인가되는 영역과 완전히 반대되는 부분에 배치된다.
상기 접촉 힘은 사용된 장치의 크기 및 형태에 따라 동시에 웨이퍼들 모두 또는 단일 웨이퍼의 주변 측면에 인가될 수 있다.
상기 접촉 힘은 웨이퍼들의 평면과 실질적으로 평행한 방향으로 향하여질 수 있고 그에 대해 각도를 형성할 수 있다.
상기 접촉 힘은 웨이퍼들의 평면에 대해 -90°내지 +90°의 범위 내의 각도를 형성하는 방향으로 1개의 또는 모든 웨이퍼들의 측면에 인가될 수 있다.
상기 접촉 힘이 1개의 또는 모든 웨이퍼들에 대해 인가되는 각도를 제어함으로써, 접촉 힘의 수직 성분을 특정 범위까지 조절하는 것이 가능하다. 실제로, 접촉 힘의 인가의 방향과 웨이퍼들의 평면 사이의 각도가 클수록, 상기 수직 성분이 커질 것이고, 이의 반대도 마찬가지이다.
본 발명의 일 측면에 따르면, 상기 접촉 힘은 상부 웨이퍼의 주변 측면에 인가되고, 상기 힘은 상기 상부 웨이퍼의 평면에 대하여 0°보다 크고 +45°보다 작은 각도를 형성하는 방향으로 향하여진다.
본 발명의 추가적인 측면에 따르면, 상기 접촉 힘은 상기 하부 웨이퍼의 주변 측면에 인가되고, 상기 힘은 상기 하부 웨이퍼의 평면에 대하여 -45°보다 크고 0°보다 작은 각도를 형성하는 방향으로 향하여진다.
상기 접촉 힘의 인가 방향과 웨이퍼들의 평면 사이의 각도를 제한함으로써, 접촉 힘의 수직 성분이 생성되고, 이는 접촉 힘의 그것보다 작은 크기를 가지는 본딩 웨이브가 생성될 수 있음을 의미하며, 웨이퍼의 면 상의 손상들 및 스트레스들이 최소화될 수 있음을 의미한다.
본 발명의 다른 측면에 따르면, 인가된 접촉 힘의 강도는 2 MPa [메가파스칼] 미만의 기계적 압력과 대응된다.
바람직하게는, 상기 접촉 힘은 적어도 하나의 임펄스에 의해 2개의 웨이퍼들 중 적어도 하나의 주변 측면에 인가된다. 상기 임펄스는 본딩 웨이브가 초기화될 때까지 1회 이상 반복될 수 있다.
상기 접촉 힘은 장치 상에서 1개의 또는 모든 웨이퍼들의 주변 측면을 누름(pressing)으로써 인가될 수 있다.
바람직하게는, 1개의 또는 모든 웨이퍼들의 측면을 누르도록 의도된 장치의 단부는 그 표면 상에 테프론(Teflon®), 실리콘(silicone), 및 폴리머로부터 선택된 물질을 포함한다.
본 발명은 복합 3차원 구조물의 제조 방법도 제공하며, 상기 방법은 제1 웨이퍼 또는 기판의 일면 상에 마이크로컴포넌트들의 제1 층을 제조하는 단계 및 상기 마이크로컴포넌트들의 층을 포함하는 상기 제1 웨이퍼의 상기 면을 제2 웨이퍼 또는 기판 상으로 본딩시키는 단계를 포함하며, 상기 방법은 상기 본딩 단계가 본 발명의 분자 본딩 방법에 의한 본딩에 따라 수행됨을 특징으로 한다.
본 발명의 분자 본딩 방법에 의한 본딩을 사용하는 것은, 마이크로컴포넌트들의 층의 전달 동안, 오버레이 현상이 제거되거나 제한될 수 있고, 매우 고품질의 다층 반도체 웨이퍼들이 제조될 수 있음을 의미한다. 상기 마이크로컴포넌트들의 층은 특히 이미지 센서들을 포함할 수 있다.
본 발명은 적어도 하나의 하부 웨이퍼 및 상부 웨이퍼 사이의 분자 본딩을 수행하는 본딩 장치를 제공하며, 상기 본딩 장치는, 접촉 힘을 인가하는 장치 및 기판 캐리어 장치를 포함하고, 상기 장치에는, 2개의 웨이퍼들 사이에 본딩 웨이브를 초기화시키기 위해, 2개의 웨이퍼들 중 적어도 하나의 주변 측면에 접촉 힘을 인가하기 위한 인가 장치가 배열된다.
특정 측면에 따르면, 상기 장치는 2개의 웨이퍼들의 주변 측면이 서로에 대하여 정렬됨을 유지시키기 위한 적어도 하나의 쵸크를 더 포함한다.
추가적인 측면에 따르면, 상기 기판 캐리어 장치는 15 마이크로미터 미만의 편평 결함들(flatness defects)을 가지는 지지 압판을 포함한다.
본 발명의 분자 본딩 방법에 의한 본딩을 사용함으로써, 마이크로컴포넌트들의 층의 전달 동안, 오버레이 현상이 제거되거나 제한될 수 있고, 매우 고품질의 다층 반도체 웨이퍼들이 제조될 수 있다.
본 발명의 다른 특징들 및 이점들이 이하의 본 발명의 특정 구현예들의 설명으로부터 더욱 명백해지지만, 이로 인해 본 발명의 기술 사상이 제한되는 것은 아니며, 첨부의 도면에 따른 비-제한적인 방법으로 참조되어야 한다.
도 1a 내지 도 1e는 선행기술인 3차원 구조물의 제조 과정을 나타낸 개략도들이다.
도 2a 및 도 2b는 본 발명의 일 구현에 따른 분자 본딩에 의한 본딩 방법의 개략도들이다.
도 2c는 도 2a의 웨이퍼들의 정렬 키들의 형상의 변형예를 나타낸다.
도 3은 본 발명에 따른 접촉 힘의 인가로부터 발생되는 수직 및 수평 성분들을 나타내는 그래프이다.
도 4 및 도 5는 각각 다른 에지 라운딩 구조들(geometries)을 갖는 웨이퍼들을 갖는 경우를 나타내는, 본 발명의 분자 본딩에 의한 본딩 방법의 일 구현예를 도시하는 개략도들이다.
도 6a 내지 도 6d는 본 발명의 분자 본딩에 의한 본딩 방법을 사용한 3차원 구조물의 제조 과정을 나타내는 개략도들이다.
도 7은 도 6a 내지 도 6d에 도시된 3차원 구조물의 제조 동안 수행된 단계들을 나타내는 흐름도(chart)이다.
일반적으로 본 발명은, 분자 본딩에 의해 제1 기판 또는 웨이퍼를 제2 기판 또는 웨이퍼 상으로 본딩하는 단계를 적어도 포함하는 복합 구조물들의 제조에 이용된다.
분자 본딩에 의한 본딩은 그 자체로 잘 알려진 기술이다. 분자 본딩의 원리가 2개의 표면들을 직접, 즉, 특정 물질(접착제, 왁스(wax), 솔더링(soldering), 등)을 사용함이 없이 접촉시키는 것에 기초한다는 것임을 상기할 필요가 있다. 그러한 동작은, 표면들이 충분히 요철 없이(smooth), 파티클들(particles) 또는 오염 없이 본딩되어야 하고, 상기 표면들이 전형적으로 수 나노미터 미만의 거리로 초기화되어 접촉되는 것을 허용하기 위해 서로 충분히 근접되어야 하는 것을 요구한다. 그러한 상황들에서, 2개의 표면들 사이의 인력들은 분자 접착(결합될 2개의 표면들의 원자들 또는 분자들 사이의 전자적 상호작용의 인력들(반 데르 발스(Van der Waals) 힘들)의 세트들에 의해 유도된 본딩)을 일으키기에 충분히 높다.
분자 본딩은, 접촉 점으로부터 본딩 웨이브의 전파(propagation)를 트리거시키기 위해, 다른 웨이퍼와 친접촉된 웨이퍼 상의 접촉 점을 초기화시킴으로써 수행된다. 여기서 상기 용어 "본딩 웨이브"는 초기 점으로부터 전파되는 연결 또는 분자 본딩 전단부(front)를 의미한다; 이는 2개의 웨이퍼 사이의 전체 친접촉 표면(본딩 경계면) 상에서의 인력들(반 데르 발스 힘들)의 접촉 점으로부터의 확산과 대응된다. 전형적으로, 상기 접촉 점은 2개의 웨이퍼들 중 하나의 노출된 표면에 기계적인 압력을 인가함으로써 초기화된다.
출원인은 단일 웨이퍼 내 특정 패턴들 또는 마이크로컴포넌트들 사이의 상대적인 이동들이 분자 본딩에 의해 상기 웨이퍼를 다른 것과 본딩하는 단계 이후에 발생한다는 것을 나타내었다. 더욱 구체적으로, 출원인에 의해 수행된 실험들은 (인장 및/또는 압축) 스트레스들이 접촉 점, 즉 기계적 압력이 인가되는 영역에서 일어난다는 것을 나타냈다. 이러한 스트레스들은, 웨이퍼 내에서 발견되는 이종 손상들의 원인이며, 그 결과, 특정 패턴들 또는 마이크로컴포넌트들의 서로에 대한 상대적이고 불규칙한 이동들의 원인이 된다.
출원인은 손상들이 대체로 접촉 점에서 및 접촉 점 주변에 위치되고 이러한 손상들이 신축적임을 관측하였다. 상기 손상들은, 2개의 웨이퍼들 중 하나의 표면 상의, 예를 들어 핀(stylus)과 같은, 장치의 기계적 접촉으로부터 발생하는 경우, 접촉 점에 대하여 15cm [센티미터]까지의 지름 이상으로 연장될 수 있다. 결국, 2개의 웨이퍼들 중 하나의 노출된 면들 또는 표면들 중 하나에 접촉 점을 인가함으로써, 웨이퍼의 이용 가능한 부분, 즉, 마이크로컴포넌트들과 같은 소자들을 형성하기로 되어있는 부분 내에 손상이 생성된다.
따라서, 본 발명은, 2개의 웨이퍼들 중 하나의 표면에 기계적 접촉 점을 직접 인가하지 않고도 본딩 웨이브가 2개의 웨이퍼들 사이에서 초기화될 수 있는 방법에 대한 해결책을 제안한다. 이를 위해, 본 발명의 방법에 따르면, 2개의 웨이퍼들 중 하나의 주변 측면(peripheral side)에 접촉 힘을 인가함으로써, 본딩 웨이브가 2개의 웨이퍼들 사이에서 초기화된다. 상기 용어 웨이퍼의 "주변 측면"은, 웨이퍼 주변에 위치되고 웨이퍼의 면들 또는 표면들과 평행하지 않은, 웨이퍼의 임의의 부분을 의미한다. 상기 주변 측면은 웨이퍼의 측면과 대응될 수 있거나 또는 경사진 또는 라운드된(rounded) 표면들과 대응될 수 있고, 이는 웨이퍼가 그것들의 취급(manipulation)을 용이하게 하고 그것들의 측면들이 투영되는(projected) 경우 발생할 수 있는 파손들(breakages)을 방지하기 위해 그것의 표면들 주변에서 라운드된 모서리를 갖는 경우 종종 발생하며, 그러한 파손들은 웨이퍼 표면들에서 파티클 오염의 원인들이 된다.
웨이퍼 주변 측면에서의 접촉 힘의 인가는 장치를 사용하여 수행될 수 있다. 도 2a에서, 제1 웨이퍼 또는 기판(20)이 기판 캐리어 장치(40)를 포함하는 본딩 머신(bonding machine)에 위치된다. 상기 기판 캐리어 장치(40)는 지지 압판(support platen, 40a)을 포함하고, 상기 지지 압판(40a)은 바람직하게는 15 마이크로미터 미만의 편평 결함들(flatness defects)을 가진다. 상기 지지 압판(40a)은, 그것을 분자 본딩에 의해 제2 웨이퍼 또는 기판(30)과 접합시키려는 목적으로, 예를 들어 지지 압판(40a)와 관련된 정전기 또는 흡입 시스템을 이용하여, 또는 단순하게 중력에 의해, 제1 웨이퍼(20)를 고정시킨다. 웨이퍼를 고정시키기 위한 (정전기 또는 흡입에 의한) 관련 시스템들은 오버레이의 증가가 야기되지 않도록 웨이퍼를 손상시키지 않음이 확인됨을 전제로 사용된다. 웨이퍼(20)가 지지 압판 상에 고정되면, 웨이퍼(30)의 하부 표면 또는 면(31)이 웨이퍼(20)의 상부 표면(21)을 향하여 위치된다(도 2b 참조).
아래에 설명된 바와 같이 그리고 알려진 방법으로, 분자 본딩을 허용하기 위해, 본딩되도록 의도된 웨이퍼들(20, 30)의 각각의 표면들(21, 31)이 준비(예를 들어, 연마, 클리닝(cleaning), 소스/친수 처리 등)된다.
본 발명의 일 측면에 따르면, 웨이퍼들(20, 30)의 주변 측면은, 특히 접촉 힘의 인가 동안 웨이퍼가 서로에 대해 오프셋 되는 것을 방지하기 위해, 쵸크(chock, 41)와 접촉된다.
여기에 설명된 예에서, 웨이퍼들(20, 30)은 각각 노치 형태의 정렬 키(23, 33)를 포함하고, 이는 본딩 전 그것들의 포지셔닝(미세(microscopic) 정렬)을 용이하게 한다. 이 예에서, 접촉 힘의 인가 동안 2개의 웨이퍼들 간의 마이크로메트릭(micrometric) 정렬이 이루어짐을 보증하기 위해, 바람직하게는, 상기 쵸크(41)는 정렬 키들(23, 33)에서 웨이퍼들(20, 30)의 측면과 접촉된다. 상기 쵸크(41)는 그것이 키들(23, 33) 내로 적어도 부분적으로 관통하는 것을 허용하는 형상 및/또는 치수들(dimensions)을 가진다.
도 2c는 웨이퍼들(30', 40')이 평면(flat) 형태의 정렬 키들(33', 23')을 포함하는 다른 예를 도시한다. 이 예에서, 바람직하게는, 쵸크(41')는 키들(33', 23')과의 양호한 접촉을 허용하기 위해 직각 형상을 갖는다.
아래에 설명된 바와 같이, 바람직하게는, 접촉 힘은, 쵸크와 접촉하는 것과 완전히 반대되는, 웨이퍼들 모두 또는 하나의 주변 측면 영역에서 인가된다. 특정 구성들에서, 1개 이상의 추가 쵸크들이 사용될 수 있다. 이러한 경우는 특히, 도 2a에 도시된 바와 같이, 쵸크(41)가 키들(23, 33)에 위치되도록 할 때 발생한다. 예를 들어, 사용된 본딩 머신의 크기(bulk) 때문에, 쵸크와 완전히 반대되는, 웨이퍼들 모두 또는 하나의 측면 영역에서 접촉 힘을 인가하는 것이 가능하지 않을 경우, 추가 쵸크(42)가 사용될 수 있고, 추가 쵸크(42)는 접촉 힘의 인가가 가능한 부분과 완전히 반대되는 영역에 배치될 것이다.
접촉 힘이 2개의 웨이퍼들의 측면에 동시에 인가되는 것들과 같은, 특정 구성들에서, (예를 들어, 흡입력 또는 전자기력에 의해) 지지 압판과 닿도록(flush) 하부 웨이퍼를 고정시키지 않고, 단순히 상기 압판 상에 위치시키는 것이 바람직할 수 있으며, 이 경우 쵸크 또는 쵸크들은 웨이퍼들을 위치에 고정시키기 위한 고유 수단들(only means)이 된다.
도 2b에서, 장치(50)를 사용하여 분자 본딩을 위한 접촉 점의 초기화가 수행된다. 도 2b에서 매우 개략적인 방법으로 도시된 바와 같이, 상기 장치(50)는, 2개의 웨이퍼들(20, 30)의 적어도 하나의 주변 측면에 접촉 힘이 인가되는 자유 단부(free end, 51)를 포함하는, 핀(stylus)의 형태이다.
상기 접촉 힘은, 웨이퍼들의 평면과 실질적으로 평행한 방향으로 또는 웨이퍼들의 평면에 대해 -90°내지 +90°의 범위의 각도를 형성하는 방향으로, 단일의 웨이퍼의 일 측면에 또는 2개의 웨이퍼들의 측면에 동시에 인가될 수 있다.
여기에서 설명된 구현에서, 장치(50)를 사용하여 2개의 웨이퍼들 중 적어도 하나의 주변 측면에 인가된 접촉 힘은, 웨이퍼들의 평면(P)에 대해 바람직하게는 0°보다 크고
Figure 112011102030394-pct00001
45°보다 작은 각도를 형성하는 방향으로 향하여질 수 있다. 더욱 구체적으로, 접촉 힘(F)이 상부 웨이퍼(30)의 주변 측면(32)에 인가되는 경우, 장치(50)는 상기 웨이퍼들의 평면(P)에 대해 0°보다 크고 +45°보다 작은 각도(θF)로 향하여진다. 마찬가지로, 접촉 힘(F')이 상부 웨이퍼(20)의 주변 측면(22)에 인가되는 경우, 장치(50)는 상기 웨이퍼들의 평면(P)에 대해 -45°보다 작고 0°보다 큰 각도(θF')로 향하여진다.
도 3에서 나타난 바와 같이, 접촉 힘이 상부 웨이퍼(30)의 주변 측면(32)에 인가되는 경우, 상기 접촉 힘 벡터의 인가 방향과 웨이퍼의 평면 사이에 형성된 각도(θF)는 힘의 수직 성분(FV)을 생성하고, 이는 본딩 웨이브를 초기화시킬 수 있다. 또한, 이 각도는 상기 수직 성분(FV)을 최소화하기 위해 +45°미만이고, 이는 웨이퍼의 표면과의 직접적인 기계적 접촉이 없기 때문에 정확하게 결정될 수 없다. 상기 각도를 웨이퍼의 평면에 대하여 +45°미만의 값으로 제한함으로써, 상기 웨이퍼의 상기 평면과 수직하게 인가되는 수직 성분(FV)의 진폭(amplitude) 또는 크기(magnitude)는 접촉 힘(F)의 그것의 적어도 절반이다.
그러나, 본딩 웨이브가 웨이퍼의 평면과 실질적으로 평행한 방향으로 접촉 힘을 인가하여서도 초기화될 수 있음에 유의하여야 한다. 이 경우 접촉 힘은 웨이퍼들이 더욱 근접하도록 진동을 유도하고 본딩 웨이브를 초기화시킬 수 있다.
본 발명에 따르면, 그것의 주변 측면 상에 국한된(localized) 접촉 힘의 인가 점을 선택함으로써, 웨이퍼의 품질에 대한 손상들의 영향이 최소화된다. 실제로, 비록 손상들이 접촉 힘의 인가에 따라 생성된다고 하더라도, 이들은 웨이퍼의 측면에서 제한된 영역으로 연장되고, 이러한 영역은 웨이퍼의 유용한 부분들 외부에 위치한다.
웨이퍼 표면상에서의 손상의 출현을 더욱 최소화하기 위해, 바람직하게는, 수직 성분(vertical component)에 의한 접촉 힘으로부터 발생하는 웨이퍼의 표면 상에 인가되는 기계적 압력은 1 MPa 미만이다. 상기 수직 성분 내 기계적 압력에 대한 제한을 달성하기 위해, 예를 들어, 웨이퍼의 주변 특면 상에 접촉 힘(F)으로 인가되는 기계적 압력의 값이 제어될 수 있다. 장치(50)를 검력기(dynamometer, 52)에 연결시킴으로써 상기 접촉 힘(F)의 진폭 또는 크기가 제어될 수 있다. 장치(50)에 의한 웨이퍼의 주변 측면에 대한 접촉 표면 면적(51a)이, 예를 들어, 0.3 mm2 [제곱밀리미터] 내지 1 mm2 의 범위일 수 있음을 전제로, 웨이퍼 상에서 상기 장치에 의해 인가되는 접촉 힘(F)을 제어함으로써 인가된 기계적 압력을 제어하는 것이 가능하다(부하(load) = 기계적 압력 X 지지 표면 면적(bearing surface area)). 전술한 바와 같이, 접촉 힘의 수직 성분의 진폭에 따라 웨이퍼의 표면에 인가된 기계적 압력이 접촉 힘의 기계적 압력에 비해 적어도 2로 나누어지기 때문에, 웨이퍼의 표면 상의 기계적 압력이 1 MPa 미만임을 보증하도록, 웨이퍼의 주변 측면 상에 2 MPa 미만의 기계적 압력을 인가하는 것으로 충분하다.
또한, 도 3에 도시된 바와 같이, 접촉 힘(F)은 본래 수평 성분(FH)을 갖는다. 상기 장치에 의해 인가된 접촉 힘은, 전형적으로 1초 미만 또는 0.5초 미만 동안 짧은 임펄스(쇼크)의 형태로 전달된다. 본딩 웨이브가 제1 임펄스 동안 초기화되지 않은 경우, 본딩 웨이브가 초기화될 때까지 반복될 수 있다.
베어링 장치(bearing tool), 및 더욱 구체적으로 웨이퍼의 주면 측면과 접촉하도록 의도된 그것의 단부는, 테플론(Teflon®), 실리콘(silicone) 또는 폴리머와 같은 물질로 둘러싸이거나 또는 상기 물질로부터 제조될 수 있다. 일반적으로, 상기 장치의 단부는 안정적으로 접촉 힘을 전달할 수 있는 충분히 경직된 물질로 코팅되거나 상기 물질로부터 제조된다. 너무 유연한 물질의 경우 손상을 야기할 수 있고 부정확한 접촉 표면을 발생시킬 수 있다. 또한, 너무 경직된 물질은 웨이퍼 상에 결함들(눌림자국들(impressions))의 형성을 발생시킬 수 있다.
본 발명의 분자 본딩에 의한 본딩 방법은 본딩 머신 또는 장치 내에서 자동적으로 수행될 수 있다. 그러한 상황들에서, 상기 머신은 전술한 바와 유사한 기판 캐리어 장치 및 액츄에이터와 연결된 장치(예를 들어, 잭(jack) 또는 기계 암(mechanical arm))를 포함한다. 또한, 상기 머신은 상기 액츄에이터를 제어하도록 의도된 서보컨트롤(servocontrol)을 포함한다. 상기 서버컨트롤은 장치에 의해 인가된 접촉 힘의 인가의 각도를 제어하는 방법으로 상기 액츄에이터를 제어한다. 또한 상기 장치에 의해 인가된 기계적 압력은 상기 서보컨트롤에 의해 제어될 수 있으며, 상기 서보컨트롤은 힘 센서(force sensor)로부터 데이터를 수신하고, 상기 데이터를, 지지 요소(bearing element)의 단부의 표면 면적에 인가되도록 의도된 기계적 압력의 기능인 소정의 로드와 비교한다.
본딩 장치는, 웨이퍼들 간의 마이크로메트릭 정렬(micrometric alignment)을 보장할 뿐만 아니라 접촉 힘의 인가 동안 그것들이 정렬됨을 유지하도록 의도된 1개 이상의 쵸크들(chocks)을 포함할 수 있다.
도 4는 본 발명의 2개의 웨이퍼들(320, 330)간의 분자 본딩에 의한 본딩 방법의 적용예를 나타내며, 상기 2개의 웨이퍼들(320, 330)은 그것들의 주변 측면(322, 332) 상에 모따기(chamfers) 형태의 에지 라운딩(edge rounding)을 각각 포함한다. 전술한 바와 동일한 방법으로, 장치(350)를 사용하여, 2개의 웨이퍼들(320, 330) 중 하나의 주변 측면 상으로 접촉 힘(F)을 인가함으로써 본딩 웨이브가 초기화된다.
도 5는 본 발명의 2개의 웨이퍼들(420, 430)간의 분자 본딩에 의한 본딩 방법의 적용예를 나타내며, 상기 2개의 웨이퍼들(420, 430)은 그것들의 주변 측면(422, 432) 상에 곡면 형태(rounded form)의 에지 라운딩을 각각 포함한다. 전술한 바와 같이, 장치(450)를 사용하여, 2개의 웨이퍼들(420, 430) 중 하나의 주변 측면 상으로 접촉 힘(F)을 인가함으로써 본딩 웨이브가 초기화된다.
본 발명의 방법은, 분자 본딩이 이루어질 수 있는 임의의 종류의 물질, 특히 실리콘(silicon), 게르마늄, 글라스, 쿼츠, 사파이어 등과 같은 반도체 물질들을 접합하는데 적용될 수 있다. 접합될 웨이퍼들은 특히 100 mm [밀리미터], 150 mm, 200 mm 또는 300 mm의 지름을 가질 수 있다. 또한, 상기 웨이퍼들은 그것들의 표면 대부분 상에서 또는 제한된 영역 상에서만 마이크로컴포넌트들을 포함할 수 있다.
본 발명의 본딩 방법이 적용되는, 특정의 그러나 배타적이지는 않은 영역은, 3차원의 구조물들을 제조하는 영역이다.
본 발명의 일 구현예에 따른, 초기 기판 상에 형성된 마이크로컴포넌트들의 층의 최종 기판 상으로의 전달에 의한 3차원 구조물의 제조 방법이 도 6a 내지 도 6d 및 도 7을 참조하여 아래에 설명된다.
3차원 구조물의 제조 방법은 초기 웨이퍼 또는 기판(100)의 표면 상에 마이크로컴포넌트들(110)의 제1 집합들을 형성하는 단계(도 6a, 단계(S1))에 의해 시작된다. 마이크로컴포넌트들(110)은 전체 컴포넌트들 및/또는 그것들의 일부분만일 수 있다. 예를 들어, 초기 기판(100)은 실리콘(silicon) 층과 같은 단층 구조물 또는 SOI(silicon on insulator) 타입 구조물과 같은 다층 구조물일 수 있다. 마이크로컴포넌트들(110)은 마스크를 사용한 포토리소그래피에 의해 형성되고, 상기 마스크는 제조될 마이크로컴포넌트들(110)과 대응되는 패턴들을 형성하기 위한 영역들을 정의할 수 있다. 포토리소크래피에 의한 마이크로컴포넌트들(110)의 형성 동안, 초기 기판(100)은 기판 캐리어 장치(120) 상에 고정된다. 상기 기판 캐리어 장치는 지지 압판(120a)을 포함하고, 초기 기판(100)은 예를 들어 지지 압판(120a)과 연계된 전자기 또는 흡입 시스템에 의해 지지 압판(120a)에 인접(flush)하여 고정된다.
이후, 초기 기판(100)의 마이크로컴포넌트들(110)을 포함하는 면은, 분자 본딩의 목적으로 최종 웨이퍼 또는 기판(200)의 일 면과 마주보도록 위치된다(단계(S2), 도 6b). 또한, 예를 들어 SiO2와 같은 산화물 층이, 마이크로컴포넌트들(110)을 포함하는 초기 기판(100)의 면 상에 및/또는 친접촉이 되도록 의도된 최종 기판(200)의 면 상에 형성될 수 있다.
본 발명에 따르면, 접촉 힘(F)은 장치(250)를 사용하여 최종 기판(200)의 주변 측면(210)에 인가된다(단계 S3). 힘(F)은 기판의 평면에 대하여 0°보다 크며 45°보다 작은 각도를 형성하는 방향으로 인가된다. 바람직하게는, 기판(200)의 측면(210) 상에 인가된 기계적 압력은 2 MPa보다 작다.
접촉 힘의 인가는 초기 기판(100)과 최종 기판(200) 사이의 경계면 상에 본딩 웨이브의 전파(propagation)를 발생시킨다. 이후 2개의 기판들은 접촉된 그들의 표면들(예를 들어, 본딩 경계면) 전부에 걸쳐서 분자 본딩에 의해 함께 본딩되며, 마이크로컴포넌트들(110)을 포함하는 초기 기판(100) 내 손상 없이 또는 상기 손상이 대부분 존재하지 않은 채 그들의 표면들 전부가 접촉된다. 따라서, 기판들(100, 200) 사이의 본딩 경계면에서 마이크로컴포넌트들(110)의 매몰된 층이 얻어진다.
단계(S2)의 변형예에서, 최종 웨이퍼 또는 기판(200)이 기판 캐리어 장치 상에 위치되고, 마이크로컴포넌트들이 제공된 기판(100)이 이 기판(200)을 향하도록 위치된다. 이후, 장치(250)를 사용하여 접촉 힘(F)이 최종 기판(200)의 주변 측면(210) 및/또는 기판(100)의 주변 측면에 인가된다.
도 6c에 나타난 바와 같이, 본딩 이후, 마이크로컴포넌트들(110)의 층 상에 존재하는 물질의 부분들을 제거하기 위해 초기 기판(100)이 박화(thinned)된다(단계(S4)). 기판(100)이 SOI 타입 기판인 경우, 매립된 절연층은 바람직하게는 잔존 층(100a)의 두께를 정의하는데 사용될 수 있다. 이후 최종 기판(200) 및 초기 기판(100)의 잔존 부분과 대응되는 층(100a)에 의해 형성된 복합 구조물(300)이 얻어진다. 초기 기판(100)은 특히 화학 기계 연마(chemical mechanical polishing, CMP), 화학 식각에 의해, 또는 원자 주입(implantation)으로 기판 내에 미리 형성된 취약 평면을 따라 분리(splitting) 또는 분열(fracture)시킴으로써 박화될 수 있다.
도 6d에 나타난 바와 같이, 3차원 구조물 제조의 다음 단계는 박화된 초기 기판(100)의 노출된 표면에서 마이크로컴포넌트들(140)의 제2 층을 형성하는 단계를 포함한다(도 6d, 단계(S5)). 마이크로컴포넌트들(140)은, 마이크로컴포넌트들(140)과 기능하도록 의도된 별도의 컴포넌트들 및/또는 완성된 컴포넌트들을 형성하기 위해, 마이크로컴포넌트들(110)의 상보 부분들과 대응될 수 있다. 매립된 마이크로컴포넌트들(110)과 정렬된 마이크로컴포넌트들(140)을 형성하기 위해, 마이크로컴포넌트들(110)을 형성하는데 사용된 것과 유사한 포토리소그래피 마스크가 사용된다. 마이크로컴포넌트들(110)의 형성과 유사한 방법으로, 최종 기판(200) 및 층(100a)에 의해 형성된 복합 구조물(300)은 장치(120)와 동일한 기판 캐리어 장치(130)의 지지 압판(130a) 상에 고정된다. 이후 포토리소그래피 마스크가 층(100a)의 빈 표면(free surface) 상에 인가된다.
변형예에서, 3차원 구조물은 적층에 의해 형성되고, 각각의 층은 본 발명의 접합 방법에 의해 전달되며, 각각의 층은 직접 인접한 층들과 정렬된다.
또 다른 변형예에서, 최종 기판(200)도 또한 마이크로컴포넌트들을 포함한다.
본 발명의 분자 본딩에 의한 본딩 방법은 손상 없이 또는 적어도 손상들을 감소시킨 채 초기 기판(100)을 최종 기판에 본딩시킬 수 있음을 의미하고, 그에 따라 초기 기판(100)의 최종 기판(200) 상으로의 전달 전후에 마이크로컴포넌트들(110)의 주요 오프셋들이 더 이상 관측되지 않는다. 따라서, 전술한 잔류 오프셋들이 웨이퍼의 전체 표면에 걸쳐서 동일한 방법으로 200 nm, 또는 심지어 100 nm 미만의 값들로 제한될 수 있다. 매우 감소된 치수들(예를 들어, < 1 μm [마이크로미터])에서도, 이 경우 마이크로컴포넌트들(140)은 초기 기판의 전달 이후 쉽게 마이크로컴포넌트들(110)과 정렬되어 형성될 수 있다. 이는 예를 들어 2개의 층들 또는 동일한 층의 2개의 구별되는 면들 상에 존재하는 마이크로컴포넌트들이 금속 연결들을 통해 상호접속될 수 있고, 조악한 배선들(interconnection)의 위험이 최소화됨을 의미한다.
결과적으로, 본 발명의 방법은, 회로 층의 다른 층 상으로의 또는 지지 기판 상으로의 전달 동안 발생하는 오버레이 현상이 제거될 수 있고, 매우 고품질의 다층 반도체 웨이퍼들이 제조될 수 있음을 의미한다.

Claims (20)

  1. 분자 본딩에 의한 제1 웨이퍼 및 제2 웨이퍼의 본딩 방법으로서,
    상기 제1 웨이퍼의 면 상으로 상기 제2 웨이퍼의 면을 위치시키는 단계; 및
    상기 제1 및 제2 웨이퍼들 중 적어도 하나의 면에 접촉 힘을 인가하거나 접촉하지 않고, 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 주변 측면에 접촉 힘을 인가하며 상기 제1 및 제2 웨이퍼 사이의 본딩 웨이브를 초기화시키는 단계를 포함하고,
    상기 주변 측면은, 상기 제1 웨이퍼의 상기 면 및 상기 제2 웨이퍼의 상기 면에 평행하지 않고 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 주변에 위치된 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 일 부분을 포함하는, 본딩 방법.
  2. 청구항 1에 있어서,
    상기 제1 웨이퍼 및 상기 제2 웨이퍼 각각의 주변 측면을 적어도 하나의 초크와 접촉시키는 단계를 더 포함하는, 본딩 방법.
  3. 청구항 2에 있어서,
    상기 제1 웨이퍼 및 상기 제2 웨이퍼 각각의 상기 주변 측면은 정렬 키를 포함하고,
    상기 방법은 상기 적어도 하나의 쵸크를 상기 정렬 키에서의 상기 제1 웨이퍼 및 상기 제2 웨이퍼 각각의 상기 주변 측면과 접촉시키는 단계를 더 포함하는, 본딩 방법.
  4. 분자 본딩에 의한 제1 웨이퍼 및 제2 웨이퍼의 본딩 방법으로서,
    상기 제1 웨이퍼의 면 상으로 상기 제2 웨이퍼의 면을 위치시키는 단계; 및
    상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 주변 측면에 접촉 힘을 인가하며 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이의 본딩 웨이브를 초기화시키는 단계를 포함하고,
    상기 주변 측면은, 상기 제1 웨이퍼의 상기 면 및 상기 제2 웨이퍼의 상기 면에 평행하지 않고 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 주변에 위치된 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 일 부분을 포함하고,
    상기 접촉 힘을 인가하는 것은, 동시에 상기 제1 웨이퍼의 주변 측면에 제1 접촉 힘을 인가하고 상기 제2 웨이퍼의 주변 측면에 제2 접촉 힘을 인가하는 것을 포함하며,
    상기 제1 접촉 힘 및 상기 제2 접촉 힘은 상기 제1 웨이퍼 및 상기 제2 웨이퍼의 평면에 대하여 개별 각도들(respective angles)을 형성하는 방향으로 향하여지는, 본딩 방법.
  5. 청구항 4에 있어서,
    상기 개별 각도들이 -90° 내지 +90°의 범위이도록 선택하는 것을 더 포함하는 본딩 방법.
  6. 청구항 4에 있어서,
    상기 제1 접촉 힘을 상기 제1 웨이퍼의 상기 주변 측면에 인가하는 것은, 상기 제1 접촉 힘을 상기 평면에 대하여 0°보다 크고 +45°보다 작은 각도를 형성하는 방향으로 향하도록 하는 것을 포함하는, 본딩 방법.
  7. 청구항 5에 있어서,
    상기 제2 접촉 힘을 상기 제2 웨이퍼의 상기 주변 측면에 인가하는 것은, 상기 제2 접촉 힘을 상기 평면에 대하여 -45°보다 크고 0°보다 작은 각도를 형성하는 방향으로 향하도록 하는 것을 포함하는, 본딩 방법.
  8. 청구항 1에 있어서,
    상기 접촉 힘을 인가하는 것은 2 MPa 미만의 기계적 압력을 인가하는 것을 포함하는, 본딩 방법.
  9. 청구항 1에 있어서,
    상기 접촉 힘을 인가하는 것은 복수의 임펄스들을 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 상기 주변 측면에 인가하는 것을 포함하는, 본딩 방법.
  10. 청구항 1에 있어서,
    상기 접촉 힘을 인가하는 것은 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 상기 주변 측면을 장치로 누르는 것을 포함하는, 본딩 방법.
  11. 복합 3차원 구조물의 제조 방법으로서,
    제1 웨이퍼의 면 상에 마이크로컴포넌트들의 제1 층을 제조하는 단계; 및
    분자 본딩에 의해 상기 마이크로컴포넌트들의 층을 포함하는 상기 제1 웨이퍼의 상기 면을 제2 웨이퍼의 면 상으로 본딩하는 단계를 포함하고,
    상기 제1 웨이퍼의 상기 면을 상기 제2 웨이퍼의 상기 면 상으로 본딩하는 단계는:
    상기 제2 웨이퍼의 상기 면을 상기 제1 웨이퍼의 상기 면에 접촉시키는 단계; 및
    상기 제1 및 제2 웨이퍼들 중 적어도 하나의 면에 접촉 힘을 인가하거나 접촉하지 않고, 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 주변 측면에 접촉 힘을 인가하며 상기 제1 웨이퍼 및 상기 제2 웨이퍼 사이의 본딩 웨이브를 초기화시키는 단계를 포함하고,
    상기 주변 측면은, 상기 제1 웨이퍼의 상기 면 및 상기 제2 웨이퍼의 상기 면에 평행하지 않고 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 주변에 위치된 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 일 부분을 포함하는, 제조 방법.
  12. 청구항 11에 있어서,
    상기 제1 웨이퍼의 상기 면을 상기 제2 웨이퍼의 상기 면 상으로 본딩하는 단계 이후, 상기 제1 웨이퍼를 박화시키는 단계를 더 포함하는, 제조 방법.
  13. 청구항 11에 있어서,
    상기 마이크로컴포넌트들의 제1 층을 포함하는 상기 면과 반대되는 상기 제1 웨이퍼의 다른 면 상에 마이크로컴포넌트들의 제2 층을 제조하는 단계를 더 포함하는, 제조 방법.
  14. 청구항 11에 있어서,
    상기 마이크로컴포넌트들의 제1 층을 포함하는 상기 제1 웨이퍼의 상기 면 상에 산화물 층을 형성하는 단계를 더 포함하는, 제조 방법.
  15. 청구항 11에 있어서,
    상기 제1 웨이퍼를 SOI(silicon on insulator) 타입 구조물로 선택하는 것을 더 포함하는, 제조 방법.
  16. 청구항 11에 있어서,
    적어도 상기 마이크로컴포넌트들의 제1 층은 이미지 센서들을 포함하는, 제조 방법.
  17. 하부 웨이퍼 및 상부 웨이퍼를 함께 본딩하기 위한 장치로서,
    상기 상부 웨이퍼의 하부 면이 상기 하부 웨이퍼의 상부 면을 향하게 위치되도록 상부의 상기 하부 웨이퍼 및 상기 상부 웨이퍼를 지지하도록 구성된 기판 캐리어 장치;
    상기 상부 웨이퍼 및 상기 하부 웨이퍼 중 적어도 하나의 면에 접촉 힘을 인가하거나 접촉하지 않고, 상기 상부 웨이퍼 및 상기 하부 웨이퍼 중 적어도 하나의 주변 측면에 접촉 힘을 인가하며 상기 상부 웨이퍼와 상기 하부 웨이퍼 사이의 본딩 웨이브를 초기화시키도록 구성되고 배치된 장치를 포함하고,
    상기 주변 측면은, 상기 상부 웨이퍼 및 상기 하부 웨이퍼 중 적어도 하나의 주변에 위치되며 상기 상부 웨이퍼의 하부 면 및 상기 하부 웨이퍼의 상부 면과 평행하지 않고 상기 상부 웨이퍼 및 상기 하부 웨이퍼 중 적어도 하나의 일 부분을 포함하는, 본딩 장치.
  18. 청구항 17에 있어서,
    상기 하부 웨이퍼의 주변 측면에 대해 정렬되도록 상기 상부 웨이퍼의 주변 측면을 고정시키도록 구성되고 위치된 적어도 하나의 쵸크를 더 포함하는, 본딩 장치.
  19. 청구항 17에 있어서,
    상기 기판 캐리어 장치는 15 마이크로미터 미만의 편평 결함들을 가지는 지지 압판을 포함하는, 본딩 장치.
  20. 분자 본딩에 의한 제1 웨이퍼 및 제2 웨이퍼의 본딩 방법으로서,
    상기 제1 웨이퍼의 면 상으로 상기 제2 웨이퍼의 면을 위치시키는 단계; 및
    상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 적어도 하나의 주변 측면에 접촉 힘을 인가하며 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이의 본딩 웨이브를 초기화시키는 단계를 포함하고,
    상기 주변 측면은, 상기 제1 웨이퍼의 상기 면 및 상기 제2 웨이퍼의 상기 면에 평행하지 않고 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 주변에 위치된 상기 제1 웨이퍼 및 상기 제2 웨이퍼 중 상기 적어도 하나의 일 부분을 포함하고,
    상기 접촉 힘을 인가하는 것은, 동시에 상기 제1 웨이퍼의 주변 측면에 제1 접촉 힘을 인가하고 상기 제2 웨이퍼의 주변 측면에 제2 접촉 힘을 인가하는 것을 더 포함하며,
    상기 제1 접촉 힘 및 상기 제2 접촉 힘 각각은 상기 제1 웨이퍼 및 상기 제2 웨이퍼의 평면에 평행한 방향으로 향하여지는, 본딩 방법.
KR1020117030651A 2009-06-26 2010-06-11 분자 본딩에 의한 본딩 방법 Active KR101668374B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0954382 2009-06-26
FR0954382A FR2947380B1 (fr) 2009-06-26 2009-06-26 Procede de collage par adhesion moleculaire.
PCT/EP2010/058244 WO2010149512A1 (en) 2009-06-26 2010-06-11 A method of bonding by molecular bonding

Publications (2)

Publication Number Publication Date
KR20120047862A KR20120047862A (ko) 2012-05-14
KR101668374B1 true KR101668374B1 (ko) 2016-10-28

Family

ID=41507916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117030651A Active KR101668374B1 (ko) 2009-06-26 2010-06-11 분자 본딩에 의한 본딩 방법

Country Status (9)

Country Link
US (1) US8927320B2 (ko)
EP (1) EP2446463B1 (ko)
JP (1) JP5448117B2 (ko)
KR (1) KR101668374B1 (ko)
CN (1) CN102804337B (ko)
FR (1) FR2947380B1 (ko)
SG (1) SG176610A1 (ko)
TW (1) TWI464794B (ko)
WO (1) WO2010149512A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
FR2972078A1 (fr) * 2011-02-24 2012-08-31 Soitec Silicon On Insulator Appareil et procédé de collage par adhésion moléculaire
JP2014093420A (ja) * 2012-11-02 2014-05-19 Toyota Motor Corp ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法
CN109449082B (zh) * 2013-05-29 2023-06-02 Ev 集团 E·索尔纳有限责任公司 用以接合衬底的装置及方法
FR3036223B1 (fr) * 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
KR102017834B1 (ko) * 2016-11-22 2019-09-03 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
US10497667B2 (en) * 2017-09-26 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for bond wave propagation control
KR102483443B1 (ko) * 2018-08-14 2023-01-04 삼성전자주식회사 기판 접합 장치 및 이를 구비하는 기판 접합 설비와 이를 이용한 기판의 접합방법
CN110767589B (zh) * 2019-10-31 2021-11-19 长春长光圆辰微电子技术有限公司 一种soi硅片对准键合的方法
CN110767590A (zh) * 2019-10-31 2020-02-07 长春长光圆辰微电子技术有限公司 一种用硅片凹口对准键合两片硅片的方法
US11437344B2 (en) * 2020-03-27 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer bonding method
DE102020124580A1 (de) 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer bonding method
KR20230172554A (ko) * 2021-04-16 2023-12-22 텍투스 코포레이션 질화갈륨 발광 다이오드용 실리콘 이중 웨이퍼 기판
CN114725307A (zh) * 2022-06-09 2022-07-08 浙江宏禧科技有限公司 显示面板的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190435A (ja) 2000-10-11 2002-07-05 Sumitomo Metal Ind Ltd 基板の接合処理方法及び接合処理装置
JP2006303087A (ja) * 2005-04-19 2006-11-02 Sumco Corp シリコンウェーハの貼り合わせ方法および貼り合わせ装置
US20070087531A1 (en) 2005-10-14 2007-04-19 Silicon Genesis Corporation Method and apparatus for flag-less water bonding tool

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3728694A (en) 1970-09-28 1973-04-17 Technovation Thin film ferroelectric device
JPH0355822A (ja) 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
JPH05152181A (ja) 1991-11-28 1993-06-18 Fujitsu Ltd Ｓｏｉ基板の製造方法および製造装置
US5478782A (en) * 1992-05-25 1995-12-26 Sony Corporation Method bonding for production of SOI transistor device
JP3321882B2 (ja) 1993-02-28 2002-09-09 ソニー株式会社 基板はり合わせ方法
JPH07169660A (ja) * 1993-09-09 1995-07-04 Xerox Corp ウェハ対を接合する装置及び方法
US5843832A (en) * 1995-03-01 1998-12-01 Virginia Semiconductor, Inc. Method of formation of thin bonded ultra-thin wafers
JPH09148207A (ja) 1995-11-22 1997-06-06 Mitsubishi Heavy Ind Ltd 三次元ｌｓｉ積層装置
JPH09196933A (ja) 1996-01-19 1997-07-31 Canon Inc プローブとプローブの作製方法、及びプローブユニット、並びにこれを用いた情報記録再生装置
JPH10229162A (ja) * 1997-02-14 1998-08-25 Tokai Rika Co Ltd 両面回路基板及びその製造方法
JP3720515B2 (ja) 1997-03-13 2005-11-30 キヤノン株式会社 基板処理装置及びその方法並びに基板の製造方法
US5962792A (en) 1997-06-02 1999-10-05 The Penn State Research Foundation Beam strain gauge
JPH1126733A (ja) 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP4633874B2 (ja) * 1999-09-21 2011-02-16 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 貼り合せｓｏｉウェーハの接合装置
US6335263B1 (en) 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
JP4698018B2 (ja) 2000-12-12 2011-06-08 日本碍子株式会社 接着体の製造方法、および接着剤
US20020127821A1 (en) 2000-12-28 2002-09-12 Kazuyuki Ohya Process for the production of thinned wafer
FR2821697B1 (fr) 2001-03-02 2004-06-25 Commissariat Energie Atomique Procede de fabrication de couches minces sur un support specifique et une application
FR2837620B1 (fr) 2002-03-25 2005-04-29 Commissariat Energie Atomique Procede de transfert d'elements de substrat a substrat
US6969667B2 (en) 2002-04-01 2005-11-29 Hewlett-Packard Development Company, L.P. Electrical device and method of making
CA2485022A1 (en) 2002-04-15 2003-10-23 Schott Ag Method for connecting substrates and composite element
CN100440544C (zh) 2002-09-17 2008-12-03 安特约恩股份有限公司 照相装置、制造照相装置的方法以及晶片尺度的封装
JP2004235465A (ja) 2003-01-30 2004-08-19 Tokyo Electron Ltd 接合方法、接合装置及び封止部材
JP4066889B2 (ja) * 2003-06-09 2008-03-26 株式会社Ｓｕｍｃｏ 貼り合わせ基板およびその製造方法
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
KR101095293B1 (ko) 2003-11-28 2011-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 제조 방법
US7084045B2 (en) 2003-12-12 2006-08-01 Seminconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CA2551542A1 (en) 2003-12-24 2005-07-07 Teijin Limited Laminate
US7318368B2 (en) 2004-02-11 2008-01-15 Tmc Design Corporation Radio frequency jammer
FR2866982B1 (fr) 2004-02-27 2008-05-09 Soitec Silicon On Insulator Procede de fabrication de composants electroniques
US7645635B2 (en) 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
US7429494B2 (en) 2004-08-24 2008-09-30 Micron Technology, Inc. Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers
US7060592B2 (en) 2004-09-15 2006-06-13 United Microelectronics Corp. Image sensor and fabricating method thereof
US7975744B2 (en) 2005-01-18 2011-07-12 Suss Microtec Inc. High-throughput bond tool
US7553695B2 (en) * 2005-03-17 2009-06-30 Hymite A/S Method of fabricating a package for a micro component
TWI310583B (en) 2005-07-01 2009-06-01 Touch Micro System Tech Method of thinning a wafer
JP5046366B2 (ja) 2005-10-20 2012-10-10 信越化学工業株式会社 接着剤組成物及び該接着剤からなる接着層を備えたシート
US7601271B2 (en) 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
EP1962128B1 (en) 2005-12-12 2012-10-24 Murata Manufacturing Co., Ltd. Aligning apparatus, bonding apparatus and aligning method
US7648851B2 (en) * 2006-03-06 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor
US7902039B2 (en) 2006-11-30 2011-03-08 Sumco Corporation Method for manufacturing silicon wafer
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
JP4458116B2 (ja) 2007-05-30 2010-04-28 住友電気工業株式会社 エピタキシャル層成長用ｉｉｉ族窒化物半導体層貼り合わせ基板および半導体デバイス
JP4442671B2 (ja) 2007-09-21 2010-03-31 セイコーエプソン株式会社 接合膜付き基材、接合方法および接合体
FR2931014B1 (fr) * 2008-05-06 2010-09-03 Soitec Silicon On Insulator Procede d'assemblage de plaques par adhesion moleculaire
TWM351577U (en) * 2008-07-30 2009-02-21 Hermes Systems Inc Jig for assisting in calibrating position and semiconductor machine
FR2935537B1 (fr) 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190435A (ja) 2000-10-11 2002-07-05 Sumitomo Metal Ind Ltd 基板の接合処理方法及び接合処理装置
JP2006303087A (ja) * 2005-04-19 2006-11-02 Sumco Corp シリコンウェーハの貼り合わせ方法および貼り合わせ装置
US20070087531A1 (en) 2005-10-14 2007-04-19 Silicon Genesis Corporation Method and apparatus for flag-less water bonding tool

Also Published As

Publication number Publication date
FR2947380A1 (fr) 2010-12-31
JP2012530370A (ja) 2012-11-29
US20120164778A1 (en) 2012-06-28
TW201110211A (en) 2011-03-16
US8927320B2 (en) 2015-01-06
WO2010149512A1 (en) 2010-12-29
FR2947380B1 (fr) 2012-12-14
EP2446463A1 (en) 2012-05-02
SG176610A1 (en) 2012-01-30
CN102804337A (zh) 2012-11-28
KR20120047862A (ko) 2012-05-14
CN102804337B (zh) 2015-08-26
TWI464794B (zh) 2014-12-11
EP2446463B1 (en) 2019-11-13
JP5448117B2 (ja) 2014-03-19

Similar Documents

Publication Publication Date Title
KR101668374B1 (ko) 분자 본딩에 의한 본딩 방법
US8163570B2 (en) Method of initiating molecular bonding
US8232130B2 (en) Process for assembling wafers by means of molecular adhesion
TWI430390B (zh) 減少疊對未對準之直接接合方法
TWI475640B (zh) 製造具有電路層轉移的多層結構之方法
US8338266B2 (en) Method for molecular adhesion bonding at low pressure
EP2418678B1 (en) Method for molecular adhesion bonding at low pressure

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20111221

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20160103

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20160727

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20161017

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20161018

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20191001

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20210928

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20220926

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee