CN110767589B - 一种soi硅片对准键合的方法 - Google Patents
一种soi硅片对准键合的方法 Download PDFInfo
- Publication number
- CN110767589B CN110767589B CN201911053763.1A CN201911053763A CN110767589B CN 110767589 B CN110767589 B CN 110767589B CN 201911053763 A CN201911053763 A CN 201911053763A CN 110767589 B CN110767589 B CN 110767589B
- Authority
- CN
- China
- Prior art keywords
- bonding
- alignment
- upper workbench
- silicon wafer
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 32
- 239000010703 silicon Substances 0.000 title claims abstract description 32
- 238000000034 method Methods 0.000 title claims abstract description 21
- 230000003287 optical effect Effects 0.000 claims abstract description 19
- 235000012431 wafers Nutrition 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000012212 insulator Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
- H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Abstract
一种SOI硅片对准键合的方法,属于半导体芯片加工制造领域,本发明提出的SOI硅片对准方法利用光学对准标记进行对准精度的测量,仅仅使用机械对准方式以及适当的补偿调整,即可在SOI硅片键合时将上下两片硅片的X与Y方向的偏移量控制在50μm以下,大大提高了上下两片硅片的对准精度和同心度,与现有技术相比,本发明提出了一种简单、有效的硅片对准方法,可以在机械对准方式下实现高精度硅片键合方法。
Description
技术领域
本发明涉及一种SOI硅片生产过程中所使用的高精度对准键合方法,属于半导体芯片加工制造领域。
背景技术
大规模集成电路制造中最重要的半导体材料是硅,它充当半导体衬底超过了芯片总量的85%,成为了性价比最高、应用最广泛的衬底材料。然而,随着半导体关键尺寸的逐步缩小,器件内部PN结之间以及器件与器件之间通过衬底的相互作用越来越严重,例如寄生可控硅闩锁效应、隧穿效应、窄沟道效应、表面能级量子化效应等。所以,绝缘衬底上硅(Silicon-On-Insulator,简称SOI)应运而生,并以其独特的材料结构有效的克服了体硅材料的不足。
SOI的一种重要生产方法是硅片键合减薄法,主要工艺过程为将两个硅片通过键合工艺连接在一起,经过热处理之后减薄其中一片硅片至指定厚度。在常规键合工艺中,上下两片硅片表面有相对应的光学对准标记,因此可以采用光学对准方式保证对准及键合精度。但是,硅片键合减薄法所使用的硅片表面没有光学对准标记,只能使用机械方式进行对准,因此,上下两片硅片的对准精度无法保证。即使经过很好的机械手和预对准器调教(robot and pre-aligner teaching),上下两片硅片也会出现明显的偏移,一般可达0.5mm~1.0mm,对后续的加工过程十分不利。
发明内容
本发明的目的是提出一种简单、有效的硅片对准方法,可以在机械对准方式下实现高精度硅片键合。
本发明为实现上述目的采用的技术方案是:
一种SOI硅片对准键合的方法,其特征在于,包括如下步骤:
第一步,利用光学对准标记,对参考片进行键合,所述参考片为带有光学对准标记的一对硅片,并记录键合时上工作台的具体位置(X,Y,T),X表示相对于上工作台初始位置X方向偏移量,Y表示相对于上工作台初始位置Y方向偏移量,T表示相对于上工作台初始位置旋转角度;
第二步,机械对准方式下键合开始前更改上工作台的参考位置点,即分别将上工作台控制系统设置中X,Y和T值替换为第一步中所记录下来的X,Y和T数值;
第三步,利用机械对准方式对第一步中所述参考片进行键合,键合完成后,利用光学对准标记进行对准精度的测量,并记录下结果;
第四步,根据第三步所得到的对准精度结果,重复步骤二对上工作台参考位置点进行补偿;
第五步,重复第三步检查对准精度,直至对准精度满足键合要求,此后,即可按照此条件进行SOI硅片的键合。
通过上述设计方案,本发明可以带来如下有益效果:本发明提出的SOI硅片对准方法利用光学对准标记进行对准精度的测量,仅仅使用机械对准方式以及适当的补偿调整,即可在SOI硅片键合时将上下两片硅片的X与Y方向的偏移量控制在50μm以下,大大提高了上下两片硅片的对准精度和同心度。
具体实施方式
为了更清楚地说明本发明,下面结合优选实施例对本发明做进一步的说明。本领域技术人员应当理解。下面所具体描述的内容是说明性的而非限制性的,在不脱离权利要求中所阐述的发明机理和范围的情况下,使用者可以对下列参数进行各种改变。为了避免混淆本发明的实质,公知的方法和过程并没有详细的叙述。
本发明所提出的一种SOI硅片对准键合的方法,包括如下步骤:
第一步,使用参考片进行常规键合工艺,所述参考片为带有光学对准标记的一对硅片,此时需使用光学对准标记进行键合,并记录上工作台Top Stage的具体位置(X,Y,T),X表示相对于上工作台初始位置X方向偏移量,Y表示相对于上工作台初始位置Y方向偏移量,T表示相对于上工作台初始位置旋转角度;
第二步,机械对准方式下键合开始前更改上工作台的参考位置点,即分别将上工作台控制系统设置中X,Y和T值改为第一步中所记录下来的数值;
第三步,再次使用带有光学对准标记的参考片进行键合,此时仅仅使用机械对准方式进行对准及键合,键合完成后,利用光学对准标记进行对准精度的测量,并记录下结果;与第一步不同的是,此处只使用机械对准方式进行对准,而光学对准标记仅为测量对准精度使用;
第四步,根据第三步所得到的对准精度结果对上工作台参考位置点进行补偿,请参照第二步,重复步骤二对上工作台参考位置点进行补偿;
第五步,重复第三步检查对准精度,直至对准精度满足键合要求,此后,即可按照此条件进行SOI硅片的键合。
实施例1
一种SOI硅片对准键合的方法,包括如下步骤:
1、采用光学对准的方式对参考片进行键合,所述参考片为带有光学对准标记的一对硅片,并记录键合时上工作台的具体位置(X,Y,T),X表示相对于上工作台初始位置X方向偏移量,Y表示相对于上工作台初始位置Y方向偏移量,T表示相对于上工作台初始位置旋转角度;本实施例中X,Y以及T分别为50981.633132nm,139283.374656nm及0.7108673023°;
2、机械对准方式下键合开始前更改上工作台的参考位置点:将步骤1中记录下的三个数值依次输入上工作台控制系统设置中X,Y及T;
3、使用参考片进行键合并测量对准精度,此处使用机械对准方式,光学对准标记仅为测量使用。本例中X方向平均偏移量为10.8μm(最小值-21.2μm,最大值14.8μm),Y方向平均偏移量为53.6μm(最小值48.2μm,最大值66.7μm),旋转(rotation)为-22.494μrad;
4、根据上述测量结果,对上工作台位置进行补偿,即将上工作台控制系统设置中X,Y及T分别改为40181.633132nm,85683.374656nm及0.7108897963°;
5、重复步骤3,检查对准精度。本例中X与Y方向的平均偏移量均小于50μm。
6、按照上述参数进行SOI键合工艺,完成SOI键合,即可得到对准良好的晶圆。
Claims (1)
1.一种SOI硅片对准键合的方法,其特征在于,包括如下步骤:
第一步,利用光学对准标记,对参考片进行键合,所述参考片为带有光学对准标记的一对硅片,并记录键合时上工作台的具体位置(X,Y,T),X表示相对于上工作台初始位置X方向偏移量,Y表示相对于上工作台初始位置Y方向偏移量,T表示相对于上工作台初始位置旋转角度;
第二步,机械对准方式下键合开始前更改上工作台的参考位置点,即分别将上工作台控制系统设置中X,Y和T值替换为第一步中所记录下来的X,Y和T数值;
第三步,利用机械对准方式对第一步中所述参考片进行键合,键合完成后,利用光学对准标记进行对准精度的测量,并记录下结果;
第四步,根据第三步所得到的对准精度结果,重复步骤二对上工作台参考位置点进行补偿;
第五步,重复第三步检查对准精度,直至对准精度满足键合要求,此后,即可按照此条件进行SOI硅片的键合。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911053763.1A CN110767589B (zh) | 2019-10-31 | 2019-10-31 | 一种soi硅片对准键合的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911053763.1A CN110767589B (zh) | 2019-10-31 | 2019-10-31 | 一种soi硅片对准键合的方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110767589A CN110767589A (zh) | 2020-02-07 |
CN110767589B true CN110767589B (zh) | 2021-11-19 |
Family
ID=69335144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911053763.1A Active CN110767589B (zh) | 2019-10-31 | 2019-10-31 | 一种soi硅片对准键合的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110767589B (zh) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006118019A1 (ja) * | 2005-04-28 | 2006-11-09 | Toray Engineering Co., Ltd. | 画像認識実装方法 |
TW200811987A (en) * | 2006-08-17 | 2008-03-01 | Ulvac Inc | Apparatus and method for bonding substrates |
CN102376623A (zh) * | 2010-08-11 | 2012-03-14 | S.O.I.Tec绝缘体上硅技术公司 | 低压下的分子粘附键合方法 |
CN104078446A (zh) * | 2013-03-27 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | 键合对准标记及计算偏移量的方法 |
US9466538B1 (en) * | 2015-11-25 | 2016-10-11 | Globalfoundries Inc. | Method to achieve ultra-high chip-to-chip alignment accuracy for wafer-to-wafer bonding process |
CN109451763A (zh) * | 2018-05-16 | 2019-03-08 | 长江存储科技有限责任公司 | 用于晶圆键合对准补偿的方法和系统 |
CN208738196U (zh) * | 2018-10-16 | 2019-04-12 | 上海微电子装备(集团)股份有限公司 | 一种芯片键合装置 |
CN110323178A (zh) * | 2019-07-04 | 2019-10-11 | 长春长光圆辰微电子技术有限公司 | 一种soi晶圆边缘零空洞的工艺制程方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7303935B2 (en) * | 2005-09-08 | 2007-12-04 | Teledyne Licensing, Llc | High temperature microelectromechanical (MEM) devices and fabrication method |
CN101527277B (zh) * | 2009-03-05 | 2012-07-25 | 电子科技大学 | 双面介质槽部分soi材料的制备方法 |
CN101604657B (zh) * | 2009-06-19 | 2011-02-09 | 上海新傲科技股份有限公司 | 制备双埋层绝缘体上硅衬底的方法 |
FR2947380B1 (fr) * | 2009-06-26 | 2012-12-14 | Soitec Silicon Insulator Technologies | Procede de collage par adhesion moleculaire. |
FR2962594B1 (fr) * | 2010-07-07 | 2012-08-31 | Soitec Silicon On Insulator | Procede de collage par adhesion moleculaire avec compensation de desalignement radial |
CN103077904B (zh) * | 2013-01-14 | 2015-09-09 | 武汉新芯集成电路制造有限公司 | 一种键合机台装置与键合对准的方法 |
CN107404062B (zh) * | 2017-05-12 | 2021-05-28 | 浙江澍源智能技术有限公司 | 一种芯片键合方法 |
-
2019
- 2019-10-31 CN CN201911053763.1A patent/CN110767589B/zh active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006118019A1 (ja) * | 2005-04-28 | 2006-11-09 | Toray Engineering Co., Ltd. | 画像認識実装方法 |
TW200811987A (en) * | 2006-08-17 | 2008-03-01 | Ulvac Inc | Apparatus and method for bonding substrates |
CN102376623A (zh) * | 2010-08-11 | 2012-03-14 | S.O.I.Tec绝缘体上硅技术公司 | 低压下的分子粘附键合方法 |
CN104078446A (zh) * | 2013-03-27 | 2014-10-01 | 中芯国际集成电路制造(上海)有限公司 | 键合对准标记及计算偏移量的方法 |
US9466538B1 (en) * | 2015-11-25 | 2016-10-11 | Globalfoundries Inc. | Method to achieve ultra-high chip-to-chip alignment accuracy for wafer-to-wafer bonding process |
CN109451763A (zh) * | 2018-05-16 | 2019-03-08 | 长江存储科技有限责任公司 | 用于晶圆键合对准补偿的方法和系统 |
CN208738196U (zh) * | 2018-10-16 | 2019-04-12 | 上海微电子装备(集团)股份有限公司 | 一种芯片键合装置 |
CN110323178A (zh) * | 2019-07-04 | 2019-10-11 | 长春长光圆辰微电子技术有限公司 | 一种soi晶圆边缘零空洞的工艺制程方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110767589A (zh) | 2020-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11276587B2 (en) | Wafer bonding method and apparatus with curved surfaces | |
US9646860B2 (en) | Alignment systems and wafer bonding systems and methods | |
CN107665847B (zh) | 一种键合对准设备和方法 | |
CN110246771B (zh) | 一种晶圆键合的设备及方法 | |
US20230154805A1 (en) | Method for stacking multi-layer wafers, and system for stacking mult-layer wafers | |
Rebhan et al. | < 200 nm Wafer-to-wafer overlay accuracy in wafer level Cu/SiO2 hybrid bonding for BSI CIS | |
US20210035872A1 (en) | Grinding Control Method And Device For Wafer, And Grinding Device | |
CN110767589B (zh) | 一种soi硅片对准键合的方法 | |
US7861421B2 (en) | Method for measuring rotation angle of bonded wafer | |
CN110767590A (zh) | 一种用硅片凹口对准键合两片硅片的方法 | |
CN110993490A (zh) | 一种不同尺寸芯片实现异质键合的方法 | |
CN117747410A (zh) | 一种薄芯片翘曲矫正方法及系统 | |
CN214313133U (zh) | 晶圆键合设备 | |
JPH0799294A (ja) | 半導体装置及びその作製方法 | |
CN114284164B (zh) | 对准偏差量测方法、晶圆键合设备及晶圆键合方法 | |
WO2021153416A1 (ja) | 接合装置、及び接合方法 | |
CN102398208B (zh) | 半导体工艺处理系统以及方法 | |
TWI864504B (zh) | 用於校準晶圓對準之方法及系統 | |
CN114446817A (zh) | 具有高对准精度的晶圆对位识别设备及方法 | |
TWI662286B (zh) | 晶片偏移量補償方法 | |
CN112158797A (zh) | 一种晶片键合过程中对准检测方法 | |
US20240210839A1 (en) | Exposure apparatus, exposure method, and method for manufacturing semiconductor device | |
US20230411197A1 (en) | Bonding apparatus, bonding method, and method of manufacturing semiconductor device | |
CN114613693B (zh) | 晶圆键合设备 | |
JP7394638B2 (ja) | 研削装置、及び研削方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |