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KR101359094B1 - 반도체 에피택셜 결정 기판의 제조 방법 및 반도체 에피택셜 결정 기판 - Google Patents

반도체 에피택셜 결정 기판의 제조 방법 및 반도체 에피택셜 결정 기판 Download PDF

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KR101359094B1
KR101359094B1 KR1020097007566A KR20097007566A KR101359094B1 KR 101359094 B1 KR101359094 B1 KR 101359094B1 KR 1020097007566 A KR1020097007566 A KR 1020097007566A KR 20097007566 A KR20097007566 A KR 20097007566A KR 101359094 B1 KR101359094 B1 KR 101359094B1
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KR
South Korea
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dielectric
layer
semiconductor epitaxial
substrate
dielectric layer
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히로유키 사자와
나오히로 니시카와
마사히코 하타
Original Assignee
스미또모 가가꾸 가부시키가이샤
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Abstract

본 발명은, 낮은 게이트 누설 전류와 무시할 수 있을 정도로 작은 게이트 래그, 드레인 래그, 전류 붕괴 특성을 갖는, 유전체막을 갖는 질화 갈륨계 반도체 에피택셜 결정 기판을 제공한다. 반도체 에피택셜 결정 기판의 제조 방법은, 유기 금속 기상 성장법으로 성장시킨 질화물 반도체 결정층 표면에, 패시베이션막 혹은 게이트 절연막이 되는 어모퍼스 결정형을 갖는 질화물 유전체 혹은 산화물 유전체의 유전체층이 부여된 반도체 에피택셜 결정 기판의 제조 방법으로서, 에피택셜 성장로 내에서 상기 질화물 반도체 결정층을 성장시킨 후, 그대로 상기 에피택셜 성장로 내에서 상기 유전체층을 상기 질화물 반도체 결정층에 연속하여 성장시킨다.

Description

반도체 에피택셜 결정 기판의 제조 방법 및 반도체 에피택셜 결정 기판{METHOD FOR MANUFACTURING SEMICONDUCTOR EPITAXIAL CRYSTAL SUBSTRATE AND SEMICONDUCTOR EPITAXIAL CRYSTAL SUBSTRATE}
본 발명은 반도체 에피택셜 결정 기판의 제조 방법에 관한 것이다.
종래, 헤테로 계면에 생기는 2차원 전자 가스를 채널로 한 디바이스(GaN-MIS-HFET)는, 고주파, 고출력 특성이 우수하기 때문에 특히 주목받고 있다. 이러한 질화 갈륨계 트랜지스터를 제조하는 경우, 그것을 위한 기능 부재인 반도체 에피택셜 결정 기판을 리소그래피 프로세스에 의해 가공하여 소요(所要)의 트랜지스터를 제작하고 있으며, 이때, 목적에 따라 반도체 에피택셜 결정 기판에, 게이트 절연막, 패시베이션막 등의 부재를 부여한 디바이스 형태가 채용되고 있다.
게이트 절연막은, 게이트 전극의 누설 전류를 방지할 목적으로 게이트 금속과 반도체 결정 사이에 마련되는 보호막이다. 일반적으로 질화물 반도체에 형성된 쇼트키 전극(Schottky electrode)은 이론적으로 예상되는 값보다 큰 누설 전류를 나타내는 것으로 알려져 있으며, 게이트 절연막은 이 누설 전류를 저감시킬 목적으로 마련되어 있다.
한편, 패시베이션막은, 반도체 표면의 전기적 성상(性狀)이 변화하지 않도록 그 표면을 안정화할 목적으로 반도체 결정 표면에 마련되는 보호막이다. 반도체 표 면의 전기적인 성상이 변화하면, 디바이스 동작 시에 게이트 래그(lag), 드레인 래그, 전류 붕괴(current collapse)라고 불리는 과도 전류 응답을 나타내며, 출력의 저하나 임계 전압의 변동을 일으키는 문제가 있기 때문에, 필요에 따라 패시베이션막이 마련된다.
이러한 보호막을 마련하는 경우, 제조 공정의 간략화 및 제조 비용 저감의 목적에서, 패시베이션막과 게이트 절연막을 동일한 재료로 유전체막으로서 구성하는 경우도 많다. 종래의 방법에서는, 이러한 종류의 유전체막은, 질화물 반도체 결정층을 유기 금속 기상 성장(MOCVD)법, 분자선 에피텍셜(MBE)법 등의 에피택셜 결정 성장법으로 성장시키고 나서, 기판을 에피택셜 성장로에서 꺼내, 결정 표면을 산처리하는 등으로 표면의 자연 산화물을 제거한 후, 열 CVD, 플라즈마 CVD, cat-CVD 등의 유전체 제조막로로 옮겨, 결정 표면에 적층하는 방법으로 형성되어 왔다.
예컨대, P. Kordos 외, Applied Physics letters 87, 143501(2005)에는, 플라즈마 CVD법으로 SiO 유전체를 반도체 표면에 부여한 GaN-MISHFET가 개시되어 있다.
이 예에서는, 유전체막을 부여함으로써 게이트 누설 전류를 저감시킨 실험 결과를 나타내고 있다. 그러나 이 방법을 포함한 전술한 방법에서는, 반도체 결정과 유전체막 계면의 산화막을 완전히 제거하는 것은 불가능하지만, GaN 결정 표면에는 질소 구멍이 발생함으로써 그 계면에 전기적으로 활성인 중간 준위가 형성되며, 이것이 게이트 신호나 드레인 전압의 입력에 대하여 어떤 시정수를 가지고 응답하여, 드레인 래그나 게이트 래그 등의 현상을 야기하였다. 즉, 종래의 방법에서 는, 유전체막 부여에 의한 게이트 래그나 드레인 래그의 개선 효과는 불충분하며, 이 때문에, 실용화에 이바지하기에는 문제가 있었다.
본 발명의 목적은, 전술한 문제점을 해결할 수 있는, 유전체막을 부여한 형태의 반도체 에피택셜 결정 기판 및 그 제조 방법을 제공하는 것이다.
본 발명자들은 상기 과제를 해결하기 위해 예의 검토한 결과, 본 발명을 완성하기에 이르렀다. 즉 본 발명은 다음 (1)∼(8)을 제공하는 것이다.
(1) 유기 금속 기상 성장법으로 성장시킨 질화물 반도체 결정층 표면에, 패시베이션막 혹은 게이트 절연막이 되는 어모퍼스(amorphous) 결정형을 갖는 질화물 유전체 혹은 산화물 유전체의 유전체층이 부여된 반도체 에피택셜 결정 기판의 제조 방법으로서, 에피택셜 성장로 내에서 상기 질화물 반도체 결정층을 성장시킨 후, 그대로 상기 에피택셜 성장로 내에서 상기 유전체층을 상기 질화물 반도체 결정층에 연속하여 성장시키는 반도체 에피택셜 결정 기판의 제조 방법,
(2) 유전체층은, 금속 원료로서 유기 금속을 이용하며, 산소 원료로서 에테르 혹은 물을 이용하고, 질소 원료로서 암모니아를 이용하여, 유기 금속 기상 성장법으로 성장되는 것인 상기 (1)에 기재된 방법,
(3) 유전체층의 적어도 일부는 5족 원료인 암모니아를 공급하면서 성장되는 것인 상기 (2)에 기재된 방법,
(4) 유전체층의 적어도 일부는 캐리어 가스로서 질소를 이용하여 성장되는 것인 상기 (1), (2) 또는 (3)에 기재된 방법,
(5) 유전체층은, AlOx, AlOx:N(0.5<x<1.5), SiO2, SiO2:N, Ga2O3, Si3N4, HfO2, HfxAlyO3(0<x<1, y=2-1/2x), HfxAlyO3:N(0<x<1, y=2-1/2x), GdO, ZrO2, MgO, Ta2O5에서 선택되는 하나 이상의 유전체를 포함하는 것인 상기 (1) 또는 (2)에 기재된 방법,
(6) 유전체층은, Al2O3, Al2O3:N, SiO2, SiO2:N, Ga2O3, Si3N4, HfO2, HfxAlyO3(0<x<1, y=2-1/2x), HfxAlyO3:N(0<x<1, y=2-1/2x), GdO, ZrO2, MgO, Ta2O5에서 선택되는 하나 이상의 유전체를 포함하는 것인 상기 (1) 또는 (2)에 기재된 방법,
(7) 반도체 에피택셜 결정 기판이 전계 효과 트랜지스터용인 것인 상기 (1)∼(6) 중 어느 하나에 기재된 방법,
(8) 상기 (1)∼(6) 중 어느 하나의 방법에 의해 얻어지는 반도체 에피택셜 결정 기판.
도 1은 본 발명에 따른 반도체 에피택셜 결정 기판의 모식적 단면도이다.
도 2는 본 발명에 따른 반도체 에피택셜 결정 기판의 제조에 이용되는 유기 금속 기상 성장 장치의 개략도이다.
도 3은 실시예 1의 GaN-MISHFET의 모식적 단면도이다.
도 4는 실시예 1 및 비교예의 GaN-MISHFET의 게이트 누설 특성(게이트 전압-게이트 전류 특성)을 나타낸다.
도 5는 실시예 1 및 비교예의 GaN-MISHFET의 드레인 래그 특성(드레인 전압-드레인 전류-시간 특성)을 나타낸다.
<부호의 설명>
1: 기초 기판 2: 버퍼층
3: 채널층 4: 전자 공급층
5: 유전체층 6: 드레인 전극
7: 게이트 전극 8: 소스 전극
9: 소자 분리 10: 반도체 에피택셜 결정 기판
100∼104: 매스 플로우 컨트롤러(Mass Flow Controller)
105, 106: 항온조 107, 108: 원료 용기
109∼111: 고압 가스 봄베 112∼114: 감압 밸브
200: 반응로 201: 기판 폴더
202: 저항 가열기 203: 배기구
도 1은 본 발명의 제조 방법에 의해 얻어지는 반도체 에피택셜 결정 기판의 모식적 단면도이다. 반도체 에피택셜 결정 기판(10)은 트랜지스터 제조용의 질화 갈륨계의 반도체 에피택셜 결정 기판으로서, 기초 기판(1) 상에는 에피택셜법에 의해 질화 갈륨 반도체 결정층이 성장한다. 질화 갈륨 반도체 결정층은, AlN 버퍼층(2), GaN 채널층(3) 및 Si 도핑된/Si 도핑되지 않은 전자 공급층(4)을 이 순서로 포함한다.
질화 갈륨 반도체 결정층의 표면 상, 즉 전자 공급층(4)의 표면(4a) 상에는, 소정 두께의, 어모퍼스 결정형을 갖는 유전체층(5)이 성장된다. 유전체층(5)은 질 화 갈륨 반도체 결정층에 대한 보호층이며, 유전체층(5)은 반도체 에피택셜 결정 기판(10)을 이용하여 제조되는 트랜지스터에서, 패시베이션막 혹은 게이트 절연막이 된다.
에피택셜 성장로 내에서 기초 기판(1) 상에 버퍼층(2), 채널층(3) 및 전자 공급층(4)을 순차 성장시킨 후, 유전체층(5)은 에피택셜 성장로 내에서 MOCVD에 의해 전자 공급층(4) 상에 성장된다. MOCVD에 의해 성장될 수 있는 유전체로서는, 예컨대, AlOx, AlOx:N(0.5<x<1.5), Si3N4, SiO2, SiO2:N(N을 포함한 SiO2), MgO, GdO, ZrO2, HfO2, HfxAlyO3(0<x<1, y=2-1/2x), HfxAlyO3:N(N을 포함한 HfxAlyO3)(0<x<1, y=2-1/2x), Ta2O5, MgO를 들 수 있다. AlOx에 대해서는 Al2O3이 바람직하며, AlOx:N(0.5<x<1.5)에 대해서는 Al2O3:N이 바람직하다. 유전체층(5)은, 예컨대 에피택셜 성장로 내에 3족 원료 가스를 도입하며, 산소 원료를 도입하면서 MOCVD에 따라 상기 유전체층을 성장시키면 좋다.
이와 같이 하여 얻어지는 유전체층(5)은 그것이 패시베이션막 또는 게이트 절연막으로서 기능하는 경우, 트랜지스터의 전기적 특성을 저하시키는 일 없이, 양호한 게이트 누설 특성을 달성한다. 그 결과, 양호한 게이트 누설 특성과 무시할 수 있을 정도로 작은 드레인 래그, 게이트 래그, 전류 붕괴 특성을 갖는 반도체 에피택셜 결정 기판을 얻을 수 있다.
본 발명의 제조 방법의 일 실시형태를 설명한다.
도 2는 반도체 에피택셜 결정 기판의 제조에 이용되는 MOCVD 장치의 개략도이다. 도 2에서, 도면 부호 100∼104는 매스 플로우 컨트롤러(mass flow controller)(이하, MFC라고 함)이며, 도면 부호 105, 106은 항온조이고, 도면 부호 107, 108은 원료 용기이며, 도면 부호 109∼111은 고압 가스 봄베이고, 도면 부호 112∼114는 감압 밸브이며, 도면 부호 200은 반응로이고, 도면 부호 201은 기판 홀더이며, 도면 부호 202는 저항 가열기이다. 원료 용기(107)에는 3족 원료가 충전되며, 원료 용기(108)에는 유기 금속 원료가 충전되어 있다. 고압 가스 봄베(111)에는 암모니아가 충전되며, 고압 가스 봄베(109)에는 캐리어 가스가 충전되고, 고압 가스 봄베(110)에는 산소 가스가 충전되어 있다.
MFC(101)에 의해 유량 제어된 고압 가스 봄베(109)로부터의 캐리어 가스는, 항온조(105)에서 원하는 온도로 제어된 원료 용기(107) 내에 도입되며, 원료 용기(107) 내에 들어 있는 3족 원료 속에서 버블링된다. 버블링에 의해 원료 용기(107)의 상부 공간은 항온조(105)의 온도로 정해지는 증기압의 3족 원료로 채워지며, 이 증기압과 캐리어 가스 유량에 따른 양의 3족 원료 가스가 반응로(200) 내에 도입된다. 이와 같이 하여 제어되는 3족 원료의 유량은 통상 10E-3 ㏖/min.∼10E-5 ㏖/min.이다.
고압 가스 봄베(111)에 충전되어 있는 5족 원료(암모니아 등)는 감압 밸브(114)에 의해 감압되며, MFC(104)에 의해 유량 제어되어, 반응로(200) 내에 도입된다. 5족 원료(암모니아 등)의 양은 통상 3족 원료 가스의 1배∼10000배이다.
고압 가스 봄베(109)에 충전되어 있는 캐리어 가스는, 감압 밸브(112)에 의해 감압되며, MFC(100)에 의해 유량 제어되어, 반응로(200)에 도입된다. 캐리어 가 스의 유량은 통상 10 SLM∼200 SLM이다. 도펀트가 되는 실란은 5족 원료와 마찬가지의 방법으로 반응로(200) 내에 도입되면 좋다.
MFC(102)에 의해 유량 제어된 고압 가스 봄베(109)로부터의 캐리어 가스는 항온조(106)에서 원하는 온도로 제어된 원료 용기(108)에 도입되며, 원료 용기(108) 내에 있는 유기 금속 원료 속에서 버블링된다. 버블링에 의해 원료 용기(108)의 상부 공간은 항온조(106)의 온도로 정해지는 증기압의 유기 금속 원료로 채워지며, 증기압과 캐리어 가스 유량에 따른 양의 유기 금속 원료 가스가 반응로(200) 내에 도입된다.
기초 기판(1)은 반응로(200) 내에 마련되어 있는 그래파이트제의 기판 홀더(201)에 의해 유지된다. 기판 홀더(201)는 회전 기구를 가지며, 또한, 그 배면에는 저항 가열기(202)가 배치되고, 기판 홀더(201)를 통해 기초 기판(1)을 배면에서 가열한다. GaN계 반도체 결정의 경우, 기초 기판(1)의 표면 온도가 약 900℃∼약 1300℃가 되도록 가열하면 좋다.
반응로(200) 내에 도입된 원료 가스는, 기초 기판(1) 표면 근방에서 열분해되며, 기초 기판(1) 상에 결정으로서 성장한다. 잔사 가스 및 미분해 가스는 배기구(203)로부터 배출된다. 이와 같이 하여, 반응로(200) 내에 원료 가스를 도입함으로써, 실리콘이 도핑된 GaN계 결정, 또는 실리콘이 도핑되지 않은 GaN계 결정이 기초 기판(1) 상에 성장한다.
결정 성장에 이용되는 3족 원료로서는, 예컨대 트리메틸갈륨(TMG), 트리에틸갈륨(TEG) 등의 알킬갈륨, 트리메틸알루미늄(TMA), 트리에틸알루미늄(TEA) 등의 알 킬알루미늄, 트리메틸인듐(TMI)과 같은 알킬인듐을 들 수 있다. 3족 원료는 원하는 조성이 되도록 단독 또는 혼합하여 이용되면 좋다. 3족 원료는 MOCVD 용도로 시판되고 있다.
도펀트가 되는 실리콘 원료로서는, 예컨대 디실란, 모노실란을 들 수 있다. 디실란이나 모노실란은, 결정 성장에 필요한 고순도의 것이 시판되고 있기 때문에 이것을 이용하면 좋다.
캐리어 가스로서는, 예컨대 수소 가스, 질소 가스를 들 수 있다. 이들은 단독 또는 혼합하여 이용되면 좋다. 캐리어 가스도, 결정 성장에 필요한 고순도의 것이 시판되고 있기 때문에 이것을 이용하면 좋다.
기초 기판(1)으로서는, 예컨대 GaAs, GaN, 사파이어, SiC, Si 등의 단결정 기판을 들 수 있다. 기초 기판(1)은 절연성, 도전성 중 어느 하나인 것도 좋지만, 바람직하게는 절연성의 것이다. 기초 기판(1)은, 결정 성장에 필요한 결함이 적은 것이 시판되고 있기 때문에 이것을 이용하면 좋다.
다음에, 도 1에 도시한 GaN계-MISHFET용 에피택셜 결정 기판의 제조 방법을 도 2를 참조하여 설명한다.
세정한 반(半)절연성 SiC의 기초 기판(1)을 기판 홀더(201)에 세트하고, 기초 기판(1) 상에 소정의 두께의 AlN 버퍼층(2)을 성장시킨다.
AlN 버퍼층(2)의 두께는 통상 500 Å∼5000 Å이며, 생산성과 효과의 밸런스의 관점에서, 바람직하게는 200 Å∼4000 Å, 보다 바람직하게는 200 Å∼3000 Å이다. 동일한 두께의 AlGaN 버퍼층을 AlN 버퍼층(2) 대신에 이용하여도 좋다. 이 경우는 원하는 조성이 되도록 원료 가스를 변경하며, 그 이외에는 AlN 버퍼층(2)의 경우와 마찬가지의 방법으로 성장시키면 좋다. 버퍼층(2)의 절연성을 높이는 관점에서, 버퍼층(2)은 Fe, Mn, C 등이 도핑되어 있어도 좋다.
기초 기판(1)의 온도를 소정의 온도로 변경하며, 3족 원료 가스를 전환하여, 소정의 두께의 SI형 GaN 채널층(3)을 성장시킨다. 채널층(3)의 두께는 전자 공급층(4)과의 계면 부근의 2DEG 채널이 형성되는 부위에 양호한 결정성이 부여되는 범위에서 결정하면 좋다. 결정성은 XRD의 로킹 커브 측정에 의해 판정되면 좋다. 측정 대상으로 하는 결정면으로서는, 예컨대 (0001)면을 이용하면 좋다. (0001)면을 측정하는 경우, 피크의 반치폭이 300초 이하일 때, 양호한 특성을 얻을 수 있다.
채널층(3)의 두께는 통상 3000 Å 이상이며, 성장 조건에 현저히 의존한다. 두께는 생산성 향상의 관점에서, 바람직하게는 5000 Å 이상, 50000 Å 이하, 보다 바람직하게는 7000 Å∼40000 Å, 더 바람직하게는 8000 Å∼30000 Å이다.
계속해서, 실리콘 도펀트 가스를 공급하거나 또는 공급하지 않음으로써, Si 도핑된, 또는 Si 도핑되지 않은 전자 공급층(4)을 소정의 두께로 성장시킨다. 전자 공급층(4)의 두께 및 Al 조성은 채널층(3)과의 격자 미스매치에 의해 결정이 열화되는 일이 없는 범위에서 원하는 채널 캐리어 농도, 상호 컨덕턴스, 핀치오프(pinch-off) 전압이 되도록 결정하면 좋다. Al 조성을 크게 하면 채널층(3)과의 격자 미스 매치가 커지기 때문에, 두께는 얇아진다. 두께의 범위는 통상 50 Å∼500 Å이며, 바람직하게는 70 Å∼450 Å, 더 바람직하게는 90 Å∼400 Å이다. Al 조성은 통상 0.1∼0.4, 바람직하게는 0.15∼0.35, 더 바람직하게는 0.18∼0.30이 다.
이와 같이 하여, GaN계 결정의 최상층인 전자 공급층(4)의 성장을 종료한 후, 이에 따라 얻어지는 기판을 대기에 노출시키는 일 없이, 기판을 반응로(200) 내에 두고, 전자 공급층(4) 상에 유전체층(5)을 성장시킨다. 전자 공급층(4)과 유전체층(5)은 동일 반응로 내에서 연속하여 성장시키면 좋다. 전자 공급층(4)의 성장 후, 기판 온도를 소정의 온도로 변경하고, 3족 원료 가스인 TMA를 반응로(200) 내에 도입하며, 산소 원료도 도입하여, 유전체층(5)으로서, 소정의 두께의 Al2O3 유전체를 성장시키면 좋다. 이와 같이 하여, 도 1에 도시하는 구조의 에피택셜 결정 기판을 얻을 수 있다. 유전체층(5)의 성장 공정에서는 MOCVD를 이용하면 좋다.
Al2O3 유전체 이외의 산화물 유전체를 유전체층(5)으로서 성장시키기 위해서는, 원료 용기(108) 내에, 산화물 유전체의 성장에 필요한 유기 금속을 넣고, Al2O3 유전체와 마찬가지로, GaN계 결정을 성장시켜, 결정 표면을 대기에 노출시키지 않고 산화물 유전체를 성장시킨다. 예컨대, GaN계 결정을 성장시킨 후, 기초 기판(1)의 온도를 원하는 온도로 변경하고, 유전체층(5)의 성장에 필요한 유기 금속 가스를 반응로(200) 내에 도입함으로써, 유전체층(5)을 성장시킨다.
유기 금속 가스의 도입은 3족 원료의 도입과 마찬가지로, MFC(102)에 의해 유량 제어된 캐리어 가스를 유기 금속이 든 원료 용기(108)에서 버블링함으로써 이루어지는 것이 좋다. 이때, 고압 가스 봄베(110)에 충전되어 있는 산소 가스를 감압 밸브(113)로 감압하고, MFC(103)로 유량 제어하여 반응로(200)에 유기 금속 가 스와 동시에 도입하여도 좋다.
유전체층(5)이 산화물 유전체인 경우를 나타냈지만, 유전체층(5)은 동일 금속의 산화물과 질화물의 복합 유전체여도 좋다. 이러한 복합 유전체로 이루어지는 유전체층(5)의 성장은 질소 원료(암모니아)를 병용하여 이루어지는 것이 좋다. 질소 원료는 결정 성장에 적합한 순도의 것이 시판되고 있기 때문에 이것을 사용하면 좋다. 질소 원료의 도입은 GaN계 결정 성장에 이용되는 방법을 적용하면 좋다.
유전체가 Al2O3인 경우, 유전체 성장에 이용되는 유기 금속 원료로서는, 예컨대 TMA, TEA를 들 수 있다. HfO2의 경우, 테트라터셔리부톡시하프늄(tetra-tertiary-butoxy hafnium)을 들 수 있다. SiO2의 경우, 트리스디메틸아미노실란이나 트리스디에틸아미노실란을 들 수 있다. MgO의 경우, 비스시클로펜타디에닐마그네슘, 비스에틸시클로펜타디에닐마그네슘을 들 수 있다. 이들은 결정 성장에 적합한 순도의 것이 시판되고 있기 때문에 이것을 사용하면 좋다.
산소 원료로서는, 예컨대 산소, 물, 혹은, 디메틸에테르, 디에틸에테르, 노말부틸에테르 등의 에테르를 들 수 있다. 이들은 결정 성장에 적합한 순도의 것이 시판되고 있기 때문에 이것을 사용하면 좋다.
성장 온도는 유기 금속 원료의 분해 온도에 의존한다. 유전체가 Al2O3인 경우, 성장 온도는 통상 약 500℃∼약 1100℃, 바람직하게는 약 600℃∼약 900℃, 보다 바람직하게는 약 700℃∼약 800℃의 범위이다. HfO2의 경우, 성장 온도는 통상 약 200℃∼약 800℃, 바람직하게는 약 250℃∼약 700℃, 보다 바람직하게는 약 300℃∼약 600℃이다. Si3N4의 경우, 성장 온도는 통상 약 400℃∼약 900℃, 바람직하게는 약 450℃∼약 800℃, 보다 바람직하게는 약 500℃∼약 700℃이다. MgO의 경우, 성장 온도는 통상 약 200℃∼약 800℃, 바람직하게는 약 250℃∼약 700℃, 보다 바람직하게는 약 300℃∼약 600℃이다.
또한, 유전체층(5)은, Al2O3:N(N을 포함한 Al2O3), SiO2:N(N을 포함한 SiO2), Ga2O3, HfxAlyO3(0<x<1, y=2-1/2x), HfxAlyO3:N(N을 포함한 HfxAlyO3)(0<x<1, y=2-1/2x), HfO2, GdO, ZrO2, Ta2O5여도 좋다.
유전체층의 두께는, 유전체의 비유전율과 트랜지스터의 목표 임계 전압, 이득 특성을 감안하여 정하면 좋으며, 양호한 임계 전압, 이득 특성을 얻기 위해, 상호 컨덕턴스, 핀치오프 전압이 되는 범위에서 게이트 누설 전류를 억제하도록 하면 좋고, 두께는 통상 약 1 ㎚∼약 30 ㎚이다.
이상, Al2O3 유전체를 갖는 GaN-헤테로 결합 전계 효과 트랜지스터(HFET)용 에피택셜 결정 기판의 제조 방법을 주로 설명하였지만, 본 발명의 제조 방법은 반도체 에피택셜 결정층과 유전체층을 MOCVD 성장로 내에서 연속하여 성장시키는 공정을 포함하며, MOCVD법으로 성장 가능한 반도체 결정계에 적용될 수 있다. 이러한 결정계로서는, 예컨대, 실리콘게르마늄계(SiGe계), 갈륨나이트라이드계(GaN계), 인듐인계(InP계), 실리콘카바이드계(SiC계)를 들 수 있다.
또한, 반도체 결정층의 구조를 바꿈으로써, FET 구조인 MODFET, MESFET용 에피택셜 결정 기판, 각종 다이오드용 에피택셜 결정 기판을 제조할 수 있다. 또한, 발광 다이오드(LED) 등의 발광 소자에도 적용될 수 있다.
(실시예)
실시예를 제시하여 본 발명을 더 상세히 설명하지만, 본 발명은 이에 의해 제한되지 않는다.
<실시예 1>
도 2에 도시하는 장치를 이용하여, 도 1에 도시한 층 구조의 반도체 에피택셜 기판을 제조하였다. 기초 기판(1)으로서 반절연성 SiC 기판을 이용하였다. 반절연성 SiC 기판을 1000℃로 가열하고, 캐리어 가스로서 수소를 60 SLM, 암모니아를 40 SLM, 항온조 온도 30℃로 설정한 원료 용기로부터 TMA를 40 sccm 공급하여, 반절연성 SiC 기판 상에 AlN 버퍼층(2)을 1000 Å 성장시켰다. 기판 온도를 1150℃로 변경하고, TMA 유량을 0 sccm으로 한 후, 항온조 온도 30℃로 설정한 원료 용기로부터 TMG를 40 sccm 공급하여, AlN 버퍼층(2) 상에 GaN 채널층(3)을 20000 Å 성장시켰다. 항온조 온도 30℃로 설정한 원료 용기로부터 TMA를 40 sccm 공급하여, GaN 채널층(3) 상에 AlGaN 전자 공급층(4)을 300 Å 성장시켰다.
장치로부터 기판을 꺼내는 일 없이, 기판 온도를 900℃로 변경하며, TMG와 암모니아의 공급을 정지하고, 디에틸에테르를 400 sccm 공급하여, Al2O3을 50 Å 성장시켜, 유전체층(5)을 얻었다. 그 후, 기판을 냉각해, 반응로로부터 꺼내어, 도 1 에 도시하는 층 구조를 갖는 유전체막을 갖는 에피택셜 기판을 얻었다.
얻어진 유전체막을 갖는 에피택셜 기판을 이용하여, 도 3에 도시하는 구성의 GaN-MISHFET를 다음과 같이 하여 제조하였다. 유전체막을 갖는 에피택셜 기판에 포토리소그래피로 레지스트 패턴을 형성한 후, N+ 이온을 주입하여, 3000 Å의 깊이까지 소자 분리(9)를 형성하였다. 포토리소그래피로, 소스 전극 및 드레인 전극 형상에 레지스트 개구를 형성하고, Ar, CH2Cl2, Cl2의 혼합 가스를 이용한 ICP 플라즈마 에칭에 의해, 개구 부분의 유전체층(5)을 제거하여, AlGaN 전자 공급층(4)을 노출시켰다.
기판의 전면(全面)에, Ti(두께 200 Å)/Al(두께 1500 Å)/Ni(두께 250 Å)/Au(두께 500 Å)의 금속막을 증착한 후, 금속막을 리프트오프(lift-off)법에 의해 전극 형상으로 가공하였다. 기판을 질소 분위기 하, 800℃에서 30초 RTA 처리하여, 소스 전극(8)과 드레인 전극(6)을 형성하였다. 포토리소그래피로 게이트 전극 형상의 개구를 형성하며, 개구의 전면에 Ni(두께 200 Å)/Au(두께 1000 Å)의 금속막을 증착하고, 금속막을 리프트오프에 의해 전극 형상으로 가공하여, 게이트 전극(7)을 형성하였다.
기판을 질소 분위기 하, 500℃에서 30분간 어닐링하였다. 이와 같이 하여 게이트 절연막과 패시베이션막을 겸하는 층으로서 Al2O3 혹은 AlN 유전체층(5)을 갖는 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-MISHFET를 제작하였다.
<비교예>
AlGaN 전자 공급층(4)을 성장시킨 후, 유전체를 성장시키지 않고 기판을 냉각하며, 기판을 반응로로부터 꺼낸 것 이외에, 실시예 1과 동일하게 조작하여, 게이트 절연막도 패시베이션막도 갖지 않는 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-MISHFET를 제작하였다.
실시예 1 및 비교예에서 얻어진 GaN-MISHFET에 대해서, 게이트 전압-게이트 전류 특성의 측정 결과를 도 4에 나타내었다. 도 4에 나타내는 바와 같이, 실시예 1에서 얻어진 GaN-MISHFET는 마이너스의 게이트 전압 인가 시에 있어서의 게이트 전류가 비교예보다 약 2자릿수 작으며, 우수한 게이트 누설 특성을 나타냈다.
실시예 1 및 비교예에서 얻어진 GaN-HFET에 대해서, 드레인 래그 특성(드레인 전압-드레인 전류-시간 특성)의 평가 결과를 도 5에 나타내었다. 평가는, 소스 전극과 게이트 전극을 접지하고, 드레인 전압을 +20 V에서 +1 V로 급격히 변화시켰을 때의, +1 V 인가 개시 시간부터의 전류의 과도 전류 변화를 측정하는 방법으로 행하였다. 도 5에 나타내는 바와 같이, 실시예 1의 GaN-HFET는, 드레인 전압을 +20 V에서 +1 V로 변화시킨 직후부터, 정상 전류값을 나타내었다. 한편, 비교예의 GaN-HFET는, 드레인 전압을 +20 V에서 +1 V로 변화시키면, 드레인 전류값이 즉시 일정값이 되지 않고, 느리게 계속해서 증가하여, 정상값이 될 때까지 시간이 필요하였다. 즉 디바이스 동작에서 문제가 되는 드레인 래그를 나타내었다. 이 결과에서, 실시예 1의 유전체막을 갖는 GaN-MISHFET는 우수한 드레인 래그 특성을 나타내는 것을 알 수 있었다.
<실시예 2>
도 2에 도시하는 장치를 이용하여, 다음과 같이 하여 도 1에 도시하는 층 구조의 반도체 에피택셜 기판을 제작하였다. 반절연성 SiC 기판을 반응로(200) 내에 세트하며, 반절연성 SiC 기판을 1000℃로 가열하고, 반응로(200) 내에 캐리어 가스로서 수소를 60 SLM, 암모니아를 40 SLM, 항온조 온도 30℃로 설정한 용기로부터 TMA를 40 sccm 공급하여, 반절연성 SiC 기판 상에 AlN 완충층을 1000 Å 성장시켰다. 기판 온도 1150℃로 변경하고, TMA 유량을 0 sccm으로 한 후, 항온조 온도 30℃로 설정한 용기로부터 TMG를 40 sccm 공급하여, AlN 완충층 상에 GaN 채널층을 20000 Å 성장시켰다. 항온조 온도 30℃로 설정한 용기로부터 TMA를 40 sccm 공급하여, GaN 채널층 상에 AlGaN 전자 공급층을 300 Å 성장시켰다. 기판 온도를 700℃로 변경하며, TMG의 공급을 정지하고, 캐리어 가스를 수소에서 질소로 전환하며, 노말부틸에테르를 40 sccm 공급하여, AlGaN 전자 공급층 상에 AlxOy 유전체층을 200 Å 성장시켰다. 유전체층의 원소비를 X선 광전자 분광법에 따라 구하였다. x:y=6:4였다. 기판을 냉각하고, 반응로(200)로부터 꺼내어, 유전체막을 갖는 반도체 에피택셜 기판을 얻었다.
반도체 에피택셜 기판에, 포토리소그래피로 소스 전극 형상 및 드레인 전극 형상으로 레지스트 개구를 형성하고, Ar, CH2Cl2, Cl2의 혼합 가스를 이용한 ICP 플라즈마 에칭에 의해 개구 부분의 유전체막을 제거하여, AlGaN층을 노출시켰다. 기판의 전면에 Ti(두께 200 Å)/Al(두께 1500 Å)/Ni(두께 250 Å)/Au(두께 500 Å) 금속막을 증착시키고, 금속막을 리프트오프에 의해 전극 형상으로 가공하였다.
얻어진 반도체 에피택셜 기판을, 질소 분위기 하 800℃에서 30초 RTA 처리하여, 소스 전극과 드레인 전극을 형성하였다. 반도체 에피택셜 기판에 포토리소그래피로 레지스트 패턴을 형성한 후, N+ 이온을 주입하여, 3000 Å의 깊이까지 소자 분리층을 형성하였다. 포토리소그래피로 게이트 전극 형상의 개구를 형성하고, 개구의 전면에 Ni(두께 200 Å)/Au(두께 1000 Å)의 금속막을 증착시키며, 금속막을 리프트오프에 의해 전극 형상으로 가공하고, 게이트 전극을 형성하여, 게이트 절연막과 패시베이션막을 겸하는 층으로서의 유전체층(AlO)을 갖는 게이트 길이 2 ㎛, 게이트 폭 30 ㎛의 GaN-MISHFET를 얻었다.
얻어진 GaN-MISHFET는 게이트 바이어스 -10 V 인가 시의 누설 전류가 2×10-5 ㎃/㎜이며, 실시예 1의 GaN-MISHFET에 비해서, 누설 전류 특성이 향상되었다. 또한, 실시예 2의 GaN-MISHFET는 전류 붕괴가 실시예 1과 같은 정도로 낮았다.
본 발명에 따르면, 낮은 게이트 누설 전류와 무시할 수 있을 정도로 작은 게이트 래그, 드레인 래그, 전류 붕괴 특성을 갖는, 유전체막을 갖는 반도체 에피택셜 기판을 얻을 수 있다. 반도체 에피택셜 기판은 질화 갈륨계 반도체, 전계 효과 트랜지스터에 적합하게 사용된다.

Claims (8)

  1. 유기 금속 기상 성장법으로 성장시킨 질화물 반도체 결정층 표면에, 패시베이션막 혹은 게이트 절연막이 되는 어모퍼스(amorphous) 결정형을 갖는 질화물 유전체 혹은 산화물 유전체의 유전체층이 부여된 반도체 에피택셜 결정 기판의 제조 방법으로서,
    에피택셜 성장로 내에서 상기 질화물 반도체 결정층을 성장시킨 후, 그대로 상기 에피택셜 성장로 내에서 상기 유전체층을 상기 질화물 반도체 결정층에 연속하여 성장시키는, 반도체 에피택셜 결정 기판의 제조 방법.
  2. 제1항에 있어서, 상기 유전체층은, 금속 원료로서 유기 금속을 이용하며, 산소 원료로서 에테르 혹은 물을 이용하고, 질소 원료로서 암모니아를 사용하여, 유기 금속 기상 성장법으로 성장되는 것인 반도체 에피택셜 결정 기판의 제조 방법.
  3. 제2항에 있어서, 상기 유전체층의 적어도 일부는 5족 원료인 암모니아를 공급하면서 성장되는 것인 반도체 에피택셜 결정 기판의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 유전체층의 적어도 일부는 캐리어 가스로서 질소를 이용하여 성장되는 것인 반도체 에피택셜 결정 기판의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 유전체층은, AlOx, AlOx:N(0.5<x<1.5), SiO2, SiO2:N, Ga2O3, Si3N4, HfO2, HfxAlyO3(0<x<,1, y=2-1/2x), HfxAlyO3:N(0<x<1, y=2-1/2x), GdO, ZrO2, MgO, Ta2O5에서 선택되는 하나 이상의 유전체를 포함하는 것인 반도체 에피택셜 결정 기판의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 유전체층은, Al2O3, Al2O3:N, SiO2, SiO2:N, Ga2O3, Si3N4, HfO2, HfxAlyO3(0<x<1, y=2-1/2x), HfxAlyO3:N(0<x<1, y=2-1/2x), GdO, ZrO2, MgO, Ta2O5에서 선택되는 하나 이상의 유전체를 포함하는 것인 반도체 에피택셜 결정 기판의 제조 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 반도체 에피택셜 결정 기판은 전계 효과 트랜지스터용인 것인 반도체 에피택셜 결정 기판의 제조 방법.
  8. 삭제
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